JP4679673B2 - フレキシブル半導体装置の製造方法及びそれに使用される積層膜 - Google Patents

フレキシブル半導体装置の製造方法及びそれに使用される積層膜 Download PDF

Info

Publication number
JP4679673B2
JP4679673B2 JP2010529590A JP2010529590A JP4679673B2 JP 4679673 B2 JP4679673 B2 JP 4679673B2 JP 2010529590 A JP2010529590 A JP 2010529590A JP 2010529590 A JP2010529590 A JP 2010529590A JP 4679673 B2 JP4679673 B2 JP 4679673B2
Authority
JP
Japan
Prior art keywords
layer
metal layer
semiconductor device
flexible semiconductor
laminated film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010529590A
Other languages
English (en)
Other versions
JPWO2010032355A1 (ja
Inventor
貴志 一柳
誠一 中谷
浩一 平野
嘉久 山下
慎五 小松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4679673B2 publication Critical patent/JP4679673B2/ja
Publication of JPWO2010032355A1 publication Critical patent/JPWO2010032355A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/80—Manufacture or treatment specially adapted for the organic devices covered by this subclass using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、フレキシブル半導体装置の製造方法及びそれに使用される積層膜に関する。
情報端末の普及に伴い、コンピュータ用のディスプレイとしてフラットパネルディスプレイに対するニーズが高まっている。また、さらに情報化の進展に伴い、従来、紙媒体で提供されていた情報が電子化される機会が増え、薄くて軽い、手軽に持ち運びが可能なモバイル用表示媒体として、電子ペーパーあるいはデジタルペーパーへのニーズも高まりつつある（特許文献１など）。
一般に、フラットパネルディスプレイにおいては、液晶、有機ＥＬ（有機エレクトロルミネッセンス）、電気泳動等を利用した素子を用いて表示媒体を形成している。また、こうした表示媒体では画面輝度の均一性や画面書き換え速度等を確保するために、画像駆動素子としてアクティブ駆動素子（ＴＦＴ(Thin Film Transistor）素子）を用いる技術が主流になっている。例えば、通常のコンピュータディスプレイでは基板上にこれらＴＦＴ素子を形成し、液晶、有機ＥＬ素子等が封止されている。
ここで、ＴＦＴ素子には主にａ−Ｓｉ（アモルファスシリコン）、ｐ−Ｓｉ（ポリシリコン）等の半導体を用いることができ、これらのＳｉ半導体（必要に応じて金属膜も）を多層化し、ソース、ドレイン、ゲート電極を基板上に順次形成していくことでＴＦＴ素子が製造される。
また、このようなＳｉ材料を用いたＴＦＴ素子の形成には高い温度の工程が含まれるため、基板材料には工程温度に耐える材料であるという制限が加わることになる。このため、実際上は、基板として耐熱性に優れる材質のもの、例えばガラス基板を用いることが必要となる。なお、石英基板を用いることも可能であるが、高価であり、ディスプレイの大型化に際して経済的に問題がある。したがって、ＴＦＴ素子を形成する基板として、一般にガラス基板が使用される。
しかしながら、ガラス基板を利用して構成された薄型ディスプレイは、重く、柔軟性に欠け、落下の衝撃で割れるおそれがある。これは、情報化の進展に伴う携帯用薄型ディスプレイへのニーズを満たすにあたり望ましくない。
軽量で薄型なディスプレイへのニーズに対応させるべく、基板のフレキシブル化、軽量化などの観点から、ＴＦＴ素子を樹脂基板（プラスチック基板）上に形成した半導体装置（フレキシブル半導体装置）の開発が行われている。
例えば、特許文献２には、ＴＦＴ素子を従来と略同様なプロセスにより支持体（例えばガラス基板）上に作製した後、ＴＦＴ素子をガラス基板から剥離して樹脂基板上に転写する技術が開示されている。
また、特許文献３には、樹脂基板にＴＦＴ素子を直接形成する技術が開示されている。
特開２００７−６７２６３号公報 特開２００５−２９４３００号公報 特開２００６−１８６２９４号公報
しかしながら、転写法を用いたＴＦＴ素子の製造では、支持体（ガラス基板）の剥離工程が問題となる。すなわち、ガラス基板からＴＦＴ素子を剥離する工程においては、例えばガラス基板とＴＦＴ素子との密着性を低下させる処理を行ったり、或いは、ガラス基板とＴＦＴ素子との間に剥離層を形成し、この剥離層を物理的又は化学的に除去する処理を行ったりする必要がある。そのため、工程の煩雑さを招き、生産性に問題が残る。
また、樹脂基板にＴＦＴ素子を直接形成する方法では、樹脂基板は耐熱性が低く、プロセス温度を低く制限する必要がある。そのため、樹脂基板上に直接形成したＴＦＴ素子は、ガラス基板に形成したＴＦＴ素子に比べて特性が劣る。さらに、回路全体で考えると、これらのプロセスで形成した配線は厚みが薄いことや、複合材料であることが多く、配線の抵抗が高い。そのため、回路中での電圧降下が起き、所望のＴＦＴ性能・デバイス特性や信頼性を得ることが難しい。
本願発明者は、上述したフレキシブル半導体装置の課題に対して、従来技術の延長線で対応するのではなく、新たな方向で対処し、それらの課題を解決するように試みた。本発明はかかる点に鑑みなされたもので、高性能で、かつ生産性に優れたフレキシブル半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するために、本発明は、フレキシブル半導体装置の製造方法において、予め用意した第１金属層と無機絶縁層と半導体層と第２金属層とが順に積層された積層膜をベースに、第１金属層及び第２金属層に加工を加えて、ゲート電極及びソース・ドレイン電極を形成し、無機絶縁層をゲート絶縁膜、半導体層をチャネルとして機能させた薄膜トランジスタの形成方法を採用する。これにより、無機絶縁層を基材とする薄膜トランジスタを備えたフレキシブル半導体装置を、高温プロセスを経ることなく容易に形成することができる。
すなわち、本発明の一側面におけるフレキシブル半導体装置の製造方法は、第１金属層と無機絶縁層と半導体層と第２金属層とが順に積層された積層膜を用意する工程（ａ）と、第１金属層の一部をエッチングすることによって、第１金属層からなるゲート電極を形成する工程（ｂ）と、第２金属層の一部をエッチングすることによって、第２金属層からなるソース電極及びドレイン電極を形成する工程（ｃ）とを含み、ゲート電極上の無機絶縁層はゲート絶縁膜として機能し、無機絶縁層上のソース電極及びドレイン電極間にある半導体層はチャネルとして機能する。
本発明の他の側面において、上記工程（ｂ）の後、工程（ｃ）の前に、積層膜のうち、ゲート電極が形成された面に樹脂層を圧着して、樹脂層にゲート電極を埋設する工程（ｄ）をさらに含む。これにより、無機絶縁層に代えて、無機絶縁層よりも膜厚な樹脂層を基材にすることができるため、リークの少ない薄膜トランジスタを備えた大面積のフレキシブル半導体装置を容易に形成することができる。
本発明の他の側面において、上記工程（ｄ）は、両面を貫通する導電性の層間接続部位が形成された樹脂層を用意する工程と、ゲート電極が形成された積層膜を樹脂層に圧着することにより、樹脂層中の層間接続部位とゲート電極とを接続する工程とを含む。これにより、樹脂層に埋設したゲート電極の電位を、層間接続部位を介して樹脂層表面で容易に取ることができる。
本発明の他の側面において、上記工程（ｄ）の後、樹脂層の表面に第３金属層を圧着した後、第３金属層をエッチングして配線層を形成する工程をさらに含み、配線層は、層間接続部位を介して、第２金属層に接続されている。これにより、第２金属層（例えば、ソース電極及びドレイン電極）を、樹脂層表面で形成された配線層と容易に接続することができる。
本発明の他の側面において、上記工程（ｂ）において、第１金属層の一部をエッチングすることによって、ゲート電極と同時に、第１金属層からなるコンデンサの下部電極が形成され、工程（ｃ）において、第２金属層の一部をエッチングすることによって、ソース電極及びドレイン電極と同時に、第２金属層からなるコンデンサの上部電極が形成され、上部電極及び下部電極に間にある無機絶縁層は、コンデンサの誘電体層として機能する。これにより、薄膜トランジスタとコンデンサとを備えたフレキシブル半導体装置を容易に形成することができる。
本発明によれば、第１金属層と無機絶縁層と半導体層と第２金属層とが順に積層された積層膜をベースに、第１金属層及び第２金属層に加工を加えて、ゲート電極及びソース・ドレイン電極を形成し、無機絶縁層をゲート絶縁膜、半導体層をチャネルとして機能させることによって、高性能な薄膜トランジスタを備えたフレキシブル半導体装置を容易に形成することができる。
（ａ）〜（ｄ）は、ＰＣＴ／ＪＰ２００８／００２７５９の出願明細書に開示されたフレキシブル半導体装置の製造方法の基本的な工程を示した断面図である。 （ａ）〜（ｃ）は、本発明の実施形態１に係るフレキシブル半導体装置の製造方法の基本的な工程を示した断面図である。 （ａ）〜（ｃ）は、本発明の実施形態１に係る樹脂層を基材に用いたフレキシブル半導体装置の製造方法の工程を示した断面図である。 （ａ）は本発明の実施形態１に係るフレキシブル半導体装置の断面図、（ｂ）はその上面図である。 （ａ）〜（ｄ）は、本発明の実施形態１に係るフレキシブル半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施形態１に係るフレキシブル半導体装置用の積層膜の製造工程を示す斜視図である。 本発明の実施形態２に係るフレキシブル半導体装置の断面を示す断面図である。 （ａ）〜（ｅ）は、本発明の実施形態２に係るフレキシブル半導体装置の製造工程を示す断面図である。 本発明の実施形態３に係るフレキシブル半導体装置の断面を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態３に係るフレキシブル半導体装置の製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態３に係るフレキシブル半導体装置の製造工程を示す断面図である。 （ａ）及び（ｂ）は、本発明の実施形態４に係るフレキシブル半導体装置用の積層膜の製造工程を示す斜視図である。 （ａ）〜（ｄ）は、本発明の実施形態４に係るフレキシブル半導体装置の製造工程を示す断面図である。 本発明の実施形態５に係るフレキシブル半導体装置の断面を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施形態５に係るフレキシブル半導体装置の製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態５に係るフレキシブル半導体装置の製造工程を示す断面図である。 本発明の実施形態６に係るフレキシブル半導体装置の断面を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施形態６に係るフレキシブル半導体装置の製造工程を示す断面図である。 （ａ）は本発明の実施形態７に係るフレキシブル半導体装置の断面を示す断面図、（ｂ）はその上面図、（ｃ）はその等価回路図である。 （ａ）〜（ｄ）は、本発明の実施形態７に係るフレキシブル半導体装置の製造工程を示す断面図である。
本願出願人は、薄型ディスプレイに対応可能なフレキシブル半導体装置の製造方法について検討を行ない、ＰＣＴ／ＪＰ２００８／００２７５９の出願明細書に、生産性に優れたフレキシブル半導体装置の製造方法を提案している。
図１（ａ）〜（ｄ）は、上記出願明細書に開示したフレキシブル半導体装置８００の製造方法の基本的な工程を示した断面図である。
まず、図１（ａ）に示すように、無機絶縁層８２０の両面に第１金属層８１０及び第２金属層８３０が積層された３層クラッド箔からなる積層膜を用意する。その後、図１（ｂ）に示すように、第１金属層８１０の一部をエッチングすることによって、薄膜トランジスタのゲート電極８１０ｇを形成する。
次に、図１（ｃ）に示すように、第２金属層８３０の一部をエッチングすることによって、ゲート電極８１０ｇに対応する部位に、ソース電極８３０ｓ及び８３０ｄを形成する。ここで、ソース電極８３０ｓ及びドレイン電極８３０ｄを先に形成してから、ゲート電極８１０ｇを形成してもよい。いずれの場合も、無機絶縁層８２０が基材として機能することによって、ゲート電極８１０ｇ並びにソース電極８３０ｓ及びドレイン電極８３０ｄの形成が可能となる。
次に、図１（ｄ）に示すように、ソース電極８３０ｓ及びドレイン電極８３０ｄに接触し、無機絶縁層８２０を介してゲート電極８１０ｇ上に、半導体層８４０を形成する。ここで、ゲート電極８１０ｇ上の無機絶縁層８２０はゲート絶縁膜８２０ｇとして機能し、また、無機絶縁層８２０上のソース電極８３０ｓ及びドレイン電極８３０ｄ間にある半導体層８４０はチャネルとして機能する。これにより、薄膜トランジスタを備えたフレキシブル半導体装置が完成する。
このように、予め無機絶縁層８２０の両面に第１金属層８１０及び第２金属層８３０を積層した３層クラッド箔からなる積層膜を用意し、この積層膜をベースに、第１金属層８１０及び第２金属層８３０に加工を加えて、ゲート電極８１０ｇ及びソース電極８３０ｓ及びドレイン電極８３０ｄを形成し、然る後、ゲート電極８１０ｇ上に無機絶縁層（ゲート絶縁膜）８２０を介して半導体層８４０を低温プロセス（例えば、印刷法）を用いて形成すれば、高温プロセスを経ることなく薄膜トランジスタを容易に形成することができる。加えて、３層クラッド箔のうち、第１金属層８１０及び第２金属層８３０に挟まれた無機絶縁層８２０を基材として機能させることにより、複数の薄膜トランジスタを備えたフレキシブル半導体装置を容易に形成することができる。
本願発明者等は、上記のフレキシブル半導体装置の製造方法について、さらに検討を加えた結果、より高性能で、生産性に優れたフレキシブル半導体装置の製造方法を想到するに至った。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。また、各図における寸法関係（長さ、幅、厚さ等）は実際の寸法関係を反映するものではない。本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
（実施形態１）
図２（ａ）〜（ｃ）は、本発明の実施形態１に係るフレキシブル半導体装置１００の製造方法の基本的な工程を示した断面図である。
まず、図２（ａ）に示すように、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とが順に積層された積層膜８０を用意する。ここで、第１金属層１０及び第２金属層４０は、同じ材料からなるものであっても、異なる材料のものであってもよい。また、無機絶縁層２０の材料は問わないが、当該無機絶縁層は、薄膜トランジスタのゲート絶縁膜として機能するため、比誘電率の高い薄膜であることが望ましい。また、半導体層３０の材料は問わないが、当該半導体層３０は、薄膜トランジスタのチャネルとして機能するため、キャリア移動度の大きい薄膜であることが望ましい。また、無機半導体又は有機半導体のどちらの材料を用いてもよい。なお、積層膜８０は、後述する種々の方法で形成することができる。
次に、図２（ｂ）に示すように、第１金属層１０の一部をエッチングすることによって、第１金属層１０からなるゲート電極１２ｇを形成する。
次に、図２（ｃ）に示すように、第２金属層４０の一部をエッチングすることによって、第２金属層４０からなるソース電極４２ｓ及びドレイン電極４２ｄを形成する。その後、半導体層３０を、薄膜トランジスタの形成領域（少なくともチャネルを含む領域）を残して、エッチングにより除去する。
ここで、ゲート電極１２ｇ上の無機絶縁層２０はゲート絶縁膜２２として機能し、無機絶縁層２０上のソース電極４２ｓ及びドレイン電極４２ｄ間にある半導体層３０はチャネル３２として機能する。これにより、フレキシブル半導体装置１００が完成する。
ここで、第１金属層１０及び第２金属層４０のエッチャントは、それぞれの材料に応じて適宜選択することができ、また、ウエットエッチングまたはドライエッチングのどちらの方法を用いてもよい。また、ソース電極４２ｓ及びドレイン電極４２ｄを先に形成してから、ゲート電極１２ｇを形成してもよい。
このように、予め、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とが積層された積層膜８０を用意し、これをベースに、第１金属層１０、第２金属層４０、及び半導体層３０をエッチングする工程（低温プロセス）だけで、ゲート電極１２ｇ、ソース電極４２ｓ、ドレイン電極４２ｄ、及びチャネル３２を備えた薄膜トランジスタを形成できるため、高温プロセスを経ることなく、フレキシブル半導体装置を容易に形成することができる。
ところで、本発明において、無機絶縁層２０は、ゲート絶縁膜２２として機能するため、あまり厚くすることはできない。そのため、多数の薄膜トランジスタを備えた大面積のフレキシブル半導体装置を形成する場合、基材としての強度が確保できない場合がある。また、複数の薄膜トランジスタを形成する場合、無機絶縁層２０を基材として用いるため、各薄膜トランジスタにおけるゲート絶縁膜２２を互いに分離することはできない。そのため、各薄膜トランジスタを近接して形成すると、隣接する薄膜トランジスタ間でリークが発生するおそれがある。
そこで、このような場合には、図３（ａ）に示すように、図２（ｂ）に示した工程の後、さらに、無機絶縁層２０を、薄膜トランジスタの形成領域（少なくともゲート絶縁膜を含む領域）を残して、エッチングにより除去する。
その後、図３（ｂ）に示すように、積層膜のうち、ゲート電極１２ｇが形成された面に樹脂層５０を圧着して、樹脂層５０にゲート電極１２ｇを埋設する。このとき、薄膜トランジスタの形成領域に残された無機絶縁層２０も、樹脂層５０に埋設される。
その後、図３（ｃ）に示すように、第２金属層４０の一部をエッチングすることによって、第２金属層４０からなるソース電極４２ｓ及びドレイン電極４２ｄを形成する。その後、半導体層３０を、薄膜トランジスタの形成領域（少なくともチャネル３２を含む領域）を残して、エッチングにより除去する。
このように、無機絶縁層２０に代えて、無機絶縁層２０よりも膜厚な樹脂層５０を基材にすることができるため、リークの少ない薄膜トランジスタを備えた、大面積のフレキシブル半導体装置を容易に形成することができる。
ここで、樹脂層５０の材料は問わないが、ゲート電極１２ｇを埋設し得る程度の可塑性を有し、さらに、少なくとも表面が、第１金属層１０及び半導体層３０に対して、良好な接着性を有する材料が好ましい。
以下、図４（ａ）、（ｂ）、及び図５（ａ）〜（ｄ）を参照しながら、本発明の実施形態１に係るフレキシブル半導体装置１００の具体的な構成及び製造方法について、さらに詳しく説明する。図４（ｂ）は、フレキシブル半導体装置１００の上面模式図であり、図４（a）は、図４（ｂ）のＡ−Ａ断面を示す断面模式図である。
フレキシブル半導体装置１００は、樹脂層５０と、樹脂層５０に形成されたゲート電極１２ｇ、ゲート絶縁膜２２、半導体層３２、ソース電極４２ｓ、及びドレイン電極４２ｄ（以下、まとめて「ＴＦＴ構造体」ともいう。）とから構成されている。
樹脂層５０は、ＴＦＴ構造体を支持する基材であり、硬化後に薄く曲げられる樹脂材料が好ましい。このような樹脂材料の代表例としては、例えばエポキシ樹脂、ポリイミド（ＰＩ）樹脂、アクリル樹脂、ポリエチレンテレフタレート（ＰＥＴ）樹脂、ポリエチレンナフタレート（ＰＥＮ）樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリフェニレンエーテル（ＰＰＥ）樹脂、それらの複合物等が挙げられる。これらの樹脂材料は寸法安定性の性質に優れており、本実施形態のフレキシブル半導体装置１００におけるフレキシブル基材の材料として好ましい。
かかる樹脂層５０には、ゲート電極１２ｇが埋設されている。ゲート電極１２ｇを構成する金属としては良好な導電性を持つ金属材料が好ましく、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、ステンレス（ＳＵＳ）を使用することができる。
ゲート電極１２ｇの上には、ゲート絶縁膜２２が設けられている。ゲート絶縁膜２２を構成する材料としては、比較的高い比誘電率を持つ無機化合物が好ましく、その比誘電率は８以上が望ましく、さらに好ましくは２５以上である。そのような比誘電率を有する無機化合物の代表例としては、例えばタンタル酸化物（Ｔａ２Ｏ５等）、アルミニウム酸化物（Ａｌ２Ｏ３等）、シリコン酸化物（ＳｉＯ２等）、ゼオライト酸化物（ＺｒＯ２等）、チタン酸化物（ＴｉＯ２等）、イットリウム酸化物（Ｙ２Ｏ３等）、ランタン酸化物（Ｌａ２Ｏ３等）、ハフニウム酸化物（ＨｆＯ２等）などの金属酸化物や、それらの金属の窒化物が挙げられる。或いは、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）などの誘電体であってもよい。
ゲート絶縁膜２２の上には、半導体層３２が形成されている。図示した例では、半導体層３２は、ゲート絶縁膜２２を介してゲート電極１２ｇと対向して配置されている。半導体層３２を構成する材料としては種々のものを使用することができ、例えばシリコン（例えばＳｉ）やゲルマニウム（Ｇｅ）等の半導体を用いてもよいし、酸化物半導体を用いてもよい。酸化物半導体としては例えば酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、酸化チタン（ＴｉＯ２）などの単体の酸化物や、ＩｎＧａＺｎＯ、ＩｎＳｎＯ、ＩｎＺｎＯ、ＺｎＭｇＯなどの複合酸化物が挙げられる。あるいは必要に応じて化合物半導体（例えば、ＧａＮ、ＳｉＣ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓなど）や有機半導体（例えばペンタセン、ポリ３ヘキシルチオフェン、ポルフィリン誘導体、銅フタロシアニン、Ｃ６０など）を使用することもできる。
樹脂層５０の上にはソース電極４２ｓ及びドレイン電極４２ｄが形成されている。ソース電極４２ｓ及びドレイン電極４２ｄを構成する金属としては、良好な導電性を持つ金属材料が好ましく、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、ステンレス（ＳＵＳ）を使用することができる。
本実施形態１においては、樹脂層５０には、ゲート電極１２ｇと接続される層間接続部位６０ａが形成されている。また、樹脂層５０のうち、ソース電極４２ｓ及びドレイン電極４２ｄが形成された面とは反対側の面（図では下面）には、配線層７２ａが形成されている。そして、樹脂層５０の層間接続部位６０ａを通じて、ゲート電極１２ｇと配線層７２ａとが電気的に接続されている。この例では、樹脂層５０は、ドレイン電極４２ｄと配線層７２ｂとを電気的に接続する層間接続部位６０ｂも有する。
この実施形態１では、層間接続部位６０ａは所謂ペーストビアであり、樹脂層５０の上面及び下面を連通する開口部に充填された導電性ペーストからなる。導電性ペーストとしては、一般的な導電ペースト材料を用いることができ、その代表例として例えばＡｇメッキコート銅粉とエポキシ樹脂を主成分とする樹脂組成物との混合物を挙げることができる。また、配線層７２ａを構成する金属としては、良好な導電性を持つ金属材料が好ましく、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、ステンレス（ＳＵＳ）を使用することができる。
次に、図５（ａ）〜（ｄ）を参照しながら、本実施形態のフレキシブル半導体装置１００の製造方法について説明する。図５（ａ）〜（ｄ）は、フレキシブル半導体装置１００の製造工程を説明するための工程断面図である。フレキシブル半導体装置１００は、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とが順に積層された積層膜８０を用いて製造される。以下、これについて説明する。
まず、図５（ａ）に示すように、積層膜８０を用意（作製、購入など）する。積層膜８０は、第１金属層１０と、第１金属層１０の上面に形成された無機絶縁層２０と、無機絶縁層２０の上面に形成された半導体層３０と、該半導体層３０の上面に形成された第２金属層４０とから構成されている。この実施形態１では、第１金属層１０は厚さ１２μｍの銅箔であり、無機絶縁層２０は厚さ０．８μｍのチタン酸バリウムであり、半導体層３０は厚さ０．３μｍのポリシリコン膜であり、第２金属層４０は厚さ１μｍの銅箔である。
次に、図５（ｂ）に示すように、積層膜８０における第１金属層１０をエッチングすることによって、第１金属層１０からゲート電極１２ｇを形成する。エッチャントとしては、第１金属層１０の材料などに応じて適当なものを使用すればよい。例えば銅箔の場合、塩化第二鉄を用いることができる。
さらに、この実施形態１では、第１金属層１０をエッチングすることに加えて、無機絶縁層２０を部分的に除去する。これによって、ゲート電極１２ｇの上にゲート絶縁膜２２を形成する。無機絶縁層２０の除去方法としては、例えばレーザ照射、エッチングなどを採用することができる。エッチャントとしては、無機絶縁層２０の材料に応じて適当なものを使用すればよい。例えばチタン複合酸化物の場合、フッ酸や硝酸混合物を用いることができる。
さらに、この実施形態１では、半導体層３０のパターン形成も実行する。半導体層３０のパターン形成は、例えばレーザ照射、エッチングなどにより行うことができる。エッチャントとしては、半導体層３０の材料によって適当なものを使用すればよい。例えばポリシリコン膜の場合、フッ酸や硝酸混合物を用いることができる。
次に、図５（ｃ）に示すように、積層膜８０のうち、ゲート電極１２ｇが形成された面を覆うように樹脂層５０を形成する。この実施形態１では、樹脂層５０の形成は、ゲート電極１２ｇが形成された積層膜８０を樹脂シート５０に圧着すること（圧力を加えつつ接着すること）により行われる。この圧着によって、積層膜８０と樹脂シート５０とを積層一体化するとともに、樹脂シート５０にゲート電極１２ｇを埋設する。また、本実施形態１においては、樹脂シート５０には、ペーストビア６０ａが予め形成されている。そして、ペーストビア６０ａを有する樹脂シート５０に、ゲート電極１２ｇが形成された積層膜８０を圧着することにより、樹脂シート５０のペーストビア６０ａとゲート電極１２ｇとを接続する。
上記圧着の方法としては、例えばロールラミネート、真空ラミネート、熱プレスなどで加熱しながら加圧する方法などを採用すればよい。樹脂シート５０としては、例えば、樹脂フィルム表面に接着性材料（例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂など）を塗布したものや、未硬化の樹脂フィルムなどを用いることができる。ここでは、樹脂シート５０として厚さ１２．５μｍのポリイミド樹脂フィルム表面に接着性エポキシ樹脂を塗布したものを用意し、第２金属層４０の下面に貼り合わせて一体化する。
また、樹脂シート５０のうち、積層膜８０を圧着させる面の反対側の面（図では下面）に、樹脂シート５０の層間接続部位６０ａ、６０ｂに接続するように第３金属層７０を圧着する。この圧着によって、第３金属層７０と樹脂シート５０とを積層一体化する。ここでは、第３金属層７０として厚さ９μｍの銅箔を用意して樹脂シート５０の下面に貼り合わせて一体化する。第３金属層７０の圧着と、積層膜８０の圧着とは、同一工程で実行してもよく、必要に応じて別工程で実行してもよい。
積層膜８０と樹脂シート５０と第３金属層７０とを積層一体化後、次に図５（ｄ）に示すように、積層膜８０のおける第２金属層４０をエッチングすることによって、第２金属層４０からソース電極４２ｓ及びドレイン電極４２ｄを形成する。エッチャントとしては、第２金属層４０の材料に応じて適当なものを使用すればよい。例えば銅箔の場合、塩化第二鉄を用いることができる。
また、第３金属層７０の一部をエッチングすることによって、第３金属層７０から配線層７２ａ、７２ｂを形成する。エッチャントとしては、第３金属層７０の材料に応じて適当なものを使用すればよく、例えば銅箔の場合、塩化第二鉄を用いることができる。第３金属層７０のエッチングと第２金属層４０のエッチングとは、同一工程で実行してもよく、必要に応じて別工程で実行してもよい。
このようにして、本実施形態１に係るフレキシブル半導体装置１００を構築することができる。本実施形態１の製造方法によれば、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とを有する積層膜８０を使用することで、ＴＦＴ構造体を簡易に形成することができる。また、高性能なフレキシブル半導体装置１００を生産性よく製造することができる。より詳しくは、高温プロセスによる積層膜８０の作製と、ＴＦＴ構造体の形成とを別プロセスにして実行するため、トータルの生産性を向上させることができる。
具体的には、後述する高温プロセス（例えば樹脂シート５０の耐熱温度を超えたプロセス温度）にて積層膜８０を作製する工程と、該積層膜８０を用いて樹脂シート５０にＴＦＴ構造体を形成する工程とを切り分けている。そのため、樹脂シート５０を用いた製造工程において高温プロセスを導入する必要がない。従って、高温プロセス対応によりＴＦＴ特性の向上を図りつつ、樹脂シート５０を用いた製造工程を簡便に実行することができ、結果、高性能なフレキシブル半導体装置１００を良好な生産性にて提供することができる。
本実施形態に係る積層膜８０は、例えば図６（ａ）〜（ｄ）に示す各工程を経て作製される。
まず、図６（ａ）に示すように、第１金属層１０を用意する。第１金属層１０は、例えば箔状の金属である。金属箔単体に限らず、キャリアフィルム（例えば、ＰＥＴなどの樹脂フィルム）上にスパッタリング等の薄膜形成法により金属膜を堆積したものを用いてもよい。ここでは第１金属層１０として銅箔を用意する。
次に、図６（ｂ）に示すように、第１金属層１０の上に無機絶縁層２０を形成する。無機絶縁層２０の形成は、樹脂シート５０の耐熱温度を超えたプロセス温度以上のステップを含む高温プロセスにて実行することができる。無機絶縁層２０の形成方法としては、例えばゾルゲル法や化学合成法等が挙げられる。
この実施形態１では、チタン酸バリウム（ＢａＴｉＯ３）のナノ粒子を分散した分散溶液を第１金属層１０の上に塗工・乾燥し、窒素雰囲気下で仮焼成、本焼成（例えば焼成温度６００℃〜８００℃）を行う。そうすることにより、チタン酸バリウムからなる無機絶縁層２０を形成する。分散溶液の塗工方法は特に制限されず、例えばスピンコート法、ロールコート法、カーテンコート法、スプレー法、液滴吐出法等を使用することができる。このような焼成処理（高温プロセス）を経て作製された無機絶縁層２０（ゲート絶縁膜２２）は、高分子フィルムに比べて高い比誘電率を持つため、フレキシブル半導体装置１００における無機絶縁層２０の材料として特に好ましい。
その他、無機絶縁層２０の形成方法としては、一般的な薄膜形成法を使用することができ、その代表例として真空蒸着法、レーザーアブレーション法、スパッタリング法、ＣＶＤ法（例えばプラズマＣＶＤ法）等を挙げることができる。レーザーアブレーション法では、無機化合物の組成変化の少ない膜形成が可能である。ＣＶＤ法では、無機絶縁膜の成膜が容易で、多成分膜の合成が可能となり、高誘電率膜を形成できる点で好ましい。
なお、無機絶縁層２０は、第１金属層１０を構成する金属の金属酸化膜であってもよい。その場合、無機絶縁層２０の形成は、第１金属層１０の上面を酸化することにより行うことができる。第１金属層１０の酸化処理は、例えば、陽極酸化法、熱酸化法（加熱による表面酸化処理）、化学酸化法（酸化剤による表面酸化処理）により行われる。なお、無機絶縁層２０が第１金属層１０の金属酸化膜の場合、第１金属層１０を構成する金属は、上記酸化処理によって酸化され得る金属であればよく、特に制限されない。しかし、好ましくは、弁金属（例えば、アルミニウム、タンタルなど）が用いられる。弁金属の場合、陽極酸化法を適用することができ、金属表面に酸化被膜を簡易に形成し得るとともに、無機絶縁層２０の厚さを薄く調整することができる（例えば１μｍ以下、好ましくは０．６μｍ以下）。
無機絶縁層２０を形成したら、次に、図６（ｃ）に示すように、無機絶縁層２０の上に半導体層３０を形成する。半導体層３０の形成は、例えば無機絶縁層２０の上面に半導体材料を堆積することにより行われる。半導体材料の堆積は、例えば、真空蒸着法、スパッタリング法、プラズマＣＶＤ法等の薄膜形成プロセスやインクジェット方式等の印刷プロセスを使用することができる。
かかる半導体層３０の形成は、樹脂シート５０の耐熱温度を超えたプロセス温度以上のステップを含む高温プロセスにて実行され得る。より具体的には、無機絶縁層２０の上に半導体材料を堆積した後、堆積した半導体材料に対して加熱処理を行うことが好ましい。半導体材料の加熱方法は特に限定されず、例えば熱アニール処理（雰囲気加熱）であってもよく、レーザーアニール処理であってもよく、それらを併用する処理であってもよい。このように加熱処理（高温プロセス）を施すことにより、半導体の結晶化が進行し、結果、半導体特性（典型的にはキャリア移動度）を向上させることができる。
この実施形態１では、シクロペンタシラン含有溶液にＵＶ照射して高次シラン化合物を得た後、高次シラン化合物含有溶液を無機絶縁層２０の上面に塗工する。次いで、３００℃〜６００℃で熱処理することにより、アモルファスシリコンからなる半導体層３０を形成する。そして、レーザーアニール処理を行うことにより、キャリア移動度が高いポリシリコン膜を形成する。上記溶液の塗工方法は特に制限されず、例えばスピンコート法、ロールコート法、カーテンコート法、スプレー法、液滴吐出法等を使用すればよい。
酸化物半導体の場合には、例えば有機金属の混合物を無機絶縁層２０の上に堆積し、それを熱処理（例えば６００℃以上）して金属を焼結させることにより、キャリア移動度が高い酸化物半導体を形成することができる。
このように半導体層３０を形成したら、次いで、図６（ｄ）に示すように、半導体層３０の上に第２金属層４０を形成する。第２金属層４０の形成は、例えば半導体層３０の上面に金属を堆積することにより行うことができる。第２金属層４０の堆積方法としては、例えば、真空蒸着法やスパッタリング法を好ましく採用することができる。
このようにして、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とが順に積層された積層膜８０を得ることができる。本実施形態の製造方法によれば、樹脂シート５０の耐熱温度を超えたプロセス温度にて積層膜８０を作製することができる。従って、高温プロセス対応によるＴＦＴ特性の向上を実現し得る、高性能なフレキシブル半導体装置１００の製造に適した積層膜８０を提供することができる。なお、上述した各層１０、２０、３０、４０の形成順は逆でもよい。まず、第２金属層４０を形成し、その上に半導体層３０を形成し、その上に無機絶縁層２０を形成し、その上に第１金属層１０を形成してもよい。
以下、本発明の他の一実施形態に係るフレキシブル半導体装置の構成及びその製造方法について説明する。
（実施形態２）
図７に、本発明の実施形態２に係るフレキシブル半導体装置２００の構成を示す。この実施形態２では、ゲート電極１２ｇと接続する層間接続部位６０ａがペーストビアではなく、メッキビアである点において、上述した実施形態１とは異なる。かかるメッキビア６０ａは、積層膜８０と樹脂シート５０とを積層一体化した後で、樹脂シート５０に形成される。その製造プロセスの一例を図８（ａ）〜（ｄ）を参照しつつ説明する。なお、特に言及している事項以外の事柄であって実施形態１と重複する部分についての説明は省略する。
まず、図８（ａ）に示すように、第１金属層１０と無機絶縁層２０と半導体層３０と第２金属層４０とが順に積層された積層膜８０を用意する。
次に、図８（ｂ）に示すように、積層膜８０における第１金属層１０をエッチングすることによって、第１金属層１０からゲート電極１２ｇを形成する。また、無機絶縁層２０及び半導体層３０を部分的に除去することによって、ゲート絶縁膜２２及び半導体層３２をパターン形成する。
次に、図８（ｃ）に示すように、積層膜８０のうち、ゲート電極１２ｇが形成された面を覆うように樹脂層５０を形成する。この実施形態２では、ゲート電極１２ｇが形成された積層膜８０を樹脂シート５０に圧着することにより、樹脂シート５０にゲート電極１２ｇを埋設する。なお、樹脂層５０の形成は、樹脂シート５０を圧着する方法に限らず、例えば樹脂材料を積層膜８０に塗布（例えばスピンコートやロールコートなど）することにより行ってもよい。
その後、樹脂シート５０のうち、積層膜８０が圧着した面の反対側の面（図では下面）に、ゲート電極１２ｇの一部を露出させる開口部６２ａを形成する。開口部６２ａの形成は、例えばレーザ照射によって行われる。ここでは開口部６２ａに加えて、第２金属層４０の下面の一部を露出させる開口部６２ｂを形成する。
次に、図８（ｄ）に示すように、開口部６２ａを通じてゲート電極１２ｇに接触するように、積層膜８０が圧着した面の反対側の面にメッキ層７０を形成する。詳しくは、メッキ層７０は、開口部６２ａの壁面とゲート電極１２ｇの下面とを覆うように堆積し、これによりメッキビア６０ａを形成する。また、メッキ層７０は、樹脂シート５０の下面を覆うように堆積し、これにより第３金属層７０を形成する。メッキ層７０の形成は、例えばアディティブ法による無電解または電解銅メッキ処理により行うことができる。ここでは、樹脂シート５０の下面に無電解銅メッキ層を薄く積層し、次いで電解銅めっき処理を行うことにより、銅メッキ層を厚くして厚さ２μｍ程度のメッキ層７０を形成する。
その後、図８（ｅ）に示すように、第２金属層４０の一部をエッチングすることによって、ソース電極４２ｓ及びドレイン電極４２ｄを形成する。また、メッキ層（第３金属層）７０の一部をエッチングすることによって、ゲート電極１２ｇにメッキビア６０ａを介して接続された配線層７２ａを形成する。配線層７２ａ、７２ｂの形成は、レジストを用いたスライスエッチングにより行ってもよい。
このようにして、層間接続部位としてメッキビアが形成されたフレキシブル半導体装置２００を構築することができる。本実施形態２に係るフレキシブル半導体装置２００の製造方法によれば、ゲート電極１２ｇとメッキビア６０ａとの接続を容易に行うことができる。すなわち、層間接続部位がペーストビアの場合（実施形態１）、積層膜８０と樹脂シート５０とを圧着する際に、ペーストビア６０ａとゲート電極１２ｇとが接触するように高精度な位置合わせが必要となる。しかし、層間接続部位がメッキビアの場合（実施形態２）、積層膜８０と樹脂シート５０とを圧着する際に高精度な位置合わせが不要となり、フレキシブル半導体装置１００を簡易に且つ安定して製造することができる。
（実施形態３）
図９に、本発明の実施形態３に係るフレキシブル半導体装置３００の構成を示す。この実施形態３では、拡散防止層（バリア層）９０が設けられている点において、上述した実施形態１の構成とは異なる。この実施形態３では、ソース及びドレイン電極４２ｓ、４２ｄのそれぞれと半導体層３２との間に拡散防止層９０が配置されている。ソース及びドレイン電極４２ｓ、４２ｄは銅から構成され、拡散防止層９０はタンタル窒化物（ＴａＮ）から構成されている。図示した例では、拡散防止層９０は、ソース及びドレイン電極４２ｓ、４２ｄ以外の配線４４の下面にも配置されている。
銅（Ｃｕ）は数百℃以上の高温で半導体材料（例えばシリコン）中に拡散しやすい性質がある。そのため、ソース及びドレイン電極４２ｓ、４２ｄ（第２金属層４０）が銅の場合、製造工程で高温に晒されると、第２金属層４０を構成する銅原子が半導体層３２中に移動することがある。これによってデバイスの接合リークや閾値電圧の変動等の不具合が生じるおそれがある。図９に示した構成によれば、ソース及びドレイン電極４２ｓ、４２ｄと半導体層３２との間に拡散防止層９０を介在させることによって、銅原子の移動（半導体層３２中への拡散）を妨げることができる。つまり上述した接合リークや閾値電圧変動等の不具合を未然に回避することができる。
拡散防止層９０を構成する材料としては、銅に対する拡散バリア性に優れ、かつ導電性を有する無機化合物を使用することができる。このような無機化合物としては、例えばタンタル（Ｔａ）及びチタン（Ｔｉ）などの遷移金属が挙げられる。あるいは、タンタル窒化物（ＴａＮ等）やチタン窒化物（ＴｉＮ等）などの遷移金属窒化物を使用してもよい。タンタル窒化物は、スパッタ法により形成された銅との接着性に優れ、かつ銅に対する拡散バリア性にも優れているので、本実施形態のフレキシブル半導体装置１００における拡散防止層９０の材料として特に好ましい。
拡散防止層９０を備えたフレキシブル半導体装置３００の製造プロセスの一例を、図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）を参照しつつ説明する。なお、特に言及している事項以外の事柄であって実施形態１と重複する部分についての説明は省略する。
まず、図１０（ａ）に示すように、第１金属層１０と無機絶縁層２０と半導体層３０と拡散防止層９０と第２金属層４０とが順に積層された積層膜１８０を用意する。この積層膜１８０は、半導体層３０と第２金属層４０との間に拡散防止層９０を有する。拡散防止層９０の形成は、例えば半導体層３０の上に拡散防止層９０の材料を、スパッタリング法やＣＶＤ法などの薄膜形成プロセスで堆積することにより行うことができる。
次に、図１０（ｂ）に示すように、積層膜１８０の片面エッチングを行うことにより、ゲート電極１２ｇ、ゲート絶縁膜２２及び半導体層３２をパターン形成する。具体的には、積層膜１８０における第１金属層１０をエッチングすることによって、第１金属層１０からゲート電極１２ｇを形成する。また、無機絶縁層２０及び半導体層３０を部分的に除去することによって、ゲート絶縁膜２２及び半導体層３２をパターン形成する。
次に、図１０（ｃ）に示すように、積層膜１８０と樹脂シート５０と第３金属層７０とを圧着して一体化する。この圧着によって、積層膜８０におけるゲート電極１２ｇを樹脂シート５０の上面に埋設する。
次に、図１１（ａ）に示すように、第２金属層４０の一部をエッチングすることによって、第２金属層４０からソース及びドレイン電極４２ｓ、４２ｄと配線４４を形成する。その際、拡散防止層９０の一部を露出させる開口パターン３４、３６を形成する。
次に、図１１（ｂ）に示すように、開口パターン３４、３６に露出させた拡散防止層９０を除去することにより、拡散防止層９０のパターン形成を行う。拡散防止層９０を除去する方法としては特に限定されず、例えば一般的なフォトリソ工程において採用され得るエッチング処理法（ドライエッチング或いはウェットエッチングであってもよい。）を用いることができる。
その後、図１１（ｃ）に示すように、第３金属層７０の一部をエッチングすることによって、ゲート電極１２ｇに接続する配線層７２ａを形成する。図示した例では、配線層７２ａ、７２ｂに加えて、層間接続部位６４を介して配線４４と電気的に接続された配線層７３を形成する。このようにして、拡散防止層９０を備えたフレキシブル半導体装置３００を構築することができる。
なお、拡散防止層９０は、ソース及びドレイン電極４２ｓ、４２ｄと半導体層３２とが接触しないように配置されていればよい。したがって、例えば配線４４の下面に設けられた拡散防止層を除去することも可能である。特に配線４４と層間接続部位６４との間の拡散防止層は、除去しておくことが好ましい場合がある。拡散防止層９０の部分的な除去は、例えば図１０（ｂ）に示した積層膜１８０の片面エッチングの際に行うことができる。
（実施形態４）
図１２（ａ）及び（ｂ）に、本発明の実施形態４に係るフレキシブル半導体装置用の積層膜の構成を示す。この実施形態４では、積層膜２８０は、半導体層３２が最初からパターン形成されている点において、図６（ｄ）に示した積層膜８０とは異なる。このような積層膜２８０は、図１２（ａ）に示すように、無機絶縁層２０の上にパターン形成された半導体層３２を積層する。次いで、図１２（ｂ）に示すように、パターン形成された半導体層３２の上に第２金属層４０を積層することにより作製される。半導体層３２のパターン形成は、例えばインクジェットなど印刷法により行うことができる。かかる積層膜２８０を用いたフレキシブル半導体装置４００の製造プロセスを図１３（ａ）〜（ｄ）に示してある。
まず、図１３（ａ）に示すように、パターン形成された半導体層３２を有する積層膜２８０を用意し、次いで、図１３（ｂ）に示すように、積層膜２８０からゲート電極１２ｇ及びゲート絶縁膜２２を形成する。このとき、半導体層３２は既にパターン形成されているため、半導体層３２をパターン形成する必要はない。そして、図１３（ｃ）に示すように、積層膜２８０と樹脂シート５０と第３金属層７０とを一体化する。図１３（ｄ）に示すように、第２及び第３金属層４０、７０をエッチングしてソース、ドレイン電極４２ｓ、４２ｄ及び配線層７２ａ、７２ｂを形成する。このようにしてフレキシブル半導体装置４００の製造工程が完了する。半導体層３２が予めパターン形成された積層膜２８０を用いることにより、半導体層３２のパターン形成ステップを省略することができ、結果、製造プロセスをさらに簡便化することができる。
（実施形態５）
図１４に、本発明の実施形態５に係るフレキシブル半導体装置５００の構成を示す。この実施形態５では、無機絶縁層が全面に形成されている点において上述した実施形態とは異なる。すなわち、無機絶縁層２０はパターン形成されることなく、ゲート絶縁膜２２以外の領域２４にも配置されている。以下、フレキシブル半導体装置５００の製造工程について説明する。なお、この実施形態５では、層間接続部位６０ａ、６０ｂは、コンフォーマル法により作製されたメッキビアである。
まず、図１５（ａ）に示すように、所定パターンの半導体層３０を有する積層膜２８０を用意し、次いで、図１５（ｂ）に示すように、積層膜２８０における第１金属層１０をエッチングすることにより、ゲート電極１２ｇを形成する。次に、図１５（ｃ）に示すように、樹脂シート５０と第３金属層７０とが予め一体化されたものを用意し、積層膜２８０を樹脂シート５０に圧着する。そして、第３金属層７０の一部をエッチングすることにより、レーザ照射用の孔７４ａ、７４ｂを形成する。
レーザ照射用の孔７４ａ、７４ｂを形成したら、次に、図１６（ａ）に示すように、レーザ照射用の孔７４ａ、７４ｂをガイド壁としてレーザ照射を実行する。このレーザ照射により、樹脂シート５０及び無機絶縁層２０を貫通する開口部６２ａ、６２ｂを形成する。
次いで、図１６（ｂ）に示すように、開口部６２ａ、６２ｂを通じてゲート電極１２ｇ及び第２金属層４０に接触するように銅メッキ処理を行い、これによりメッキビア６０ａ、６０ｂを形成する。
その後、図１６（ｂ）に示すように、第２金属層４０をエッチングすることによりソース及びドレイン電極４２ｓ、４２ｄを形成する。また、第３金属層７０をエッチングすることにより配線層７２ａ、７２ｂを形成する。このようにして全面絶縁層を有するフレキシブル半導体装置５００の製造工程が完了する。かかる製造方法によれば、無機絶縁層２０のパターン形成工程を省略することができ、これによってフレキシブル半導体装置５００の製造プロセスをさらに簡略化することができる。
（実施形態６）
図１７に、本発明の実施形態６に係るフレキシブル半導体装置６００の構成を示す。この実施形態６では、拡散防止層９０がソース及びドレイン電極４２ｓ、４２ｄと半導体層３２との間だけに選択的に形成されている点において、図９に示した構成とは異なる。このフレキシブル半導体装置６００の製造プロセスを図１８（ａ）〜（ｄ）を用いて説明する。
まず、図１８（ａ）に示すように、積層膜３８０を用意する。積層膜３８０は、予めパターン形成された半導体層３２を有する。また、パターン形成された半導体層３２を覆うように、半導体層３２と第２金属層４０との間に拡散防止層９０が設けられている。
次に、図１８（ｂ）に示すように、積層膜３８０における第１金属層１０をエッチングすることにより、ゲート電極１２ｇを形成する。また、無機絶縁層２０を部分的に除去することにより、ゲート絶縁膜２２を形成する。そして、図１８（ｃ）に示すように、積層膜１８０と樹脂シート５０と第３金属層７０とを圧着して一体化する。
次に、図１８（ｄ）に示すように、第２金属層４０の一部をエッチングすることによって、ソース電極４２ｓ及びドレイン電極４２ｄを形成し、拡散防止層９０の一部を露出させる開口部３４を形成する。そして、開口部３４に露出した拡散防止層９０を除去することにより、拡散防止層９０のパターン形成を実行する。また、第３金属層７０をエッチングして配線層７２ａ、７２ｂを形成する。このようにして、拡散防止層９０がソース及びドレイン電極４２ｓ、４２ｄと半導体層３２との間だけに選択的に形成されたフレキシブル半導体装置６００を構築することができる。
（実施形態７）
続いて、図１９（ａ）及び（ｂ）を参照しながら、画像表示装置に好ましく搭載され得るフレキシブル半導体装置７００の態様の一例について説明する。図１９（ｂ）は、本発明の実施形態７に係るフレキシブル半導体装置７００の上面模式図であり、図１９（ａ）は（ｂ）のＡ−Ａ断面を示す上面模式図である。
画像表示装置（ここでは有機ＥＬディスプレイ）に搭載されるフレキシブル半導体装置７００は、半導体層と、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極とから構成されたＴＦＴ素子を少なくとも２つ有している。ここでは１画素当たりのＴＦＴ数が２個であり、フレキシブル半導体装置は、第１のＴＦＴ素子７００Ａと第２のＴＦＴ素子７００Ｂとを含む。この実施形態７では、第１のＴＦＴ素子７００Ａはスイッチ用トランジスタであり、第２のＴＦＴ素子７００Ｂは駆動用トランジスタである。
図示した例では、スイッチ用ＴＦＴ素子７００Ａのドレイン電極４２Ａｄと、駆動用ＴＦＴ素子７００Ｂのゲート電極１２Ｂｇとが、層間接続部位６０Ａｂ及び配線層７２Ａｂ、７２Ｂａを介して電気的に接続されている。
なお、実施形態７の構成においては、ソース電極４２Ａｓの一部及びドレイン電極４２Ａｄの一部が半導体層３２Ａの上面に延在している。かかる延在部４４Ａｓ、４４Ａｄがなくてもフレキシブル半導体装置７００を動作させることはできる。
しかし、図示した例では、ソース電極の延在部４４Ａｓとドレイン電極の延在部４４Ａｄとの対向する部位の形状が櫛歯形状となっている。このように、ソース電極４２ｓとドレイン電極４２ｄとの対向する部位の形状を櫛歯形状とすることにより、所定寸法を維持しつつ、チャネル幅を大きくすることができ、その結果、チャネル幅の増大による高速動作を得ることができる。なお、櫛歯形状の長さは、必要とされるＴＦＴ性能に応じて適宜変更することができる。例えば、駆動用ＴＦＴ素子７００Ｂの櫛歯形状の長さを、スイッチ用ＴＦＴ素子７００Ａの櫛歯形状の長さよりも長くしてもよい。
さらに、フレキシブル半導体装置７００はコンデンサ９２を備えている。コンデンサ９２は、駆動用ＴＦＴ素子７００Ｂを駆動するために容量を保持するものである。図示した例では、コンデンサ９２は、誘電体層９４と、上部電極層９６と、下部電極層９８とから構成されている。
コンデンサ９２の誘電体層９４は、各素子のゲート絶縁膜２２Ａ、２２Ｂと同じ材料で構成され、後述する積層膜４８０（図１９（ａ））の無機絶縁層２０を部分的に除去することにより形成され得る。また、コンデンサ９２の上部電極層９６は、各素子のソース及びドレイン電極４２Ａｓ、４２Ａｄ、４２Ｂｓ、４２Ｂｄと同じ材料で構成され、後述する積層膜４８０の第２金属層４０をエッチングすることにより形成され得る。また、コンデンサ９２の下部電極層９８は、各素子のゲート電極１２Ａｇ、１２Ｂｇと同じ材料で構成され、後述する積層膜４８０の第１金属層１０をエッチングすることにより形成され得る。
下部電極層９８は、層間接続部位６０ｃを介してスイッチ用ドレイン電極４２Ａｄと駆動用ゲート電極１２Ｂｇとにそれぞれ接続され、上部電極層９６は、駆動用ソース電極４２Ｂｓに接続されている。そして、スイッチ用ＴＦＴ素子７００Ａによって選択された期間、電荷が保持される。その電荷によって生じた電圧が駆動用ＴＦＴ素子７００Ｂのゲートに印加され、その電圧に応じたドレイン電流が有機ＥＬ素子に流れて画素を発光させるようになっている。
上記フレキシブル半導体装置の重要な用途であるディスプレイ駆動用のＴＦＴ素子では、素子を駆動するために容量を保持するコンデンサが必要となる。しかし、このように樹脂シート５０にコンデンサ９２を直接形成することにより、フレキシブル半導体装置７００の外部に別途コンデンサを配置しなくてもよい。したがって、小型で高密度実装可能な画像表示装置を実現することができる。
なお、図１９（ａ）、（ｂ）に示した構造の等価回路６５を図１９（ｃ）に表している。図１９（ｃ）に示した配線６６は、データラインであり、配線６８は、選択ラインである。各画像表示装置の画素毎に、本実施形態のフレキシブル半導体装置７００は形成されている。ディスプレイの構成によっては、ＴＦＴ素子は各画素に２個だけでなく、それ以上設けられることもあるので、それに対応して本実施形態６のフレキシブル半導体装置７００を改変することも可能である。
図２０（ａ）〜（ｄ）を参照しつつ、図１９（ａ）、（ｂ）のフレキシブル半導体装置７００の製造プロセスについて説明する。フレキシブル半導体装置７００のコンデンサ９２と、第１及び第２のＴＦＴ素子７００Ａ、７００Ｂとは、図２０（ａ）〜（ｄ）に示した同一工程を経て簡便に作製することができる。すなわち、フレキシブル半導体装置７００の製造工程は、無機絶縁層２０のうち半導体層３０が位置している以外の領域と、第１金属層１０と第２金属層４０とからコンデンサ９２を形成する工程をさらに含む。
まず、図２０（ａ）に示すように積層膜４８０を用意する。ここで用意する積層膜４８０は、第１及び第２のＴＦＴ素子７００Ａ、７００Ｂの半導体層３２Ａ、３２Ｂがパターン形成された積層膜４８０である。
次に、図２０（ｂ）に示すように、積層膜４８０の第１金属層１０をエッチングすることにより、ゲート電極１２Ａｇ、１２Ｂを形成するとともに、コンデンサの下部電極層９８を形成する。また、積層膜４８０の無機絶縁層２０を部分的に除去することにより、ゲート絶縁膜２２Ａ、２２Ｂを形成するとともに、コンデンサの誘電体層９４を形成する。
次に、図２０（ｃ）に示すように、積層膜４８０と樹脂シート５０と第３金属層７０とを圧着して一体化する。このとき、コンデンサの下部電極層９８と層間接続部位６０ｃとが接触するように位置合わせを実行し、下部電極層９８と層間接続部位６０ｃとを接続する。
次に、図２０（ｄ）に示すように、第２金属層４０をエッチングしてソース電極４２Ａｓ、４２Ｂｓ及びドレイン電極４２Ａｄ、４２Ｂｄを形成するとともに、コンデンサの上部電極層９６を形成する。その後、第３金属層７０をエッチングして配線層７２Ａａ、７２Ａｂ、７２Ｂａを形成する。このようにして、コンデンサ９２を備えたフレキシブル半導体装置７００を得ることができる。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、ディスプレイの構成によっては、ＴＦＴ素子は各画素に２個だけでなく、それ以上設けられることもあるので、それに対応して本実施形態のフレキシブル半導体装置を改変することも可能である。また、上記実施形態では、フレキシブル半導体装置を１デバイスに対応した形で作製するような例を示したが、それに限らず、複数のデバイスに対応した形で作製する手法を実行してもよい。そのような作製手法として、ロール・ツー・ロール製法を用いることができる。
本発明のフレキシブル半導体装置の製造方法によれば、高性能で、かつ、生産性に優れたフレキシブル半導体装置を提供することができる。
１０ 第１金属層
１２ｇ ゲート電極
２０ 無機絶縁層
２２ ゲート絶縁膜
２６ 層間接続部位用開口部（無機絶縁層）
３０ 半導体層（パターン形成前）
３２ 半導体層（パターン形成後）
３４ 開口部（第２金属層）
４０ 第２金属層
４２ｄ ドレイン電極
４２ｓ ソース電極
４４Ａｄ，４４Ｂｄ 延在部（ドレイン電極）
４４Ａｓ，４４Ｂｓ 延在部（ソース電極）
５０ 樹脂シート（樹脂層）
６０ａ、６０ｂ、６０ｃ 層間接続部位
６２ａ、６２ｂ 開口部
６５ 等価回路
６６、６８ 配線
７０ 第３金属層
７２ａ、７２ｂ 配線層
８０ 積層膜
９０ 拡散防止層
９２ コンデンサ
９４ 誘電体層
９６ 上部電極層
９８ 下部電極層
１００ フレキシブル半導体装置

Claims (16)

  1. 薄膜トランジスタを備えたフレキシブル半導体装置の製造方法であって、
    第１金属層と無機絶縁層と半導体層と第２金属層とが順に積層された積層膜を用意する工程（ａ）と、
    前記第１金属層の一部をエッチングすることによって、前記第１金属層からなるゲート電極を形成する工程（ｂ）と、
    前記２金属層の一部をエッチングすることによって、前記第２金属層からなるソース電極及びドレイン電極を形成する工程（ｃ）と
    を含み、
    前記ゲート電極上の前記無機絶縁層はゲート絶縁膜として機能し、前記無機絶縁層上の前記ソース電極及びドレイン電極間にある前記半導体層はチャネルとして機能する、フレキシブル半導体装置の製造方法。
  2. 前記工程（ｂ）の後、前記工程（ｃ）の前に、前記積層膜のうち、前記ゲート電極が形成された面に樹脂層を圧着して、該樹脂層に前記ゲート電極を埋設する工程（ｄ）をさらに含む、請求項１に記載のフレキシブル半導体装置の製造方法。
  3. 前記工程（ｄ）において、樹脂層は、樹脂シートからなる、請求項２に記載のフレキシブル半導体装置の製造方法。
  4. 前記工程（ｄ）は、
    両面を貫通する複数の層間接続部位が形成された前記樹脂層を用意する工程と、
    前記ゲート電極が形成された積層膜を前記樹脂層に圧着することにより、前記樹脂層中の層間接続部位と前記ゲート電極とを接続する工程と
    を含む、請求項２に記載のフレキシブル半導体装置の製造方法。
  5. 前記層間接続部位は、ペーストビアである、請求項４に記載のフレキシブル半導体装置の製造方法。
  6. 前記工程（ｄ）の後、
    前記樹脂層の表面の一部をエッチングして、前記ゲート電極を露出させる開口部を形成する工程と、
    少なくとも前記開口部を含む前記樹脂層の表面に、前記ゲート電極と電気的に接続するメッキ層を形成する工程と
    を含む、請求項２に記載のフレキシブル半導体装置の製造方法。
  7. 前記工程（ｂ）の後、前記無機絶縁層を、少なくとも前記ゲート絶縁膜を含む領域を残して、エッチングにより除去する工程をさらに含む、請求項２又は４に記載のフレキシブル半導体装置の製造方法。
  8. 前記工程（ｂ）の後、前記半導体層を、少なくとも前記チャネルを含む領域を残して、エッチングにより除去する工程をさらに含む、請求項７に記載のフレキシブル半導体装置の製造方法。
  9. 前記工程（ｄ）の後、前記樹脂層の表面に第３金属層を圧着した後、該第３金属層をエッチングして配線層を形成する工程をさらに含み、
    前記配線層は、前記層間接続部位を介して、前記ソース電極及びドレイン電極又は／及び前記第２金属層に接続されている、請求項８に記載のフレキシブル半導体装置の製造方法。
  10. 前記工程（ａ）において、前記半導体層と前記第２金属層との間に拡散防止層がさらに設けられている、請求項１に記載のフレキシブル半導体装置の製造方法。
  11. 前記工程（ａ）において、前記半導体層は、少なくとも前記チャネルを含む領域に予めパターニングされている、請求項７に記載のフレキシブル半導体装置の製造方法。
  12. 前記工程（ｂ）において、前記第１金属層の一部をエッチングすることによって、前記ゲート電極と同時に、前記第１金属層からなるコンデンサの下部電極が形成され、
    前記工程（ｃ）において、前記第２金属層の一部をエッチングすることによって、前記ソース電極及びドレイン電極と同時に、前記第２金属層からなるコンデンサの上部電極が形成され、
    前記上部電極及び下部電極に間にある前記無機絶縁層は、コンデンサの誘電体層として機能する、請求項１１に記載のフレキシブル半導体装置の製造方法。
  13. 請求項１に記載のフレキシブル半導体装置の製造方法に使用される積層膜であって、
    前記積層膜は、第１金属層と無機絶縁層と半導体層と第２金属層とが順に積層された４層積層膜からなり、
    前記第１金属層の一部をエッチングすることにより、ゲート電極が形成され、
    前記第２金属層の一部をエッチングすることにより、ソース電極及びドレイン電極が形成され、
    前記無機絶縁層はゲート絶縁膜として機能し、前記半導体層はチャネルとして機能する、積層膜。
  14. 前記半導体層は、少なくとも前記チャネルを含む領域に予めパターニングされている、請求項１３に記載の積層膜。
  15. 前記半導体層と前記第２金属層との間に拡散防止層がさらに設けられている、請求項１３に記載の積層膜。
  16. 前記第２金属層は、銅からなり、
    前記拡散防止層は、チタン、チタン窒化物、タンタル、及びタンタル窒化物からなる群から選択される材料からなる、請求項１５に記載の積層膜。
JP2010529590A 2008-09-18 2009-07-22 フレキシブル半導体装置の製造方法及びそれに使用される積層膜 Expired - Fee Related JP4679673B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008239121 2008-09-18
JP2008239121 2008-09-18
PCT/JP2009/003440 WO2010032355A1 (ja) 2008-09-18 2009-07-22 フレキシブル半導体装置の製造方法及びそれに使用される積層膜

Publications (2)

Publication Number Publication Date
JP4679673B2 true JP4679673B2 (ja) 2011-04-27
JPWO2010032355A1 JPWO2010032355A1 (ja) 2012-02-02

Family

ID=42039208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010529590A Expired - Fee Related JP4679673B2 (ja) 2008-09-18 2009-07-22 フレキシブル半導体装置の製造方法及びそれに使用される積層膜

Country Status (6)

Country Link
US (1) US8617943B2 (ja)
EP (1) EP2246879A4 (ja)
JP (1) JP4679673B2 (ja)
KR (1) KR20110056258A (ja)
CN (1) CN101874295B (ja)
WO (1) WO2010032355A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376896B1 (ko) * 2007-11-28 2014-03-20 파나소닉 주식회사 플렉시블 반도체장치의 제조방법 및 플렉시블 반도체장치
US20120200546A1 (en) * 2009-10-16 2012-08-09 Sharp Kabushiki Kaisha Semiconductor device, display device provided with same, and method for manufacturing semiconductor device
EP3550604A1 (en) * 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011142081A1 (ja) * 2010-05-12 2011-11-17 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
US8847229B2 (en) * 2011-03-24 2014-09-30 Panasonic Corporation Flexible semiconductor device, method for manufacturing the same, image display device using the same and method for manufacturing the image display device
JP5876249B2 (ja) * 2011-08-10 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2014165404A (ja) * 2013-02-26 2014-09-08 Toshiba Corp 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123290A (ja) * 2003-10-15 2005-05-12 Toppan Printing Co Ltd 薄膜トランジスタおよびその製造方法
JP2005166742A (ja) * 2003-11-28 2005-06-23 Tdk Corp 積層体の製造方法及び有機電界効果トランジスタの製造方法
JP2007073857A (ja) * 2005-09-09 2007-03-22 Sony Corp 半導体装置の製造方法および半導体装置
WO2009069248A1 (ja) * 2007-11-28 2009-06-04 Panasonic Corporation フレキシブル半導体装置の製造方法およびフレキシブル半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258261A (ja) 2002-02-28 2003-09-12 Nippon Hoso Kyokai <Nhk> 有機ｔｆｔおよびその作製方法
JP3864413B2 (ja) 2002-04-22 2006-12-27 セイコーエプソン株式会社 トランジスタの製造方法
TW554539B (en) * 2002-09-09 2003-09-21 Chunghwa Picture Tubes Ltd Thin film transistor source/drain structure and manufacturing method thereof
JP2005294300A (ja) 2004-03-31 2005-10-20 Univ Of Tokyo 非単結晶トランジスタ集積回路及びその製造方法
JP2006186294A (ja) 2004-12-03 2006-07-13 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
JP2007067263A (ja) 2005-09-01 2007-03-15 Konica Minolta Holdings Inc 有機半導体材料、有機半導体膜、有機半導体デバイス及び有機薄膜トランジスタ
TWI298513B (en) * 2006-07-03 2008-07-01 Au Optronics Corp Method for forming an array substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123290A (ja) * 2003-10-15 2005-05-12 Toppan Printing Co Ltd 薄膜トランジスタおよびその製造方法
JP2005166742A (ja) * 2003-11-28 2005-06-23 Tdk Corp 積層体の製造方法及び有機電界効果トランジスタの製造方法
JP2007073857A (ja) * 2005-09-09 2007-03-22 Sony Corp 半導体装置の製造方法および半導体装置
WO2009069248A1 (ja) * 2007-11-28 2009-06-04 Panasonic Corporation フレキシブル半導体装置の製造方法およびフレキシブル半導体装置

Also Published As

Publication number Publication date
EP2246879A4 (en) 2014-06-11
KR20110056258A (ko) 2011-05-26
WO2010032355A1 (ja) 2010-03-25
EP2246879A1 (en) 2010-11-03
CN101874295B (zh) 2013-01-23
CN101874295A (zh) 2010-10-27
US8617943B2 (en) 2013-12-31
JPWO2010032355A1 (ja) 2012-02-02
US20100276691A1 (en) 2010-11-04

Similar Documents

Publication Publication Date Title
JP5449172B2 (ja) フレキシブル半導体装置の製造方法
JP4550944B2 (ja) フレキシブル半導体装置およびその製造方法
JP5420529B2 (ja) フレキシブル半導体装置およびその製造方法
JP4679673B2 (ja) フレキシブル半導体装置の製造方法及びそれに使用される積層膜
KR101376896B1 (ko) 플렉시블 반도체장치의 제조방법 및 플렉시블 반도체장치
JP4653860B2 (ja) フレキシブル半導体装置およびその製造方法
JP5719992B2 (ja) フレキシブル半導体装置およびその製造方法
JP2010238873A (ja) フレキシブル半導体装置およびその製造方法
EP3506337A1 (en) Organic thin film transistor, method for manufacturing same and image display device
JP2013004867A (ja) 薄膜トランジスタ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4679673

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees