JP4663450B2 - 光電集積回路装置の製造方法 - Google Patents

光電集積回路装置の製造方法 Download PDF

Info

Publication number
JP4663450B2
JP4663450B2 JP2005247186A JP2005247186A JP4663450B2 JP 4663450 B2 JP4663450 B2 JP 4663450B2 JP 2005247186 A JP2005247186 A JP 2005247186A JP 2005247186 A JP2005247186 A JP 2005247186A JP 4663450 B2 JP4663450 B2 JP 4663450B2
Authority
JP
Japan
Prior art keywords
glass plate
integrated circuit
thin film
metal thin
photoelectric integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005247186A
Other languages
English (en)
Other versions
JP2007066945A (ja
Inventor
満 小荒井
良平 老川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Pioneer Micro Technology Corp
Original Assignee
Pioneer Corp
Pioneer Micro Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Corp, Pioneer Micro Technology Corp filed Critical Pioneer Corp
Priority to JP2005247186A priority Critical patent/JP4663450B2/ja
Priority to TW95123784A priority patent/TWI313046B/zh
Publication of JP2007066945A publication Critical patent/JP2007066945A/ja
Application granted granted Critical
Publication of JP4663450B2 publication Critical patent/JP4663450B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

Landscapes

  • Light Receiving Elements (AREA)
  • Led Device Packages (AREA)

Description

本発明は、陽極接合による光電集積回路(OEIC)装置の製造方法に関し、特に陽極接合によって光能動部上をガラスで気密封止するタイプの光電集積回路装置の製造方法に関する。
従来、DVD/CD用の赤色及び赤外レーザー対応の光電集積回路装置においては、封止用材料として透明でかつ成形作業性、耐湿性、及び価格等に優れたなエポキシ樹脂が用いられてきた。しかしながら、かかる封止用エポキシ樹脂に次世代DVDに用いられるブルーレーザーを照射すると、ブルーレーザー固有のエネルギーによりエポキシ樹脂が黄変して透過率が悪化してしまうという問題がある。従って、ブルーレーザー対応の光電集積回路装置のレーザー照射部には従来からのエポキシ樹脂を使用することができない。
かかる問題の対処案として、例えば特許文献1に示される如く、ブルーレーザーが照射される光電集積回路装置の受光面上に透明なガラス板を貼り合せる気密封止法が考えられる。この方法は、集積回路の受光面とガラス板とを透明な接着剤を介して接合する方法である。かかる接合方法においては、接合を確実に行なうべく、ダイシング後の小片(チップ)に同じく小片のガラス板を位置合わせし、その後透明接着剤を介して互いを貼り付けることが必要となる。なお、ガラス板が接着された部分以外は従来通りエポキシ樹脂で封止することになる。これによりブルーレーザー固有のエネルギーによりエポキシ樹脂が劣化して透過率が悪化するという問題を防ぐことが可能となる。なお、上記した問題はブルーレーザー対応の発光素子の発光面を上記した如く封止する場合にも生ずる。
特開平04−114456号公報
光電集積回路装置の受光面や発光面等の光透過面を封止するために透明接着剤を用いてガラス板を当該光透過面に貼り付ける場合は、上記の如くチップ及びガラス板を小片にしてから貼り付ける必要がある。従ってガラス板の接合作業に多くの工数がかかってしまう上に、製品にばらつきが生じてしまう。更にチップとガラス板との接合に透明接着剤を用いているため、その劣化による透過率の低下が依然懸念される。
本発明が解決しようとする課題には上記の欠点が一例として挙げられ、ブルーレーザー等の短波長に対応した光電集積回路装置を均一な透光性を有しつつ安価に製造する方法を提供することを目的とする。
本発明による光電集積回路装置の製造方法は、基板上に複数の光電集積回路を有する半導体ウエハと可動イオンを含むガラス板とを用意する第1ステップと、前記半導体ウエハの基板に電気的に接続した金属薄膜パターンを形成する第2ステップと、前記金属薄膜パターン上に前記ガラス板を載置した後に前記半導体ウエハと前記ガラス板との間に電圧を印加して前記ガラス板と前記金属薄膜パターンとを陽極接合せしめる第3ステップと、前記ガラス板の前記光電集積回路に対応する部分を残しつつ前記半導体ウエハを切断して前記光電集積回路の1つを各々が含む光電集積回路装置を得る第4ステップと、を含み、
前記第2ステップは、保護膜を、前記光電集積回路が形成されている前記半導体ウエハの基板の全面を覆うように形成するステップと、前記半導体ウエハの基板に対して垂直な方向に前記保護膜を貫通する貫通孔を電気的に導通するように前記半導体ウエハの基板まで形成するステップと、前記貫通孔から露出した前記基板と前記保護膜を覆うように金属薄膜を形成するステップと、前記光電集積回路の周辺に形成された前記金属薄膜の幅を有する前記貫通孔上の金属薄膜パターンが残るように前記金属薄膜を選択除去して前記金属薄膜パターンの形成するステップと、前記光電集積回路を露出すべく前記光電集積回路上の前記保護膜の一部を除去するステップと、を含むことを特徴としている。
前記ガラス板は、耐熱性ガラス板であってもよい。前記ガラス板は、前記光電集積回路の各々に対応する領域が他の領域よりも突出してもよい。
以下、本発明の実施例を添付図面に基づいて説明する。
図1は本発明の実施例による製造方法を含んだ光電集積回路装置の製造方法の概略ブロックフロー図である。光電集積回路装置の製造においては、図1に示すように、先ずウエハ処理工程S1において、シリコン(Si)等からなる半導体基板の上面に光電集積回路を構成する素子(例えば、受光素子や発光素子)、及び電子回路等が形成される。これらの素子等はイオン注入法及びリソグラフィ技法等の周知のプロセスを用いて形成される。このようにして半導体基板上に設けられた素子等を含んだ領域であって、後述のガラス板によって気密封止される領域を以下の説明において光能動部14と称する。図2(a)に示す半導体ウエハ10の部分断面図には、2つの光能動部14が半導体基板11上に設けられている様子が示されている。半導体基板11上には更に低抵抗の配線パターン(図示せず)が、上記光能動部14からボンディングパッド(図示せず)が設けられる領域に亘って設けられている。
次に、ウエハ処理工程S1と並行したガラス板処理工程S2において、後述する陽極接合に適した形状のガラス板が周知のプロセスを用いて作られる。本発明においては、後述するようにガラス板とウエハ段階で半導体ウエハに形成した金属薄膜とを陽極接合した後にチップに切り分けるので、ガラス板において半導体ウエハに対向する面の形状は半導体ウエハと略同サイズの円盤状に形成されるのが好ましい。また、ガラス板の厚みは強度、加工性等の観点から定められ、例えば500μmである。
後述するように、陽極接合においてはガラス板中のNa+などの可動イオンが接合に寄与している。従ってガラス板には上記可動イオンを含む材質が用いられる。更に、陽極接合は高温状態で行われるため、接合後に室温に戻した際に応力が残留しないような、ウエハと同程度の熱膨張率を有するガラスを用いることが好ましい。これらの特徴を兼ね備えたガラスには、例えばパイレックスガラス(登録商標)等の耐熱性ガラスがある。
なお、図10は、図3に示すガラス板20の下面を上にした状態にしてガラス板20の一部を示しており、突出部22は光電集積回路に対応する領域において他の領域よりも50乃至100μm程度突出していることが明らかである。かかる突出部22は例えばサンドブラストによって形成される。これによりガラス板の切断部分の厚みが薄くなるので、後述のダイシング工程S4でのガラス板の切断が容易になる。なお、かかる突出部22はウエハとの接合面に向かって突出しているのが好ましい。これにより、図4に示すように陽極接合の後にウエハとガラス板との間に空洞31が生じるので、後述のダイシング工程S4でのガラス板の切断の際の作業性が良くなる。上記突出部22を設ける場合は、陽極接合に際して半導体ウエハに対する突出部22の位置合わせを要するので、かかる位置合わせを容易にすべくガラス板の一部にノッチ等が形成されるのが好ましい。
ウエハ処理工程S1及びガラス板処理工程S2において各々上記所定の処理が施された半導体ウエハ及びガラス板は、図1に示すように、次に接合工程S3に送られる。接合工程S3は、半導体ウエハに金属薄膜を形成する工程S3aと、半導体ウエハの該金属薄膜とガラス板とを陽極接合する工程S3bとからなる。
先ず金属薄膜の形成工程S3aについて説明する。図2には金属薄膜の形成工程S3aがウエハ10の部分断面図を用いて示されている。図2(a)には、上述したように、金属薄膜形成工程S3aにて処理される前のウエハ10の部分断面図が示されている。上記光能動部14及び図示しない配線パターンが設けられている半導体基板11上に、先ず図2(b)に示すように、例えば1μmの厚みの保護膜12が形成される。保護膜12は、光能動部14が形成されているウエハ面の全面を覆うように、例えばCVD(Chemical Vapor Deposition)によって形成される。保護膜12の材質は例えば酸化シリコン(Si2)である。
次に図2(c)に示すように、後述する陽極接合の際に金属薄膜と半導体基板11とが電気的に導通するように、ウエハ平面に対して垂直な方向に保護膜12を貫通する貫通孔15が設けられる。貫通孔15は、例えばリトグラフ及びエッチングによって設けられる。上述したように、半導体基板11上には配線パターンが設けられているので、上記貫通孔15は、該配線パターンと接しないように複数個に分けて設けられる。なお、貫通孔15の個数及び各々の開口面積は、陽極接合の際に金属薄膜13に適切な電圧が印加され得る点を考慮して定められる。また、後述するワイヤボンディングに供するボンディングパッド(図示せず)も上記リトグラフ及びエッチング時に設けられる。
次に図2(d)に示すように、保護膜12を覆うように金属薄膜13をウエハ全面に蒸着等によって形成する。金属薄膜13の厚みは1000Å以上である。このとき、上記貫通孔15内にも金属が埋め込まれる。金属薄膜13の材料は、後述の陽極接合におけるガラス板との接合強度、陽極接合に影響を及ぼす比抵抗、保護膜との密着性、金属薄膜の加工性等の観点から選択され、例えばTiが用いられる。また、金属薄膜13の上面は後述の陽極接合において対向するガラス板20との接合面となるため、周知の平坦化法を用いて平坦にされるのが好ましい。
続いて、図2(e)に示すように、光能動部14の周辺における陽極接合によって光能動部14が気密封止されるように、例えばリトグラフ及びエッチングによって金属薄膜を選択除去する。各光能動部の周辺に形成された金属薄膜13の幅は、ガラス板との接合強度、保護膜との密着性等の観点から定められ、200μm以上である。
最後に図2(f)に示すように、受光素子等が予め作り込まれている受光面を露出すべく、例えばリトグラフ及びエッチングを用いて受光面上の保護膜を取り除く。なお、ここでのエッチングの際に予め形成されている受光素子等が同時にエッチングされてしまうのを防止するために、保護膜12を形成する前にエッチングストッパとして機能する薄膜(図示せず)を光能動部上のみに周知の方法で形成しておいてもよい。この場合は上記保護膜のエッチング後に該エッチングストッパを除去する工程が更に必要となる。
このようにして、金属薄膜形成工程S3aにおける一連のプロセスにより陽極接合用の金属薄膜13が形成される。なお、金属薄膜13の形成工程は上記の実施例に限られるものではなく、他の工程によるものであってもよい。
次に、陽極接合工程S3bにおいて、ガラス板と半導体ウエハに形成されている金属薄膜13とを陽極接合する。陽極接合する前のウエハ10及びガラス板20は例えば図3の部分断面図に示されるような形状をしている。ここで、陽極接合とは可動イオンを含むガラスと金属等とを高温、高電圧下で密着接合する方法であり、かかる接合に適した接合条件等は、例えば、G.Wallis and D.I.Pomerants, Journal of Applied Physics. vol.40 (1969), pp.3946-3949に詳細に記述されている。
本実施例では、図9に示すように、ウエハ10とガラス板20とを互いに位置合わせして陽極接合装置1に設置する。ウエハ10及びガラス板20には各々電極治具2及び電極治具3が電気的に接続されており、電極治具2及び電極治具3は更にガラス板が陰極側、ウエハ側が陽極側となるように電源5に接続されている。またウエハ10の近傍に加熱装置4が設置されている。かかる装置1により、ガラス板とウエハとが360乃至400℃に加熱され、同時にガラス板20とウエハ10との間に600乃至1000Vの電圧が印加されて陽極接合が開始する。該陽極接合の際は、加熱によって軟化したガラス板中のNa+などのアルカリイオンが電極治具3に向かって移動する。また、金属薄膜13には半導体基板11を介して電圧が印加されているため、金属薄膜13中の自由電子が電極治具2に向かって移動する。その結果、ガラス板及び金属薄膜13の互いの接触面近傍に残留したO-イオン及び金属+イオンによって大きな静電引力が発生する。これにより接触面で化学結合が生じ、ガラス板20と金属薄膜13とが接合する。所定時間経過後に陽極接合は完了し、その後ガラス板の接合したウエハは電極治具2及び3に挟まれたまま室温まで空冷される。図4には、上記陽極接合の結果ガラス板の接合しているウエハ30が部分断面図で示されている。
次に図1に示すように、ガラス板の接合しているウエハ30はダイシング工程S4に送られて、小片に切り分けられる。ダイシング工程S4においては、先ず図5に示すように、ガラス板20のうちウエハ切断部分の上部に位置するガラス片23が切断部分32でダイシングされることによって取り除かれる。これによって、各チップの光能動部上にのみ封止用ガラス板24が接合せしめられた状態となる。また、各光能動部の周辺に後述するワイヤボンディング及び樹脂封止用のスペースが確保されることになる。続いて図6に示すように、ウエハ切断部分33でウエハを切断することによって小片(チップ)40に切り分けられる。
ダイシング工程S4より後は、例えば図1のS4乃至S9に示す如く通常の工程に従って処理されて最終製品となる。図7に、これら一連の工程を経て完成した光電集積回路装置50の平面図を示す。更に、図7に示す点線で切り取った断面図を図8に示す。以下、図1のS4乃至S9の工程について概略の説明を行う。先ずダイボンディング工程S5において、例えば樹脂からなる基板51上にチップ40が搭載される、次にワイヤボンディング工程S6において、チップ40上に設けられたボンディングパッド55とリード52とが例えば金等のワイヤ53で接続される。次にモールディング工程S7において、ガラス板での封止部以外が例えばエポキシ樹脂等の樹脂54によって封止される。次にマーキング工程S8において、ロット番号等が印字される。最後に最終検査工程S9で検査されて最終製品としての光電集積回路装置が得られる。
以上のように、本発明の実施例によれば、ウエハ段階で正確にガラス板との位置合わせを行なって接合するため、個別にガラス板を張り合わせるよりも均一に光電集積回路装置を製造することが可能となる。更にウエハ段階で光能動部の上部だけがガラス板によって封止されるため、ダイシング工程以降は既存の半導体組立生産設備を使用することが可能である。よって、ブルーレーザー等の短波長に対応した光電集積回路装置を均質な透光性を有しつつ安価に製造することが可能となる。
本発明の実施例による製造方法を含んだ光電集積回路装置の製造方法の概略ブロックフロー図である。 本発明の実施例における金属薄膜形成工程を説明した部分断面図である。 本発明の実施例による陽極接合前の半導体ウエハ及びガラス板の部分断面図である。 本発明の実施例によってガラス板が陽極接合せしめられた後の半導体ウエハの部分断面図である。 図4に示す半導体ウエハにおいて、本発明の実施例によって光能動部領域以外のガラス板がダイシング工程において取り除かれる様子を示した図である。 図5に示す半導体ウエハが、本発明の実施例によるダイシング工程において切り分けられた様子を示した図である。 本発明の実施例によって製造された最終製品としての光電集積回路装置の平面図である。 図7に示す点線で切り取った光電集積回路装置の断面図である。 本発明の実施例の陽極接合用の装置の概略図である。 本発明の実施例の突出部を有するガラス板の部分斜視図である。
符号の説明
10 ウエハ
11 半導体基板
12 保護膜
13 金属薄膜
14 光能動部
20 ガラス板
22 突出部
24 封止用ガラス板
40 チップ
50 光電集積回路装置
51 樹脂基板
52 リード
53 ボンディングワイヤ
54 封止樹脂
55 ボンディングパッド

Claims (4)

  1. 基板上に複数の光電集積回路を有する半導体ウエハと可動イオンを含むガラス板とを用意する第1ステップと、前記半導体ウエハの基板に電気的に接続した金属薄膜パターンを形成する第2ステップと、前記金属薄膜パターン上に前記ガラス板を載置した後に前記半導体ウエハと前記ガラス板との間に電圧を印加して前記ガラス板と前記金属薄膜パターンとを陽極接合せしめる第3ステップと、前記ガラス板の前記光電集積回路に対応する部分を残しつつ前記半導体ウエハを切断して前記光電集積回路の1つを各々が含む光電集積回路装置を得る第4ステップと、を含み、
    前記第2ステップは、保護膜を、前記光電集積回路が形成されている前記半導体ウエハの基板の全面を覆うように形成するステップと、前記半導体ウエハの基板に対して垂直な方向に前記保護膜を貫通する貫通孔を電気的に導通するように前記半導体ウエハの基板まで形成するステップと、前記貫通孔から露出した前記基板と前記保護膜を覆うように金属薄膜を形成するステップと、前記光電集積回路の周辺に形成された前記金属薄膜の幅を有する前記貫通孔上の金属薄膜パターンが残るように前記金属薄膜を選択除去して前記金属薄膜パターンの形成するステップと、前記光電集積回路を露出すべく前記光電集積回路上の前記保護膜の一部を除去するステップと、を含むことを特徴とする光電集積回路装置の製造方法。
  2. 前記ガラス板は、耐熱性ガラス板であることを特徴とする請求項1記載の光電集積回路装置の製造方法。
  3. 前記ガラス板は、前記光電集積回路の各々に対応する領域が他の領域よりも突出していることを特徴とする請求項1記載の光電集積回路装置の製造方法。
  4. 前記ガラス板の前記他の領域よりも突出している突出部はサンドブラストによって形成されていることを特徴とする請求項3記載の光電集積回路装置の製造方法。
JP2005247186A 2005-08-29 2005-08-29 光電集積回路装置の製造方法 Expired - Fee Related JP4663450B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005247186A JP4663450B2 (ja) 2005-08-29 2005-08-29 光電集積回路装置の製造方法
TW95123784A TWI313046B (en) 2005-08-29 2006-06-30 Method for manufacturing an optoelectronic integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005247186A JP4663450B2 (ja) 2005-08-29 2005-08-29 光電集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007066945A JP2007066945A (ja) 2007-03-15
JP4663450B2 true JP4663450B2 (ja) 2011-04-06

Family

ID=37928828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005247186A Expired - Fee Related JP4663450B2 (ja) 2005-08-29 2005-08-29 光電集積回路装置の製造方法

Country Status (2)

Country Link
JP (1) JP4663450B2 (ja)
TW (1) TWI313046B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049324A (ja) * 2009-08-26 2011-03-10 Seiko Instruments Inc 陽極接合方法、及び圧電振動子の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006834A (ja) * 2002-04-22 2004-01-08 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP3531523B2 (ja) * 1999-04-23 2004-05-31 松下電工株式会社 半導体加速度センサの製造方法
JP2004247486A (ja) * 2003-02-13 2004-09-02 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2005056999A (ja) * 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3531523B2 (ja) * 1999-04-23 2004-05-31 松下電工株式会社 半導体加速度センサの製造方法
JP2004006834A (ja) * 2002-04-22 2004-01-08 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2004247486A (ja) * 2003-02-13 2004-09-02 Fuji Photo Film Co Ltd 固体撮像装置の製造方法
JP2005056999A (ja) * 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法

Also Published As

Publication number Publication date
TW200709356A (en) 2007-03-01
TWI313046B (en) 2009-08-01
JP2007066945A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
JP5643880B2 (ja) Memsデバイスおよびその製造方法
CN101593932B (zh) 发光装置和发光装置制造方法
JP6515515B2 (ja) 発光装置の製造法
US7834438B2 (en) Sealed structure and method of fabricating sealed structure and semiconductor device and method of fabricating semiconductor device
US10181553B2 (en) Semiconductor device and method for producing the same
US20050146632A1 (en) Solid image-pickup device and method for manufacturing the solid image pickup device
TWI718260B (zh) 具有光圈的薄光電模組及其製造
JP2013526041A (ja) 太陽光発電モジュールを接続ハウジングに接点接続する方法、および太陽光発電モジュールと接続ハウジングから構成されるシステム
JPH09318849A (ja) 光伝送モジュールおよびその製造方法
JP2007305736A (ja) 光モジュールの製造方法
JP2002368028A (ja) 半導体パッケージ及びその製造方法
US7350988B2 (en) Optical module and method of manufacturing the same
JP4663450B2 (ja) 光電集積回路装置の製造方法
US20070166958A1 (en) Method of wafer level packaging and cutting
JP5769482B2 (ja) ガラス封止型パッケージの製造方法、及び光学デバイス
JP4984486B2 (ja) センサの製造方法
JPH08306898A (ja) 固体撮像素子モジュール及びその製造方法
JP2013038346A (ja) 光学装置
US20190196333A1 (en) Process for the exposure of a region on one face of an electronic device
CN112530816A (zh) 半导体装置的制造方法
KR101073560B1 (ko) 마스크 및 이를 이용한 표시 장치의 제조 방법
KR102575887B1 (ko) 본딩 방법
WO2023276798A1 (ja) 配線基板集合体、蓋体集合体、パッケージセット、および電子部品の製造方法
JP6859634B2 (ja) 中空パッケージの製造方法
JP2008182196A (ja) 電子素子パッケージとその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101228

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110105

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees