JP4653124B2

JP4653124B2 - Semiconductor device manufacturing method

Info

Publication number: JP4653124B2
Application number: JP2007005056A
Authority: JP
Inventors: 義浩佐藤; 禎宏加藤
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2007-01-12
Filing date: 2007-01-12
Publication date: 2011-03-16
Anticipated expiration: 2027-01-12
Also published as: JP2008172101A

Description

この発明は、第１の材料層と第２の材料層とを平坦に埋め込むことができる埋込方法、半導体製造方法および半導体素子に関する。 The present invention relates to an embedding method, a semiconductor manufacturing method, and a semiconductor element that can embed a first material layer and a second material layer flatly.

III族窒化物系化合物半導体を用いて形成された半導体素子は、広い禁制帯幅や高い飽和移動度といった優れた物性から、高耐圧素子、高速素子としての適用が進められている。特に、ＧａＮ半導体を用いたＧａＮ系半導体素子は、高耐圧・大電流動作が可能であるため、各種デバイスへの適用が期待されている。 Semiconductor devices formed using Group III nitride compound semiconductors are being applied as high-voltage devices and high-speed devices because of their excellent physical properties such as a wide band gap and high saturation mobility. In particular, a GaN-based semiconductor element using a GaN semiconductor is expected to be applied to various devices because it can operate with a high breakdown voltage and a large current.

ここで、ＧａＮ半導体素子においては、電極の直下に形成されるＧａＮ半導体層に対して、イオン注入法、熱拡散法を用いてＳｉをドーピングし、電極のオーミック接触性を高め、電極の接触抵抗を低くしている（特許文献１参照）。 Here, in the GaN semiconductor device, the GaN semiconductor layer formed immediately below the electrode is doped with Si by using an ion implantation method or a thermal diffusion method to improve the ohmic contact property of the electrode, and the contact resistance of the electrode. (See Patent Document 1).

特開２００６−１９３７８号公報JP 2006-19378 A

ところで、ＧａＮ半導体は、化学的に安定であることから、従来におけるイオン注入法や熱拡散法を用いた場合、高濃度のＳｉをＧａＮ半導体層にドーピングすることができず、低抵抗であるｎ型ＧａＮ層を選択的に形成することが困難であった。このため、低抵抗化領域の半導体層を取り除き、低抵抗化領域にｎ型ＧａＮ半導体を埋め戻す埋込方法が提案されている。この埋込方法においては、まず、図１４（１）に示すように、Ｓｉ基板１０１上にバッファ層１０２およびｐ型ＧａＮ層１０３ａを積層した後、エッチングマスクであるＳｉＯ₂膜１０５ｂを形成する。そして、図１４（２）に示すように、エッチングマスクによる被覆領域以外のｐ型ＧａＮ層を所定深さまでＳｉ基板１０１表面に対して垂直にエッチングし、メサ形状１０３ｂに形成する。次いで、図１４（３）に示すように、Ｓｉを含むガス下でＧａＮ半導体層を成長させることによって、高濃度のＳｉがドーピングされたｎ型ＧａＮ層１０４がｐ型ＧａＮ層１０３上およびメサ形状１０３ｂ周囲に選択的に埋め込まれる。 By the way, since a GaN semiconductor is chemically stable, when a conventional ion implantation method or a thermal diffusion method is used, a high-concentration Si cannot be doped into the GaN semiconductor layer, and the n resistance is low. It was difficult to selectively form a type GaN layer. Therefore, an embedding method has been proposed in which the semiconductor layer in the low resistance region is removed and the n-type GaN semiconductor is backfilled in the low resistance region. In this embedding method, first, as shown in FIG. 14A, after a buffer layer 102 and a p-type GaN layer 103a are stacked on an Si substrate 101, an SiO ₂ film 105b as an etching mask is formed. Then, as shown in FIG. 14B, the p-type GaN layer other than the region covered by the etching mask is etched perpendicularly to the surface of the Si substrate 101 to a predetermined depth to form a mesa shape 103b. Next, as shown in FIG. 14 (3), by growing a GaN semiconductor layer under a gas containing Si, the n-type GaN layer 104 doped with high-concentration Si is formed on the p-type GaN layer 103 and the mesa shape. It is selectively embedded around 103b.

しかしながら、図１４に示す埋め込み法を用いた場合、図１５に示すように、メサ形状１０３ｂがＳｉ基板１０１表面に対して垂直に形成されているため、ｐ型ＧａＮ層表面での結晶速度とメサ形状１０３ｂ側面での結晶成長速度との差などに起因し、メサ形状１０３ｂ周囲にｎ型ＧａＮ層が成長しない空隙Ｂが生じてしまう場合がある。この場合、空隙Ｂによってｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４とが電気的に接触できず、ｐ型ＧａＮ層１０３とｎ型ＧａＮ層１０４との間の抵抗が高くなってしまう。この結果、この半導体素子が酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：ＭｅｔａｌｌｉｃＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である場合には、ＯＮ抵抗が目標値よりも高くなる不良が多く発生するという問題があった。特に、ｎ型ＧａＮ層１０４の成長時における成長圧力が高いほど不良率が高くなり、ｎ型ＧａＮ層１０４の成長条件を柔軟に設定することができなかった。 However, when the embedding method shown in FIG. 14 is used, the mesa shape 103b is formed perpendicular to the surface of the Si substrate 101 as shown in FIG. Due to a difference from the crystal growth rate on the side surface of the shape 103b, there may be a gap B around which the n-type GaN layer does not grow around the mesa shape 103b. In this case, the p-type GaN layer 103 and the n-type GaN layer 104 cannot be electrically contacted by the gap B, and the resistance between the p-type GaN layer 103 and the n-type GaN layer 104 becomes high. As a result, when this semiconductor element is an oxide semiconductor field effect transistor (MOSFET), there is a problem that many defects in which the ON resistance becomes higher than the target value occur. In particular, the higher the growth pressure during the growth of the n-type GaN layer 104, the higher the defect rate, and the growth conditions for the n-type GaN layer 104 could not be set flexibly.

また、図１４に示す埋め込み法を用いた場合、図１６に示すように、エッチングマスクであるＳｉＯ₂膜１０５ｂ上の原料がＳｉＯ₂膜１０５ｂ周囲の半導体層に捕獲されることに起因し、ｎ型ＧａＮ層が局所的に成長しＳｉＯ₂膜１０５ｂ周囲に突起部Ｐが生じてしまう場合がある。この場合、図１７（１）に示すように、この突起部Ｐが生じた場合、フォトリソグラフィ工程において、マスク１１１を基板１００上に形成されたレジスト１１０表面に密着できず、隙間ができてしまう。この結果、図１７の基板に到達する光強度を示す曲線Ｌ０にあるように、マスク１１１およびレジスト１１０の隙間によって透過光の経路が拡大してしまい、図１７（２）の矢印Ｙに示すように、本来レジスト１１０を除去すべき幅であるマスク１１１の光透過領域幅ｄ０よりも広い幅ｄ１のレジスト１１０が除去されてしまっていた。言い換えると、レジストパターンがマスク寸法どおりに形成されないため、各構成領域を正確な位置および正確な形状に形成することができず、半導体素子を所望の特性に設定することができないという問題があった。 When the embedding method shown in FIG. 14 is used, as shown in FIG. 16, the raw material on the SiO ₂ film 105b as an etching mask is trapped in the semiconductor layer around the SiO ₂ film 105b, and n The type GaN layer grows locally and a protrusion P may occur around the SiO ₂ film 105b. In this case, as shown in FIG. 17A, when this projection P is generated, the mask 111 cannot be brought into close contact with the surface of the resist 110 formed on the substrate 100 in the photolithography process, and a gap is formed. . As a result, the path of the transmitted light is enlarged by the gap between the mask 111 and the resist 110 as shown by the curve L0 indicating the light intensity reaching the substrate in FIG. 17, and as indicated by the arrow Y in FIG. In addition, the resist 110 having a width d1 wider than the light transmission region width d0 of the mask 111, which is the width that should be removed from the resist 110, has been removed. In other words, since the resist pattern is not formed according to the mask dimension, each constituent region cannot be formed in an accurate position and shape, and there is a problem that the semiconductor element cannot be set to a desired characteristic. .

本発明は、上記に鑑みてなされたものであって、メサ形状である第１の材料層の周囲に第２の材料を空隙なく平坦に埋め込むことができる埋込方法、半導体素子製造方法、および、メサ形状である第１の半導体層の周囲に第２の半導体が空隙なく平坦に埋め込まれた半導体素子を提供することを目的とする。 The present invention has been made in view of the above, and an embedding method, a semiconductor element manufacturing method, and a method for embedding a second material flat without a gap around the first material layer having a mesa shape, and An object of the present invention is to provide a semiconductor element in which a second semiconductor is embedded flat without a gap around a first semiconductor layer having a mesa shape.

上述した課題を解決し、目的を達成するために、この発明にかかる埋込方法は、基板上に形成された第１の材料層上にエッチングマスクを形成するマスク形成工程と、前記エッチングマスク周縁が所定幅分突出するように前記第１の材料層をメサ形状にドライエッチングするエッチング工程と、前記エッチング工程後に第２の材料によって前記メサ形状周囲を選択的に埋め込む埋込工程と、前記エッチングマスクを除去するマスク除去工程と、を含むことを特徴とする。 In order to solve the above-described problems and achieve the object, the embedding method according to the present invention includes a mask forming step of forming an etching mask on the first material layer formed on the substrate, and the periphery of the etching mask. An etching step of dry etching the first material layer into a mesa shape so as to protrude by a predetermined width, a filling step of selectively embedding the periphery of the mesa shape with a second material after the etching step, and the etching And a mask removing process for removing the mask.

また、この発明にかかる埋込方法は、前記エッチング工程は、前記エッチングマスクをもとに前記第１の材料層を前記基板表面に対して側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、前記エッチングマスクの所定幅が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、を含むことを特徴とする。 In the embedding method according to the present invention, in the etching step, the first material layer is formed in a convex shape having side surfaces substantially perpendicular to the substrate surface based on the etching mask. An etching step, and a second etching step of etching the convex surface layer portion so that a predetermined width of the etching mask protrudes to form the mesa shape having a side surface inclined with respect to the substrate surface. It is characterized by that.

また、この発明にかかる埋込方法は、前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする。 The embedding method according to the present invention is characterized in that a predetermined width of the etching mask protruding from the mesa shape is determined according to a gas flow rate and an etching pressure in the second etching step.

また、この発明にかかる埋込方法は、前記第２のエッチング工程は、前記第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることを特徴とする。 The embedding method according to the present invention is characterized in that the second etching step increases the radical generation rate and makes the etching direction isotropic compared to the first etching step.

また、この発明にかかる半導体素子製造方法は、半導体素子を製造する半導体素子製造方法において基板上に形成された第１の半導体層上にエッチングマスクを形成するマスク形成工程と、前記エッチングマスク周縁が所定幅分突出するように前記第１の半導体層をメサ形状にドライエッチングするエッチング工程と、前記エッチング工程後に第２の半導体によって前記メサ形状周囲を選択的に埋め込む埋込工程と、前記エッチングマスクを除去するマスク除去工程と、少なくとも前記メサ形状上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、を含むことを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor element manufacturing method comprising: a mask forming step of forming an etching mask on a first semiconductor layer formed on a substrate in a semiconductor element manufacturing method for manufacturing a semiconductor element; An etching step of dry-etching the first semiconductor layer into a mesa shape so as to protrude by a predetermined width; an embedding step of selectively embedding the periphery of the mesa shape with a second semiconductor after the etching step; and the etching mask And a mask removing step for forming a gate insulating film on at least the mesa shape.

また、この発明にかかる半導体素子製造方法は、前記エッチング工程は、前記エッチングマスクをもとに前記第１の半導体層を前記基板表面に対し側面がほぼ垂直である凸形状に形成する第１のエッチング工程と、前記エッチングマスクの所定幅が突出するように前記凸形状の表層部をエッチングして前記基板表面に対し傾斜した側面を有する前記メサ形状を形成する第２のエッチング工程と、を含むことを特徴とする。 Further, in the semiconductor element manufacturing method according to the present invention, in the etching step, the first semiconductor layer is formed in a convex shape whose side surface is substantially perpendicular to the substrate surface based on the etching mask. An etching step, and a second etching step of etching the convex surface layer portion so that a predetermined width of the etching mask protrudes to form the mesa shape having a side surface inclined with respect to the substrate surface. It is characterized by that.

また、この発明にかかる半導体素子製造方法は、前記第２のエッチング工程におけるガス流量およびエッチング圧力に応じて前記メサ形状から突出する前記エッチングマスクの所定幅を決定することを特徴とする。 The semiconductor element manufacturing method according to the present invention is characterized in that a predetermined width of the etching mask protruding from the mesa shape is determined according to a gas flow rate and an etching pressure in the second etching step.

また、この発明にかかる半導体素子製造方法は、前記第１のエッチング工程に比して前記第２のエッチング工程は、ラジカル生成率を高めてエッチング方向を等方化させることを特徴とする。 The semiconductor element manufacturing method according to the present invention is characterized in that the second etching step increases the radical generation rate and makes the etching direction isotropic compared to the first etching step.

また、この発明にかかる半導体素子製造方法は、前記第１の半導体は、ｐ型半導体であり、前記第２の半導体は、ｎ型半導体であることを特徴とする。 In the semiconductor element manufacturing method according to the present invention, the first semiconductor is a p-type semiconductor, and the second semiconductor is an n-type semiconductor.

また、この発明にかかる半導体素子製造方法は、前記第２のエッチング工程は、０．５μｍ以上１．０μｍ以下の幅分前記エッチングマスクが突出するように前記メサ形状を形成することを特徴とする。 In the semiconductor element manufacturing method according to the present invention, the second etching step forms the mesa shape so that the etching mask protrudes by a width of 0.5 μm or more and 1.0 μm or less. .

また、この発明にかかる半導体素子は、基板表面に対し傾斜した側面を有するメサ形状の第１の半導体層と、前記メサ形状の周囲に埋め込まれた第２の半導体層と、を備えたことを特徴とする。 The semiconductor element according to the present invention includes a mesa-shaped first semiconductor layer having a side surface inclined with respect to the substrate surface, and a second semiconductor layer embedded around the mesa shape. Features.

また、この発明にかかる半導体素子は、前記メサ形状は、前記基板表面に対し６０°以上７５°未満である角度の側面を有することを特徴とする。 The semiconductor element according to the present invention is characterized in that the mesa shape has a side surface having an angle of 60 ° or more and less than 75 ° with respect to the substrate surface.

本発明は、エッチングマスクの所定幅が突出するように第１の材料層をメサ形状にドライエッチングすることによって、第２の材料層が成長する結晶面差に起因した空隙やエッチングマスク上の材料捕獲に起因する突起部を形成することなく、第２の材料層をメサ周囲に平坦に埋め込むことができる。 In the present invention, the first material layer is dry-etched into a mesa shape so that a predetermined width of the etching mask protrudes, whereby the material on the gap and the etching mask due to the crystal plane difference on which the second material layer grows The second material layer can be embedded evenly around the mesa without forming a protrusion due to trapping.

以下、図面を参照して、この発明の実施の形態について説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。 Embodiments of the present invention will be described below with reference to the drawings. Note that the present invention is not limited to the embodiments. In the description of the drawings, the same parts are denoted by the same reference numerals. Furthermore, it should be noted that the drawings are schematic, and the relationship between the thickness and width of each layer, the ratio of each layer, and the like are different from the actual ones. Also in the drawings, there are included portions having different dimensional relationships and ratios.

まず、実施の形態にかかる埋込方法を用いた半導体素子製造方法について説明する。本実施の形態においては、半導体素子製造方法の一例としてＭＯＳＦＥＴ製造方法について説明する。図１〜図４は、実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。 First, a semiconductor device manufacturing method using the embedding method according to the embodiment will be described. In the present embodiment, a MOSFET manufacturing method will be described as an example of a semiconductor element manufacturing method. 1 to 4 are cross-sectional views of the MOSFET in each step of the MOSFET manufacturing method according to the embodiment.

まず、図１（１）に示すように、１０４０℃で１０分間のサーマルクリーニングをＳｉ基板１に行なった後、Ｓｉ基板である基板１上に有機金属気相成長（ＭＯＣＶＤ）法によってバッファ層２およびｐ型ＧａＮ層３ａを積層する。バッファ層２は、たとえば、水素１００％のキャリアガス、１０５０℃の成長温度および５０Ｔｏｒｒの成長圧力によって、厚さ４０ｎｍのＡｌＮ層を成長させた後、２０ｎｍのＧａＮ層と５ｎｍのＡｌＮ層とをそれぞれ６０ペア積層する。バッファ層２の積層においては、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）およびアンモニア（ＮＨ₃）を反応ガスとして用いる。次いで、たとえば、シクロペンタジェニエルマグネシウム（Ｃｐ₂Ｍｇ）を用い、水素１００％のキャリアガス、１０５０℃の成長温度および２００Ｔｏｒｒの成長圧力によって、Ｍｇをｐ型の不純物としてドーピングした厚さ５００ｎｍのｐ型ＧａＮ層３ａを積層する。このｐ型ＧａＮ層３ａの積層においては、トリメチルガリウム（ＴＭＧ）およびアンモニア（ＮＨ₃）を反応ガスとして用いる。また、Ｍｇの添加量は、たとえば１×１０¹⁷ｃｍ^-3に設定される。なお、ＭＯＣＶＤ法に代えて、ハライド気相エピタキシー法（ＨＶＰＥ法）、分子線エピタキシー法（ＭＢＥ）を用いることも可能である。 First, as shown in FIG. 1A, after performing thermal cleaning on the Si substrate 1 at 1040 ° C. for 10 minutes, the buffer layer 2 is formed on the substrate 1 which is the Si substrate by metal organic chemical vapor deposition (MOCVD). Then, the p-type GaN layer 3a is stacked. The buffer layer 2 is formed by, for example, growing a 40 nm thick AlN layer with a carrier gas of 100% hydrogen, a growth temperature of 1050 ° C., and a growth pressure of 50 Torr, and then forming a 20 nm GaN layer and a 5 nm AlN layer, respectively. 60 pairs are stacked. In the lamination of the buffer layer 2, trimethylgallium (TMG), trimethylaluminum (TMA), and ammonia (NH ₃ ) are used as reaction gases. Next, using, for example, cyclopentagenierium magnesium (Cp ₂ Mg) and doping with Mg as a p-type impurity with a carrier gas of 100% hydrogen, a growth temperature of 1050 ° C., and a growth pressure of 200 Torr, a 500 nm thick p A type GaN layer 3a is stacked. In the lamination of the p-type GaN layer 3a, trimethylgallium (TMG) and ammonia (NH ₃ ) are used as reaction gases. Further, the amount of Mg added is set to 1 × 10 ¹⁷ cm ⁻³ , for example. Instead of the MOCVD method, a halide vapor phase epitaxy method (HVPE method) or a molecular beam epitaxy method (MBE) can also be used.

そして、図１（１）に示すように、ｐ型ＧａＮ層３ａ上に、プラズマ化学気相成長法（ＰＣＶＤ）またはスパッタ法などを用いて、１００ｎｍの膜厚のＳｉＯ₂層５ａを形成する。次いで、図１（２）に示すように、Ｓｉ基板１上に形成されたｐ型ＧａＮ層３ａ上にエッチングマスクを形成するマスク形成工程を行なう。このエッチングマスク工程においては、フォトリソグラフィ工程およびエッチング工程を行なうことによって、エッチングマスクとして機能するＳｉＯ₂膜５ｂ以外の領域、すなわちｎ型ＧａＮ層が積層される領域のＳｉＯ₂層を除去する。このエッチング工程においては、誘電体エッチング工程として、緩衝フッ酸エッチングを行なう。 Then, as shown in FIG. 1A, a 100 nm-thickness SiO ₂ layer 5a is formed on the p-type GaN layer 3a by using plasma enhanced chemical vapor deposition (PCVD) or sputtering. Next, as shown in FIG. 1B, a mask forming process is performed in which an etching mask is formed on the p-type GaN layer 3a formed on the Si substrate 1. In this etching mask process, by performing a photolithography process and an etching process, areas other than the SiO ₂ film 5b, i.e. n-type GaN layer removes an SiO ₂ layer of a region to be stacked which serves as an etching mask. In this etching process, buffered hydrofluoric acid etching is performed as a dielectric etching process.

つぎに、エッチングマスクであるＳｉＯ₂膜５ｂ周縁が所定幅分突出するようにｐ型ＧａＮ層３ａをメサ形状にドライエッチングするエッチング工程を行なう。なお、このエッチング工程を行なう装置として、ＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ−ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）方式のエッチング装置が用いられる。 Next, an etching process is performed in which the p-type GaN layer 3a is dry-etched into a mesa shape so that the periphery of the SiO ₂ film 5b as an etching mask protrudes by a predetermined width. An ICP-RIE (Inductively Coupled Plasma-Reactive Ion Etching) type etching apparatus is used as an apparatus for performing this etching process.

まず、図２（１）に示すように、エッチングマスクであるＳｉＯ₂膜５ｂをもとにｐ型ＧａＮ層３ａを所定深さまでエッチングし、Ｓｉ基板１表面に対して側面がほぼ垂直である凸形状３ｃに形成する第１のエッチング工程を行なう。この第１のエッチング工程は、この第１のエッチング工程は、図２（１）の矢印に示すように、イオン生成率を高めて、エッチング方向をＳｉ基板１の表面に対して垂直方向に制御することによって、エッチングマスクであるＳｉＯ₂膜５ｂの幅を忠実に再現した凸形状を形成する。 First, as shown in FIG. 2A, the p-type GaN layer 3a is etched to a predetermined depth on the basis of the SiO ₂ film 5b as an etching mask, and the side surface is substantially perpendicular to the surface of the Si substrate 1. A first etching step for forming the shape 3c is performed. In the first etching step, as shown by the arrow in FIG. 2 (1), the ion generation rate is increased and the etching direction is controlled to be perpendicular to the surface of the Si substrate 1. By doing so, a convex shape that faithfully reproduces the width of the SiO ₂ film 5b as an etching mask is formed.

そして、図２（２）に示すように、第１のエッチング工程において形成した凸形状３ｃの表層部をエッチングしてＳｉ基板１表面に対し傾斜した角度θの側面を有するメサ形状３ｄを形成する第２のエッチング工程を行なう。この角度θは、後述するように、９０°未満であれば足りるが、特に６０°〜７５°程度であることが望ましい。この第２のエッチング工程は、エッチングマスクであるＳｉＯ₂膜５ｂが影響を受けない条件である。さらに、図２（２）の各矢印に示すように、第２のエッチング工程は、第１のエッチング工程に比してラジカル生成率を高めてエッチング方向を等方化させることによって、ｐ型ＧａＮ層３の表層部をエッチングしている。言い換えると、第２のエッチング工程においては、ｐ型ＧａＮ層３の表層部がエッチングによって除去されるのに対しＳｉＯ₂膜５ｂはほとんどエッチングされない。このため、第２のエッチング工程においては、ＳｉＯ₂膜５ｂ周縁を所定幅分メサ形状３ｄから突出させることができる。このメサ形状３ｄから突出した突出部Ｄは、後述するように、０．５０μｍ以上１μｍ以下の幅であることが望ましい。 Then, as shown in FIG. 2 (2), the surface layer portion of the convex shape 3c formed in the first etching step is etched to form a mesa shape 3d having a side surface at an angle θ inclined with respect to the surface of the Si substrate 1. A second etching step is performed. As will be described later, it is sufficient that the angle θ is less than 90 °, but it is particularly preferably about 60 ° to 75 °. This second etching process is a condition that the SiO ₂ film 5b as an etching mask is not affected. Furthermore, as shown by the arrows in FIG. 2B, the second etching step increases the radical generation rate and makes the etching direction isotropic compared to the first etching step, thereby making p-type GaN The surface layer portion of the layer 3 is etched. In other words, in the second etching step, the surface layer portion of the p-type GaN layer 3 is removed by etching, whereas the SiO ₂ film 5b is hardly etched. For this reason, in the second etching step, the periphery of the SiO ₂ film 5b can be projected from the mesa shape 3d by a predetermined width. As described later, the protrusion D protruding from the mesa shape 3d desirably has a width of 0.50 μm or more and 1 μm or less.

そして、図３（１）に示すように、エッチング工程後にｎ型ＧａＮ層４によってメサ形状３ｄ周囲およびｐ型ＧａＮ層３上を選択的に埋め込む埋込工程を行なう。この埋込工程は、ＭＯＣＶＤ法を用い、たとえば、１０５０℃の成長温度および２００Ｔｏｒｒの成長圧力において、２μｍ／ｈｒの成長速度に調整している。そして、Ｓｉをｎ型の不純物としてドーピングした厚さ１．２μｍのｎ型ＧａＮ層４を成長させている。Ｓｉの添加量は、たとえば１×１０¹⁸ｃｍ^-3に設定される。Ｓｉ基板１表面に対し角度θに傾斜した側面を有するメサ形状３ｄが形成されているため、Ｓｉ基板１表面に対し側面が垂直であるメサ形状と比較し、このメサ形状３ｄの側面には各結晶面が現れることとなる。言い換えると、ｐ型ＧａＮ層３のＳｉ基板１表面に対して水平である面上に現れる結晶面と、同じ結晶面がメサ形状３ｄ側面に現れる領域もあるため、ｐ型ＧａＮ層３水平面上での結晶速度とメサ形状３ｄ側面での結晶成長速度との差が縮まり、ｐ型ＧａＮ層表面での結晶成長とメサ形状３ｄ側面の結晶成長とは、ともに円滑に進行する。この結果、従来発生していたメサ形状周囲の空隙は、ほとんど生じない。また、この埋込工程においては、メサ形状３ｄからＳｉＯ₂膜５ｂ周縁が所定幅分突出した状態でｎ型ＧａＮ層４を埋め込むため、ＳｉＯ₂膜５ｂ上の材料は、ＳｉＯ₂膜５ｂ膜周囲の半導体層に捕獲されＳｉＯ₂膜５ｂ突出部Ｄの真下で成長する。このため、従来発生したＳｉＯ₂膜周囲の突起部もほとんど発生しない。 Then, as shown in FIG. 3A, after the etching process, an embedding process of selectively embedding the periphery of the mesa shape 3d and the p-type GaN layer 3 with the n-type GaN layer 4 is performed. This embedding process is adjusted to a growth rate of 2 μm / hr using the MOCVD method, for example, at a growth temperature of 1050 ° C. and a growth pressure of 200 Torr. Then, a 1.2 μm thick n-type GaN layer 4 doped with Si as an n-type impurity is grown. The amount of Si added is set to 1 × 10 ¹⁸ cm ⁻³ , for example. Since the mesa shape 3d having a side surface inclined at an angle θ with respect to the surface of the Si substrate 1 is formed, each side surface of the mesa shape 3d has a side surface that is perpendicular to the surface of the Si substrate 1. A crystal plane will appear. In other words, since there is a region where the same crystal plane appears on the side surface of the mesa shape 3d as the crystal plane that appears on the plane that is horizontal to the surface of the Si substrate 1 of the p-type GaN layer 3, Thus, the difference between the crystal growth rate and the crystal growth rate on the side surface of the mesa shape 3d is reduced, and both the crystal growth on the p-type GaN layer surface and the crystal growth on the side surface of the mesa shape 3d proceed smoothly. As a result, the gap around the mesa shape that has been generated conventionally hardly occurs. Further, in this embedding process, for embedding an n-type GaN layer 4 from the mesa shape 3d in a state in which the SiO ₂ film 5b periphery is projected a predetermined width of the material on the SiO ₂ film 5b is, SiO ₂ film 5b perimembrane It is captured by the semiconductor layer and grows directly below the protrusion D of the SiO ₂ film 5b. Therefore, hardly occur even projections of the SiO ₂ film surrounding the conventional generator.

そして、埋込工程が終了した後、図３（２）に示すように、エッチングマスクであるＳｉＯ₂膜５ｂを除去するマスク除去工程を行なう。埋込工程においては、前述したように、従来技術において問題となっていた空隙および突起部の発生も抑制できるため、マスク除去工程後には、ｐ型ＧａＮ層３に構成されるメサ形状３ｄの周囲に隙間なくｎ型ＧａＮ層４が埋め込まれるとともに、領域Ｓ１に示すように、ｐ型ＧａＮ層３表面とｎ型ＧａＮ層４表面とが平坦に接触した層形成を実現することが可能になる。 Then, after the embedding process is completed, as shown in FIG. 3B, a mask removing process for removing the SiO ₂ film 5b as an etching mask is performed. In the embedding process, as described above, since the generation of voids and protrusions, which are problems in the prior art, can be suppressed, the area around the mesa shape 3d formed in the p-type GaN layer 3 after the mask removal process In addition, the n-type GaN layer 4 is buried without any gap, and as shown in the region S1, it is possible to realize layer formation in which the surface of the p-type GaN layer 3 and the surface of the n-type GaN layer 4 are in flat contact.

つぎに、図４（１）に示すように、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４の表面上に、たとえばＰＣＶＤ法を用いてＳｉＯ₂層を形成した後、フォトレジスト（図示しない）を塗布し露光現像するフォトリソグラフィ工程後にエッチング工程を行なうことによって、ゲート絶縁膜６を形成する。 Next, as shown in FIG. 4A, an SiO ₂ layer is formed on the surface of the p-type GaN layer 3 and the n-type GaN layer 4 using, for example, the PCVD method, and then a photoresist (not shown) is formed. The gate insulating film 6 is formed by performing an etching process after the photolithography process for coating, exposing and developing.

そして、図４（２）に示すように、ｎ型ＧａＮ層４におけるソース領域およびドレイン領域に対応する領域上にＴｉ／Ａｌからなるソース電極７とドレイン電極８を形成する。ソース電極７とドレイン電極８は、たとえば、電極形成領域以外の領域をフォトレジストで覆った状態でスパッタリング法やＥＢ法によって金属を形成した後にフォトレジストを除去するリフトオフ法を用いて形成される。ソース電極７およびドレイン電極８は、Ｓｉが高濃度にドーピングされているｎ型ＧａＮ層４とそれぞれオーミック接触する。なお、ソース電極７およびドレイン電極８は、ｎ型ＧａＮ層４とのオーミック接触を実現できれば足りるため、Ｔｉ／Ａｌ以外の材料を用いて形成してもよい。 Then, as shown in FIG. 4B, a source electrode 7 and a drain electrode 8 made of Ti / Al are formed on regions corresponding to the source region and the drain region in the n-type GaN layer 4. The source electrode 7 and the drain electrode 8 are formed by using, for example, a lift-off method in which a photoresist is removed after forming a metal by a sputtering method or an EB method with a region other than the electrode formation region covered with a photoresist. The source electrode 7 and the drain electrode 8 are in ohmic contact with the n-type GaN layer 4 doped with Si at a high concentration. Note that the source electrode 7 and the drain electrode 8 need only be able to achieve ohmic contact with the n-type GaN layer 4, and may be formed using a material other than Ti / Al.

次いで、多結晶シリコン（ｐｏｌｙ−Ｓｉ）層を減圧（ＬＰ）ＣＶＤ法やスパッタリング法を用いて素子全面に形成した後、三塩化リン（ＰＯＣｌ₃）ガス中における熱処理を行なうことによって、ｐｏｌｙ−Ｓｉ層にＰのドーピングを行なう。その後、フォトリソグラフィ工程およびエッチング工程を経ることによって、ｐｏｌｙ−Ｓｉ層をパターニングし、図４（２）に示すゲート電極９をゲート絶縁膜６上に形成する。なお、ｐｏｌｙ−Ｓｉ層への不純物のドーピングは、成膜時に不純物を含ませるほか、成膜後に熱拡散を行なうことによって行ってもよい。また、ゲート電極８は、ホウ素がドープされたｐｏｌｙ−Ｓｉ層、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜、アルミニウム（Ａｌ）、金（Ａｕ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、あるいは、これら金属のシリサイド膜などを用いて形成してもよい。 Next, after a polycrystalline silicon (poly-Si) layer is formed on the entire surface of the device by using a low pressure (LP) CVD method or a sputtering method, a heat treatment in a phosphorus trichloride (POCl ₃ ) gas is performed to thereby form poly-Si. The layer is doped with P. Thereafter, the poly-Si layer is patterned through a photolithography process and an etching process, and the gate electrode 9 shown in FIG. 4B is formed on the gate insulating film 6. Note that the doping of the impurity into the poly-Si layer may be performed by adding an impurity at the time of film formation or by performing thermal diffusion after the film formation. The gate electrode 8 includes a poly-Si layer doped with boron, a polycrystalline silicon germanium (SiGe) film, aluminum (Al), gold (Au), palladium (Pd), platinum (Pt), nickel (Ni). Alternatively, tantalum (Ta), molybdenum (Mo), tungsten (W), or a silicide film of these metals may be used.

以上の工程を行なうことによって、実施の形態にかかるＭＯＳＦＥＴ１０を製造することができる。このＭＯＳＦＥＴ１０は、ＭＯＳＦＥＴ１０を上方から見た場合、たとえば図５に示すように、内径２００μｍの円形状Ａｓのソース電極７が形成され、その外側に内径２０５μｍ、外径２２０μｍである環状Ａｇのゲート電極９が形成され、その外側に、環状Ａｄのドレイン電極８が形成される。エッチングマスクとして機能するＳｉＯ₂膜５ｂは、マスク形成工程において、ゲート電極９である環状Ａｇに対応するマスクを用いて形成される。 By performing the above steps, the MOSFET 10 according to the embodiment can be manufactured. When the MOSFET 10 is viewed from above, for example, as shown in FIG. 5, a circular As source electrode 7 having an inner diameter of 200 μm is formed, and an annular Ag gate electrode having an inner diameter of 205 μm and an outer diameter of 220 μm is formed outside thereof. 9 is formed, and the drain electrode 8 of the annular Ad is formed outside thereof. The SiO ₂ film 5b functioning as an etching mask is formed using a mask corresponding to the annular Ag that is the gate electrode 9 in the mask formation step.

図４（２）に示すように、本実施の形態にかかるＭＯＳＦＥＴ１０は、ｐ型ＧａＮ層３ａをエッチングマスクであるＳｉＯ₂膜５ｂ周縁が所定幅分突出するようにメサ形状３ｄにドライエッチングするエッチング工程を用いて製造することによって、高濃度の不純物をドープしたｎ型ＧａＮ層４を備えることができる。このため、ＭＯＳＦＥＴ１０は、電極のオーミック接触性を高め、電極の接触抵抗を低くすることが可能になる。また、ＭＯＳＦＥＴ１０は、従来発生していたｐ型ＧａＮ層とｎ型ＧａＮ層との間に隙間が生じないため、隙間によるｐ型ＧａＮ層とｎ型ＧａＮ層との間の高抵抗化が発生せず、ＯＮ抵抗を低く維持することができる。 As shown in FIG. 4B, in the MOSFET 10 according to the present embodiment, the p-type GaN layer 3a is etched by dry etching into a mesa shape 3d so that the periphery of the SiO ₂ film 5b as an etching mask protrudes by a predetermined width. By manufacturing using a process, the n-type GaN layer 4 doped with a high concentration of impurities can be provided. For this reason, the MOSFET 10 can improve the ohmic contact property of the electrode and reduce the contact resistance of the electrode. In addition, the MOSFET 10 does not generate a gap between the p-type GaN layer and the n-type GaN layer, which has been generated conventionally, so that the resistance between the p-type GaN layer and the n-type GaN layer is increased due to the gap. Therefore, the ON resistance can be kept low.

また、ＭＯＳＦＥＴ１０は、従来発生していたゲート絶縁膜周囲の突起部がないため、図６（１）に示すように、フォトリソグラフィ工程において、マスク２１を基板１１上に形成されたレジスト２０上に隙間なく密着させることが可能になる。この結果、図６の基板に到達する光強度を示す曲線Ｌ１にあるように、マスク２１の透過領域幅ｄ０に対応した幅の透過光がレジスト２０に到達でき、図６（２）に示すように、マスク寸法どおりに正確にレジストパターンを形成することができる。したがって、ＭＯＳＦＥＴ１０は、ｐ型ＧａＮ層３上およびｎ型ＧａＮ層４上における各構成領域を正確な位置および正確な形状に形成することができ、半導体素子を安定して所望の特性に設定することが可能になる。さらに、ＭＯＳＦＥＴ１０は、図４（２）の領域Ｓ１に示すように、平坦な表面でｐ型ＧａＮ層３とｎ型ＧａＮ層４とが接続しているため、ｐ型ＧａＮ層３表面とｎ型ＧａＮ層４表面とが平坦に接触した層上にゲート絶縁膜６を形成することができる。この結果、各電極に操作電圧を印加した場合、ゲート絶縁膜６下において円滑に反転層が生じるため、ＭＯＳＦＥＴ１０は、安定して動作することが可能になる。 Further, since the MOSFET 10 has no protrusion around the gate insulating film, which has been generated conventionally, a mask 21 is formed on the resist 20 formed on the substrate 11 in a photolithography process as shown in FIG. It becomes possible to make it adhere without a gap. As a result, the transmitted light having a width corresponding to the transmission region width d0 of the mask 21 can reach the resist 20 as shown by the curve L1 indicating the light intensity reaching the substrate in FIG. 6, and as shown in FIG. In addition, the resist pattern can be accurately formed according to the mask dimensions. Therefore, the MOSFET 10 can form each constituent region on the p-type GaN layer 3 and the n-type GaN layer 4 in an accurate position and an accurate shape, and stably set the semiconductor element to a desired characteristic. Is possible. Further, as shown in the region S1 of FIG. 4B, the MOSFET 10 has a flat surface in which the p-type GaN layer 3 and the n-type GaN layer 4 are connected, so that the surface of the p-type GaN layer 3 and the n-type GaN layer 3 are connected. A gate insulating film 6 can be formed on the layer in which the surface of the GaN layer 4 is in flat contact. As a result, when an operating voltage is applied to each electrode, an inversion layer is smoothly formed under the gate insulating film 6, so that the MOSFET 10 can operate stably.

つぎに、図２に示す第１のエッチング工程および第２のエッチング工程におけるエッチング条件について詳細に説明する。図２に示す第１のエッチング工程および第２のエッチング工程は、図７に示す高周波誘導によって励起されたプラズマを利用するＩＣＰ−ＲＩＥ方式のエッチング装置３０を使用する。図７に示すエッチング装置３０は、エッチング室を形成する絶縁系３１、エッチング室内に配置された下部電極３２、エッチング室外に配置されたコイル３３、下部電極３２に高周波電力を供給する高周波電源３４、高周波電源３４から出力された高周波容量を制御するマッチングボックス３４ａ、下部電極３２に電源供給を行なうＤＣ電源３５、コイル３３に高周波電力を供給する高周波電源３６、高周波電源３６から出力された高周波容量を制御するマッチングボックス３６ａ、温度調整用のサーキュレータ３７、エッチングガスを供給する供給系３８、エッチング室内のガスを排出する排出系３９を備える。基板１１は、下部電極３２上に配置される。コイル３３は、高周波電力が供給されることによって、エッチング室内にラジカル、イオンを生成する。下部電極３２は、高周波電力を供給されることによって、生成されたイオンの基板１１への引き込みを行なう。エッチング装置３０は、エッチング条件によって、等方的（高圧力側）にも異方的（低圧力側）にもエッチング処理を行なうことが可能である。 Next, etching conditions in the first etching process and the second etching process shown in FIG. 2 will be described in detail. In the first etching process and the second etching process shown in FIG. 2, an ICP-RIE etching apparatus 30 using plasma excited by high frequency induction shown in FIG. 7 is used. The etching apparatus 30 shown in FIG. 7 includes an insulating system 31 that forms an etching chamber, a lower electrode 32 that is disposed in the etching chamber, a coil 33 that is disposed outside the etching chamber, a high-frequency power source 34 that supplies high-frequency power to the lower electrode 32, A matching box 34a for controlling the high frequency capacity output from the high frequency power supply 34, a DC power supply 35 for supplying power to the lower electrode 32, a high frequency power supply 36 for supplying high frequency power to the coil 33, and a high frequency capacity output from the high frequency power supply 36 are used. A matching box 36a to be controlled, a circulator 37 for temperature adjustment, a supply system 38 for supplying an etching gas, and a discharge system 39 for discharging the gas in the etching chamber are provided. The substrate 11 is disposed on the lower electrode 32. The coil 33 generates radicals and ions in the etching chamber when high frequency power is supplied. The lower electrode 32 draws the generated ions into the substrate 11 by being supplied with high frequency power. The etching apparatus 30 can perform an etching process either isotropic (on the high pressure side) or anisotropic (on the low pressure side) depending on the etching conditions.

ここで、図２（１）に示す第１のエッチング工程においては、エッチング方向をＳｉ基板１の表面に対して垂直方向に制御している。すなわち、第１のエッチング工程は、異方性エッチングである。この第１のエッチング工程は、イオン生成率を高め、生成したイオンが基板１１表面に対して垂直に引き込まれるエッチング条件に設定されている。具体的には、図８の表に示すように、コイル３３への供給電力ＩＣＰ電力が５００Ｗ、下部電極３２への供給電力バイアス電力が５０Ｗ、キャリアガスである塩素ガスの流量が２０ｓｃｃｍ、エッチング圧力が０．４Ｐａであるエッチング条件を用いる。このエッチング条件は、エッチング圧力を低くすることによって、イオン生成率を高くしている。さらに、下部電極３２の供給電力が高いため、生成したイオンは下部電極３２に強く引き込まれる。このため、生成したイオンが基板１１表面に対して垂直に引き込まれ、エッチングマスクであるＳｉＯ₂膜５ｂの幅を忠実に再現した図２（１）に示す凸形状３ｃを形成できる。 Here, in the first etching step shown in FIG. 2 (1), the etching direction is controlled to be perpendicular to the surface of the Si substrate 1. That is, the first etching process is anisotropic etching. This first etching step is set to an etching condition in which the ion generation rate is increased and the generated ions are drawn perpendicularly to the surface of the substrate 11. Specifically, as shown in the table of FIG. 8, the supply power ICP power to the coil 33 is 500 W, the supply power bias power to the lower electrode 32 is 50 W, the flow rate of chlorine gas as the carrier gas is 20 sccm, the etching pressure Etching conditions of 0.4 Pa are used. In this etching condition, the ion generation rate is increased by lowering the etching pressure. Furthermore, since the power supplied to the lower electrode 32 is high, the generated ions are strongly drawn into the lower electrode 32. For this reason, the generated ions are drawn perpendicularly to the surface of the substrate 11, and the convex shape 3c shown in FIG. 2A, which faithfully reproduces the width of the SiO ₂ film 5b as an etching mask, can be formed.

つぎに、図２（２）に示す第２のエッチング工程におけるエッチング条件について説明する。第２のエッチング工程においては、第１のエッチング工程に比してラジカル生成率を高めエッチング方向を等方化することによって、所定幅分のＳｉＯ₂膜５ｂ周縁をメサ形状３ｄから突出させている。図９は、コイル３３への供給電力ＩＣＰ電力を５００Ｗとし、下部電極３２への供給電力バイアス電力、塩素ガス流量およびエッチング圧力をそれぞれ変えて、ＳｉＯ₂膜５ｂにおけるメサ形状３ｄからの突出部Ｄを形成することができるエッチング条件を検証した結果を示す表である。図９に示す表Ｔ１には、列Ｌｄに、各エッチング条件におけるＳｉＯ₂膜５ｂの突出部Ｄの幅を示し、列Ｌｋに、各エッチング条件で生成したメサ形状３ｄにおける角度θを示す。 Next, etching conditions in the second etching step shown in FIG. In the second etching step, the peripheral edge of the SiO ₂ film 5b is projected from the mesa shape 3d by increasing the radical generation rate and making the etching direction isotropic as compared to the first etching step. . In FIG. 9, the supply power ICP power to the coil 33 is set to 500 W, and the supply power bias power to the lower electrode 32, the chlorine gas flow rate, and the etching pressure are changed to change the protrusion D from the mesa shape 3d in the SiO ₂ film 5b. It is a table | surface which shows the result of having verified the etching conditions which can form. In the table T1 shown in FIG. 9, the width of the protrusion D of the SiO ₂ film 5b under each etching condition is shown in a column Ld, and the angle θ in the mesa shape 3d generated under each etching condition is shown in a column Lk.

まず、下部電極３２へ供給されるバイアス電力について説明する。図９の表Ｔ１の条件１〜４は、エッチング圧力を第１のエッチング条件と同じ条件である０．４Ｐａとし、下部電極３２へ供給されるバイアス電力を５０Ｗ〜５Ｗにまで下げた条件である。条件１〜３においては、バイアス電力を低くして、イオンの基板１１表面に対する垂直方向の引き込みを弱めた場合であっても、図９の表Ｔ１の列Ｌｋに示すように、メサ形状の側面の角度θは９０°を維持したままであった。このため、条件１〜３においては、表Ｔ１の列Ｌｄに示すように、ＳｉＯ₂膜５ｂ周縁をメサ形状３ｄから突出させることができなかった。そこで、条件４に示すように、バイアス電力をさらに５Ｗまで低くした。この結果、角度θを８７°に設定でき、０．０５μｍの突出部Ｄを形成することが可能になった。このため、第２のエッチング工程において、バイアス電力は、５Ｗに設定することが望ましいものと考えられる。 First, the bias power supplied to the lower electrode 32 will be described. Conditions 1 to 4 in Table T1 in FIG. 9 are conditions in which the etching pressure is 0.4 Pa, which is the same as the first etching conditions, and the bias power supplied to the lower electrode 32 is reduced to 50 W to 5 W. . In the conditions 1 to 3, even when the bias power is lowered to weaken the vertical pulling of ions with respect to the surface of the substrate 11, the side surface of the mesa shape as shown in the column Lk of Table T1 in FIG. Was maintained at 90 °. For this reason, under the conditions 1 to 3, as shown in the column Ld of Table T1, the periphery of the SiO ₂ film 5b could not be protruded from the mesa shape 3d. Therefore, as shown in Condition 4, the bias power was further reduced to 5 W. As a result, the angle θ can be set to 87 °, and it is possible to form the protrusion D having a thickness of 0.05 μm. For this reason, it is considered desirable to set the bias power to 5 W in the second etching step.

つぎに、エッチング圧力について説明する。図９の表Ｔ１の条件５〜７は、バイアス電力を５Ｗにし、エッチング圧力を１．０〜１０．０Ｐａまで上げた条件である。条件５のようにエッチング圧力を１．０Ｐａに上げた場合には、図９の表Ｔ１に示すように、メサ形状３ｄの側面の角度θを８５°に設定できたが、突出部Ｄの幅を０．１０μｍに広げられる程度にとどまった。そして、条件６のようにエッチング圧力を５．０Ｐａに上げた場合には、メサ形状の側面の角度θを７２°まで傾けることができ、ＳｉＯ₂膜５ｂの突出部Ｄの幅を０．５μｍまで広げることができた。さらに、条件７のようにエッチング圧力を１０．０Ｐａまで上げた場合には、メサ形状の側面の角度θを６７°まで傾けることができ、突出部Ｄの幅を０．７５μｍまで広げることができた。エッチング圧力を上げることによって、条件１〜５と比較し、ガス分子の平均自由工程を短くすることができたため、エッチング方向の等方化を促進することができたものと考えられる。また、条件５〜７においては、図３（１）に示す埋込工程において、ＳｉＯ₂膜５ｂ周囲に突起部を形成することなくメサ形状３ｄ周囲にｎ型ＧａＮ層を隙間なく埋めこむことができた。このため、第２のエッチング工程において、エッチング圧力は、１０Ｐａに設定することが望ましいものと考えられる。 Next, the etching pressure will be described. Conditions 5 to 7 in Table T1 in FIG. 9 are conditions in which the bias power is 5 W and the etching pressure is increased to 1.0 to 10.0 Pa. When the etching pressure was increased to 1.0 Pa as in Condition 5, the angle θ of the side surface of the mesa shape 3d could be set to 85 ° as shown in Table T1 of FIG. Is only widened to 0.10 μm. When the etching pressure is increased to 5.0 Pa as in Condition 6, the angle θ of the side surface of the mesa shape can be tilted to 72 °, and the width of the protruding portion D of the SiO ₂ film 5b is 0.5 μm. I was able to expand it. Furthermore, when the etching pressure is increased to 10.0 Pa as in condition 7, the angle θ of the side surface of the mesa shape can be tilted to 67 °, and the width of the protrusion D can be increased to 0.75 μm. It was. It is considered that by increasing the etching pressure, the mean free path of gas molecules can be shortened as compared with Conditions 1 to 5, and therefore the isotropic etching direction can be promoted. Under conditions 5 to 7, in the embedding process shown in FIG. 3A, the n-type GaN layer is embedded without gaps around the mesa shape 3d without forming protrusions around the SiO ₂ film 5b. did it. For this reason, it is considered desirable to set the etching pressure to 10 Pa in the second etching step.

次いで、塩素ガス流量について説明する。図９の表Ｔ１の条件８〜１０は、バイアス電力を５Ｗとし、エッチング圧力を１０．０Ｐａとし、塩素ガス流量を３０〜５０ｓｃｃｍまで高めた条件である。条件８のように塩素ガス流量を３０ｓｃｃｍに高めた場合には、図９の表Ｔ１に示すように、条件７と比較し、角度θを６６°に設定することができ、ＳｉＯ₂膜５ｂの突出部Ｄの幅を０．８０μｍまで広げることができた。また、条件９のように塩素ガス流量を４０ｓｃｃｍにまで高めた場合、角度θを６５°にまで低くすることができ、突出部Ｄの幅を０．９０μｍまで広げることができた。さらに、条件１０のように塩素ガス流量を５０ｓｃｃｍにまで高めた場合、角度θを６３°にまで低くすることができ、突出部Ｄの幅を１μｍにまで広げることができた。これは、塩素ガス流量を高めることによって、エッチング室内のラジカル生成率を高めエッチング方向を等方化し、ｐ型ＧａＮ層３ａへの選択性を高くできたためであると考えられる。 Next, the chlorine gas flow rate will be described. Conditions 8 to 10 in Table T1 in FIG. 9 are conditions in which the bias power is 5 W, the etching pressure is 10.0 Pa, and the chlorine gas flow rate is increased to 30 to 50 sccm. When the chlorine gas flow rate is increased to 30 sccm as in condition 8, as shown in Table T1 of FIG. 9, the angle θ can be set to 66 ° as compared with condition 7, and the SiO ₂ film 5b The width of the protrusion D could be expanded to 0.80 μm. Further, when the chlorine gas flow rate was increased to 40 sccm as in Condition 9, the angle θ could be decreased to 65 °, and the width of the protrusion D could be increased to 0.90 μm. Furthermore, when the chlorine gas flow rate was increased to 50 sccm as in Condition 10, the angle θ could be decreased to 63 °, and the width of the protrusion D could be expanded to 1 μm. This is considered to be because by increasing the chlorine gas flow rate, the radical generation rate in the etching chamber was increased, the etching direction was made isotropic, and the selectivity to the p-type GaN layer 3a was increased.

また、条件８〜１０においては、図３（１）に示す埋込工程において、従来発生していた突起部を形成することなくメサ形状３ｄ周囲にｎ型ＧａＮ層を隙間なく埋めこむことができた。ここで、ＳｉＯ₂膜５ｂの突出部Ｄの幅が１μｍを大きく超えた場合、図３（１）に示す埋込工程において、ＳｉＯ₂膜５ｂの突出部Ｄが折れてしまう場合があった。このため、ＳｉＯ₂膜５ｂの突出部Ｄの幅は、１μｍ程度に設定することが製造工程の安定化のため望ましいものと考えられる。このように、第２のエッチング工程における塩素ガス流用およびエッチング圧力に応じてメサ形状３ｄから突出するエッチングマスクであるＳｉＯ₂膜５ｂの所定幅を決定できる。 Further, under conditions 8 to 10, the n-type GaN layer can be embedded without gaps around the mesa shape 3d without forming the protrusions that have been generated in the embedding process shown in FIG. It was. Here, when the width of the protruding portion D of the SiO ₂ film 5b greatly exceeds 1 μm, the protruding portion D of the SiO ₂ film 5b may be broken in the embedding step shown in FIG. For this reason, it is considered that the width of the protruding portion D of the SiO ₂ film 5b is preferably set to about 1 μm in order to stabilize the manufacturing process. Thus, the predetermined width of the SiO ₂ film 5b, which is an etching mask protruding from the mesa shape 3d, can be determined according to the chlorine gas flow and the etching pressure in the second etching step.

つぎに、図１０および図１１を参照して、条件１および条件４〜１０に示すエッチング条件を用いて第２のエッチング工程を行なったＭＯＳＦＥＴ１０の特性について説明する。図１０は、条件１および条件４〜１０に対応する各ＭＯＳＦＥＴ１０の電流値を示す表である。図１０は、各条件に対応する突出部Ｄの幅、メサ形状３ｄ側面のＳｉ基板１に対する角度θおよびＭＯＳＦＥＴ１０の電流値について示す。図１０の表Ｔ２においては、閾値電圧に２Ｖを加算した電圧をゲート電極９に印加し、ソース電極７とドレイン電極８との間に１Ｖの電圧を印加した場合のＭＯＳＦＥＴ１０における電流値を示す。また、図１１は、図１０に示す角度θと電流値とを対応させたグラフを示す図である。 Next, with reference to FIG. 10 and FIG. 11, the characteristics of the MOSFET 10 in which the second etching process is performed using the etching conditions shown in the conditions 1 and 4 to 10 will be described. FIG. 10 is a table showing current values of the MOSFETs 10 corresponding to the condition 1 and the conditions 4 to 10. FIG. 10 shows the width of the protrusion D corresponding to each condition, the angle θ with respect to the Si substrate 1 on the side surface of the mesa shape 3d, and the current value of the MOSFET 10. Table T2 in FIG. 10 shows the current value in the MOSFET 10 when a voltage obtained by adding 2 V to the threshold voltage is applied to the gate electrode 9 and a voltage of 1 V is applied between the source electrode 7 and the drain electrode 8. FIG. 11 is a diagram showing a graph in which the angle θ shown in FIG. 10 is associated with the current value.

図１０の表Ｔ２および図１１のグラフに示すように、突出部Ｄが生成できない条件１においては、電流値は８０ｍＡと低い値を示した。これに対し、条件４〜１０に示すように、角度θを低めて突出部Ｄを広げるにしたがって、ＭＯＳＦＥＴ１０に流れる電流値が高くなるという結果が得られた。ここで、従来使用されてきたＳｉ半導体を用いたＭＯＳＦＥＴにおいては、図１１の直線Ｂに示すように、単一のＭＯＳＦＥＴにおいて、１００ｍＡ程度の電流値が得られていた。条件１、４および５のエッチング条件を用いた場合、すなわち、ＳｉＯ₂膜５ｂの突出部Ｄの幅が小さくメサ形状３ｄの角度θが８５°以上である場合、従来のＳｉデバイスの電流値を超えることができなかった。特に図１１の点Ｐ１に示すように、メサ形状３ｄの角度θが９０°であるＭＯＳＦＥＴにおいては、８０ｍＡ程度の電流値しか得られなかった。 As shown in the table T2 of FIG. 10 and the graph of FIG. 11, in the condition 1 in which the protrusion D cannot be generated, the current value was as low as 80 mA. On the other hand, as shown in the conditions 4 to 10, the result that the value of the current flowing through the MOSFET 10 is increased as the angle θ is decreased and the protrusion D is expanded is obtained. Here, in a MOSFET using a Si semiconductor that has been conventionally used, as shown by a straight line B in FIG. 11, a current value of about 100 mA was obtained in a single MOSFET. When the etching conditions of conditions 1, 4 and 5 are used, that is, when the width of the protrusion D of the SiO ₂ film 5b is small and the angle θ of the mesa shape 3d is 85 ° or more, the current value of the conventional Si device is I couldn't. In particular, as indicated by a point P1 in FIG. 11, in a MOSFET whose mesa shape 3d has an angle θ of 90 °, only a current value of about 80 mA was obtained.

これに対し、条件６のエッチング条件を用いた場合、図１１の点Ｐ６に示すように、条件６のエッチング条件を用いた場合、すなわち、ＳｉＯ₂膜５ｂの突出部Ｄの幅が０．５μｍであり、ＭＯＳＦＥＴ１０のメサ形状３ｄの角度θが７２°である場合、従来のＳｉデバイスの電流値を上回る１３１ｍＡの電流値を得ることができる。さらに、条件７〜１０のエッチング条件を用いた場合、すなわち、ＳｉＯ₂膜５ｂの突出部Ｄの幅が０．５μ以上１．０μｍに広げ、メサ形状３ｄの角度θが６３°〜６７°である場合、従来のＳｉデバイスの電流値を大きく上回る電流値を得ることができる。したがって、第２のエッチング工程において、バイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を用いて、エッチングマスクであるＳｉＯ₂膜５ｂの突出部Ｄの幅を０．５以上１．０μｍ以下とすることが望ましい。すなわち、第２のエッチング工程において、バイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を用いて、メサ形状３ｄの角度θを６３°〜７２°とすることが望ましい。このバイアス電力を５Ｗに下げ、エッチング圧力を１０Ｐａに上げ、塩素ガス流量を２０〜５０ｓｃｃｍのいずれかとしたエッチング条件を第２のエッチング工程に適用することによって、従来よりも性能の高いＭＯＳＦＥＴを製造することが可能になる。なお、膜ばらつき、エッチングばらつきなどの各製造工程におけるばらつきを考慮すると、メサ形状３ｄは、Ｓｉ基板１表面に対し６０°以上７５°未満の傾斜角度である側面となるものと考えられる。 On the other hand, when the etching condition of condition 6 is used, as shown by a point P6 in FIG. 11, when the etching condition of condition 6 is used, that is, the width of the protrusion D of the SiO ₂ film 5b is 0.5 μm. When the angle θ of the mesa shape 3d of the MOSFET 10 is 72 °, a current value of 131 mA that exceeds the current value of the conventional Si device can be obtained. Furthermore, when the etching conditions of conditions 7 to 10 are used, that is, the width of the protrusion D of the SiO ₂ film 5b is expanded to 0.5 μm or more and 1.0 μm, and the angle θ of the mesa shape 3d is 63 ° to 67 °. In some cases, it is possible to obtain a current value that greatly exceeds the current value of a conventional Si device. Therefore, in the second etching process, the bias power is reduced to 5 W, the etching pressure is increased to 10 Pa, and the etching conditions with the chlorine gas flow rate set to any one of 20 to 50 sccm are used to project the SiO ₂ film 5b as an etching mask. It is desirable that the width of the part D is 0.5 to 1.0 μm. That is, in the second etching step, the angle θ of the mesa shape 3d is set to 63 ° to 65 ° C. using etching conditions in which the bias power is reduced to 5 W, the etching pressure is increased to 10 Pa, and the chlorine gas flow rate is any one of 20 to 50 sccm. 72 ° is desirable. By reducing the bias power to 5 W, increasing the etching pressure to 10 Pa, and applying etching conditions with a chlorine gas flow rate of 20 to 50 sccm to the second etching step, a MOSFET with higher performance than the conventional one is manufactured. It becomes possible. In consideration of variations in each manufacturing process such as film variations and etching variations, the mesa shape 3d is considered to be a side surface having an inclination angle of 60 ° or more and less than 75 ° with respect to the surface of the Si substrate 1.

さらに、図１０および図１１の点Ｐ１０に示すように、特に条件１０を用いてメサ形状３ｄの角度θを６３°程度まで低くした場合には、１７９ｍＡもの電流値を得ることができ、従来のＳｉデバイスの性能よりも格段に高い性能の半導体デバイスを実現することが可能になる。このため、第２のエッチング工程においては、塩素ガス流量を５０ｓｃｃｍに設定し、望ましいものと考えられる。なお、条件４〜１０のように第２のエッチング工程を等方化させることによって、図２（２）に示すメサ形状３ｄの深さｈは深くなるものと考えられる。しかしながら、最も等方性が高いと考えられる条件１０においても、ＭＯＳＦＥＴ１０は正常に動作できたため、第２のエッチング工程のエッチング条件を等方化することによる影響はないものと考えられる。 Further, as shown by a point P10 in FIGS. 10 and 11, particularly when the angle θ of the mesa shape 3d is lowered to about 63 ° using the condition 10, a current value of 179 mA can be obtained. It becomes possible to realize a semiconductor device with performance much higher than that of the Si device. For this reason, in the second etching step, the chlorine gas flow rate is set to 50 sccm, which is considered desirable. Note that it is considered that the depth h of the mesa shape 3d shown in FIG. 2 (2) is increased by making the second etching process isotropic as in the conditions 4 to 10. However, even under the condition 10 that is considered to be the most isotropic, the MOSFET 10 was able to operate normally. Therefore, it is considered that there is no influence by making the etching conditions in the second etching process isotropic.

このように、本実施の形態によれば、エッチングマスク周縁が所定幅分突出するようにｐ型ＧａＮ層をメサ形状にドライエッチングすることによって、メサ形状周囲に高濃度の不純物がドープされたｎ型ＧａＮ層を空隙なく平坦に埋め込むことができるとともに、性能の高いＭＯＳＦＥＴを製造することが可能になる。 Thus, according to the present embodiment, the p-type GaN layer is dry-etched into a mesa shape so that the periphery of the etching mask protrudes by a predetermined width. The type GaN layer can be embedded flat without a gap, and a high-performance MOSFET can be manufactured.

なお、本実施の形態にかかる埋込方法を用いてＭＯＳＦＥＴを製造した場合について説明したが、これに限らず、半導体レーザ装置を製造することも可能である。図１２および図１３を参照して、本実施の形態にかかる埋込方法を用いて半導体レーザ装置を製造する場合について説明する。図１２（１）に示すように、エッチングマスクとなるＳｉＯ₂膜４９をもとに、ｎ型基板４２上に順次積層されたｎ型クラッド層４３、活性層４４、ｐ型クラッド層４５ａをエッチングし、ｎ型基板４２表面に対して側面がほぼ垂直であるメサストライプ５２に形成する第１のエッチング工程を行なう。この第１のエッチング工程は、図１２（１）の矢印に示すように、エッチング方向をｎ型基板４２の表面に対して垂直方向に制御することによって、ＳｉＯ₂膜４９の幅を忠実に再現したメサストライプ５２を形成する。 In addition, although the case where MOSFET was manufactured using the embedding method concerning this Embodiment was demonstrated, not only this but a semiconductor laser apparatus can also be manufactured. With reference to FIG. 12 and FIG. 13, the case where a semiconductor laser device is manufactured using the embedding method according to the present embodiment will be described. As shown in FIG. 12A, the n-type cladding layer 43, the active layer 44, and the p-type cladding layer 45a sequentially stacked on the n-type substrate 42 are etched based on the SiO ₂ film 49 serving as an etching mask. Then, a first etching process for forming the mesa stripe 52 whose side surface is substantially perpendicular to the surface of the n-type substrate 42 is performed. In this first etching step, the width of the SiO ₂ film 49 is faithfully reproduced by controlling the etching direction to be perpendicular to the surface of the n-type substrate 42 as indicated by the arrow in FIG. The mesa stripe 52 is formed.

つぎに、図１２（２）の矢印に示すように、エッチング方向を等方化することによって、メサストライプ５２から突出部４９ａが突出するようにメサストライプ５２の表層部をエッチングしてメサストライプ５２の側面をｎ型基板４２表面に対し傾斜させる第２のエッチング工程を行なう。 Next, as shown by the arrow in FIG. 12B, the surface layer portion of the mesa stripe 52 is etched so that the protruding portion 49a protrudes from the mesa stripe 52 by making the etching direction isotropic. A second etching step is performed to incline the side surface of the substrate with respect to the surface of the n-type substrate 42.

そして、図１２（３）に示すように、メサストライプ５２周囲およびｎ型クラッド層４３の上面に、ｐ型ブロック層４７およびｎ型ブロック層４８を順次埋め込み成長させる。この場合、ＳｉＯ₂膜４９における突出部４９ａがあるため、ＳｉＯ₂膜４９周囲に突起部を形成することなくメサストライプ５２周囲に隙間なく各層を埋め込むことができる。 Then, as shown in FIG. 12 (3), a p-type block layer 47 and an n-type block layer 48 are sequentially embedded and grown around the mesa stripe 52 and on the upper surface of the n-type cladding layer 43. In this case, since there is a projecting portion 49a in the SiO ₂ film 49 can be embedded without gaps each layer around the mesa stripe 52 without forming a protrusion around the SiO ₂ film 49.

そして、図１３に示すように、エッチングマスクであるＳｉＯ₂膜４９を除去し、ｐ型クラッド層４５ａおよびｎ型ブロック層４８の上面に、ｐ型クラッド層４５ｂ、ｐ型コンタクト層５４およびｐ型電極５５を形成する。そして、ｎ型基板４２の下面にｎ型電極５６を形成することで半導体レーザ装置４０を得ることができる。半導体レーザ装置４０においては、メサストライプ５２周囲に隙間なく各層が埋め込まれているため、空隙発生による特性劣化を防止でき、良好な特性を確保することができる。 Then, as shown in FIG. 13, the SiO ₂ film 49 as an etching mask is removed, and the p-type cladding layer 45b, the p-type contact layer 54, and the p-type are formed on the upper surfaces of the p-type cladding layer 45a and the n-type block layer 48. An electrode 55 is formed. The semiconductor laser device 40 can be obtained by forming the n-type electrode 56 on the lower surface of the n-type substrate 42. In the semiconductor laser device 40, since each layer is embedded around the mesa stripe 52 without any gaps, it is possible to prevent deterioration of characteristics due to the generation of voids and to ensure good characteristics.

実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。It is sectional drawing of MOSFET in each process of the MOSFET manufacturing method concerning embodiment. 実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。It is sectional drawing of MOSFET in each process of the MOSFET manufacturing method concerning embodiment. 実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。It is sectional drawing of MOSFET in each process of the MOSFET manufacturing method concerning embodiment. 実施の形態にかかるＭＯＳＦＥＴ製造方法の各工程におけるＭＯＳＦＥＴの断面図である。It is sectional drawing of MOSFET in each process of the MOSFET manufacturing method concerning embodiment. 図４（２）に示すソース電極、ドレイン電極およびゲート電極の平面形状を説明する図である。It is a figure explaining the planar shape of the source electrode, drain electrode, and gate electrode which are shown in FIG.4 (2). 本実施の形態にかかるＭＯＳＦＥＴ製造方法におけるフォトリソグラフィ工程を説明する断面図である。It is sectional drawing explaining the photolithography process in the MOSFET manufacturing method concerning this Embodiment. 図２に示すエッチング工程において使用されるエッチング装置を説明する図である。It is a figure explaining the etching apparatus used in the etching process shown in FIG. 図２（１）に示す第１のエッチング工程のエッチング条件を示す図である。It is a figure which shows the etching conditions of the 1st etching process shown in FIG. 2 (1). 図２（２）に示す第２のエッチング工程の各エッチング条件を示す図である。It is a figure which shows each etching condition of the 2nd etching process shown in FIG.2 (2). 図９の各条件に対応するＭＯＳＦＥＴの電流値特性を示す図である。It is a figure which shows the electric current value characteristic of MOSFET corresponding to each condition of FIG. 図１０に示す角度θと電流値とを対応させたグラフを示す図である。It is a figure which shows the graph which matched angle (theta) shown in FIG. 10, and electric current value. 実施の形態にかかる半導体レーザ装置製造方法の各工程における半導体レーザ装置の断面図である。It is sectional drawing of the semiconductor laser apparatus in each process of the semiconductor laser apparatus manufacturing method concerning embodiment. 実施の形態にかかる半導体レーザ装置の断面図である。1 is a cross-sectional view of a semiconductor laser device according to an embodiment. 従来技術にかかるｎ型ＧａＮ層の埋込工程を示す断面図である。It is sectional drawing which shows the embedding process of the n-type GaN layer concerning a prior art. 従来技術にかかるｎ型ＧａＮ層の埋め込み状態を示す断面図である。It is sectional drawing which shows the embedding state of the n-type GaN layer concerning a prior art. 従来技術にかかるｎ型ＧａＮ層の埋め込み状態を示す断面図である。It is sectional drawing which shows the embedding state of the n-type GaN layer concerning a prior art. 従来技術におけるフォトリソグラフィ工程を説明する断面図である。It is sectional drawing explaining the photolithographic process in a prior art.

Explanation of symbols

１，１０１Ｓｉ基板
２，１０２バッファ層
３，３ａ，１０３ａｐ型ＧａＮ層
３ｃ凸形状
３ｄ，１０３ｂメサ形状
４，１０４ｎ型ＧａＮ層
５ａＳｉＯ₂層
５ｂ，１０５ｂＳｉＯ₂膜
６ゲート絶縁膜
７ソース電極
８ドレイン電極
９ゲート電極
１０ＭＯＳＦＥＴ
１１，１００基板
２０，１１０レジスト
２１，１１１マスク
３０エッチング装置
３１絶縁系
３２下部電極
３３コイル
３４，３６高周波電源
３４ａ，３６ａマッチングボックス
３５ＤＣ電源
３７サーキュレータ
３８供給系
３９排出系
４０半導体レーザ装置
４２ｎ型基板
４３ｎ型クラッド層
４４活性層
４５ａ，４５ｂｐ型クラッド層
４７ｐ型ブロック層
４８ｎ型ブロック層
４９ＳｉＯ₂膜
４９ａ突出部
５２メサストライプ
５４ｐ型コンタクト層
５５ｐ型電極
５６ｎ型電極 1,101 Si substrate 2,102 Buffer layer 3,3a, 103a p-type GaN layer 3c convex shape 3d, 103b mesa shape 4,104 n-type GaN layer 5a SiO ₂ layer 5b, 105b SiO ₂ film 6 gate insulating film 7 source Electrode 8 Drain electrode 9 Gate electrode 10 MOSFET
DESCRIPTION OF SYMBOLS 11,100 Substrate 20,110 Resist 21,111 Mask 30 Etching device 31 Insulation system 32 Lower electrode 33 Coil 34, 36 High frequency power supply 34a, 36a Matching box 35 DC power supply 37 Circulator 38 Supply system 39 Ejection system 40 Semiconductor laser device 42 n Type substrate 43 n-type clad layer 44 active layer 45a, 45b p-type clad layer 47 p-type block layer 48 n-type block layer 49 SiO ₂ film 49a protrusion 52 mesa stripe 54 p-type contact layer 55 p-type electrode 56 n-type electrode

Claims

A mask forming step of forming an etching mask on the first semiconductor layer made of a group III nitride compound semiconductor formed on the substrate;
An etching step of dry-etching the first semiconductor layer into a forward mesa shape so that a peripheral edge of the etching mask protrudes by a predetermined width;
After the etching step, an embedding step of selectively embedding the periphery of the forward mesa shape by selective growth of a second material made of a group III nitride compound semiconductor ;
A mask removing step of removing the etching mask after the embedding step ;
Forming a gate insulating film on at least the forward mesa shape; and
Including
The etching step includes
A first etching step of forming the first semiconductor layer in a convex shape having side surfaces substantially perpendicular to the substrate surface based on the etching mask;
A second etching step of adjusting the etching pressure of the reactive ion etching to etch the convex side surface to form the forward mesa shape having the side surface inclined with respect to the substrate surface;
A method for manufacturing a semiconductor device , comprising :

The first semiconductor is a p-type semiconductor;
The method of manufacturing a semiconductor device according to claim 1, wherein the second material is an n-type semiconductor .

It said predetermined width, the semiconductor device manufacturing method according to claim 1 or 2, characterized in that at 0.5μm or 1.0μm below.