JP4651177B2 - 印刷ヘッド制御装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は音響インクジェット印刷ヘッドの個々の液滴のサイズや噴射速度の非一様性の是正に関し、特に液滴の好ましいサイズや噴射速度を得るべく各トランスデューサに送られるＲＦ信号を個別に制御する音響インクジェット印刷ヘッドに関する。
【０００２】
【従来の技術】
図１に、従来技術の音響インクジェット印刷ヘッド１０の一部を示す。印刷ヘッド１０はガラス基板１４の上にインク層１６を捕獲する液位制御構造１２を有する。液位制御構造１２は、それぞれが単一の音響イジェクタ専用である複数の開口部１８を有する。ガラス基板の下側に、複数の圧電性のトランスデューサ２０が配置されている。簡便のため、以下では”圧電性のトランスデューサ”を”トランスデューサ”と称する。トランスデューサ２０はそれぞれ一つの開口部１８に専用であり、対応する開口部１８に対向して直接配置されている。各トランスデューサ２０は一度起動されると発振し、ガラス基板１４内をインク１６に向かって伝播する音響波２２を生成する。
【０００３】
ガラス基板１４の上側に複数のフレネルレンズ２４が配置されていて、それぞれトランスデューサ２０の一つに対応しており、各トランスデューサ２０に対向して置かれている。フレネルレンズ２４はトランスデューサ２０から音響波２２を受けて、それぞれの開口部１８で音響波を液面に合わせて集束させる。集束された波２２はインクを液滴２６として開口部から噴射させる。
【０００４】
【発明が解決しようとする課題】
発振器３０はＲＦ信号を生成し、信号を増幅するためにＲＦアンプ３２へ送る。増幅されたＲＦ信号はいくつかのＲＦ電源スイッチ３４へ送られる。各電源スイッチ３４の各出力は複数のトランスデューサ２０に分配される。各トランスデューサ２０は個々のスイッチＺを介して接地されている。スイッチＺは各トランスデューサ２０に印加されたＲＦ信号の時刻と持続時間を制御する。各スイッチＺが一度閉じるとＲＦ信号は各トランスデューサ２０へ流れ、各スイッチＺが一度開くと、トランスデューサ２０へ流入するＲＦ信号は際立って減少する。各スイッチＺが閉じた時点がトランスデューサに印加されたＲＦ信号の持続時間を決定する。全てのスイッチＺがスイッチドライバ回路３６から同じ制御信号Ｃを受信する。その結果、閉じられる予定の全てのＺは同時に閉じて、全ての閉じたスイッチＺは同時に開く。図１に示す電気的接続は、各トランスデューサ２０に同じ強さでＲＦ信号を伝送すべく設計されている。しかし、トランスデューサ２０により集束特性が異なるために、異なる開口部１８から噴射された液滴２６のサイズにバラツキが出る可能性がある。
【０００５】
液滴のサイズ１８が一様でないために異なるサイズのピクセルが生成され、線の太さにバラツキが目立つ恐れがある。一方、噴射速度が一様でないためにピクセルが直線上に並ばない。用紙は移動しているので、直線を得るために、全ての液滴は同時に用紙に当たるべく同時に噴射されねばならない。液滴が意図する時点の前か後で噴射されたならば、用紙の上のピクセルはそれぞれ意図した線の上あるいは下に生成される。液滴のサイズと速度の非一様性は従来技術による音響インクジェット印刷ヘッドの二つの問題である。
【０００６】
本発明の目的は、音響インクジェット印刷ヘッドの液滴のサイズあるいは噴射速度を制御するドライバ回路を提供することである。
【課題を解決するための手段】
本発明は、複数のインク噴射部と、各インク噴射部に対応して設けられたトランスデューサと、を備える印刷ヘッド、を制御する印刷ヘッド制御装置において、各トランスデューサに対する活性化時間を規定する参照テーブルと、各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、を備え、前記パルス幅変調回路は、各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックと、各遅延ブロックによる遅延処理前の前記基準パルス信号と、各遅延ブロックによる遅延処理後のパルス信号とで、先端時刻または後端時刻のいずれかを同一時刻に揃えるエッジ調整手段と、を備え、各トランスデューサを活性化するパルス信号を、各遅延ブロックおよび前記エッジ調整手段によって処理が施された前記基準パルス信号に基づいて出力することを特徴とする。
【０００７】
また、本発明は、複数のインク噴射部と、各インク噴射部に対応して設けられたトランスデューサと、を備える印刷ヘッド、を制御する印刷ヘッド制御装置において、各トランスデューサに対する活性化時間を規定する参照テーブルと、各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、を備え、前記パルス幅変調回路は、各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックを備え、各トランスデューサを活性化するパルス信号を、各遅延ブロックによって遅延処理が施された前記基準パルス信号に基づいて出力し、前記基準パルス信号は、先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、前記パルス幅変調回路は、前記基準パルス信号の後端時刻と、各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを同一時刻に揃える手段を備えることを特徴とする。また、本発明は、複数のインク噴射部と、各インク噴射部に対応して設けられたトランスデューサと、を備える印刷ヘッド、を制御する印刷ヘッド制御装置において、各トランスデューサに対する活性化時間を規定する参照テーブルと、各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、を備え、前記パルス幅変調回路は、各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックを備え、各トランスデューサを活性化するパルス信号を、各遅延ブロックによって遅延処理が施された前記基準パルス信号に基づいて出力し、前記基準パルス信号は、先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、前記パルス幅変調回路は、前記基準パルス信号の先端時刻と、各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを同一時刻に揃える手段を備えることを特徴とする。また、本発明に係る印刷ヘッド制御装置は、望ましくは、前記パルス幅変調回路は、システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、前記参照テーブルに基づいて、前記基準パルス信号に対する遅延値を各遅延ブロックに与える遅延値指定手段と、を備え、各遅延ブロックは、前記複数のクロックのうち対応づけられたクロックのサイクルと、与えられた遅延値によって規定される遅延選択情報であって信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、前記複数の選択的遅延手段は、前記基準パルス信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、各選択的遅延手段は、信号を遅延させる遅延回路と、当該遅延回路をバイパスさせるバイパス回路とを備え、与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、各遅延ブロックは、縦続接続の最後段の選択的遅延手段が処理した信号を、前記基準パルス信号に対して遅延処理を施した信号として出力する。
【０００８】
【発明の実施の形態】
図２に、本発明の音響インクジェットドライバ回路４０を、それに付随する印刷ヘッド４２とともに示す。印刷ヘッド４２は、液位制御構造４４と、ガラス基板４６のシートと、ガラス基板４６の上側のインク４８と、ガラス基板４６の上側かつインク４８の中の複数のフレネルレンズ５０と、ガラス基板４６の下側の複数のトランスデューサ５２とを含む。
【０００９】
音響インクジェットドライバ回路４０において、各トランスデューサ５２は、個々のスイッチＺ1を介して接地されていて、全てのトランスデューサ５２にＲＦ信号が供給される。図２において、ＲＦ電源５４はＲＦ信号を生成してアンプ５６と複数の電源スイッチ５８を介して複数のトランスデューサ５２へ送る。音響インクジェットドライバ回路４０内の制御ブロック６０は、各スイッチＺ1への個別の接続（ＣＳ1、ＣＳ2、．．．）を有し、スイッチＺ1を個別に制御（活性化あるいは非活性化）する。各スイッチＺ1が一度活性化されると、それぞれに対応するトランスデューサ５２へＲＦ信号が流入し、一度非活性化されると、信号の流れは際立って減る。制御ブロック６０は各トランスデューサ５２に印加されたＲＦ信号を変更して所望のサイズあるいは速度の液滴を生成することができる。
【００１０】
各トランスデューサ５２に印加されたＲＦ信号の持続時間は各トランスデューサに関する修正データに従って変更され、所望の斑点サイズあるいは速度を生み出す。これは、各スイッチＺ1が投入されている持続時間を制御ブロック６０を介して制御することにより実現される。
【００１１】
各スイッチＺ1の活性化時刻（制御信号の上昇エッジ）はその対応トランスデューサ５２の要求に応じてカスタマイズされる。しかし、全てのスイッチＺ1はシステムにより同時に（制御信号の下降エッジ）非活性化される。言い換えれば、スイッチＺ1は異なる時刻で活性化されるが、非活性化は同時に行われる。これにより各トランスデューサ５２は持続時間をことならせるべくＲＦ信号を異なる時刻で受信する。
【００１２】
全てのスイッチＺ1を同時に活性化し、異なる時刻でで非活性化しても同じ制御が実現できることに留意されたい。しかし説明の都合上、異なる時点でスイッチを活性化して同時に非活性化する方を選択する。
【００１３】
例えば図３および図４を参照するに、同一のＲＦパルスがトランスデューサ５２’と５２”の両方に伝送されるが、スイッチＺ12が時刻ｔ2で制御信号ＣＳ2を受信するのに対しスイッチＺ11は時刻ｔ1において制御信号ＣＳ1を受信する。スイッチＺ11およびＺ12の両方とも時刻ｔ3で切断される。これにより、トランスデューサ５２’は持続時間がＴ1であるＲＦ信号を受信し、トランスデューサ５２”は持続時間がＴ2であるＲＦ信号を受信する。
【００１４】
図５に、参照テーブル６６からシリアルデータを受信する図２の制御ブロック６０のブロックダイアグラムを示す。図２と図５の両方を参照するに、参照テーブル６６は各スイッチＺ1の制御信号幅の修正データを含んでいる。修正データはシリアルに送り出される６ビットで表される数（遅延値）Ｖ1〜Ｖ32である。制御ブロック６０は参照テーブル６６からシリアルデータを受信して、１個の修正データを表わす連続した６ビットの各々をＲＡＭ７０のアドレス指定可能な位置６８に置く。ＲＡＭ７０はトランスデューサ５２の２次元配列のうちの１列である３２個のトランスデューサ５２用の修正データを保存するために３２個のアドレス指定可能な位置６８を有する。
【００１５】
ＲＡＭ７０のアドレス指定可能な位置の数は、任意の個数のトランスデューサを収容すべく変更できることに留意されたい。従って、本発明の概念は１個の列あるいは行に含まれるトランスデューサの個数に制限されるものではない。本概念は印刷ヘッドにある任意の個数のトランスデューサにも適用できる。
【００１６】
ＲＡＭ７０はそれぞれのアドレス指定可能な位置６８に対して６個ずつの出力７２を有する。ＲＡＭ７０の１個のアドレス可能な位置６８が指定されると、その位置に保存された６ビットのデータが６個の出力７２へ送り出されて並列出力データが得られる。各位置６８の並列出力データ７２はパルス幅変調器（ＰＷＭ）ブロック７４へ送られる。
【００１７】
ＰＷＭブロック７４はシステム（プリンタ）からの入力パルスＩＰとしてシステム起動パルスを受信する。図１の従来技術設計では、入力パルスＩＰの上昇エッジは全てのスイッチを投入するために用いられる。しかし、本発明で入力パルスＩＰの上昇エッジはＰＷＭブロック７４を活性化するために用いられる。入力パルスＩＰを受信することにより、ＰＷＭブロック７４はＲＡＭ７０の全ての位置６８から並列出力データ７２を取り出す。それぞれのアドレス指定可能な位置６８からの各６ビットの出力７２はブロックＤＬ1〜ＤＬ32の一つへ伝送される。簡便のため、アドレス指定可能な位置６８のうち１個のみについて、対応するブロックＤＬ2への出力７２の接続を示す。各ブロックＤＬ1〜ＤＬ32は入力パルスＩＰを受信して、６ビットの出力７２が表わす数を読み、受信した数に従って入力パルスＩＰの上昇エッジを遅延させる。しかし、ブロックＤＬ1〜ＤＬ32が入力パルスＩＰの下降エッジを受信すると、それらのブロックは休止させられてその出力はゼロになる。その結果、ブロックＤＬ1〜ＤＬ32は入力パルスＩＰの上昇エッジを遅延させるが、入力パルスＩＰの下降エッジを一切の遅延なしに送る。この仕様において、下降エッジを遅延せずに上昇エッジを遅延させること、あるいはその逆をパルス幅変調と定義する。
【００１８】
各遅延入力パルスＩＰd1〜ＩＰd32はＡＮＤゲート８０へ送られる。各ＡＮＤゲート８０は、それぞれの対応スイッチＺ1の活性化を選択する個々の選択信号Ｍ1〜Ｍ32を受信する。選択信号Ｍ1〜Ｍ32のいずれか一つが一度高位（１）になれば、各ＡＮＤゲート８０は対応するスイッチＺ1へ制御パルスＣＳ1〜ＣＳ32として遅延パルスＩＰd1〜ＩＰd32を送り出す。
【００１９】
ブロックダイアグラム６０は各トランスデューサに印加されたＲＦ信号の時刻と持続時間を変更して、それぞれの液滴に所望の斑点サイズを与える。ＲＦ信号の持続時間の変更は、各トランスデューサに印加されたエネルギーを変化させることにより噴射速度をも変化させる。印刷された線に液滴サイズの誤差があれば、液滴サイズ誤差に基づいて修正データを用意することができる。しかし、印刷された線のピクセルがギザギザであれば、噴射速度誤差に基づいた修正データを用意することができる。本発明の開示された実施の形態は、それが液滴サイズの修正データあるいは噴射速度の修正データのどちらを受信したかに応じて、液滴サイズあるいは噴射速度のいずれも是正することができる。従って、図５の参照テーブル６６は、液滴サイズの修正データあるいは噴射速度の修正データのいずれも保存することができる。
【００２０】
図６に、詳細ブロックダイグラムＰＷＭブロック７４を示す。図６において、クロックデバイダＣＤがシステムクロックＣＬＫを分割して、周期がＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである６個のクロック Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6を生成し、異なる線の遅延ロジックブロックＤＬ1〜ＤＬ32へ送る。
【００２１】
部分的な遅延を防ぐために、図６において、フリップフロップＦ0がクロックデバイダＣＤへのシステムクロックＣＬＫの経路に配置されている。フリップフロップＦ0のＤ入力は、フリップフロップＦ0のＤ入力を常時高位（１）に維持すべくＶＤＤに接続されている。Ｆ0の正出力（Ｑ）はクロックデバイダＣＤに接続している。遅延する必要がある入力パルスはインバータＩ0を介してＦ0のリセット線に接続している。フリップフロップＦ0のクロック入力はシステムクロックＣＬＫを受信する。
【００２２】
動作時においてフリップフロップＦ0は、フリップフロップＦ0のリセットを無効にするＩＰの上昇エッジを受信するまでシステムクロックＣＬＫを保持する。次に、Ｆ0は同期されたクロックＣＬＫとしてシステムクロックをＣＤブロックへ送る。ＣＬＫは入力パルスＩＰと同期しているため、入力パルスＩＰは完全に遅延される。
【００２３】
図７に、図６のクロックデバイダＣＤの詳細ブロック図を示す。図７において、システムリセット入力パルスＩＰはインバータＩ11を介してフリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5のリセットピンへ送られる。同期したシステムクロックＣＬＫおよび入力パルスＩＰはＡＮＤゲートＡ1へ送られて同期したシステムクロックＣＬＫと同じ周期を有するリセット可能なクロックＣ1を生成する。クロックＣ1を分割するためには、５個のフリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5が用いられる。Ｃ1はクロックとしてＦ1へ送られる。各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の各々の負出力（ＱＢ）はその入力に接続している。この構成により各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5はそのクロックを２分割する。各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の正出力（Ｑ）は後続のフリップフロップのクロックに接続している。さらに、Ｆ1、Ｆ2、Ｆ3、Ｆ4およびＦ5の正出力はそれぞれクロックＣ2、Ｃ3、Ｃ4、Ｃ5およびＣ6として送り出される。
【００２４】
各フリップフロップＦ1、Ｆ2、Ｆ3、Ｆ4およびＦ5はクロックを２分割してその正出力へ送り出すため、Ｃ2の周期はその入力クロックの２倍である。クロックＣ1の周期は同期したシステムクロックＣＬＫの周期Ｔと等しいため、クロックＣ2の周期は２Ｔである。同様に、クロックＣ3、Ｃ4、Ｃ5およびＣ6の周期は図８に示すように４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである。
【００２５】
再び図６参照するに、クロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6は全ての遅延ブロックＤＬ1〜ＤＬ32へ送られ、各遅延ブロックはクロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6の組合せを選択して必要とされる遅延を生み出す。各遅延ブロックＤＬ1〜ＤＬ32は図５の出力７２を介して入力パルスＩＰと６ビット遅延値Ｖ1〜Ｖ32を受信する。クロックＣ1、Ｃ2、Ｃ3、Ｃ4、Ｃ5およびＣ6を用いて、各遅延ブロックＤＬ1〜ＤＬ32はそれぞれの遅延値Ｖ1〜Ｖ32に従って入力パルスＩＰを遅らせ、それぞれ対応出力 ＯＵＴ1〜ＯＵＴ32へ送り出す。
【００２６】
図９に、遅延ブロックＤＬ1の一つのロジック図を示す。 遅延ブロックＤＬ2〜ＤＬ32はＤＬ1と同一であることに留意されたい。遅延ブロックＤＬ1において、６個のＤフリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6がある。フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6のクロック入力はそれぞれクロックＣ6、Ｃ5、Ｃ4、Ｃ3、Ｃ2およびＣ1に接続している 。
【００２７】
各フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の正出力はそれぞれスイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4およびＳＳ5を介して後続のフリップフロップの入力に接続している。フリップフロップＦＦ6の正出力はスイッチＳＳ6を介して出力ＯＵＴ1に接続している。出力ＯＵＴ1は図５のＩＰd1を与える。各フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5、ＦＦ6の入力はそれぞれＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6を介して後続のフリップフロップの入力に接続している。
【００２８】
図６の各遅延ブロックＤＬ1〜ＤＬ32はそれぞれＶ1〜Ｖ32を介して別々の遅延値を受信する。各Ｖ1〜Ｖ32は、０から６３の間の数を伝送する６ビットＢ1、Ｂ2、Ｂ3、Ｂ4、Ｂ5およびＢ6を有する。Ｂ1、Ｂ2、Ｂ3、Ｂ4、Ｂ5およびＢ6はそれぞれスイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4、ＳＳ5およびＳＳ6の制御ピンに直接接続しており、それぞれインバータＩ1、Ｉ2、Ｉ3、Ｉ4、Ｉ5およびＩ6を介してスイッチＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6の制御ピンに接続している。
【００２９】
図９において、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の中の１個が高位（１）のときは常にそれぞれの対応スイッチＳＳ1、ＳＳ2、ＳＳ3、ＳＳ4、ＳＳ5、ＳＳ6は閉じる。例えば、Ｂ4が高位（１）ならばスイッチＳＳ3が閉じて、ＦＦ3の正出力をＦＦ4の入力へ接続する。しかし、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の中の１個が低位（０）のときは常にそれぞれの対応スイッチＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5およびＳ6は閉じる。例えば、Ｂ4が低位 （０）のときはスイッチＳ3が閉じてＦＦ3 の入力をＦＦ4の入力へ接続する。言い換えれば、ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2、Ｂ1の１個が高位（１）の場合、先行フリップフロップの出力が後続フリップフロップの入力へ伝送されるが、低位（０）の場合は先行フリップフロップはバイパスされて、その入力は後続フリップフロップの入力へ伝送される。
【００３０】
図９の構成において、高位（１）ビットＢ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2およびＢ1は適切な遅延を選択する。例えば、６ビット組Ｂ6、Ｂ5、Ｂ4、Ｂ3、Ｂ2およびＢ1が１０００１１を表わす場合、３２＋２＋１＝３５の遅延が必要であることを意味する。Ｂ6が（１）であるため、スイッチＳＳ1が閉じて、フリップフロップＦＦ1がアクティブになる。従ってフリップフロップＦＦ1の入力は、ＦＦ1が３２Ｔのクロックサイクルを有するクロックＣ6により計時されるため、３２Ｔに相当する遅延を受ける。フリップフロップＦＦ1の入力は、遅延が必要な入力パルスＩＰであることに留意されたい。ビット組Ｂ5、Ｂ4およびＢ3はゼロであるため、スイッチＳ2、Ｓ3およびＳ4が閉じて、フリップフロップＦＦ2、ＦＦ3およびＦＦ4をバイパスし、フリップフロップＦＦ1の出力をＦＦ5の入力へ伝送する。
【００３１】
ビット組Ｂ2、Ｂ1が高位（１）であるため、スイッチＳＳ5、ＳＳ6の両方が閉じて、フリップフロップＦＦ5、ＦＦ6がアクティブになる。フリップフロップＦＦ5はクロックＣ2を受信するため、その入力（３２Ｔ遅延されたＦＦ1の出力）を２Ｔ遅延させる。従って、フリップフロップＦＦ5の出力は３２Ｔ＋２Ｔ＝３４Ｔ遅延される。フリップフロップＦＦ6はＴの遅延を有するクロックＣ1を用いる。引き続いて、フリップフロップＦＦ6はＦＦ5の出力をＴ遅延させる。従って、スイッチＳＳ6を介してＯＵＴ1に接続しているフリップフロップＦＦ6の出力は３５Ｔ遅延された信号を与える。結果を図１０に示す。
【００３２】
電源投入時に、フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6の出力はドントケア（未設定）状態であり得る。遅延回路で一切の誤動作を防ぐためにフリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6をリセットする必要がある。
【００３３】
図１１に、リセット接続を加えた図９のロジック図を示す。各フリップフロップＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6は、対応する２個のスイッチ対（Ｓ1A、Ｓ1B）、（Ｓ2A、Ｓ2B）、（Ｓ3A、Ｓ3B）、（Ｓ4A、Ｓ4B）および（Ｓ5A、Ｓ5B）のそれぞれ１個からリセット信号を受信する。スイッチＳ1B、Ｓ2B、Ｓ3B、Ｓ4BおよびＳ5Bの制御ピンは、それぞれＢ6、Ｂ5、Ｂ4、Ｂ3およびＢ2に接続している。しかし、スイッチＳ1A、Ｓ2A、Ｓ3A、Ｓ4AおよびＳ5Aの制御ピンは、それぞれインバータＩ1 、Ｉ2、Ｉ3、Ｉ4およびＩ5を介してＢ6、Ｂ5、Ｂ4、Ｂ3およびＢ2に接続している。フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の負出力（ＱＢ）は、スイッチＳ1B、Ｓ2B、Ｓ3B、Ｓ4BおよびＳ5Bを介してフリップフロップＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6のリセットピンに接続している。さらに、フリップフロップＦＦ1、ＦＦ2、ＦＦ3、ＦＦ4およびＦＦ5の入力は、それぞれインバータとスイッチの対（ＩＩ1、Ｓ1A）、（ＩＩ2、Ｓ2A）、（ＩＩ3、Ｓ3A）、（ＩＩ4、Ｓ4A）、（ＩＩ5、Ｓ5A）を介してフリップフロップＦＦ2、ＦＦ3、ＦＦ4、ＦＦ5およびＦＦ6のリセットピンに接続している。フリップフロップＦＦ1はインバータＩＩ1を介して入力パルスＩＰによりリセットされる。
【００３４】
電源投入時、入力パルスＰが低位（０）であるとき、例えばフリップフロップＦＦ1がアクティブになれば、入力パルスＩＰ（０）は正出力（Ｑ）へ送られる。従って、出力（ＱＢ）は（１）になり、Ｓ1Bを介して後続のフリップフロップＦＦ2をリセットする。例えばフリップフロップＦＦ1がバイパスされる都度、その入力（入力パルス（０））はＩＩ1とＳ1Aを介して後続のフリップフロップＦＦ2をリセットする。その結果、入力パルスが低位にあるとき、遅延ブロックＤＬ1はリセットされてＯＵＴ1がゼロ（０）になる。一度入力パルスＩＰが高位（１）になれば、図１１のロジック図は、図９のロジック図で示したのと同様に遅延を与える。
【００３５】
図１２を参照するに、上昇エッジがｔ1、下降エッジがｔ2である入力パルスＩＰが図６のＰＷＭブロックロジック７４へ送られる際に、各出力は同じ入力パルスＩＰの上昇エッジを異なる遅延値で遅延させる。従って、出力線ＯＵＴ1、ＯＵＴ2およびＯＵＴ32はＩＰの上昇エッジを遅延させて、それぞれｔ11、ｔ13およびｔ12において送り出す。しかし、ｔ2における入力パルスＩＰの下降エッジがＰＷＭブロック７４へ入力する際に、出力ＯＵＴ1、ＯＵＴ2およびＯＵＴ32が全て０になる。各出力ＯＵＴ1〜ＯＵＴ32は遅延が異なってもよく、従って各出力は図示されているよりも遅延が多少前後する可能性がある点に留意されたい。各出力ＯＵＴ1〜ＯＵＴ32が送り出す信号は、上昇エッジのタイミングは異なるが下降エッジは他の出力ＯＵＴ1〜ＯＵＴ32の信号の下降エッジと一致するため、ＰＷＭブロック７４はパルス幅変調を与える。その結果、各出力パルスの幅はそれぞれの対応する遅延値Ｖ1〜Ｖ32により決定される。
【００３６】
図６のロジック図は３２本の線の各信号に対して０〜６４Ｔの遅延を生み出すべく設計されている。しかし本発明の概念は、異なる本数の線上の異なる数の遅延に適用することができる。
【００３７】
図１３に、本発明の別のパルス幅変調の変形例を示す。図１３において、入力パルスＩＰは、ブロックＤＬ1に印加される前にインバータＩINを介して反転され、ＤＬ1の出力ＯＵＴ1はインバータＩOUTに接続している。図１３において、入力パルスのｔ1における上昇エッジはＤＬ1ブロックをリセットして、入力パルスの下降エッジｔ2は遅延される。従って、ＩOUTは上昇エッジがｔ1かつ下降エッジがｔ21である（入力パルスＩＰの遅延された下降エッジ）信号を送り出す。この反転が図６の全てのブロックＤＬ1〜ＤＬ32に適用されたならば、同時に入力パルスの上昇エッジを送り出して、入力パルスＩＰの下降エッジをそれぞれの対応する遅延値Ｖ1〜Ｖ32に従って遅延させることにより、パルス幅変調を行なう。
【図面の簡単な説明】
【図１】 従来技術の音響インクジェット印刷ヘッドの一部を示す図である。
【図２】 音響インクジェットドライバ回路を付随する印刷ヘッドとともに示す図である。
【図３】 ２つのトランスデューサのＲＦ信号と制御信号、および各トランスデューサに印加されたＲＦ信号を示す図である。
【図４】 図３に関連する２個のトランスデューサを示す図である。
【図５】 参照テーブルからシリアルデータを受け取る、図２の制御ブロックのブロック図である。
【図６】 図５のパルス幅変調ブロックのブロック図である。
【図７】 図６のクロックデバイダの詳細ブロック図である。
【図８】 図６のクロックの異なる周期を示す図である。
【図９】 遅延ブロックの一つのロジック図である。
【図１０】 図９で３５Ｔ相当分の遅延に対する信号を示す図である。
【図１１】 リセット接続が加えられた図９のロジック図である。
【図１２】 図６の遅延ロジックがどのようにパルス幅変調を与えるかを示す図である。
【図１３】 入力パルスの反対のエッジを遅延させることによる別のパルス幅変調を示す図である。
【符号の説明】
５２ トランスデューサ、６０ 制御ブロック、６６ 参照テーブル、６８ アドレス指定可能な位置、７０ ＲＡＭ、７２ 出力、７４ パルス幅変調器（ＰＷＭ）ブロック、８０ ＡＮＤゲート。

Claims (4)

  1. 複数のインク噴射部と、
    各インク噴射部に対応して設けられたトランスデューサと、
    を備える印刷ヘッド、
    を制御する印刷ヘッド制御装置において、
    各トランスデューサに対する活性化時間を規定する参照テーブルと、
    各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、
    を備え、
    前記パルス幅変調回路は、
    各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックと、
    各遅延ブロックによる遅延処理前の前記基準パルス信号と、各遅延ブロックによる遅延処理後のパルス信号とで、先端時刻または後端時刻のいずれかを同一時刻に揃えるエッジ調整手段と、
    を備え、
    各トランスデューサを活性化するパルス信号を、各遅延ブロックおよび前記エッジ調整手段によって処理が施された前記基準パルス信号に基づいて出力することを特徴とする印刷ヘッド制御装置。
  2. 複数のインク噴射部と、
    各インク噴射部に対応して設けられたトランスデューサと、
    を備える印刷ヘッド、
    を制御する印刷ヘッド制御装置において、
    各トランスデューサに対する活性化時間を規定する参照テーブルと、
    各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、
    を備え、
    前記パルス幅変調回路は、
    各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックを備え、
    各トランスデューサを活性化するパルス信号を、各遅延ブロックによって遅延処理が施された前記基準パルス信号に基づいて出力し、
    前記基準パルス信号は、
    先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、
    前記パルス幅変調回路は、
    前記基準パルス信号の後端時刻と、各遅延ブロックによる遅延処理後のパルス信号の後端時刻とを同一時刻に揃える手段を備えることを特徴とする印刷ヘッド制御装置。
  3. 複数のインク噴射部と、
    各インク噴射部に対応して設けられたトランスデューサと、
    を備える印刷ヘッド、
    を制御する印刷ヘッド制御装置において、
    各トランスデューサに対する活性化時間を規定する参照テーブルと、
    各トランスデューサを活性化するパルス信号を、前記参照テーブルに基づいて出力するパルス幅変調回路と、
    を備え、
    前記パルス幅変調回路は、
    各トランスデューサに対応して設けられた、前記参照テーブルで規定される遅延値で基準パルス信号を遅延させる遅延ブロックを備え、
    各トランスデューサを活性化するパルス信号を、各遅延ブロックによって遅延処理が施された前記基準パルス信号に基づいて出力し、
    前記基準パルス信号は、
    先端時刻で第１レベルから第２レベルへとレベルが変化し、後端時刻で第２レベルから第１レベルへとレベルが変化するパルス信号であり、
    前記パルス幅変調回路は、
    前記基準パルス信号の先端時刻と、各遅延ブロックによる遅延処理後のパルス信号の先端時刻とを同一時刻に揃える手段を備えることを特徴とする印刷ヘッド制御装置。
  4. 前記パルス幅変調回路は、
    システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割手段と、
    前記参照テーブルに基づいて、前記基準パルス信号に対する遅延値を各遅延ブロックに与える遅延値指定手段と、
    を備え、
    各遅延ブロックは、
    前記複数のクロックのうち対応づけられたクロックのサイクルと、与えられた遅延値によって規定される遅延選択情報であって信号を遅延させるか否かを示す遅延選択情報と、に応じてそれぞれが遅延処理を行う複数の選択的遅延手段を備え、
    前記複数の選択的遅延手段は、
    前記基準パルス信号が最前段に与えられ、前段が処理した信号が後段に与えられるよう縦続接続され、
    各選択的遅延手段は、
    信号を遅延させる遅延回路と、当該遅延回路をバイパスさせるバイパス回路とを備え、
    与えられた前記遅延選択情報が信号を遅延させる旨を示すときは、与えられた信号を遅延回路を通過させて出力し、与えられた前記遅延選択情報が信号を遅延させない旨を示すときは、与えられた信号を前記バイパス回路を通過させて出力し、
    各遅延ブロックは、
    縦続接続の最後段の選択的遅延手段が処理した信号を、前記基準パルス信号に対して遅延処理を施した信号として出力する請求項１から請求項３のいずれか１項に記載の印刷ヘッド制御装置。
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