JP4648673B2 - Semiconductor device manufacturing method, semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法、及び半導体装置に関し、特に、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法、及び半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device, and more particularly, to a semiconductor device manufacturing method and a semiconductor device capable of reducing the area occupied by a reference voltage generating circuit.
従来の技術では基準電圧発生回路の分圧抵抗にはポリＳｉまたはタングステンシリサイド、またはＡＬ系合金で抵抗配線を形成して使用していた。最近液晶パネルの多階調化に伴い、液晶ドライバーの基準電圧発生回路の分圧抵抗のチップ占有面積は大きくなる傾向にある。 In the prior art, a resistance wiring is formed of poly-Si, tungsten silicide, or an AL-based alloy for the voltage dividing resistor of the reference voltage generating circuit. With the recent increase in the number of gradations of liquid crystal panels, the chip occupied area of the voltage dividing resistor of the reference voltage generation circuit of the liquid crystal driver tends to increase.
図３は、従来の半導体装置の基準電圧発生回路部分の構造を示す断面図である。この半導体装置では、半導体基板５１上に、複数のトランジスタ５３（ゲート電極５３ａ、ソース・ドレイン領域５３ｂ）が形成され、隣接するトランジスタ５３間には、素子分離領域５５が形成されている。素子分離領域５５上には、分圧抵抗５７が形成されている。分圧抵抗５７は、ゲート電極５３ａの配線材料に一般的に使用されるポリＳｉまたはタングステンシリサイドで形成されている。トランジスタ５３及び分圧抵抗５７は、層間絶縁膜５９で被覆されている。また、層間絶縁膜５９上には、金属配線６１が形成されており、金属配線６１は、層間絶縁膜５９内に形成されたプラグ６３を介して、分圧抵抗５７とトランジスタ５３とを電気的に接続している。なお、素子分離領域５５上に形成されたゲート配線５６は、ゲート電極５３ａを互いに電気的に接続するなどの役割を有している。
FIG. 3 is a cross-sectional view showing the structure of a reference voltage generating circuit portion of a conventional semiconductor device. In this semiconductor device, a plurality of transistors 53 (a gate electrode 53 a and source / drain regions 53 b) are formed on a semiconductor substrate 51, and an element isolation region 55 is formed between adjacent transistors 53. A
基準電圧発生回路は、通常、トランジスタなど回路素子と、分圧抵抗とからなるが、従来の半導体装置では、回路素子と分圧抵抗は、異なる領域に形成されていた。このため、分圧抵抗領域が広がるにつれて、基準電圧発生回路全体の占有面積も広がっていた。 The reference voltage generation circuit is usually composed of a circuit element such as a transistor and a voltage dividing resistor, but in a conventional semiconductor device, the circuit element and the voltage dividing resistor are formed in different regions. For this reason, the area occupied by the entire reference voltage generating circuit is increased as the voltage dividing resistance region is expanded.
本発明は係る事情に鑑みてなされたものであり、基準電圧発生回路の占有面積を縮小できる半導体装置の製造方法を提供するものである。 The present invention has been made in view of such circumstances, and provides a method for manufacturing a semiconductor device capable of reducing the area occupied by a reference voltage generating circuit.
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film covering a circuit element on a semiconductor substrate, and a conductive material that is electrically isolated from each other and embedded in the first insulating film. Forming a pair of first wires electrically connected to the circuit elements on the first insulating film, forming a second insulating film covering the first wires, and the first wires. Forming a pair of openings in the second insulating film to expose the first wiring, and a second wiring electrically connecting the first wiring with a predetermined resistance value through the opening on the second insulating film Forming.
半導体基板上の回路素子の上方に一対の第１配線が形成され、これら一対の第１配線は第２配線によって所定の抵抗値で電気的に接続され、この第２配線が分圧抵抗となる。従って、本発明によれば、回路素子の上方に分圧抵抗を形成することができる。すなわち、従来の半導体装置と異なり、基板上の同一領域に回路素子と分圧抵抗を形成することができるので、基準電圧発生回路の占有面積を概ね半分程度に縮小することができる。 A pair of first wirings are formed above the circuit elements on the semiconductor substrate, the pair of first wirings are electrically connected with a predetermined resistance value by the second wirings, and the second wirings become voltage dividing resistors. . Therefore, according to the present invention, a voltage dividing resistor can be formed above the circuit element. That is, unlike the conventional semiconductor device, the circuit element and the voltage dividing resistor can be formed in the same region on the substrate, so that the area occupied by the reference voltage generating circuit can be reduced to about half.
また、従来は回路素子と分圧抵抗が異なる領域に形成されていたので、両者を電気的に接続する配線領域が必要であったが、本発明によれば、回路素子と分圧抵抗とは第１絶縁膜内に埋め込まれた導電材料を介して電気的にされるので、両者を電気的に接続する配線領域が不要であり、この点からも基準電圧発生回路の占有面積を縮小することができる。 In addition, since the circuit element and the voltage dividing resistor are conventionally formed in different regions, a wiring region for electrically connecting the two is required. According to the present invention, the circuit element and the voltage dividing resistor are Since it is electrically connected through the conductive material embedded in the first insulating film, there is no need for a wiring region for electrically connecting the two, and the area occupied by the reference voltage generating circuit can be reduced from this point. Can do.
また、液晶ドライバーにおいて、液晶パネル機種毎に液晶ドライバーの入出力特性を調整する場合、基準電圧発生回路の電圧分圧比の変更が必要となるが、本発明によれば、従来よりも上層に分圧抵抗が形成されるので、従来よりも遅い工程で基準電圧発生回路の電圧分圧比を変更することができ、このため、少量多品種生産において、工程内在庫が少なくなり、納期が早くなる。 In addition, when adjusting the input / output characteristics of the liquid crystal driver for each liquid crystal panel model, it is necessary to change the voltage division ratio of the reference voltage generation circuit. Since the piezoresistors are formed, the voltage division ratio of the reference voltage generating circuit can be changed in a later process than in the prior art. For this reason, the in-process inventory is reduced and the delivery time is shortened in small-quantity multi-product production.
１．半導体装置の製造方法
本発明の半導体装置の製造方法は、半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程と、互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程と、前記第１配線を被覆する第２絶縁膜を形成する工程と、前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程とを備える。
1. Manufacturing method of semiconductor device The manufacturing method of a semiconductor device of the present invention includes a step of forming a first insulating film covering a circuit element on a semiconductor substrate, and a process of forming a first insulating film that is electrically isolated from each other and embedded in the first insulating film. Forming a pair of first wirings electrically connected to the circuit element through the conductive material on the first insulating film; and forming a second insulating film covering the first wiring; Forming a pair of openings in the second insulating film for exposing the first wiring, and a second wiring for electrically connecting the first wirings with a predetermined resistance value through the openings. 2 forming on the insulating film.
１−１．半導体基板上の回路素子を被覆する第１絶縁膜を形成する工程
半導体基板は、後述する回路素子を形成可能な基板からなり、例えば、シリコンなどの元素半導体基板、又はＧａＡｓなどの化合物半導体基板などからなる。回路素子は、基準電圧発生に必要な素子からなり、例えば、トランジスタなど能動素子を含む。通常、複数の能動素子が組み合わさってスイッチング回路又はオペアンプなどが形成される。第１絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第１絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
1-1. The process of forming the 1st insulating film which coat | covers the circuit element on a semiconductor substrate A semiconductor substrate consists of a board | substrate which can form the circuit element mentioned later, for example, element semiconductor substrates, such as silicon, or a compound semiconductor substrate, such as GaAs Consists of. The circuit element includes an element necessary for generating a reference voltage, and includes an active element such as a transistor. Usually, a plurality of active elements are combined to form a switching circuit or an operational amplifier. The first insulating film is made of SiO 2 or BPSG and can be formed by a CVD method or the like. The first insulating film is preferably formed with a thickness of 600 to 900 nm.
１−２．互いに電気的に分離される共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される一対の第１配線を第１絶縁膜上に形成する工程
第１絶縁膜上には、一対の第１配線が形成される。各第１配線は、第１絶縁膜内に埋め込まれた導電材料（例えばタングステンプラグ）を介して回路素子に接続される。第１配線は、好ましくは、金属又は合金からなり、例えば、Ａｌ−Ｃｕ合金からなる。第１配線は、好ましくは、４００〜６００ｎｍの厚さで形成する。第１配線は、例えば、スパッタ法などで第１絶縁膜上に第１配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。一対の第１配線は、互いに電気的に分離されるように形成され、後述する第２配線によって所定の抵抗値で互いに電気的に接続され、第２配線が分圧抵抗になる。
1-2. Forming a pair of first wirings on the first insulating film that are electrically isolated from each other and electrically connected to the circuit element through a conductive material embedded in the first insulating film; A pair of first wirings is formed on the insulating film. Each first wiring is connected to a circuit element via a conductive material (for example, a tungsten plug) embedded in the first insulating film. The first wiring is preferably made of a metal or an alloy, for example, an Al—Cu alloy. The first wiring is preferably formed with a thickness of 400 to 600 nm. The first wiring can be formed, for example, by forming a first wiring thin film on the first insulating film by sputtering or the like and patterning the thin film by etching or the like. The pair of first wirings are formed so as to be electrically separated from each other, and are electrically connected to each other with a predetermined resistance value by a second wiring described later, and the second wiring becomes a voltage dividing resistor.
１−３．前記第１配線を被覆する第２絶縁膜を形成する工程
第２絶縁膜は、ＳｉＯ2又はＢＰＳＧなどからなり、ＣＶＤ法などで形成することができる。第２絶縁膜は、好ましくは、６００〜９００ｎｍの厚さで形成する。
1-3. Step of forming a second insulating film covering the first wiring The second insulating film is made of SiO 2 or BPSG, and can be formed by a CVD method or the like. The second insulating film is preferably formed with a thickness of 600 to 900 nm.
１−４．前記第１配線を露出させる一対の開口部を第２絶縁膜に形成する工程
一対の第１配線が、それぞれ露出するように、一対の開口部を第２絶縁膜に形成する。一対の開口部は、フォトリソグラフィー及びエッチングにより、第２絶縁膜を選択的に除去することによって形成することができる。各開口部の径は、好ましくは、０．４〜０．６μｍである。この程度の大きさであれば、第２配線によって容易に一対の第１配線を電気的に接続することができるからである。
1-4. Forming a pair of openings in the second insulating film exposing the first wirings A pair of openings is formed in the second insulating film so that the pair of first wirings are exposed. The pair of openings can be formed by selectively removing the second insulating film by photolithography and etching. The diameter of each opening is preferably 0.4 to 0.6 μm. This is because the pair of first wirings can be easily electrically connected by the second wiring with such a size.
１−５．前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２配線を第２絶縁膜上に形成する工程
第２配線は、好ましくは、金属、合金又は不純物のドープされた半導体からなる。第２配線は、単層膜であっても積層膜であってもよい。第２配線は、例えば、Ｔｉ（例えば３０〜５０ｎｍ）とＴｉＮ（例えば５０〜１５０ｎｍ）の積層膜からなる。この場合、タングステンプラグ用のバリアメタル層の形成工程で第２配線用薄膜を形成することができ、工程数の増加を抑えることができるからである。第２配線は、例えば、スパッタ法などで第２絶縁膜上に第２配線用薄膜を形成し、この薄膜をエッチングなどでパターニングすることによって形成することができる。
1-5. Forming a second wiring on the second insulating film for electrically connecting the first wiring with a predetermined resistance value through the opening; the second wiring is preferably doped with a metal, an alloy or an impurity; It is made of a semiconductor. The second wiring may be a single layer film or a laminated film. The second wiring is made of, for example, a laminated film of Ti (for example, 30 to 50 nm) and TiN (for example, 50 to 150 nm). In this case, the second wiring thin film can be formed in the step of forming the barrier metal layer for the tungsten plug, and an increase in the number of steps can be suppressed. The second wiring can be formed, for example, by forming a second wiring thin film on the second insulating film by sputtering or the like and patterning the thin film by etching or the like.
第２配線は、所定の抵抗値を有しており、基準電圧発生回路の分圧抵抗となる。第２配線は、基板上の回路素子の上方に形成することができるので、基準電圧発生回路全体の占有面積を縮小することができる。 The second wiring has a predetermined resistance value and serves as a voltage dividing resistor of the reference voltage generation circuit. Since the second wiring can be formed above the circuit element on the substrate, the area occupied by the entire reference voltage generating circuit can be reduced.
また、第２配線（又は第２配線用薄膜）を形成した後に、前記開口部に導電材料を充填する工程をさらに備えてもよい。この場合、開口部を埋めて平坦化することができ、後の配線工程を容易にすることができる。導電材料は、タングステンであることが好ましい。この場合、タングステンプラグの形成工程で開口部の充填を行うことができ、工程数の増加を抑えることができるからである。 Moreover, you may further provide the process of filling the said opening part with a electrically-conductive material, after forming 2nd wiring (or 2nd thin film for wiring). In this case, the opening can be filled and planarized, and the subsequent wiring process can be facilitated. The conductive material is preferably tungsten. In this case, the opening can be filled in the tungsten plug forming step, and an increase in the number of steps can be suppressed.
２．半導体装置
本発明の半導体装置は、半導体基板上の回路素子を被覆する第１絶縁膜と、互いに電気的に分離されると共に第１絶縁膜内に埋め込まれた導電材料を介して前記回路素子にそれぞれ電気的に接続される第１絶縁膜上の一対の第１配線と、前記第１配線を被覆する第２絶縁膜と、前記第１配線を露出させる第２絶縁膜に形成された一対の開口部と、前記開口部を介して前記第１配線を所定の抵抗値で互いに電気的に接続させる第２絶縁膜上の第２配線とを備える。
2. Semiconductor device A semiconductor device according to the present invention includes a first insulating film that covers a circuit element on a semiconductor substrate, and a conductive material that is electrically isolated from each other and embedded in the first insulating film. A pair of first wirings on the first insulating film electrically connected to each other, a second insulating film covering the first wiring, and a pair of second insulating films formed on the second insulating film exposing the first wiring An opening, and a second wiring on the second insulating film that electrically connects the first wiring with a predetermined resistance value through the opening.
このような半導体装置は、上記半導体装置の製造方法によって形成することができる。従って、上記半導体装置の製造方法についての説明は、その趣旨に反しない限り半導体装置についても当てはまる。 Such a semiconductor device can be formed by the method for manufacturing a semiconductor device. Therefore, the above description of the method for manufacturing a semiconductor device is applicable to the semiconductor device as long as it is not contrary to the purpose.
１．半導体装置
図１は、本実施例の半導体装置の構造を示す断面図である。本実施例の半導体装置は、半導体基板１上に、複数のトランジスタ３（ゲート電極３ａ、ソース・ドレイン領域３ｂ）を被覆する第１絶縁膜５と、互いに電気的に分離されると共に第１絶縁膜５内に埋め込まれた導電材料７を介して前記トランジスタ３にそれぞれ電気的に接続される第１絶縁膜５上の一対の第１配線９と、前記第１配線９を被覆する第２絶縁膜１１と、前記第１配線９を露出させる第２絶縁膜１１に形成された一対の開口部１３と、前記開口部１３を介して前記第１配線９を所定の抵抗値で互いに電気的に接続させる第２絶縁膜１１上の第２配線１５とを備える。隣接するトランジスタ３間には、素子分離領域１７が形成されている。開口部１３には、導電材料１９が充填され、その上に、第３絶縁膜２１が形成されている。第３絶縁膜２１を形成した領域以外の領域には、第３配線２３が形成されている。第３絶縁膜２１及び第３配線２３は、カバーグラス２５で覆われている。
1. Semiconductor Device FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of this example. In the semiconductor device of this embodiment, a first
２．半導体装置の製造方法
以下、図２を用いて、上記半導体装置の製造方法について説明する。なお、図２は、本実施例の半導体装置の製造工程を示す断面図である。
2. Method for Manufacturing Semiconductor Device Hereinafter, the method for manufacturing the semiconductor device will be described with reference to FIG. FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device of this embodiment.
まず、半導体基板１上に複数のトランジスタ３及び素子分離領域１７を形成する。次に、複数のトランジスタ３を被覆する第１絶縁膜５を形成する。第１絶縁膜５は、例えばＣＶＤ法でＳｉＯ2又はＢＰＳＧを６００〜９００ｎｍ堆積して形成する。次に、第１絶縁膜５にコンタクト穴を形成し、形成した穴に導電材料（例えばタングステン）７を充填する。
First, a plurality of
次に、得られた基板上に、第１配線９用薄膜を形成する。第１配線９用薄膜は、例えばスパッタ法でＡＬ−Ｃｕを４００〜６００ｎｍ堆積して形成する。次に、第１配線９用薄膜を選択的にエッチングし、一対の第１配線９を形成する。一対の第１配線９は、互いに電気的に分離されると共に導電材料７を介してトランジスタ３にそれぞれ電気的に接続される。
Next, a thin film for the
次に、得られた基板上に第１配線９を被覆する第２絶縁膜１１を形成する。第２絶縁膜１１は、例えばＣＶＤ法でＳｉＯ2を６００〜９００ｎｍ堆積して形成する。第２絶縁膜１１は、９００ｎｍより厚く形成し、その後ＣＭＰ法で平坦化を行って、形成してもよい。次に、第２絶縁膜１１を選択的にエッチングして、第１配線９を露出させる一対の開口部１３を第２絶縁膜１１に形成する。一対の開口部１３を形成する際に、後の第３配線のための開口部１３ａも形成する。ここまでの工程で、図２（ａ）に示す構造が得られる。
Next, a second insulating
次に、第２絶縁膜１１と開口部１３，１３ａを被覆する第２配線用金属膜１５ａを、例えばスパッタ法でＴｉを３０〜５０ｎｍ、ＴｉＮを５０〜１５０ｎｍ堆積して形成する。さらに、例えばＣＶＤ法でタングステンを４００〜６００ｎｍ堆積形成してタングステン層１９ａを形成し、図２（ｂ）に示す構造を得る。
Next, a second wiring metal film 15a covering the second insulating
次に、タングステン層１９ａを選択的にエッチングして開口部１３，１３ａにタングステンを充填してタングステンプラグ１９を形成する。次に、第２配線が形成される領域を覆う第３絶縁膜２１を形成する。第３絶縁膜２１は、例えばＣＶＤ法で基板全面にＳｉＯ2を１００〜２００ｎｍ堆積して基板全面に絶縁膜を形成し、得られた絶縁膜を選択的にエッチングして形成し、図２（ｃ）に示す構造を得る。
Next, the tungsten layer 19a is selectively etched to fill the
次に、得られた基板上に、第３配線用金属膜２３ａを、例えばスパッタ法でＡｌ−Ｃｕを４００〜９００ｎｍ堆積して形成し、図２（ｄ）に示す構造を得る。 Next, a third wiring metal film 23a is formed on the obtained substrate by depositing, for example, Al-Cu with a thickness of 400 to 900 nm by sputtering, to obtain the structure shown in FIG.
次に、第３絶縁膜２１上方以外の領域にフォトレジストパターンを形成し、このパターンと第３絶縁膜２１をマスクとして第３配線用金属膜２３ａと第２配線用金属膜１５ａを同時にエッチングし、第３配線２３を形成する。この際、第２配線用金属膜１５ａのうち第３絶縁膜２１に覆われた部分は残り、第２配線１５が形成される。第２配線１５は、一対の開口部１３を介して、一対の第１配線９を所定の抵抗で電気的に接続する。このため、第２配線１５は、抵抗素子として機能する。なお、第２配線１５は、Ａｌ系合金からなる第１配線９と、Ｗプラグ１９との間に形成されていてバリア膜として機能することは公知のとおりである。
Next, a photoresist pattern is formed in a region other than above the third insulating film 21, and the third wiring metal film 23a and the second wiring metal film 15a are simultaneously etched using this pattern and the third insulating film 21 as a mask. Then, the
最後に、得られた基板を覆うカバーガラス２５を形成し、図１に示す構造を得て、本実施例の半導体装置の製造を完了する。
Finally, a
本実施例では、第２配線１５のシート抵抗は１０〜２０Ω／□であり、第１配線９のシート抵抗０．０３〜０．０５Ω／□と比べて十分大きく、高精度な基準電圧発生回路の分圧抵抗素子を製造することができる。
In the present embodiment, the sheet resistance of the
実施例２では、図２（ｃ）において、基板全面に形成された絶縁膜を選択的にエッチングして第３絶縁膜２１を形成する際に、第２配線用金属膜１５ａも同時にエッチングする。その他の工程は、実施例１と同様である。この場合も、第３配線用金属膜２３ａを選択的にエッチングする時、第３絶縁膜２１に被覆された第２配線１５は残存したまま、それを覆う第３配線用金属膜２３ａが除去されて、実施例１と同じものができる。
In Example 2, in FIG. 2C, when the third insulating film 21 is formed by selectively etching the insulating film formed on the entire surface of the substrate, the second wiring metal film 15a is also etched at the same time. Other steps are the same as those in the first embodiment. Also in this case, when the third wiring metal film 23a is selectively etched, the
上記実施例は金属配線が２層の場合について記述したが、３層以上の多層配線の場合でもＶｉａの接続にＷプラグを使っている配線層についてはどの層に対しても本発明を適用できる。また複数の配線層で本発明を適用してもよい。 In the above embodiment, the case where the metal wiring has two layers has been described, but the present invention can be applied to any wiring layer using a W plug for connection of Via even in the case of a multilayer wiring of three or more layers. . The present invention may be applied to a plurality of wiring layers.
１：半導体基板 ３：トランジスタ ５：第１絶縁膜 ７：導電材料 ９：第１配線 １１：第２絶縁膜 １３：開口部 １５：第２配線 １７：素子分離領域 １９：導電材料 ２１：第３絶縁膜 ２３：第３配線 ２５：カバーグラス
５１：半導体基板 ５３：トランジスタ ５５：素子分離領域 ５７：分圧抵抗 ５９：層間絶縁膜 ６１：金属配線 ６３：プラグ
1: Semiconductor substrate 3: Transistor 5: First insulating film 7: Conductive material 9: First wiring 11: Second insulating film 13: Opening 15: Second wiring 17: Element isolation region 19: Conductive material 21: Third Insulating film 23: Third wiring 25: Cover glass 51: Semiconductor substrate 53: Transistor 55: Element isolation region 57: Voltage dividing resistor 59: Interlayer insulating film 61: Metal wiring 63: Plug
Claims (4)
第１絶縁膜内に埋め込まれた導電材料を介して第１回路素子および第２回路素子にそれぞれ電気的に接続する一対の第１配線を第１絶縁膜上に形成する工程と、
一対の第１配線上および第１絶縁膜上に第２絶縁膜を形成する工程と、
一対の第１配線をそれぞれ露出させる一対の開口部を第２絶縁膜に形成する工程と、
一対の開口部の内面と第２絶縁膜を被覆するＴｉ層およびＴｉＮ層を形成する工程と、
前記Ｔｉ層および前記ＴｉＮ層により内面が被覆された一対の開口部を充填するようにタングステン層を形成し、前記タングステン層を部分的にエッチングし一対の開口部を充填するタングステンプラグを形成する工程と、
前記Ｔｉ層、前記ＴｉＮ層および前記タングステンプラグの上に絶縁膜を形成し、該絶縁膜を選択的にエッチングすることにより第３絶縁膜を形成する工程と、
前記Ｔｉ層、前記ＴｉＮ層および第３絶縁膜の上に第３配線用金属膜を形成する工程と、
第３配線用金属膜上にフォトレジストパターンを形成し、このフォトレジストパターンと第３絶縁膜をマスクとして第３配線用金属膜と前記Ｔｉ層と前記ＴｉＮ層とをエッチングすることにより一対の第１配線を所定の抵抗値で電気的に接続する第２配線と第３配線とを形成する工程とを備える半導体装置の製造方法。 Forming a first insulating film covering the first circuit element and the second circuit element on the semiconductor substrate;
Forming a pair of first wirings on the first insulating film electrically connected to the first circuit element and the second circuit element through a conductive material embedded in the first insulating film;
Forming a second insulating film on the pair of first wirings and the first insulating film;
Forming a pair of openings in the second insulating film to expose the pair of first wirings,
Forming a Ti layer and a TiN layer covering the inner surfaces of the pair of openings and the second insulating film;
Forming a tungsten layer so as to fill a pair of openings whose inner surfaces are covered with the Ti layer and the TiN layer, and partially etching the tungsten layer to form a tungsten plug filling the pair of openings. When,
Forming an insulating film on the Ti layer, the TiN layer, and the tungsten plug, and selectively etching the insulating film to form a third insulating film;
Forming a third wiring metal film on the Ti layer, the TiN layer and the third insulating film;
A photoresist pattern is formed on the third wiring metal film, and the third wiring metal film, the Ti layer, and the TiN layer are etched by using the photoresist pattern and the third insulating film as a mask. A method of manufacturing a semiconductor device, comprising: forming a second wiring and a third wiring that electrically connect one wiring with a predetermined resistance value .
第１絶縁膜上に形成され、かつ、第１絶縁膜内に埋め込まれた導電材料を介して第１回路素子および第２回路素子にそれぞれ電気的に接続する一対の第１配線と、
一対の第１配線上および第１絶縁膜上に形成された第２絶縁膜と、
第２絶縁膜に形成され、かつ、一対の第１配線をそれぞれ露出させた一対の開口部と、
一対の開口部の内面と第２絶縁膜を被覆するＴｉ層およびＴｉＮ層からなり、一対の第１配線を所定の抵抗値で電気的に接続する第２配線と、
前記Ｔｉ層および前記ＴｉＮ層により内面が被覆された一対の開口部を充填するタングステンプラグと、
第２配線上に形成された第３絶縁膜と、
第２絶縁膜上に形成され、かつ、前記Ｔｉ層と前記ＴｉＮ層と第３配線用金属膜とからなる第３配線とを備え、
第２配線および第３配線は、第３絶縁膜と第３配線用金属膜上に形成されたフォトレジストパターンとをマスクとして第３配線用金属膜と前記Ｔｉ層と前記ＴｉＮ層とをエッチングすることにより形成された半導体装置。 A first insulating film covering the first circuit element and the second circuit element on the semiconductor substrate;
A pair of first wirings formed on the first insulating film and electrically connected to the first circuit element and the second circuit element through a conductive material embedded in the first insulating film,
A second insulating film formed on the pair of first wirings and the first insulating film;
A pair of openings formed in the second insulating film and exposing the pair of first wirings;
A second wiring comprising a Ti layer and a TiN layer covering the inner surface of the pair of openings and the second insulating film, and electrically connecting the pair of first wirings with a predetermined resistance value;
A tungsten plug filling a pair of openings whose inner surfaces are covered with the Ti layer and the TiN layer ;
A third insulating film formed on the second wiring;
A third wiring formed on the second insulating film and comprising the Ti layer, the TiN layer, and a third wiring metal film;
The second wiring and the third wiring etch the third wiring metal film, the Ti layer, and the TiN layer using the third insulating film and the photoresist pattern formed on the third wiring metal film as a mask. The semiconductor device formed by this .
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