JP2006210952A - Semiconductor device and its manufacturing method - Google Patents

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伸 橋本
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a structure that can be formed with few processes and that is capable of reducing the chip area. <P>SOLUTION: This semiconductor device is equipped with an interlayer dielectric, interconnect lines (10b, 10c), consisting of a first conductive film and second conductive film laminated on the interlayer dielectric in sequence starting from the bottom, and a capacitance element (10a) on the interlayer dielectric which is composed of a capacitance lower electrode (6), consisting of the first conductive film, capacitance insulating film (7) formed on the capacitance lower electrode (6), and capacitance upper electrode (8) formed on the capacitance insulating film (7) consisting of the second conductive film. The thickness of the capacitance lower electrode (6) is smaller than that of the capacitance upper electrode (8). A lower contact (5a) connecting with the capacitance lower electrode is formed on the interlayer dielectric on the lower surface of the capacitance lower electrode. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型容量素子及びアナログ回路等に用いられる抵抗体を有する半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a resistor used for a MIM (Metal-Insulator-Metal) type capacitive element and an analog circuit, and a manufacturing method thereof.

アナログ系回路を含む半導体集積回路装置には、一般に、容量上部電極と容量下部電極との間に容量絶縁膜を有するＭＩＭ型容量素子又は受動素子である抵抗体が搭載されている。   In general, a semiconductor integrated circuit device including an analog circuit is equipped with a resistor which is a MIM type capacitive element or a passive element having a capacitive insulating film between a capacitive upper electrode and a capacitive lower electrode.

図９は、アナログ回路に用いられる従来のＭＩＭ型容量素子の構造を示す断面図である。   FIG. 9 is a cross-sectional view showing the structure of a conventional MIM type capacitive element used in an analog circuit.

図９に示すように、半導体基板１００上に第１の導電膜１０１よりなる容量下部電極１０１ａ及び第１の導電膜１０１よりなる第１の配線１０１ｂが形成されている。容量下部電極１０１ａ及び第１の配線１０１ｂを覆うように形成された層間絶縁膜１０２に開口されて、且つ容量下部電極１０１ａの上面と連通する開口面積が大きい開口部１０２ａの少なくとも底面及び側面を覆うように、容量絶縁膜１０３及び第２の導電膜１０４よりなる容量上部電極１０４ａが順に形成されている。また、容量下部電極１０１ａ及び第１の配線１０１ｂを覆うように形成された層間絶縁膜１０２及び該層間絶縁膜１０２の上に形成された容量絶縁膜１０３に開口されて且つ第１の配線１０１ｂの上面と連通するコンタクトホール１０２ｂを埋め込むように、第２の導電膜１０４よりなるコンタクト１０２ｃ及び第２の導電膜１０４よりなる第２の配線１０４ｂが形成されている。尚、第１の配線１０１ｂとコンタクトホール１０２ｂを介して接続された第２の配線１０４ｂとからなる構造は、通常のコンタクト構造である。   As shown in FIG. 9, a capacitor lower electrode 101 a made of the first conductive film 101 and a first wiring 101 b made of the first conductive film 101 are formed on the semiconductor substrate 100. An opening is formed in the interlayer insulating film 102 formed so as to cover the capacitor lower electrode 101a and the first wiring 101b, and covers at least the bottom and side surfaces of the opening 102a having a large opening area communicating with the upper surface of the capacitor lower electrode 101a. As described above, the capacitor upper electrode 104 a made of the capacitor insulating film 103 and the second conductive film 104 is formed in order. Further, an opening is formed in the interlayer insulating film 102 formed so as to cover the capacitor lower electrode 101a and the first wiring 101b, and the capacitor insulating film 103 formed on the interlayer insulating film 102, and the first wiring 101b. A contact 102c made of the second conductive film 104 and a second wiring 104b made of the second conductive film 104 are formed so as to fill the contact hole 102b communicating with the upper surface. The structure composed of the first wiring 101b and the second wiring 104b connected through the contact hole 102b is a normal contact structure.

図１０は、前記図９に示した構造とは異なる構造を有するＭＩＭ型容量素子の構造を示す断面図であり、半導体集積回路上のコンタクトとして平坦化により形成されたＷプラグが採用される一般的なＭＩＭ型容量素子の断面図を示している。特に、微細素子パターンを有する高密度半導体デバイスにおいては、図１０に示すような構造が適用されている。   FIG. 10 is a cross-sectional view showing the structure of an MIM type capacitive element having a structure different from the structure shown in FIG. 9, and a W plug formed by planarization is adopted as a contact on a semiconductor integrated circuit. 1 shows a cross-sectional view of a typical MIM type capacitive element. In particular, a structure as shown in FIG. 10 is applied to a high-density semiconductor device having a fine element pattern.

図１０に示すように、半導体基板２００上に第１の配線２０１が形成されている。容量下部電極としての第１の配線２０１の上に、容量絶縁膜２０２及び容量上部電極２０３が下から順に形成されている。容量上部電極２０３及び第１の配線２０１を覆うように形成された層間絶縁膜２０４に開口されて且つ容量上部電極２０３の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト２０５ａが形成されている。層間絶縁膜２０４及びコンタクト２０５ａの上にコンタクト２０５ａを介して容量上部電極２０３と接続される第２の導電膜２０６よりなる第２の配線２０６ａが形成されている。また、第１の配線２０１の上の層間絶縁膜２０４に開口されて且つ第１の配線２０１の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト２０５ｂが形成されている。尚、第１の配線２０１とコンタクト２０５ｂを介して接続された第２の配線２０６ｂとからなる構造は、通常の２層の配線構造である。   As shown in FIG. 10, the first wiring 201 is formed on the semiconductor substrate 200. On the first wiring 201 serving as a capacitor lower electrode, a capacitor insulating film 202 and a capacitor upper electrode 203 are sequentially formed from the bottom. A contact 205 a is formed in which a W film is embedded in a contact hole that opens to the interlayer insulating film 204 formed so as to cover the capacitor upper electrode 203 and the first wiring 201 and communicates with the upper surface of the capacitor upper electrode 203. ing. A second wiring 206 a made of a second conductive film 206 connected to the capacitor upper electrode 203 through the contact 205 a is formed on the interlayer insulating film 204 and the contact 205 a. A contact 205 b is formed in which a W film is embedded in a contact hole that is opened in the interlayer insulating film 204 on the first wiring 201 and communicates with the upper surface of the first wiring 201. The structure composed of the first wiring 201 and the second wiring 206b connected via the contact 205b is a normal two-layer wiring structure.

図１１は、一般の半導体集積回路におけるアナログ回路に通常用いられる抵抗体を示す断面図である。   FIG. 11 is a cross-sectional view showing a resistor normally used in an analog circuit in a general semiconductor integrated circuit.

図１１に示すように、Ｓｉ基板３００上に素子分離のための絶縁膜３０１が形成されており、該絶縁膜３０１の上に高濃度の不純物を含むポリシリコン抵抗体３０２が形成されている。ポリシリコン抵抗体３０２を覆うように形成された層間絶縁膜３０３に開口されて且つポリシリコン抵抗体３０２の上面と連通するコンタクトホールにＷ膜が埋め込まれてなるコンタクト３０４が形成されている。層間絶縁膜３０３の上にコンタクト３０４を介してポリシリコン抵抗体３０２と接続される第２の配線３０５が形成されている（以上、例えば特許文献１〜３参照）。
特開昭６２−４２５５３ 特開平０１−２２３７５７ 特開２００１−２０３３２９ As shown in FIG. 11, an insulating film 301 for element isolation is formed on a Si substrate 300, and a polysilicon resistor 302 containing high-concentration impurities is formed on the insulating film 301. A contact 304 is formed in which a W film is buried in a contact hole that opens to an interlayer insulating film 303 formed so as to cover the polysilicon resistor 302 and communicates with the upper surface of the polysilicon resistor 302. A second wiring 305 connected to the polysilicon resistor 302 via the contact 304 is formed on the interlayer insulating film 303 (see, for example, Patent Documents 1 to 3).
JP 62-42553 A JP-A-01-223757 JP 2001-203329 A

前記図９に示したＭＩＭ型容量素子を形成するためには、半導体集積回路の上層を構成する第１の導電膜１０１よりなる容量下部電極１０１ａ及び第１の導電膜１０１よりなる第１の配線１０１ｂを形成する工程と、半導体集積回路の上層を構成する第２の導電膜１０４よりなる容量上部電極１０４ａ及び第２の導電膜１０４よりなる第２の配線１０４ｂとを形成する工程とに加えて、層間絶縁膜１０２に容量素子を形成するための開口部１０２ａを設ける工程と容量絶縁膜１０３を堆積する工程とを行なえばよい。この場合、第１の配線１０１ｂの上の第２の導電膜１０４よりなるコンタクト１０２ｃ及び第２の導電膜１０４よりなる第２の配線１０４ｂは、前記図９から明らかなように、開口部１０２ａ及び層間絶縁膜１０２の上に容量絶縁膜１０３を堆積した後に、コンタクトホール１０２ｂを形成する。次に、コンタクトホール１０２ｂ及び容量絶縁膜１０３の上に第２の配線層１０４を堆積した後に、該第２の配線層１０４をパターニングすることにより、第１の配線１０１ｂの上にコンタクト１０２ｃを介して第２の配線１０２ｂが形成される。   In order to form the MIM type capacitive element shown in FIG. 9, the capacitor lower electrode 101a made of the first conductive film 101 and the first wiring made of the first conductive film 101 constituting the upper layer of the semiconductor integrated circuit. In addition to the step of forming 101b and the step of forming the capacitor upper electrode 104a made of the second conductive film 104 and the second wiring 104b made of the second conductive film 104 that constitute the upper layer of the semiconductor integrated circuit. Then, a step of providing an opening 102a for forming a capacitor element in the interlayer insulating film 102 and a step of depositing the capacitor insulating film 103 may be performed. In this case, the contact 102c made of the second conductive film 104 and the second wiring 104b made of the second conductive film 104 on the first wiring 101b have the openings 102a and After the capacitor insulating film 103 is deposited on the interlayer insulating film 102, a contact hole 102b is formed. Next, after the second wiring layer 104 is deposited on the contact hole 102b and the capacitor insulating film 103, the second wiring layer 104 is patterned to form a contact 102c on the first wiring 101b. Thus, the second wiring 102b is formed.

このため、コンタクトホール１０２ｂを含む素子パターンが微細化されている場合に、コンタクトホール１０２ｂにＷ膜を埋め込んで平坦化することによりコンタクト１０２ｃを形成するプロセスを行なうと、まず、開口面積が大きい開口部１０２ａにはＷ膜が十分に埋め込まれない。さらに、コンタクトホール１０２ｂに埋め込まれたＷ膜を平坦化するために、ＣＭＰ（化学機械研磨）法又はエッチバック法を行なうと、開口面積が大きい開口部１０２ａにはＷ膜が十分に埋め込まれない。   For this reason, when the element pattern including the contact hole 102b is miniaturized, if a process for forming the contact 102c by embedding the W film in the contact hole 102b and flattening is performed, first, an opening having a large opening area is formed. The W film is not sufficiently embedded in the portion 102a. Further, when a CMP (chemical mechanical polishing) method or an etch back method is performed to planarize the W film embedded in the contact hole 102b, the W film is not sufficiently embedded in the opening 102a having a large opening area. .

従って、近年の平坦化プロセスは、一般的に、前記図１０に示したような構造を有するＭＩＭ型容量素子の形成の際に用いられている。しかしながら、このような構造のＭＩＭ型容量素子を形成するためには、容量絶縁膜２０２を堆積する工程、容量上部電極２０３を構成する金属層を堆積する工程及び該金属層をパターニングして容量上部電極２０３を形成する工程が必要になる。また、容量絶縁膜２０２及び容量上部電極２０３をパターニングした後に、容量下部電極としての第１の配線２０１をパターニングするので、容量上部電極２０３の膜厚分の段差を考慮すると、容量下部電極としての第１の配線２０１をパターニングする際に用いるレジスト膜の膜厚が制限される。さらに、層間絶縁膜２０４における容量上部電極２０３の上側部分の膜厚と層間絶縁膜２０４における第１の配線２０１の上側部分の膜厚とが異なるので、第１の配線２０１の上に形成されたコンタクト２０５ｂと第２の配線２０６ｂとの接触抵抗の信頼性が劣化するという問題がある。   Therefore, the recent planarization process is generally used when forming the MIM type capacitive element having the structure shown in FIG. However, in order to form an MIM type capacitive element having such a structure, a step of depositing a capacitor insulating film 202, a step of depositing a metal layer constituting the capacitor upper electrode 203, and patterning the metal layer, the upper portion of the capacitor A step of forming the electrode 203 is required. In addition, after patterning the capacitor insulating film 202 and the capacitor upper electrode 203, the first wiring 201 as the capacitor lower electrode is patterned. Therefore, considering the step corresponding to the film thickness of the capacitor upper electrode 203, the capacitor lower electrode The film thickness of the resist film used when patterning the first wiring 201 is limited. Further, since the film thickness of the upper part of the capacitor upper electrode 203 in the interlayer insulating film 204 and the film thickness of the upper part of the first wiring 201 in the interlayer insulating film 204 are different, the film is formed on the first wiring 201. There is a problem that the reliability of the contact resistance between the contact 205b and the second wiring 206b deteriorates.

また、前記図１１に示した抵抗は、例えばゲート電極を形成する工程で用いるポリシリコン膜より形成されているので、抵抗値がアナログ回路を構成するために必要な値以上に大きくなると共に、抵抗値のバラツキが大きい。従って、抵抗と回路とが直接接続される構造又は多層配線構造のデバイスにおいて、回路から抵抗までの配線長が長くならざるを得ない場合は寄生抵抗が大きくなるので、抵抗値に対する寄生抵抗の影響が問題になる。   Further, since the resistance shown in FIG. 11 is formed of, for example, a polysilicon film used in the step of forming the gate electrode, the resistance value becomes larger than a value necessary for configuring an analog circuit, and the resistance There are large variations in values. Therefore, in a device with a structure in which a resistor and a circuit are directly connected or in a multilayer wiring structure, if the wiring length from the circuit to the resistor must be increased, the parasitic resistance increases, so the influence of the parasitic resistance on the resistance value Is a problem.

本発明は、前記に鑑み、微細素子を有する高集積半導体装置において、少ない工程数でＭＩＭ型容量素子を形成できると共に、抵抗値のバラツキ又は寄生抵抗が少ない抵抗体を有する半導体装置及びその製造方法を提供することである。   In view of the above, the present invention provides a highly integrated semiconductor device having fine elements, a semiconductor device having a resistor that can form an MIM type capacitive element with a small number of steps, and that has a small variation in resistance or parasitic resistance, and a method for manufacturing the same. Is to provide.

前記の目的を達成するために、本発明の第１の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子とを備えている。   In order to achieve the above object, a first semiconductor device of the present invention includes a first conductive film and a second conductive film that are sequentially stacked from above on an insulating film formed on a substrate. A wiring, a capacitive lower electrode made of a first conductive film, a capacitive insulating film formed on the capacitive lower electrode, and a capacitive upper electrode made of a second conductive film formed on the capacitive insulating film And a capacitive element.

本発明の第１の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。   According to the first semiconductor device of the present invention, the capacitor upper electrode constituting the capacitive element is formed by using the second conductive film constituting the wiring, so that the film constituting the wiring as in the prior art. Apart from this, it is not necessary to form the capacitor upper electrode using a new film. For this reason, in a highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps.

本発明の第２の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子と、第１の導電膜及び第２の導電膜よりなると共に容量下部電極と第１の導電膜を介して接続されており、電気的な中継を行なう中継電極とを備えている。   The second semiconductor device of the present invention includes a wiring composed of a first conductive film and a second conductive film, which are sequentially stacked from above on an insulating film formed on a substrate, and a first conductive film. A capacitive element comprising a capacitive lower electrode, a capacitive insulating film formed on the capacitive lower electrode, a capacitive upper electrode comprising a second conductive film formed on the capacitive insulating film, and a first conductive A relay electrode is formed of a film and a second conductive film, and is connected to the capacitor lower electrode via the first conductive film and performs electrical relay.

本発明の第２の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。   According to the second semiconductor device of the present invention, since the capacitor upper electrode constituting the capacitor element is formed using the second conductive film constituting the wiring, the film constituting the wiring as in the prior art. Apart from this, it is not necessary to form the capacitor upper electrode using a new film. For this reason, in a highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps. Further, by using the first conductive film constituting the capacitor lower electrode as the wiring for the capacitor lower electrode, compared with a method in which the wiring and the contact are separately formed and connected to the capacitor lower electrode as in the conventional example. Thus, the length of the wiring can be shortened and the parasitic resistance can be suppressed.

本発明の第３の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、絶縁膜上に形成された第１の導電膜よりなる抵抗体とを備えている。   The third semiconductor device of the present invention is formed on the insulating film, the wiring composed of the first conductive film and the second conductive film stacked in order from the lower side on the insulating film formed on the substrate. And a resistor made of the first conductive film.

本発明の第３の半導体装置によると、抵抗体は配線を構成する第１の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。   According to the third semiconductor device of the present invention, since the resistor is formed by using the first conductive film constituting the wiring, the resistance value can be lowered as compared with the conventional resistor. In addition, even when a resistor is installed in series with the internal wiring of the integrated circuit, it is possible to avoid a situation that adversely affects the characteristics of the integrated circuit as a parasitic resistance of the wiring toward the inside.

本発明の第４の半導体装置は、基板上に形成された絶縁膜の上に下側から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、第１の導電膜よりなる容量下部電極と、容量下部電極の上に形成された容量絶縁膜と、容量絶縁膜の上に形成された第２の導電膜よりなる容量上部電極とからなる容量素子と、絶縁膜上に形成された第１の導電膜よりなる抵抗体とを備えている。   According to a fourth semiconductor device of the present invention, a wiring composed of a first conductive film and a second conductive film stacked in order from the bottom on an insulating film formed on a substrate, and a first conductive film A capacitive element comprising: a capacitive lower electrode; a capacitive insulating film formed on the capacitive lower electrode; a capacitive upper electrode comprising a second conductive film formed on the capacitive insulating film; And a resistor made of the formed first conductive film.

本発明の第４の半導体装置によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。また、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いることにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。さらに、抵抗体は配線を構成する第１の導電膜を利用して形成されているので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。   According to the fourth semiconductor device of the present invention, since the capacitor upper electrode constituting the capacitor element is formed using the second conductive film constituting the wiring, the film constituting the wiring as in the prior art. Apart from this, it is not necessary to form the capacitor upper electrode using a new film. For this reason, in a highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps. Further, by using the first conductive film constituting the capacitor lower electrode as the wiring for the capacitor lower electrode, compared to a method in which the wiring and the contact are separately formed and connected to the capacitor lower electrode as in the conventional example. Thus, the length of the wiring can be shortened and the parasitic resistance can be suppressed. Further, since the resistor is formed by using the first conductive film constituting the wiring, the resistance value can be lowered as compared with the conventional resistor, and the internal wiring of the integrated circuit can be reduced. Even in the case where resistors are installed in series, it is possible to avoid a situation in which the characteristics of the integrated circuit are adversely affected as the parasitic resistance of the wiring toward the inside.

本発明の半導体装置において、第１の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。   In the semiconductor device of the present invention, when the first conductive film is made of a metal nitride, a desired sheet resistance can be obtained.

本発明の半導体装置において、第２の導電膜として配線の主材料であるアルミニウム合金を使用することができる。   In the semiconductor device of the present invention, an aluminum alloy which is a main material of wiring can be used as the second conductive film.

本発明の第１の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第１の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子を形成する第１の領域に容量絶縁膜を残存させる工程と、第１の導電膜の上に、容量絶縁膜を覆うように第２の導電膜を堆積する工程と、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第１の領域と異なる第２の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第１の領域において、第１の導電膜よりなる容量下部電極、容量絶縁膜及び第２の導電膜よりなる容量上部電極とからなる容量素子を形成する工程とを備える。   The first method for manufacturing a semiconductor device of the present invention includes a step of sequentially depositing a first conductive film and a capacitive insulating film on an insulating film formed on a substrate, and selective etching with respect to the capacitive insulating film. Performing a step of leaving a capacitive insulating film in the first region for forming the capacitive element; depositing a second conductive film on the first conductive film so as to cover the capacitive insulating film; The first conductive film and the second conductive film are selectively etched to form a wiring made of the first conductive film and the second conductive film in a second region different from the first region. And forming a capacitor element including a capacitor lower electrode made of the first conductive film, a capacitor insulating film, and a capacitor upper electrode made of the second conductive film in the first region.

本発明の第１の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成するので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。   According to the first method for manufacturing a semiconductor device of the present invention, the capacitor upper electrode forming the capacitor element is formed by using the second conductive film forming the wiring, so that the wiring is configured as in the prior art. It is not necessary to form the capacitor upper electrode using a new film separately from the film. For this reason, in a highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps.

本発明の第２の半導体装置の製造方法は、基板上に形成された絶縁膜の上に、第１の導電膜及び容量絶縁膜を順に堆積する工程と、容量絶縁膜に対して選択的エッチングを行なって、容量素子及び容量素子を構成する容量下部電極用の配線を形成する第３の領域に容量絶縁膜を残存させる工程と、第１の導電膜の上に、容量絶縁膜を覆うように第２の導電膜を堆積する工程と、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第３の領域と異なる第４の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第３の領域において、第１の導電膜よりなる容量下部電極、容量絶縁膜及び第２の導電膜よりなる容量上部電極とからなる容量素子と容量下部電極用の配線とを形成する工程とを備える。   According to a second method of manufacturing a semiconductor device of the present invention, a step of sequentially depositing a first conductive film and a capacitive insulating film on an insulating film formed on a substrate, and selective etching with respect to the capacitive insulating film To leave the capacitive insulating film in the third region for forming the capacitive element and the wiring for the capacitive lower electrode constituting the capacitive element, and to cover the capacitive insulating film on the first conductive film A second conductive film is deposited on the first conductive film, and the first conductive film and the second conductive film are selectively etched to form a first conductive film in a fourth region different from the third region. And a capacitor element comprising a capacitor lower electrode made of the first conductive film, a capacitor insulating film, and a capacitor upper electrode made of the second conductive film in the third region. And forming a wiring for the capacitor lower electrode.

本発明の第２の半導体装置の製造方法によると、容量素子を構成する容量上部電極は、配線を構成する第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。さらに、容量下部電極を構成する第１の導電膜を容量下部電極用の配線として用いて形成することにより、従来例のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。   According to the second method for manufacturing a semiconductor device of the present invention, the capacitor upper electrode forming the capacitor element is formed by using the second conductive film forming the wiring, so that the wiring is formed as in the prior art. It is not necessary to form the capacitor upper electrode using a new film separately from the film to be formed. For this reason, in a highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps. Further, by forming the first conductive film constituting the capacitor lower electrode as the wiring for the capacitor lower electrode, the wiring and the contact are separately formed and connected to the capacitor lower electrode as in the conventional example. Compared with the method, the length of the wiring can be shortened and the parasitic resistance can be suppressed.

本発明の第３の半導体装置の製造方法は、基板上に形成された第１の絶縁膜の上に、第１の導電膜及び第２の絶縁膜を順に堆積する工程と、第２の絶縁膜に対して選択的エッチングを行なって、抵抗体を形成する第５の領域に第２の絶縁膜を残存させる工程と、第１の導電膜の上に、第２の絶縁膜を覆うように第２の導電膜を形成する工程と、第２の絶縁膜をマスクの一部として用いて、第１の導電膜及び第２の導電膜に対して選択的エッチングを行なって、第５の領域と異なる第６の領域において、第１の導電膜及び第２の導電膜よりなる配線を形成すると共に、第５の領域において、第１の導電膜よりなる抵抗体を形成する工程とを備える。   According to a third method of manufacturing a semiconductor device of the present invention, a step of sequentially depositing a first conductive film and a second insulating film on a first insulating film formed on a substrate, and a second insulating film Performing selective etching on the film to leave the second insulating film in the fifth region for forming the resistor, and covering the second insulating film on the first conductive film Forming the second conductive film, and selectively etching the first conductive film and the second conductive film using the second insulating film as a part of the mask to form the fifth region; Forming a wiring made of the first conductive film and the second conductive film in a sixth region different from the first region, and forming a resistor made of the first conductive film in the fifth region.

本発明の第３の半導体装置の製造方法によると、抵抗体は配線を構成する第１の導電膜を利用して形成するので、従来の抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。また、第２の絶縁膜がエッチングの際のマスクの一部になるので、所望の抵抗体を形成することができる。   According to the third method for manufacturing a semiconductor device of the present invention, since the resistor is formed by using the first conductive film constituting the wiring, the resistance value is made lower than that of the conventional resistor. In addition, even when a resistor is installed in series with the internal wiring of the integrated circuit, it is possible to avoid a situation that adversely affects the characteristics of the integrated circuit as a parasitic resistance of the wiring toward the inside. Further, since the second insulating film becomes a part of the mask at the time of etching, a desired resistor can be formed.

本発明の半導体装置の製造方法において、第１の導電膜が金属窒化物よりなる場合は、所望のシート抵抗を得ることができる。   In the semiconductor device manufacturing method of the present invention, when the first conductive film is made of a metal nitride, a desired sheet resistance can be obtained.

本発明の半導体装置の製造方法において、第２の導電膜として配線の主材料であるアルミニウム合金を使用することができる。   In the method for manufacturing a semiconductor device of the present invention, an aluminum alloy that is a main material of wiring can be used as the second conductive film.

以上のように、本発明によると、容量素子を構成する容量上部電極は、配線を構成する第１の導電膜及び第２の導電膜を利用して形成されているので、従来のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数で容量素子を形成することができる。その結果、半導体装置の製造コストの削減、歩留まりの向上及び性能の向上に大きく寄与することができる。   As described above, according to the present invention, the capacitor upper electrode constituting the capacitor element is formed using the first conductive film and the second conductive film constituting the wiring. It is not necessary to form the capacitor upper electrode using a new film separately from the film constituting the wiring. For this reason, in a semiconductor device having fine elements, a step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the capacitor element can be formed with a small number of steps. As a result, the manufacturing cost of the semiconductor device can be greatly reduced, the yield can be improved, and the performance can be greatly improved.

以下、本発明の各実施形態について、図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面図であり、ＭＩＭ型容量素子と一般の配線部分を示している。 (First embodiment)
FIG. 1 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention, showing an MIM type capacitor element and a general wiring portion.

図１に示すように、半導体基板１上に形成された絶縁膜２の上に同一の膜層よりなる第１の配線３ａ及び３ｂが形成されている。該第１の配線層３ａ及び３ｂを覆うように表面が平坦化された第１の層間絶縁膜４が形成されており、該第１の層間絶縁膜４にはＷ膜が埋め込まれたコンタクト５ａ、５ｂ及び５ｃが形成されている。第１の層間絶縁膜４及びコンタクト５ａの上に、バリアメタル膜６（第１の導電膜）よりなる容量下部電極、ＳｉＯ2 膜７よりなる容量絶縁膜、及びＡｌＣｕ膜８（第２の導電膜）並びにＴｉＮ膜９が順に積層されてなる容量上部電極から構成されるＭＩＭ型容量素子１０ａが形成されている。 As shown in FIG. 1, first wirings 3 a and 3 b made of the same film layer are formed on an insulating film 2 formed on a semiconductor substrate 1. A first interlayer insulating film 4 having a planarized surface is formed so as to cover the first wiring layers 3a and 3b, and a contact 5a in which a W film is embedded in the first interlayer insulating film 4 5b and 5c are formed. On the first interlayer insulating film 4 and the contact 5a, a capacitive lower electrode made of a barrier metal film 6 (first conductive film), a capacitive insulating film made of an SiO 2 film 7, and an AlCu film 8 (second conductive) Film) and a TiN film 9 are sequentially laminated, and an MIM type capacitor element 10a is formed which is composed of a capacitor upper electrode.

また、第１の層間絶縁膜４及びコンタクト５ｂの上に、バリアメタル膜６、ＡｌＣｕ膜８及びＴｉＮ膜９が順に積層されてなる電気的に寄与する第２の配線１０ｂ及び１０ｃが形成されている。尚、コンタクト５ａは第１の配線３ａとＭＩＭ型容量素子１０ａとを接続しており、コンタクト５ｂは第１の配線３ａと第２の配線１０ｂとを接続しており、コンタクト５ｃは第１の配線３ｂと第２の配線１０ｃとを接続している。   In addition, on the first interlayer insulating film 4 and the contact 5b, second wirings 10b and 10c that are electrically contributed by sequentially laminating a barrier metal film 6, an AlCu film 8, and a TiN film 9 are formed. Yes. The contact 5a connects the first wiring 3a and the MIM capacitor 10a, the contact 5b connects the first wiring 3a and the second wiring 10b, and the contact 5c is connected to the first wiring 3a. The wiring 3b and the second wiring 10c are connected.

ＭＩＭ型容量素子１０ａ、第２の配線１０ｂ及び１０ｃを覆うように表面が平坦化された第２の層間絶縁膜１１が形成されており、該第２の層間絶縁膜１１にＷ膜が埋め込まれたコンタクト１２ａ及び１２ｂが形成されている。第２の層間絶縁膜１１の上にコンタクト１２ａを介してＭＩＭ型容量素子１０ａと接続される第３の配線１３ａが形成されている。また、第２の層間絶縁膜１１の上にコンタクト１２ｂを介して第２の配線１０ｂと接続される第３の配線１３ｂが形成されている。   A second interlayer insulating film 11 having a flattened surface is formed so as to cover the MIM type capacitor element 10a and the second wirings 10b and 10c, and a W film is embedded in the second interlayer insulating film 11. Contacts 12a and 12b are formed. A third wiring 13a connected to the MIM type capacitive element 10a via the contact 12a is formed on the second interlayer insulating film 11. A third wiring 13b connected to the second wiring 10b via the contact 12b is formed on the second interlayer insulating film 11.

以上のように、本実施形態によると、ＭＩＭ型容量素子１０ａの容量上部電極は、チップ内部の集積回路における第２の層間絶縁膜１１で被覆された層内で用いられる配線層を利用して形成されているので、前記図１０に示した従来例のように、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。このため、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でＭＩＭ型容量素子を形成することができる。   As described above, according to the present embodiment, the capacitor upper electrode of the MIM capacitor 10a uses the wiring layer used in the layer covered with the second interlayer insulating film 11 in the integrated circuit inside the chip. Thus, unlike the conventional example shown in FIG. 10, it is not necessary to form the capacitor upper electrode using a new film separately from the film constituting the wiring. Therefore, in a highly integrated semiconductor device having fine elements, a step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and an MIM capacitor element can be formed with a small number of steps.

（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体装置の断面図であり、ＭＩＭ型容量素子とその近辺の一般の配線部分を示している。尚、図２においては、前記図１で示したような半導体基板、該半導体基板上に形成された絶縁膜及び該絶縁膜上に形成された第１の配線の図示は省略している。 (Second Embodiment)
FIG. 2 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention, showing an MIM type capacitive element and a general wiring portion in the vicinity thereof. In FIG. 2, the semiconductor substrate as shown in FIG. 1, the insulating film formed on the semiconductor substrate, and the first wiring formed on the insulating film are not shown.

図２に示すように、絶縁膜上に形成された配線（図示せず）を覆うように表面が平坦化された第１の層間絶縁膜２１が形成されている。該第１の層間絶縁膜２１の上に、バリアメタル膜２２（第１の導電膜）よりなる容量下部電極、ＳｉＯ2 膜２３よりなる容量絶縁膜、及びＡｌＣｕ膜２４（第２の導電膜）並びにＴｉＮ膜２５が順に積層されてなる容量上部電極からなるＭＩＭ型容量素子２６ａが形成されている。また、第１の層間絶縁膜２１の上に、バリアメタル膜２２、ＡｌＣｕ膜２４及びＴｉＮ膜２５が順に積層されてなる電気的に中継の役割を果たす中継電極２６ｂが形成されている。さらに、第１の層間絶縁膜２１の上に、バリアメタル膜２２、ＡｌＣｕ膜２４及びＴｉＮ膜２５が積層されてなる電気的に寄与する第２の配線２６ｃが形成されている。 As shown in FIG. 2, a first interlayer insulating film 21 whose surface is flattened is formed so as to cover a wiring (not shown) formed on the insulating film. On the first interlayer insulating film 21, a capacitive lower electrode made of a barrier metal film 22 (first conductive film), a capacitive insulating film made of an SiO 2 film 23, and an AlCu film 24 (second conductive film) In addition, an MIM type capacitive element 26a composed of a capacitive upper electrode in which the TiN film 25 is sequentially laminated is formed. Further, on the first interlayer insulating film 21, a relay electrode 26 b serving as an electrical relay is formed by sequentially stacking a barrier metal film 22, an AlCu film 24, and a TiN film 25. Further, on the first interlayer insulating film 21, an electrically contributing second wiring 26c formed by laminating the barrier metal film 22, the AlCu film 24, and the TiN film 25 is formed.

また、ＭＩＭ型容量素子２６ａの容量下部電極としてのバリアメタル膜２２と中継電極２６ｂを積層する下層としてのバリアメタル膜２２とは、図２に示すように繋がっている。尚、ＭＩＭ型容量素子２６ａと中継電極２６ｂとの間のバリアメタル膜２２の部分を容量下部電極用配線２２ａと呼ぶことにする。   Further, the barrier metal film 22 as the capacitor lower electrode of the MIM type capacitive element 26a and the barrier metal film 22 as the lower layer on which the relay electrode 26b is laminated are connected as shown in FIG. The portion of the barrier metal film 22 between the MIM type capacitive element 26a and the relay electrode 26b is referred to as a capacitance lower electrode wiring 22a.

また、第１の層間絶縁膜２１の上に、ＭＩＭ型容量素子２６ａ、中継電極２６ｂ、第２の配線２６ｃ及び下部電極用配線２２ａを覆うように、表面が平坦化された第２の層間絶縁膜２７が形成されている。該第２の層間絶縁膜２７に、ＭＩＭ型容量素子２６ａと接続されるＷ膜よりなるコンタクト２８ａと、中継電極２６ｂと接続されるＷ膜よりなるコンタクト２８ｂとが形成されている。さらに、第２の層間絶縁膜２７の上に同一の導電膜よりなる第３の配線２９ａ及び第３の配線層２９ｂが形成されている。第３の配線２９ａはコンタクト２８ａを介してＭＩＭ型容量素子２６ａと接続され、第３の配線２９ｂはコンタクト２８ｂを介して中継電極２６ｂと接続される。   Further, a second interlayer insulation whose surface is flattened on the first interlayer insulating film 21 so as to cover the MIM type capacitive element 26a, the relay electrode 26b, the second wiring 26c, and the lower electrode wiring 22a. A film 27 is formed. In the second interlayer insulating film 27, a contact 28a made of a W film connected to the MIM type capacitor element 26a and a contact 28b made of a W film connected to the relay electrode 26b are formed. Further, a third wiring 29 a and a third wiring layer 29 b made of the same conductive film are formed on the second interlayer insulating film 27. The third wiring 29a is connected to the MIM type capacitive element 26a via the contact 28a, and the third wiring 29b is connected to the relay electrode 26b via the contact 28b.

このように、ＭＩＭ型容量素子２６ａを構成する容量下部電極及び容量上部電極は、前記第１の実施形態と同様に、チップ内部の集積回路における第２の層間絶縁膜２７で被覆された層内で用いられる配線層を利用して形成されているので、配線を構成する膜とは別に新たな膜を用いて容量上部電極を形成する必要がなくなる。また、前記第１の実施形態では、ＭＩＭ型容量素子の容量上部電極への電圧は第３の配線から与えると共に容量下部電極への電圧は第１の配線から与えていたが、本実施形態では、ＭＩＭ型容量素子２６ａの容量上部電極及び容量下部電極への電圧は共に第３の導電膜２９よりなる第３の配線２９ａ及び２９ｂから与えることができる。尚、ＭＩＭ型容量素子と電圧印加配線層の占める面積は本実施形態に比べると前記第１の実施形態の方が有利である。   As described above, the capacitor lower electrode and the capacitor upper electrode constituting the MIM type capacitive element 26a are formed in the layer covered with the second interlayer insulating film 27 in the integrated circuit in the chip, as in the first embodiment. Therefore, it is not necessary to form the capacitor upper electrode using a new film separately from the film constituting the wiring. In the first embodiment, the voltage to the capacitor upper electrode of the MIM type capacitive element is given from the third wiring and the voltage to the capacitor lower electrode is given from the first wiring. In the present embodiment, The voltages to the capacitor upper electrode and the capacitor lower electrode of the MIM type capacitor element 26 a can be supplied from the third wirings 29 a and 29 b made of the third conductive film 29. The area occupied by the MIM type capacitive element and the voltage application wiring layer is more advantageous in the first embodiment than in the present embodiment.

また、本実施形態の半導体装置の構造において、バリアメタル膜２２をＴｉＮとＴｉとからなる積層構造とし、且つそれぞれの膜厚を等しく２０ｎｍとすると、バリアメタル膜２２のシート抵抗は３０Ω／□となるので、バリアメタル膜２２は容量下部用電極配線２２ａに用いるために十分に低い抵抗を有する。   Further, in the structure of the semiconductor device of the present embodiment, when the barrier metal film 22 has a laminated structure made of TiN and Ti and the film thicknesses are equal to 20 nm, the sheet resistance of the barrier metal film 22 is 30Ω / □. Therefore, the barrier metal film 22 has a sufficiently low resistance to be used for the capacitor lower electrode wiring 22a.

以上のように、本実施形態によると、容量下部電極及び容量下部電極用配線２２ａを構成するバリアメタル膜２２を容量下部電極用配線２２ａとして用いることにより、従来例（図１０）のように、配線とコンタクトとを別々に形成して容量下部電極に接続する方法と比べると、配線の長さを短くできると共に寄生抵抗を抑えることができる。また、第１の実施形態と同様に、微細素子を有する高集積半導体装置において、容量上部電極に相当する膜厚分の段差を低減することができると共に、少ない工程数でＭＩＭ型容量素子を形成することができる。   As described above, according to the present embodiment, by using the barrier metal film 22 constituting the capacitor lower electrode and the capacitor lower electrode wiring 22a as the capacitor lower electrode wiring 22a, as in the conventional example (FIG. 10), Compared with the method in which the wiring and the contact are separately formed and connected to the capacitor lower electrode, the length of the wiring can be shortened and the parasitic resistance can be suppressed. As in the first embodiment, in the highly integrated semiconductor device having fine elements, the step corresponding to the film thickness corresponding to the capacitor upper electrode can be reduced, and the MIM capacitor element can be formed with a small number of steps. can do.

（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体装置の断面図を示しており、抵抗部分を示している。 (Third embodiment)
FIG. 3 is a sectional view of a semiconductor device according to the third embodiment of the present invention, and shows a resistance portion.

図３に示すように、半導体基板３０上に形成された絶縁膜３１の上に第１の配線３２が形成されている。絶縁膜３１の上に、該第１の配線３２を覆うように表面が平坦化された第１の層間絶縁膜３３が形成されており、該第１の層間絶縁膜３３にＷ膜が埋め込まれたコンタクト３４が形成されている。   As shown in FIG. 3, the first wiring 32 is formed on the insulating film 31 formed on the semiconductor substrate 30. A first interlayer insulating film 33 having a planarized surface is formed on the insulating film 31 so as to cover the first wiring 32, and a W film is embedded in the first interlayer insulating film 33. A contact 34 is formed.

第１の層間絶縁膜３３及びコンタクト３４の上に、バリアメタル膜３５（第１の導電膜）よりなる抵抗体３５ａが形成されている。抵抗体３５ａの左右両端部分に、バリアメタル膜３５、ＡｌＣｕ膜３６（第２の導電膜）及びＴｉＮ膜３７が積層されてなる抵抗用電極３５ｂ及び３５ｃが形成されている。尚、抵抗体３５ａ及び抵抗用電極３５ｂ並びに３５ｃにより抵抗素子を構成している。第１の層間絶縁膜３３の上に、抵抗体３５ａ及び抵抗用電極３５ｂ並びに３５ｃを覆うように表面が平坦化された第２の層間絶縁膜３８が形成されている。第２の層間絶縁膜３８にＷ膜が埋め込まれてなるコンタクト３８ａが形成されている。第２の層間絶縁膜３８の上に第３の配線３９が形成されている。   A resistor 35 a made of a barrier metal film 35 (first conductive film) is formed on the first interlayer insulating film 33 and the contact 34. Resistive electrodes 35b and 35c formed by laminating a barrier metal film 35, an AlCu film 36 (second conductive film), and a TiN film 37 are formed on both left and right ends of the resistor 35a. The resistor 35a and the resistance electrodes 35b and 35c constitute a resistance element. On the first interlayer insulating film 33, a second interlayer insulating film 38 having a planarized surface is formed so as to cover the resistor 35a and the resistance electrodes 35b and 35c. A contact 38 a is formed by burying a W film in the second interlayer insulating film 38. A third wiring 39 is formed on the second interlayer insulating film 38.

抵抗用電極３５ｂ及び３５ｃは、チップ内部の集積回路における第２の層間絶縁膜３８で被覆された層内で用いられる配線層を利用して形成され、配線の形成と同時に形成することができる。また、抵抗体３５ａは、第２の層間絶縁膜３８で被覆された層内で用いられる配線層を構成するバリアメタル膜３５を利用して形成される。コンタクト３４は第１の配線３２と抵抗用電極３５ｂとを電気的に接続しており、コンタクト３８ａは第３の配線３９と抵抗用電極３５ｃとを電気的に接続している。   The resistance electrodes 35b and 35c are formed using a wiring layer used in a layer covered with the second interlayer insulating film 38 in the integrated circuit inside the chip, and can be formed simultaneously with the formation of the wiring. The resistor 35 a is formed by using a barrier metal film 35 that constitutes a wiring layer used in a layer covered with the second interlayer insulating film 38. The contact 34 electrically connects the first wiring 32 and the resistance electrode 35b, and the contact 38a electrically connects the third wiring 39 and the resistance electrode 35c.

また、本実施形態の半導体装置の構造において、バリアメタル膜３５をＴｉＮ膜とＴｉ膜とからなる積層構造とし、且つそれぞれの膜厚を等しく２０ｎｍとすると、バリアメタル膜３５よりなる抵抗体３５ａのシート抵抗は３０Ω／□と低い値を得ることができる。   Further, in the structure of the semiconductor device of this embodiment, when the barrier metal film 35 has a laminated structure composed of a TiN film and a Ti film, and the respective film thicknesses are equally 20 nm, the resistor 35a composed of the barrier metal film 35 is formed. The sheet resistance can be as low as 30Ω / □.

以上のように、本実施形態によると、アナログ回路用の抵抗体３５ａは、チップ内部の集積回路における第２の層間絶縁膜３８で被覆された層内で用いられる配線層を構成するバリアメタル膜３５を利用して形成されているので、従来例のように、ポリシリコン膜よりなる抵抗体と比べて、抵抗値の値を低くすることができると共に、集積回路の内部配線に直列に抵抗を設置する場合であっても、内部に向かう配線の寄生抵抗として集積回路の特性に悪影響を及ぼす事態を回避することができる。しかも、高融点金属又はそのナイトライドのような金属化合物からなるバリアメタル膜３５を抵抗体３５ａに用いているので、従来例のポリシリコン膜よりなる抵抗体とは異なり、抵抗値のバラツキを低減することができる。   As described above, according to the present embodiment, the analog circuit resistor 35a is a barrier metal film that constitutes a wiring layer used in a layer covered with the second interlayer insulating film 38 in the integrated circuit inside the chip. 35, the resistance value can be lowered as compared with a resistor made of a polysilicon film as in the conventional example, and a resistance is connected in series to the internal wiring of the integrated circuit. Even in the case of installation, it is possible to avoid a situation that adversely affects the characteristics of the integrated circuit as a parasitic resistance of the wiring that goes inward. In addition, since the barrier metal film 35 made of a metal compound such as a refractory metal or its nitride is used for the resistor 35a, the resistance variation is reduced unlike the resistor made of the polysilicon film of the conventional example. can do.

（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体装置の断面図であり、前記図２に示した構造と同様のＭＩＭ型容量素子と前記図３に示した構造と同様の抵抗体とが同時に形成された場合の半導体装置の断面図を示している。 (Fourth embodiment)
FIG. 4 is a cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention. The MIM type capacitive element has the same structure as that shown in FIG. 2, and the same resistor as that shown in FIG. FIG. 3 shows a cross-sectional view of a semiconductor device when are simultaneously formed.

図４に示すように、半導体基板４１上に形成された絶縁膜４２の上に第１の配線４３が形成されている。絶縁膜４２の上に、第１の配線４３を覆うように表面が平坦化された第１の層間絶縁膜４４が形成されており、該第１の層間絶縁膜４４にはＷ膜が埋め込まれてなるコンタクト４５が形成されている。第１の層間絶縁膜４４及びコンタクト４５の上に、前記第２の実施形態と同様にして、前記図２に示した対応する各部分と同一の膜層を用いてなるＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、中継電極４６ｃ及び第２の配線４６ｄが形成されている。さらに、第１の層間絶縁膜４４及びコンタクト４５の上に、前記第３の実施形態と同様にして、前記図３に示した対応する各部分と同一の膜層を用いてなる抵抗体４６ｅ及び抵抗用電極４６ｆ並びに４６ｇが形成されている。   As shown in FIG. 4, the first wiring 43 is formed on the insulating film 42 formed on the semiconductor substrate 41. A first interlayer insulating film 44 whose surface is flattened is formed on the insulating film 42 so as to cover the first wiring 43, and a W film is embedded in the first interlayer insulating film 44. A contact 45 is formed. On the first interlayer insulating film 44 and the contact 45, as in the second embodiment, the MIM type capacitive element 46a using the same film layer as the corresponding parts shown in FIG. A capacitor lower electrode wiring 46b, a relay electrode 46c, and a second wiring 46d are formed. Further, on the first interlayer insulating film 44 and the contact 45, in the same manner as in the third embodiment, the resistor 46e using the same film layer as the corresponding portions shown in FIG. Resistance electrodes 46f and 46g are formed.

尚、前記第２及び第３の実施形態と同様に、ＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、抵抗体４６ｅ、中継電極４６ｃ、第２の配線４６ｄ及び抵抗用電極４６ｆ並びに４６ｇを覆うように、表面が平坦化された第２の層間絶縁膜４７が形成されており、該第２の層間絶縁膜４７にはＷ膜が埋め込まれてなるコンタクト４８ａ〜４８ｃが形成されている。さらに、第２の層間絶縁膜４７及びコンタクト４８ａ〜４８ｃの上に、第３の配線４９ａ〜４９ｃが形成されている。   As in the second and third embodiments, the MIM capacitor element 46a, the capacitor lower electrode wiring 46b, the resistor 46e, the relay electrode 46c, the second wiring 46d, and the resistance electrodes 46f and 46g are covered. As described above, the second interlayer insulating film 47 having a planarized surface is formed, and contacts 48 a to 48 c in which a W film is embedded are formed in the second interlayer insulating film 47. Further, third wirings 49a to 49c are formed on the second interlayer insulating film 47 and the contacts 48a to 48c.

以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜４７で被覆された層内で用いられる配線層を構成する膜を利用して、ＭＩＭ型容量素子４６ａ、容量下部電極用配線４６ｂ、抵抗体４６ｅ、中継電極４６ｃ、第２の配線４６ｄ及び抵抗用電極４６ｆ並びに４６ｇが形成されているので、前記第２及び第３の実施形態の両方の効果を実現することができる。また、本実施形態において、ＭＩＭ型容量素子４６ａと抵抗体４６ｅとはチップ内部の集積回路における第２の層間絶縁膜４７で被覆された層内で用いられる配線層を構成する膜を利用して形成されているが、ＭＩＭ型容量素子４６ａと抵抗体４６ｅとを互いに異なる配線層（例えば第１の配線４３又は第３の配線４９ａ〜４９ｃ等の配線層）を構成する膜を利用して形成することができる。また、本実施形態の半導体装置の構造において、バリアメタル膜２２として３０ｎｍの膜厚を有するＴｉＮ膜を用いると、バリアメタル膜２２よりなる抵抗体４６ｅ及び容量下部電極用配線４６ｂのシート抵抗は約４０Ω／□となるので、抵抗値を低くできると共に抵抗値のバラツキを抑えることができる。   As described above, according to the present embodiment, the MIM type capacitive element 46a, the film constituting the wiring layer used in the layer covered with the second interlayer insulating film 47 in the integrated circuit inside the chip is used. Since the capacitor lower electrode wiring 46b, the resistor 46e, the relay electrode 46c, the second wiring 46d, and the resistance electrodes 46f and 46g are formed, the effects of both the second and third embodiments are realized. be able to. In the present embodiment, the MIM type capacitive element 46a and the resistor 46e use a film constituting a wiring layer used in a layer covered with the second interlayer insulating film 47 in the integrated circuit inside the chip. Although formed, the MIM type capacitive element 46a and the resistor 46e are formed by using films constituting different wiring layers (for example, wiring layers such as the first wiring 43 or the third wirings 49a to 49c). can do. Further, in the structure of the semiconductor device of this embodiment, when a TiN film having a thickness of 30 nm is used as the barrier metal film 22, the sheet resistance of the resistor 46e and the capacitor lower electrode wiring 46b made of the barrier metal film 22 is about Since it becomes 40Ω / □, the resistance value can be lowered and the variation of the resistance value can be suppressed.

（第５の実施形態）
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図であり、特に、前記図１に示したようなＭＩＭ型容量素子を含む半導体装置の製造方法を示している。 (Fifth embodiment)
5 (a) to 5 (c) and FIGS. 6 (a) to 6 (c) are cross-sectional views showing a method for manufacturing a semiconductor device according to the fifth embodiment of the present invention, and in particular, shown in FIG. 1 shows a method of manufacturing a semiconductor device including such an MIM type capacitive element.

まず、図５（ａ）に示すように、半導体基板５１上に形成された絶縁膜５２の上に第１の配線５３を形成した後、該第１の配線５３を覆うように表面が平坦化された第１の層間絶縁膜５４を形成する。次に、該第１の層間絶縁膜５４に第１の配線５３の上面と連通するコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト５５ａ及び５５ｂを形成する。次に、スパッタ法により、第１の層間絶縁膜５４及びコンタクトホール５５ａ並びに５５ｂの上にバリアメタル膜５６（第１の導電膜）として膜厚が３０ｎｍであるＴｉＮ膜を堆積する。次に、３７０℃であって且つモノシラン及びＮ2Ｏ ガスからなる雰囲気下で、ＣＶＤ法によりバリアメタル膜５６の上に膜厚が５０ｎｍであるＳｉＯ2 膜５７（容量絶縁膜）を堆積する。 First, as shown in FIG. 5A, the first wiring 53 is formed on the insulating film 52 formed on the semiconductor substrate 51, and then the surface is flattened so as to cover the first wiring 53. A first interlayer insulating film 54 is formed. Next, a contact hole communicating with the upper surface of the first wiring 53 is formed in the first interlayer insulating film 54, and then a W film is buried in the contact hole to form contacts 55a and 55b. Next, a TiN film having a thickness of 30 nm is deposited as a barrier metal film 56 (first conductive film) on the first interlayer insulating film 54 and the contact holes 55a and 55b by sputtering. Next, at 370 ° C. and monosilane and N 2 O In a gas atmosphere, an SiO 2 film 57 (capacitive insulating film) having a thickness of 50 nm is deposited on the barrier metal film 56 by a CVD method.

次に、図５（ｂ）に示すように、ＳｉＯ2 膜５７の上であって且つＭＩＭ型容量素子を形成する領域（第１の領域）にレジストパターン５８を形成した後、レジストパターン５８をマスクにしてＣＦ4 とＣＨＦ3 とからなる混合ガスを用いてＳｉＯ2 膜５７を選択的にドライエッチングする。 Next, as shown in FIG. 5B, after forming a resist pattern 58 on the SiO 2 film 57 and in a region (first region) where the MIM type capacitive element is formed, the resist pattern 58 is formed. The SiO 2 film 57 is selectively dry etched using a mixed gas of CF 4 and CHF 3 as a mask.

次に、図５（ｃ）に示すように、アッシングと洗浄技術とによりレジストパターン５８を除去した後、スパッタ法によりバリアメタル膜５６及びＳｉＯ2 膜５７の上に膜厚が４５０ｎｍであるＡｌＣｕ膜５９（第２の導電膜）を堆積する。その後、ＡｌＣｕ膜５９の上に膜厚が３０ｎｍであるＴｉＮ膜６０を堆積する。 Next, as shown in FIG. 5C, after removing the resist pattern 58 by ashing and cleaning techniques, an AlCu film having a thickness of 450 nm is formed on the barrier metal film 56 and the SiO 2 film 57 by sputtering. 59 (second conductive film) is deposited. Thereafter, a TiN film 60 having a thickness of 30 nm is deposited on the AlCu film 59.

次に、図６（ａ）に示すように、ＴｉＮ膜６０の上であって且つ配線を形成する領域（第２の領域）とＴｉＮ膜６０の上であって且つＭＩＭ型容量素子を形成する領域であって下方にＳｉＯ2 膜５７が存在する領域とにレジストパターン６１を形成する。 Next, as shown in FIG. 6A, the MIM type capacitive element is formed on the TiN film 60 and on the region (second region) where the wiring is to be formed and the TiN film 60. A resist pattern 61 is formed in the region where the SiO 2 film 57 exists below.

次に、図６（ｂ）に示すように、レジストパターン６１をマスクにしてＴｉＮ膜６０、ＡｌＣｕ合金膜５９、ＳｉＯ2 膜５７及びバリアメタル膜（ＴｉＮ膜）５６を選択的にドライエッチングすることにより、ＭＩＭ型容量素子６２ａ及び第２の配線６２ｂを形成する。 Next, as shown in FIG. 6B, the TiN film 60, the AlCu alloy film 59, the SiO 2 film 57, and the barrier metal film (TiN film) 56 are selectively dry etched using the resist pattern 61 as a mask. Thus, the MIM type capacitive element 62a and the second wiring 62b are formed.

次に、図６（ｃ）に示すように、第１の層間絶縁膜５４の上に、ＭＩＭ型容量素子６２ａ及び第２の配線６２ｂを覆うように表面が平坦化された第２の層間絶縁膜６３を形成する。次に、第２の層間絶縁膜６３にコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト６４ａ及び６４ｂを形成する。その後、第２の層間絶縁膜６３及びコンタクト６４ａ並びに６４ｂの上に第３の配線６５ａ及び６５ｂを形成する。   Next, as shown in FIG. 6C, on the first interlayer insulating film 54, the second interlayer insulating whose surface is flattened so as to cover the MIM type capacitive element 62a and the second wiring 62b. A film 63 is formed. Next, after forming a contact hole in the second interlayer insulating film 63, a W film is buried in the contact hole to form contacts 64a and 64b. Thereafter, third wirings 65a and 65b are formed on the second interlayer insulating film 63 and the contacts 64a and 64b.

このようにして完成したＭＩＭ型容量素子６２ａを構成する容量下部電極はバリアメタル膜（ＴｉＮ膜）５６よりなり、容量上部電極はＡｌＣｕ膜５９とＴｉＮ膜６０との積層膜よりなる。また、容量下部電極はコンタクト５５ａを介して第１の配線５３に接続されると共に、容量上部電極は第３の配線６５ａに接続される。このため、容量上部電極及び容量下部電極へ電圧を印加することができる。   The capacitor lower electrode constituting the MIM type capacitive element 62a thus completed is made of a barrier metal film (TiN film) 56, and the capacitor upper electrode is made of a laminated film of an AlCu film 59 and a TiN film 60. The capacitor lower electrode is connected to the first wiring 53 through the contact 55a, and the capacitor upper electrode is connected to the third wiring 65a. For this reason, a voltage can be applied to the capacitor upper electrode and the capacitor lower electrode.

以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜６３で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜（ＴｉＮ膜）５６、ＡｌＣｕ膜５９及びＴｉＮ膜６０を形成する工程に加えて、容量絶縁膜としてのＳｉＯ2 膜５７を形成する工程を追加するだけでＭＩＭ型容量素子６２ａを形成することができる。このため、本実施形態によると、前記図１０に示した従来例のＭＩＭ型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにＷ膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。 As described above, according to the present embodiment, the barrier metal film (TiN film) 56 is obtained by using the process of manufacturing the wiring used in the layer covered with the second interlayer insulating film 63 in the integrated circuit inside the chip. In addition to the process of forming the AlCu film 59 and the TiN film 60, the MIM type capacitive element 62a can be formed only by adding the process of forming the SiO 2 film 57 as a capacitive insulating film. For this reason, according to the present embodiment, it is not necessary to separately add a process of forming the capacitor upper electrode as in the case of manufacturing the conventional MIM type capacitor shown in FIG. Therefore, it is possible to reduce the number of steps for manufacturing a semiconductor device corresponding to a high-density fine element that needs to form a contact by burying a W film in the contact hole, and to reduce the manufacturing cost.

（第６の実施形態）
図７（ａ）〜（ｃ）及び図８（ａ）及び（ｃ）は、本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図であり、前記図４に示したような半導体装置を製造する方法を示す断面図である。 (Sixth embodiment)
FIGS. 7A to 7C and FIGS. 8A and 8C are cross-sectional views showing a method for manufacturing a semiconductor device according to the sixth embodiment of the present invention, as shown in FIG. It is sectional drawing which shows the method of manufacturing a simple semiconductor device.

まず、図７（ａ）に示すように、半導体基板７１上に形成された絶縁膜７２（第１の絶縁膜）の上に、第１の配線７３を形成する。次に、絶縁膜７２の上に、該第１の配線７３を覆うように表面が平坦化された第１の層間絶縁膜７４を形成する。次に、第１の層間絶縁膜７４に第１の配線７３の上面と連通するコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込んでコンタクト７５を形成する。次に、スパッタ法により、第１の層間絶縁膜７４及びコンタクト７５の上にバリアメタル膜７７（第１の導電膜）として膜厚が３０ｎｍであるＴｉＮ膜を堆積した後、３７０℃であって且つモノシラン及びＮ2Ｏ ガスからなる雰囲気下で、ＣＶＤ法によりバリアメタル膜７６の上に膜厚が５０ｎｍであるＳｉＯ2 膜７７を堆積する。 First, as shown in FIG. 7A, the first wiring 73 is formed on the insulating film 72 (first insulating film) formed on the semiconductor substrate 71. Next, a first interlayer insulating film 74 whose surface is planarized so as to cover the first wiring 73 is formed on the insulating film 72. Next, a contact hole communicating with the upper surface of the first wiring 73 is formed in the first interlayer insulating film 74, and then a W film is buried in the contact hole to form a contact 75. Next, a TiN film having a thickness of 30 nm is deposited as a barrier metal film 77 (first conductive film) on the first interlayer insulating film 74 and the contact 75 by sputtering, and then at 370 ° C. And monosilane and N 2 O In a gas atmosphere, a SiO 2 film 77 having a thickness of 50 nm is deposited on the barrier metal film 76 by the CVD method.

次に、図７（ｂ）に示すように、ＳｉＯ2 膜７７の上であって且つ少なくともＭＩＭ型容量素子及び容量下部電極用配線を形成する領域（第３の領域）と抵抗体を形成する領域（第５の領域）に第１のレジストパターン７８を形成した後、該第１のレジストパターン７８をマスクにしてＣＦ4 とＣＨＦ3 とからなる混合ガスを用いてＳｉＯ2 膜７７（第２の絶縁膜）を選択的にドライエッチングすることにより、ＭＩＭ型容量素子、容量下部電極用配線及び抵抗体を形成する領域に対応する部分にあるＳｉＯ2 膜７７を残存させる。 Next, as shown in FIG. 7B, a region on the SiO 2 film 77 and forming at least the MIM type capacitor element and the capacitor lower electrode wiring (third region) and the resistor are formed. After forming the first resist pattern 78 in the region (fifth region), using the first resist pattern 78 as a mask, a mixed gas composed of CF 4 and CHF 3 is used to form the SiO 2 film 77 (second The insulating film is selectively dry etched to leave the SiO 2 film 77 in the portion corresponding to the region where the MIM capacitor element, the capacitor lower electrode wiring, and the resistor are formed.

次に、図７（ｃ）に示すように、アッシングと洗浄技術とにより第１のレジストパターン７８を除去する。次に、スパッタ法により、バリアメタル膜７６及び残存しているＳｉＯ2 膜７７の上に膜厚が４５０ｎｍであるＡｌＣｕ膜７９（第２の導電膜）を堆積した後、該ＡｌＣｕ膜７９の上に膜厚が３０ｎｍであるＴｉＮ膜８０を堆積する。次に、第２の配線を形成する領域（第４又は第６の領域に含まれる）、ＭＩＭ型容量素子及び容量下部電極用配線を形成する領域、抵抗体を形成する領域、中継電極及び抵抗用電極を形成する領域（第４又は第６の領域に含まれる）に第２のレジストパターン８１を形成する。 Next, as shown in FIG. 7C, the first resist pattern 78 is removed by ashing and a cleaning technique. Next, an AlCu film 79 (second conductive film) having a thickness of 450 nm is deposited on the barrier metal film 76 and the remaining SiO 2 film 77 by sputtering, and then the AlCu film 79 is deposited. Then, a TiN film 80 having a thickness of 30 nm is deposited. Next, a region for forming the second wiring (included in the fourth or sixth region), a region for forming the MIM capacitor element and the capacitor lower electrode wiring, a region for forming the resistor, a relay electrode, and a resistor A second resist pattern 81 is formed in a region (included in the fourth or sixth region) where the electrode for forming is formed.

次に、図８（ａ）に示すように、ＳｉＯ2 膜７７に対して選択比が高いドライエッチ技術を用いて、第２のレジストパターン８１をマスクにしてバリアメタル膜（ＴｉＮ膜）７６、ＡｌＣｕ膜７９、ＳｉＯ2 膜７７及びＴｉＮ膜８０をドライエッチングする。この場合、ＳｉＯ2 膜７７はほとんどエッチングされないので、ＭＩＭ型容量素子８２ａの下部電極用配線８２ｂと抵抗体８２ｆとが形成されると共に、ＭＩＭ型容量素子８２ａ、中継電極８２ｃ、第２の配線８２ｄ及び抵抗用電極８２ｅ並びに８２ｇが形成される。 Next, as shown in FIG. 8A, a barrier metal film (TiN film) 76, using the second resist pattern 81 as a mask, using a dry etching technique having a high selection ratio with respect to the SiO 2 film 77, The AlCu film 79, the SiO 2 film 77, and the TiN film 80 are dry etched. In this case, since the SiO 2 film 77 is hardly etched, the lower electrode wiring 82b and the resistor 82f of the MIM type capacitive element 82a are formed, and the MIM type capacitive element 82a, the relay electrode 82c, and the second wiring 82d are formed. And resistance electrodes 82e and 82g are formed.

次に、図８（ｂ）に示すように、第１の層間絶縁膜７４の上に、ＭＩＭ型容量素子８２ａ、容量下部電極用配線８２ｂ、中継電極８２ｃ、第２の配線８２ｄ、抵抗体８２ｆ及び抵抗体８２ｆの両端部分の抵抗用電極８２ｅ並びに８２ｇを覆うように第２の層間絶縁膜８３を形成する。次に、該第２の層間絶縁膜８３にコンタクトホールを形成した後、該コンタクトホールにＷ膜を埋め込むことにより、ＭＩＭ型容量素子８２ａに接続されるコンタクト８４ａ、中継電極８２ｃに接続されるコンタクト８４ｂ、及び抵抗用電極８２ｅと接続されるコンタクト８４ｃを形成する。次に、第２の層間絶縁膜８３の上に、コンタクトホール８４ａと接続される第３の配線８５ａ、コンタクトホール８４ｂと接続される第３の配線８５ｂ、及びコンタクトホール８４ｃと接続される第３の配線８５ｃを形成する。   Next, as shown in FIG. 8B, on the first interlayer insulating film 74, the MIM type capacitor element 82a, the capacitor lower electrode wiring 82b, the relay electrode 82c, the second wiring 82d, and the resistor 82f. A second interlayer insulating film 83 is formed so as to cover the resistance electrodes 82e and 82g at both ends of the resistor 82f. Next, a contact hole is formed in the second interlayer insulating film 83, and then a W film is buried in the contact hole, whereby a contact 84a connected to the MIM type capacitor element 82a and a contact connected to the relay electrode 82c. 84b and a contact 84c connected to the resistance electrode 82e are formed. Next, on the second interlayer insulating film 83, the third wiring 85a connected to the contact hole 84a, the third wiring 85b connected to the contact hole 84b, and the third wiring connected to the contact hole 84c. Wiring 85c is formed.

以上のように、本実施形態によると、チップ内部の集積回路における第２の層間絶縁膜８３で被覆された層内で用いられる配線を製造する工程を利用してバリアメタル膜（ＴｉＮ膜）７６、ＡｌＣｕ膜７９及びＴｉＮ膜８０を形成する工程に加えて、容量絶縁膜としてのＳｉＯ2 膜７７を形成する工程を追加するだけでＭＩＭ型容量素子８２ａを形成することができる。このため、本実施形態によると、前記図１０に示した従来例のＭＩＭ型容量素子を製造する場合のように、容量上部電極を形成する工程を別途追加する必要がない。従って、コンタクトホールにＷ膜を埋め込んでコンタクトを形成する必要がある高密度微細素子に対応した半導体装置を製造する工程数を削減することができると共に製造コストを低減することができる。 As described above, according to the present embodiment, the barrier metal film (TiN film) 76 is obtained by using the process of manufacturing the wiring used in the layer covered with the second interlayer insulating film 83 in the integrated circuit inside the chip. In addition to the step of forming the AlCu film 79 and the TiN film 80, the MIM type capacitive element 82a can be formed by only adding the step of forming the SiO 2 film 77 as a capacitive insulating film. For this reason, according to the present embodiment, it is not necessary to separately add a process of forming the capacitor upper electrode as in the case of manufacturing the conventional MIM type capacitor shown in FIG. Therefore, it is possible to reduce the number of steps for manufacturing a semiconductor device corresponding to a high-density fine element that needs to form a contact by burying a W film in the contact hole, and to reduce the manufacturing cost.

また、本実施形態においては、第２の層間絶縁膜８３で被覆された層内で用いられる配線層を構成する膜を利用することによりＭＩＭ型容量素子８２ａと抵抗体８２ｆとを形成する方法を示した。しかしながら、必要に応じて、例えば第１の配線７３のようにＴｉＮ膜／ＡｌＣｕ膜／ＴｉＮ膜の積層構造よりなる配線層を構成する膜を利用してＭＩＭ型容量素子８２ａを形成する一方、例えば第２の配線８２ｄを構成する膜を利用して抵抗体８２ｆを形成するというように、ＭＩＭ型容量素子８２ａと抵抗体８２ｆとをそれぞれ互いに異なる配線層を構成する膜を利用して製造することもできる。この場合、ＭＩＭ型容量素子８２ａについては前記７及び図８で説明したＭＩＭ型容量素子の部分と同じ製造工程を用いることができ、また、抵抗についても前記図７及び図８で説明した抵抗体の部分と同じ製造工程を用いればよい。   In the present embodiment, a method of forming the MIM type capacitive element 82a and the resistor 82f by using a film constituting a wiring layer used in the layer covered with the second interlayer insulating film 83 is used. Indicated. However, if necessary, the MIM capacitor element 82a is formed using a film that forms a wiring layer having a laminated structure of TiN film / AlCu film / TiN film, such as the first wiring 73, for example. The MIM type capacitor element 82a and the resistor 82f are manufactured by using films forming different wiring layers, such as forming the resistor 82f using the film forming the second wiring 82d. You can also. In this case, the same manufacturing process as that of the MIM type capacitor element described with reference to FIG. 7 and FIG. 8 can be used for the MIM type capacitor element 82a, and the resistor described with reference to FIG. 7 and FIG. The same manufacturing process as that described above may be used.

尚、前記第１〜第６の各実施形態においては、バリアメタル膜の材料としてＴｉＮ膜又はＴｉＮ膜及びＴｉ膜よりなる積層膜を用いたが、これ以外にＴｉ膜、Ｗ膜、Ｔａ膜等の高融点金属膜、高融点金属シリサイド膜、高融点金属ナイトライド膜又は高融点金属炭化物膜等も比抵抗が低いため、バリアメタル膜を構成する主要材料として好適であるので、これらの材料を単体として又は層間絶縁膜に対する密着層であるＴｉ膜等と組み合わせて使用することもできる。その他、所望のシート抵抗が得られるのであればどのような材料からなる膜を用いることによりバリアメタル膜を構成しても構わない。また、容量絶縁膜又は第２の絶縁膜としてＳｉＯ2 膜を用いたが、この他にＳｉＯ膜、ＳｉＯＮ膜、ＳｉＮ膜、酸化タンタル又はこれらの積層膜等のように、容量絶縁膜となるもの又は第２の絶縁膜となるものであればどのような材料からなる膜を用いても構わない。 In each of the first to sixth embodiments, a TiN film or a laminated film made of a TiN film and a Ti film is used as a material for the barrier metal film. In addition to this, a Ti film, a W film, a Ta film, etc. Since refractory metal films, refractory metal silicide films, refractory metal nitride films, refractory metal carbide films, and the like are also low in specific resistance, they are suitable as the main material constituting the barrier metal film. It can also be used as a single body or in combination with a Ti film that is an adhesion layer for the interlayer insulating film. In addition, the barrier metal film may be configured by using a film made of any material as long as a desired sheet resistance can be obtained. In addition, the SiO 2 film is used as the capacitive insulating film or the second insulating film, but other than this, a capacitive insulating film such as a SiO film, a SiON film, a SiN film, a tantalum oxide, or a laminated film thereof is used. Alternatively, a film made of any material may be used as long as it becomes the second insulating film.

本発明の第１の実施形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 4th Embodiment of this invention. （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 5th Embodiment of this invention. （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 5th Embodiment of this invention. （ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。(A)-(c) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 6th Embodiment of this invention. （ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置の製造工程を示す断面図である。(A) And (b) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 6th Embodiment of this invention. 従来のＭＩＭ型容量素子を示す断面図である。It is sectional drawing which shows the conventional MIM type | mold capacitive element. 従来のＭＩＭ型容量素子を示す断面図である。It is sectional drawing which shows the conventional MIM type | mold capacitive element. 従来のアナログ回路用の抵抗体を示す断面図である。It is sectional drawing which shows the resistor for the conventional analog circuits.

符号の説明Explanation of symbols

１、３０、４１、５１、７１ 基板
２、２１、３１、４２、５２、７２ 絶縁膜
３ａ及び３ｂ、３２、４３、５３、７３ 第１の配線
４、３３、４４、５４、７４ 第１の層間絶縁膜
６、２２、３５、５６、７６ バリアメタル膜（第１の導電膜）
７、２３、５７、７７ ＳｉＯ2 膜（容量絶縁膜）
８、２４、３６、５９、７９ ＡｌＣｕ膜（第２の導電膜）
９、２５、３７、６０、８０ ＴｉＮ膜
１０ａ、２６ａ、４６ａ、６２ａ、８２ａ 容量素子
１０ｂ、１０ｃ、２６ｃ、４６ｄ、６２ｂ、８２ｄ 第２の配線
１１、３８、４７、６３、８３ 第２の層間絶縁膜
５ａ、５ｂ、５ｃ、１２ａ、１２ｂ、２８ａ、２８ｂ、３４、４８ａ、４８ｂ、４８ｃ、５５ａ、５５ｂ、６４ａ、６４ｂ、７５、８４ａ、８４ｂ、８４ｃ コンタクト
１３ａ、１３ｂ、２９ａ、２９ｂ、３９、４９ａ、４９ｂ、４９ｃ、６５ａ、６５ｂ、８５ａ、８５ｂ、８５ｃ 第３の配線
２２ａ、８２ｂ 容量下部電極用配線
２６ｂ、４６ｃ、８２ｃ 中継電極
２７ 層間絶縁膜
３５ａ 抵抗体
３５ｂ、３５ｃ、４６ｆ、４６ｇ、８２ｅ、８２ｇ 抵抗用電極
５８、６１、７８、８１ レジストパターン 1, 30, 41, 51, 71 Substrate 2, 21, 31, 42, 52, 72 Insulating films 3a and 3b, 32, 43, 53, 73 First wiring 4, 33, 44, 54, 74 First Interlayer insulating films 6, 22, 35, 56, 76 Barrier metal film (first conductive film)
7, 23, 57, 77 SiO 2 film (capacitive insulating film)
8, 24, 36, 59, 79 AlCu film (second conductive film)
9, 25, 37, 60, 80 TiN film 10a, 26a, 46a, 62a, 82a Capacitance element 10b, 10c, 26c, 46d, 62b, 82d Second wiring 11, 38, 47, 63, 83 Second layer Insulating films 5a, 5b, 5c, 12a, 12b, 28a, 28b, 34, 48a, 48b, 48c, 55a, 55b, 64a, 64b, 75, 84a, 84b, 84c Contacts 13a, 13b, 29a, 29b, 39, 49a, 49b, 49c, 65a, 65b, 85a, 85b, 85c Third wiring 22a, 82b Capacitor lower electrode wiring 26b, 46c, 82c Relay electrode 27 Interlayer insulating film 35a Resistors 35b, 35c, 46f, 46g, 82e 82g Resistor electrode 58, 61, 78, 81 Resist pattern

Claims (23)

層間絶縁膜と、
前記層間絶縁膜上に、下から順に積層された第１の導電膜及び第２の導電膜よりなる配線と、
前記層間絶縁膜上に、前記第１の導電膜よりなる容量下部電極、前記容量下部電極の上に形成された容量絶縁膜、及び前記容量絶縁膜の上に形成された前記第２の導電膜よりなる容量上部電極から構成される容量素子とを備え、
前記容量下部電極の厚みは、前記容量上部電極の厚みよりも小さく、
前記容量下部電極の下面の前記層間絶縁膜には、前記容量下部電極に接続された下部コンタクトが形成されている、半導体装置。 An interlayer insulating film;
On the interlayer insulating film, wiring composed of a first conductive film and a second conductive film stacked in order from the bottom;
A capacitor lower electrode made of the first conductive film, a capacitor insulating film formed on the capacitor lower electrode, and the second conductive film formed on the capacitor insulating film on the interlayer insulating film. A capacitor element composed of a capacitor upper electrode,
The thickness of the capacitor lower electrode is smaller than the thickness of the capacitor upper electrode,
The semiconductor device, wherein a lower contact connected to the capacitor lower electrode is formed on the interlayer insulating film on the lower surface of the capacitor lower electrode. 前記容量素子が形成された前記層間絶縁膜の表面が平坦化されている、請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a surface of the interlayer insulating film on which the capacitive element is formed is planarized. 前記層間絶縁膜の下に、下部層間絶縁膜が形成されており、
前記下部層間絶縁膜上には、下部配線が形成されており、
前記下部コンタクトは、前記下部配線に接続されている、請求項１に記載の半導体装置。 A lower interlayer insulating film is formed under the interlayer insulating film,
A lower wiring is formed on the lower interlayer insulating film,
The semiconductor device according to claim 1, wherein the lower contact is connected to the lower wiring. 前記容量素子及び前記配線を覆うように上部層間絶縁膜が形成されており、
前記容量上部電極の上面の前記上部層間絶縁膜には、前記容量上部電極に接続された上部コンタクトが形成されている、請求項１に記載の半導体装置。 An upper interlayer insulating film is formed so as to cover the capacitive element and the wiring,
The semiconductor device according to claim 1, wherein an upper contact connected to the capacitor upper electrode is formed on the upper interlayer insulating film on the upper surface of the capacitor upper electrode. 前記上部層間絶縁膜の上には、上部配線が形成されており、
前記上部コンタクトは、前記上部配線と接続されている、請求項４に記載の半導体装置。 An upper wiring is formed on the upper interlayer insulating film,
The semiconductor device according to claim 4, wherein the upper contact is connected to the upper wiring. 前記第１の導電膜は、金属窒化物よりなる、請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first conductive film is made of a metal nitride. 前記容量絶縁膜は、ＳｉＮである、請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the capacitive insulating film is SiN. 前記第２の導電膜は、アルミニウム合金よりなる、請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the second conductive film is made of an aluminum alloy. 前記容量下部電極は、バリア層によって構成されている、請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the capacitor lower electrode is constituted by a barrier layer. 前記容量上部電極は、アルミニウム合金及びバリア層によって構成されている、請求項９に記載の半導体装置。   The semiconductor device according to claim 9, wherein the capacitor upper electrode is formed of an aluminum alloy and a barrier layer. 層間絶縁膜に埋め込まれた下部コンタクトを形成する工程と、
マスクパターンを用いたエッチングにより、前記層間絶縁膜及び前記下部コンタクトの上に、第１の導電膜、容量絶縁膜、及び第２の導電膜から構成される容量素子を形成すると共に、
マスクパターンを用いたエッチングにより、前記層間絶縁膜の上に、前記第１の導電膜及び前記第２の導電膜から構成される配線を形成する工程とを備え、
前記容量下部電極の厚みは、前記容量上部電極の厚みよりも小さく、
前記容量下部電極は、前記下部コンタクトの上端と接続されるように形成される、半導体装置の製造方法。 Forming a lower contact embedded in the interlayer insulating film;
A capacitor element composed of a first conductive film, a capacitive insulating film, and a second conductive film is formed on the interlayer insulating film and the lower contact by etching using a mask pattern, and
Forming a wiring composed of the first conductive film and the second conductive film on the interlayer insulating film by etching using a mask pattern,
The thickness of the capacitor lower electrode is smaller than the thickness of the capacitor upper electrode,
The method of manufacturing a semiconductor device, wherein the capacitor lower electrode is formed to be connected to an upper end of the lower contact. 層間絶縁膜に埋め込まれた下部コンタクトを形成する工程と、
前記層間絶縁膜及び前記下部コンタクトの上に、第１の導電膜及び容量絶縁膜を下から順に堆積する工程と、
前記容量絶縁膜を選択的にエッチングすることにより、前記下部コンタクトの上であって容量素子を形成するる第１の領域に、前記容量絶縁膜を残存させる工程と、
前記第１の導電膜の上に、前記容量絶縁膜を覆うように、前記第１の導電膜の厚みよりも大きな厚みを有する第２の導電膜を堆積する工程と、
前記第１の導電膜及び前記第２の導電膜を選択的にエッチングすることにより、前記第１の領域とは異なる第２の領域に、前記第１の導電膜及び前記第２の導電膜よりなる配線を形成すると共に、
前記第１の導電膜、前記残存させた容量絶縁膜、及び前記第２の導電膜を選択的にエッチングすることにより、前記第１の領域に、前記第１の導電膜よりなる容量下部電極、前記容量絶縁膜及び前記第２の導電膜よりなる容量上部電極から構成される前記容量素子を形成する工程とを備える、半導体装置の製造方法。 Forming a lower contact embedded in the interlayer insulating film;
Depositing a first conductive film and a capacitive insulating film on the interlayer insulating film and the lower contact in order from the bottom;
Selectively etching the capacitive insulating film to leave the capacitive insulating film in a first region on the lower contact and forming a capacitive element;
Depositing a second conductive film having a thickness larger than the thickness of the first conductive film on the first conductive film so as to cover the capacitive insulating film;
By selectively etching the first conductive film and the second conductive film, the first conductive film and the second conductive film are formed in a second region different from the first region. And forming a wiring
By selectively etching the first conductive film, the remaining capacitive insulating film, and the second conductive film, a capacitive lower electrode made of the first conductive film is formed in the first region, Forming the capacitive element including a capacitive upper electrode made of the capacitive insulating film and the second conductive film. 前記容量絶縁膜を残存させる工程は、
前記容量絶縁膜を、前記容量上部電極がパターン化されるサイズよりも大きくなるように、パターン化する工程を含む、請求項１２に記載の半導体装置の製造方法。 The step of leaving the capacitive insulating film includes:
The method of manufacturing a semiconductor device according to claim 12, comprising a step of patterning the capacitor insulating film so as to be larger than a size of the capacitor upper electrode to be patterned. 前記容量素子を形成する工程は、
同一のエッチング工程によって行われる、請求項１２又は１３に記載の半導体装置の製造方法。 The step of forming the capacitive element includes:
The method for manufacturing a semiconductor device according to claim 12, wherein the method is performed by the same etching process. 前記容量素子が形成された前記層間絶縁膜の表面が平坦化されている、請求項１２又は１３に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 12, wherein a surface of the interlayer insulating film on which the capacitive element is formed is planarized. 前記層間絶縁膜の下には、下部層間絶縁膜が形成されており、
前記下部層間絶縁膜上には、下部配線が形成されており、
前記下部コンタクトは、前記下部配線に接続されている、請求項１５に記載の半導体装置の製造方法。 A lower interlayer insulating film is formed under the interlayer insulating film,
A lower wiring is formed on the lower interlayer insulating film,
The method of manufacturing a semiconductor device according to claim 15, wherein the lower contact is connected to the lower wiring. 前記容量素子及び前記配線を覆うように上部層間絶縁膜が形成されており、
前記容量上部電極の上面の前記上部層間絶縁膜には、前記容量上部電極に接続された上部コンタクトが形成されている、請求項１６に記載の半導体装置の製造方法。 An upper interlayer insulating film is formed so as to cover the capacitive element and the wiring,
The method of manufacturing a semiconductor device according to claim 16, wherein an upper contact connected to the capacitor upper electrode is formed on the upper interlayer insulating film on the upper surface of the capacitor upper electrode. 前記上部層間絶縁膜の上には、上部配線が形成されており、
前記上部コンタクトは、前記上部配線に接続されている、請求項１７に記載の半導体装置の製造方法。 An upper wiring is formed on the upper interlayer insulating film,
The method of manufacturing a semiconductor device according to claim 17, wherein the upper contact is connected to the upper wiring. 前記第１の導電膜は、金属窒化物よりなる、請求項１１又は１２に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 11, wherein the first conductive film is made of a metal nitride. 前記容量絶縁膜は、ＳｉＮである、請求項１９に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 19, wherein the capacitive insulating film is SiN. 前記第２の導電膜は、アルミニウム合金よりなる、請求項２０に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 20, wherein the second conductive film is made of an aluminum alloy. 前記容量下部電極は、バリア層によって構成されている、請求項１１又は１２に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 11, wherein the capacitor lower electrode is formed of a barrier layer. 前記容量上部電極は、アルミニウム合金及びバリア層によって構成されている、請求項２２に記載の半導体装置の製造方法。
23. The method of manufacturing a semiconductor device according to claim 22, wherein the capacitor upper electrode is made of an aluminum alloy and a barrier layer.
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