JP4637373B2

JP4637373B2 - 液晶表示装置

Info

Publication number: JP4637373B2
Application number: JP2001001084A
Authority: JP
Inventors: 博文岩永; 良典沼野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-01-09
Filing date: 2001-01-09
Publication date: 2011-02-23
Anticipated expiration: 2021-01-09
Also published as: JP2002207455A

Description

【０００１】
【発明の属する技術分野】
この発明は、電源をオフした時の液晶表示画面の残像を速やかに消去する液晶表示装置に関する。
【０００２】
【従来の技術】
図９は、従来の液晶表示装置を示すブロック図である。
図９において、１０１はＤＣ／ＤＣコンバータ回路で、入力電源ＶＤＤＤより、ゲート電圧ＶＤＤＧ、ＶＥＥＧ、ソース電圧ＶＤＤＡ、階調電圧、対向電圧ＶＣＯＭを生成する。１０２はタイミングコントローラで、表示データ及びゲートドライバＩＣ、ソースドライバＩＣを制御するコントロール信号を出力する。１０３はゲートドライバＩＣで、ゲートＨｉｇｈ電圧ＶＤＤＧ、ゲートＬｏｗ電圧ＶＥＥＧのレベルを液晶パネルのＴＦＴのゲートへ出力する。１０４はソースドライバＩＣで、ソース電圧ＶＤＤＡ、階調電圧、及びタイミングコントローラ１０２より出力される表示データに基づいて、所望の電圧を液晶パネルのＴＦＴのソース端子に出力する。１０５は液晶パネルであり、ゲートドライバＩＣ１０３及びソースドライバＩＣ１０４の出力電圧が、液晶パネル１０５内のＴＦＴへ印加される。
【０００３】
図１０は、従来の液晶パネルを示す構成図である。
図１０において、１０６はゲートドライバＩＣ１０３の出力に接続されるゲートライン、１０７はソースドライバＩＣ１０４の出力に接続されるソースラインを示す。またゲートライン１０３及びソースライン１０４が直交する画素にＴＦＴ（薄膜トランジスタ）が配設される。Ｃ_LCはＴＦＴのドレイン端子と対向電極間の液晶容量、Ｃｓは液晶容量Ｃ_LCと並列に接続された蓄積容量Ｃｓである。
【０００４】
【発明が解決しようとする課題】
この液晶パネル１０５において、入力電源ＶＤＤＤをオフする時、ＴＦＴはオフし、液晶容量Ｃ_LC及び蓄積容量Ｃｓに蓄積された電荷が放電しにくくなり、完全に放電するまでかなりの時間を要してしまい、表示上残像として現れるという課題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、液晶パネルの電源がオフする際に液晶容量Ｃ_LC及び蓄積容量Ｃｓに残った電荷を短時間で放電する液晶表示装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係わる液晶表示装置においては、ゲートラインとソースラインの交点に、ゲートラインの電位によりオンオフ制御されるスイッチング素子と、このスイッチング素子により制御される液晶容量及び蓄積容量とが形成され、スイッチング素子がオン状態のとき、ソースラインと液晶容量及び蓄積容量とが接続される液晶パネルを有する液晶表示装置において、第一の電源によって動作し、ゲートラインに走査信号を出力するゲートドライバＩＣと、オン状態のとき、第一の電源が高電位から低電位に変わってから所定時間遅れて高電位から低電位になる第二の電源をゲートラインに接続するように配置され、第一の電源が低電位のときにオン状態になるよう制御される第一のトランジスタとを備え、
第一のトランジスタがオン状態であり、第二の電源に接続されたゲートラインが高電位である間に、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷がソースラインを経由して放電されるように構成されているものである。
【０００７】
また、第一のトランジスタは、液晶パネルの周辺部に配置されているものである。
また、第一の電源が低電位のとき、高電位になる第三の電源を有すると共に、第一のトランジスタは、第三の電源によって制御されるＮチャンネルＭＯＳトランジスタであるものである。
【０００８】
さらに、第一のトランジスタは、第一の電源によって制御されるＰチャンネルＭＯＳトランジスタであるものである。
また、第一のトランジスタは、液晶パネルの外部に配置されているものである。
【０００９】
また、第二の電源は、第一のトランジスタを介してゲートドライバＩＣに入力され、ゲートドライバＩＣには、第二の電源を出力する配線が設けられると共に、配線はゲートドライバＩＣ及びゲートライン間を接続するよう配置されているものである。
さらにまた、ゲートドライバＩＣは、第一の電源の出力する電位に応じて、ゲートライン及び配線を切換えて出力を行うよう構成されているものである。
【００１０】
また、第一の電源の出力する電位によって制御され、第一の電源が高電位のとき、第一のトランジスタをオフ状態に制御するよう配置された第二のトランジスタを備えたものである。
また、第二のトランジスタは、全ゲートラインに共通に設けられているものである。
加えて、第二のトランジスタは、第一の電源の出力する電位によって制御されるＮチャンネルＭＯＳトランジスタであるものである。
【００１１】
また、ゲートドライバＩＣは、ゲートラインに走査信号を出力する双方向性の出力バッファを有しているものである。
また、ゲートドライバＩＣ及び第一のトランジスタ間のゲートライン上に配置され、第一の電源の出力する電位によって制御される第三のトランジスタを備えたものである。
【００１２】
さらに、第三のトランジスタは、ＮチャンネルＭＯＳトランジスタであるものである。
また、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタの少なくとも一つは、スイッチング素子と同一のプロセスにより形成されているものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による液晶表示装置を示す構成図である。
図１において、１はＴＦＴ（薄膜トランジスタ）をオン／オフさせるためのパルスを出力するゲートドライバＩＣに接続されるゲートライン、２は表示データ及び階調電圧に基づいて電圧を出力するソースドライバＩＣに接続されるソースライン、３は各々のゲートライン１とソースライン２に接続されたＴＦＴ（薄膜トランジスタ）、４はＴＦＴ３のドレインと対向電極間に配置された液晶容量（Ｃ_LC）、５は液晶容量Ｃ_LCと並列に接続された蓄積容量（Ｃｓ）、６は対向電極、７はＮＭＯＳのトランジスタＴｒ１（第一のトランジスタ）で、ＴＦＴ３と同一プロセスにて形成される。８はトランジスタ７をスイッチングさせる電源ＶＨ２（第三の電源）、９はＴＦＴ３をスイッチングさせる電源ＶＨ１（第二の電源）である。１０はゲートライン１に接続されたゲートドライバＩＣ、１１はソースライン２に接続されたソースドライバＩＣである。
図２は、この発明の実施の形態１による液晶表示装置の電源シーケンスを示す図である。
図２において、ＶＤＤＤは、ゲートドライバＩＣのロジック部を動作させる入力電源（第一の電源）である。
【００１４】
次に、図２を用いて動作について説明する。
入力電源ＶＤＤＤと電源ＶＨ１が同時に低電位から高電位に立ち上がり、電源ＶＨ２はＧＮＤレベル（低電位）である時、トランジスタ７はオフ状態である。その時、ゲートドライバＩＣ１０の出力パルスがゲートライン１に出力され、ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が１水平周期間オンし、ソースドライバＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへと導通し、対向電極６とドレイン間の電圧差で、液晶容量Ｃ_LCと蓄積容量Ｃｓに電荷が蓄積される。その後ＴＦＴ３がオフし、液晶容量Ｃ_LCと蓄積容量Ｃｓに蓄積された電荷が保持される。この動作を、各ゲートライン１に接続されているＴＦＴ３が、１フレーム周期毎に繰り返す。
【００１５】
次に、入力電源ＶＤＤＤが高電位から低電位に立ち下がる時、電源ＶＨ２はＧＮＤレベルからトランジスタ７をオンするレベル（高電位）まで立ち上がり、電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅延されて立ち下がる。この時、ゲートライン１は、電源ＶＨ１の電圧が印加され、ゲートドライバＩＣ１０の全出力バッファは、双方向性に構成されており、このとき、入力端子として扱われる。双方向性バッファとは、入出力機能を持ったバッファであり、入力電源がオンの時出力として機能し、入力電源がオフの時入力として機能する。その結果、表示エリアの全ＴＦＴ３がオンし、液晶容量Ｃ_LC及び蓄積容量Ｃｓに蓄積された電荷がソースライン２を経由して放電される。ここに示す入力電源ＶＤＤＤの立ち下がりからの遅延時間は、電荷を充分放電できる時間である。
【００１６】
実施の形態１によれば、入力電源がオフする時、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷を速やかに放電させ、表示における残像をなくすことができる。
【００１７】
実施の形態２．
図３は、この発明の実施の形態２による液晶表示装置を示す構成図である。
図３において、１〜７、９〜１１は図１におけるものと同一のものである。
１２は入力電源ＶＤＤＤが高電位のときオン状態になり、接地電位をトランジスタ７のゲートに印加するＮＭＯＳトランジスタＴｒ２（第二のトランジスタ）、１３はゲートドライバＩＣ１０とトランジスタ７間のゲートライン１上に配置されたＮＭＯＳトランジスタＴｒ３（第三のトランジスタ）で、トランジスタ１２、１３はＴＦＴ３と同一のプロセスで形成される。１４はトランジスタ１２、１３をスイッチングさせる入力電源ＶＤＤＤである。なお、ゲートドライバＩＣ１０の出力バッファが双方向性であれば、トランジスタ１３は必要ではない。
図４は、この発明の実施の形態２による液晶表示装置の電源シーケンスを示す図である。
【００１８】
次に、図４を用いて動作について説明する。
入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上がり、トランジスタ１２、１３はオン状態で、トランジスタ７はオフ状態になる。その時、ゲートドライバＩＣ１０の出力パルスがゲートライン１に出力され、ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が１水平周期間オンし、ソースドライバＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへと導通し、対向電極とドレイン間の電圧差で液晶容量Ｃ_LCと蓄積容量Ｃｓに電荷が蓄積される。その後ＴＦＴ３がオフし、液晶容量Ｃ_LCと蓄積容量Ｃｓに蓄積された電荷が保持される。この動作を、各ゲートライン１に接続されているＴＦＴ３が１フレーム周期毎に繰り返す。
【００１９】
次に、入力電源ＶＤＤＤが立ち下がる時、電源ＶＨ１は、入力電源ＶＤＤＤの立ち下がりから遅延されて立ち下がる。この時、トランジスタ１２、１３はオフ状態、トランジスタ７はオン状態になり、ＴＦＴ３のゲート端子に電源ＶＨ１の電圧が印加される。その結果、表示エリアの全ＴＦＴ３がオンし、液晶容量Ｃ_LC及び蓄積容量Ｃｓに蓄積された電荷が、ソースライン２を経由して放電される。ここに示す入力電源ＶＤＤＤの立ち下がりからの遅延時間は、電荷を充分放電できる時間である。
【００２０】
実施の形態２によっても、入力電源がオフする時、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷を速やかに放電させ、表示における残像をなくすことができる。
【００２１】
実施の形態３．
図５は、この発明の実施の形態３による液晶表示装置を示す構成図である。
図５において、１〜７、９〜１１、１３は、図３におけるものと同一のものである。１４はトランジスタ１３（第三のトランジスタ）をスイッチングさせる入力電源ＶＤＤＤである。１５は各ゲートライン１に接続されたトランジスタ７を制御するスイッチングトランジスタＴｒ５（第二のトランジスタ）であり、入力電源ＶＤＤＤによってスイッチングされると共に、ＴＦＴ３と同一のプロセスで形成される。
図６は、この発明の実施の形態３による液晶表示装置の電源シーケンスを示す図である。
【００２２】
次に、図６を用いて動作について説明する。
入力電源ＶＤＤＤと電源ＶＨ１が同時に立ち上がり、トランジスタ１５、１３はオン状態で、トランジスタ７はオフ状態になる。その時、ゲートドライバＩＣ１０の出力パルスが、ゲートライン１に出力され、ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が１水平周期期間オンし、ソースドライバＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへと導通し、対向電極とドレイン間の電圧差で液晶容量Ｃ_LCに電荷が蓄積される。さらにドレイン電圧とゲート端子間の電圧差で蓄積容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオフし、液晶容量Ｃ_LCと蓄積容量Ｃｓに蓄積された電荷が保持される。この動作を、各ゲートライン１に接続されているＴＦＴ３が１フレーム周期毎に繰り返す。
【００２３】
次に、入力電源ＶＤＤＤが立ち下がる時、電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅延されて立ち下がる。この時、トランジスタ１３、１５はオフ状態、トランジスタ７はオン状態になり、ＴＦＴ３のゲート端子に電源ＶＨ１の電圧が印加される。その結果、表示エリアの全ＴＦＴ３がオンし、液晶容量Ｃ_LC及び蓄積容量Ｃｓに蓄積された電荷がソースライン２を経由して放電される。ここに示すＶＤＤＤ電源の立ち下がりからの遅延時間は、電荷を充分放電できる時間である。
【００２４】
実施の形態３によっても、入力電源がオフする時、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷を速やかに放電させ、表示における残像をなくすことができる。
【００２５】
実施の形態４．
図７は、この発明の実施の形態４による液晶表示装置を示す構成図であり、この構成は、実施の形態１の回路構成を表示パネル外に形成したものである。
図７において、１〜６、９〜１１は図１におけるものと同一のものである。１６はＰＭＯＳのトランジスタＴｒ６、１７はトランジスタ１６をスイッチングさせる電源ＶＨ３で、入力電源ＶＤＤＤと同じである。１８はゲートドライバＩＣ１０とゲートライン１間に設けられた配線である。トランジスタ１６のソース端子は、ゲートドライバＩＣ１０内部に入力され、ゲートドライバＩＣ１０内で、入力電源ＶＤＤＤのオンオフに応じて、ゲートライン１または配線１８を切換えて、ゲートドライバＩＣ１０の出力を行うように構成されている。
なお、トランジスタ１６をＰＭＯＳで形成するのは、例えば、入力電源ＶＤＤＤを電源ＶＨ３として用いることで、回路構成が簡単になる。
図８は、この発明の実施の形態４による液晶表示装置の電源シーケンスを示す図である。
【００２６】
次に、図８を用いて動作について説明する。
入力電源ＶＤＤＤと電源ＶＨ１、ＶＨ３が同時に立ち上がり、電源ＶＨ３は“Ｈ”レベルである時、トランジスタ１６はオフ状態になる。その時、ゲートドライバＩＣ１０の出力パルスが、ゲートライン１に出力され、ＴＦＴ３のゲート端子に印加される。また、ＴＦＴ３が１水平周期間オンし、ソースドライバＩＣ１１から出力された電圧が、ＴＦＴ３のドレインへと導通し、対向電極とドレイン間の電圧差で液晶容量Ｃ_LCに電荷が蓄積される。さらにドレイン電圧とゲート端子間の電圧差で蓄積容量Ｃｓにも電荷が蓄積される。その後ＴＦＴ３がオフし、液晶容量Ｃ_LCと蓄積容量Ｃｓに蓄積された電荷が保持される。この動作を各ゲートライン１に接続されているＴＦＴ３が１フレーム周期毎に繰り返す。
【００２７】
次に、入力電源ＶＤＤＤが立ち下がる時、電源ＶＨ３は“Ｈ”レベルからトランジスタ１６をオンするレベルまで立ち下がり、電源ＶＨ１は入力電源ＶＤＤＤの立ち下がりから遅延されて立ち下がる。この時、ゲートライン１は、配線１８を通じて電源ＶＨ１の電圧が印加される。また、ゲートドライバＩＣ１０の全出力バッファは、双方向性のものであり、ハイインピーダンス状態である。その結果、表示エリアの全ＴＦＴ３がオンし、液晶容量Ｃ_LC及び蓄積容量Ｃｓに蓄積された電荷がソースライン２を経由して放電される。ここに示す入力電源ＶＤＤＤの立ち下がりからの遅延時間は、電荷を充分放電できる時間である。
【００２８】
実施の形態４によっても、入力電源がオフする時、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷を速やかに放電させ、表示における残像をなくすことができる。
【００２９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
ゲートラインとソースラインの交点に、ゲートラインの電位によりオンオフ制御されるスイッチング素子と、このスイッチング素子により制御される液晶容量及び蓄積容量とが形成され、スイッチング素子がオン状態のとき、ソースラインと液晶容量及び蓄積容量とが接続される液晶パネルを有する液晶表示装置において、第一の電源によって動作し、ゲートラインに走査信号を出力するゲートドライバＩＣと、オン状態のとき、第一の電源が高電位から低電位に変わってから所定時間遅れて高電位から低電位になる第二の電源をゲートラインに接続するように配置され、第一の電源が低電位のときにオン状態になるよう制御される第一のトランジスタとを備え、
第一のトランジスタがオン状態であり、第二の電源に接続されたゲートラインが高電位である間に、液晶パネルの液晶容量及び蓄積容量に蓄積された電荷がソースラインを経由して放電されるように構成されているので、第二の電源によりスイッチング素子をオンさせて、液晶容量及び蓄積容量の電荷を放電することができる。
【００３０】
また、第一のトランジスタは、液晶パネルの周辺部に配置されているので、液晶表示に関係ない位置に形成することができる。
また、第一の電源が低電位のとき、高電位になる第三の電源を有すると共に、第一のトランジスタは、第三の電源によって制御されるＮチャンネルＭＯＳトランジスタであるので、第一のトランジスタを液晶パネルのスイッチング素子と同じプロセスにより形成することができる。
【００３１】
さらに、第一のトランジスタは、第一の電源によって制御されるＰチャンネルＭＯＳトランジスタであるので、第一の電源で第一のトランジスタをオンさせることができ、回路構成が簡単になる。
また、第一のトランジスタは、液晶パネルの外部に配置されているので、液晶パネルと別に形成することができる。
【００３２】
また、第二の電源は、第一のトランジスタを介してゲートドライバＩＣに入力され、ゲートドライバＩＣには、第二の電源を出力する配線が設けられると共に、配線はゲートドライバＩＣ及びゲートライン間を接続するよう配置されているので、ゲートドライバＩＣを介して第二の電源をゲートラインに接続することができる。
さらにまた、ゲートドライバＩＣは、第一の電源の出力する電位に応じて、ゲートライン及び配線を切換えて出力を行うよう構成されているので、ゲートドライバＩＣは、第一の電源の出力する電位に応じて切換え出力することができる。
【００３３】
また、第一の電源の出力する電位によって制御され、第一の電源が高電位のとき、第一のトランジスタをオフ状態に制御するよう配置された第二のトランジスタを備えたので、第一の電源が高電位のとき、第二のトランジスタにより、第一のトランジスタをオフ状態にすることができる。
【００３４】
また、第二のトランジスタは、全ゲートラインに共通に設けられているので、第二のトランジスタは、一つ設けるだけでよい。
加えて、第二のトランジスタは、第一の電源の出力する電位によって制御されるＮチャンネルＭＯＳトランジスタであるので、液晶パネルのスイッチング素子と同じプロセスにより形成することができる。
【００３５】
また、ゲートドライバＩＣは、ゲートラインに走査信号を出力する双方向性の出力バッファを有しているので、ゲートラインに第二の電源を接続することができる。
【００３６】
また、ゲートドライバＩＣ及び第一のトランジスタ間のゲートライン上に配置され、第一の電源の出力する電位によって制御される第三のトランジスタを備えたので、出力バッファが双方向性でなくても、第二の電源をゲートラインに接続することができる。
さらに、第三のトランジスタは、ＮチャンネルＭＯＳトランジスタであるので、液晶パネルのスイッチング素子と同じプロセスにより形成することができる。
【００３７】
また、第一のトランジスタ、第二のトランジスタ及び第三のトランジスタの少なくとも一つは、スイッチング素子と同一のプロセスにより形成されているので、特にプロセスを増加させる必要がない。
【図面の簡単な説明】
【図１】この発明の実施の形態１による液晶表示装置を示す構成図である。
【図２】この発明の実施の形態１による液晶表示装置の電源シーケンスを示す図である。
【図３】この発明の実施の形態２による液晶表示装置を示す構成図である。
【図４】この発明の実施の形態２による液晶表示装置の電源シーケンスを示す図である。
【図５】この発明の実施の形態３による液晶表示装置を示す構成図である。
【図６】この発明の実施の形態３による液晶表示装置の電源シーケンスを示す図である。
【図７】この発明の実施の形態４による液晶表示装置を示す構成図である。
【図８】この発明の実施の形態４による液晶表示装置の電源シーケンスを示す図である。
【図９】従来の液晶表示装置を示すブロック図である。
【図１０】従来の液晶表示パネルを示す構成図である。
【符号の説明】
１ゲートライン、２ソースライン、３ＴＦＴ、
４液晶容量（Ｃ_LC）、５蓄積容量（Ｃｓ）、６対向電極、
７トランジスタ、８電源ＶＨ２、９電源ＶＨ１、
１０ゲートドライバＩＣ、１１ソースドライバＩＣ、
１２，１３ＮＭＯＳトランジスタ、１４入力電源ＶＤＤＤ、
１５スイッチングトランジスタ、１６ＰＭＯＳトランジスタ、
１７電源ＶＨ３、１８配線。

Claims

ゲートラインとソースラインの交点に、上記ゲートラインの電位によりオンオフ制御されるスイッチング素子と、このスイッチング素子により制御される液晶容量及び蓄積容量とが形成され、上記スイッチング素子がオン状態のとき、上記ソースラインと上記液晶容量及び蓄積容量とが接続される液晶パネルを有する液晶表示装置において、
第一の電源によって動作し、上記ゲートラインに走査信号を出力するゲートドライバＩＣと、
オン状態のとき、上記第一の電源が高電位から低電位に変わってから所定時間遅れて高電位から低電位になる第二の電源を上記ゲートラインに接続するように配置され、上記第一の電源が低電位のときにオン状態になるよう制御される第一のトランジスタとを備え、
上記第一のトランジスタがオン状態であり、上記第二の電源に接続された上記ゲートラインが高電位である間に、上記液晶パネルの液晶容量及び蓄積容量に蓄積された電荷が上記ソースラインを経由して放電されるように構成されていることを特徴とする液晶表示装置。
第一のトランジスタは、液晶パネルの周辺部に配置されていることを特徴とする請求項１記載の液晶表示装置。
第一の電源が低電位のとき、高電位になる第三の電源を有すると共に、第一のトランジスタは、上記第三の電源によって制御されるＮチャンネルＭＯＳトランジスタであることを特徴とする請求項１または請求項２記載の液晶表示装置。
第一のトランジスタは、第一の電源によって制御されるＰチャンネルＭＯＳトランジスタであることを特徴とする請求項１記載の液晶表示装置。
第一のトランジスタは、液晶パネルの外部に配置されていることを特徴とする請求項１または請求項４記載の液晶表示装置。
第二の電源は、第一のトランジスタを介してゲートドライバＩＣに入力され、上記ゲートドライバＩＣには、上記第二の電源を出力する配線が設けられると共に、上記配線は上記ゲートドライバＩＣ及びゲートライン間を接続するよう配置されていることを特徴とする請求項５記載の液晶表示装置。
ゲートドライバＩＣは、第一の電源の出力する電位に応じて、ゲートライン及び配線を切換えて出力を行うよう構成されていることを特徴とする請求項６記載の液晶表示装置。
第一の電源の出力する電位によって制御され、上記第一の電源が高電位のとき、第一のトランジスタをオフ状態に制御するよう配置された第二のトランジスタを備えたことを特徴とする請求項１または請求項２記載の液晶表示装置。
第二のトランジスタは、全ゲートラインに共通に設けられていることを特徴とする請求項８記載の液晶表示装置。
第二のトランジスタは、第一の電源の出力する電位によって制御されるＮチャンネルＭＯＳトランジスタであることを特徴とする請求項８または請求項９記載の液晶表示装置。
ゲートドライバＩＣは、ゲートラインに走査信号を出力する双方向性の出力バッファを有していることを特徴とする請求項１〜請求項１０のいずれか一項記載の液晶表示装置。
ゲートドライバＩＣ及び第一のトランジスタ間のゲートライン上に配置され、第一の電源の出力する電位によって制御される第三のトランジスタを備えたことを特徴とする請求項８〜請求項１０のいずれか一項記載の液晶表示装置。
第三のトランジスタは、ＮチャンネルＭＯＳトランジスタであることを特徴とする請求項１２記載の液晶表示装置。
第一のトランジスタ、第二のトランジスタ及び第三のトランジスタの少なくとも一つは、スイッチング素子と同一のプロセスにより形成されていることを特徴とする請求項１２または請求項１３記載の液晶表示装置。