KR101136360B1 - 표시 장치 - Google Patents

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Abstract

전원 오프시 잔상을 제거하기 위한 표시 장치가 개시된다. 표시부는 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되어, 화상을 표시한다. 구동부는 화상을 표시하기 위한 구동신호를 상기 표시부에 출력한다. 풀-다운 저항부는 구동부의 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시킨다. 풀-다운 저항부는 리셋단자와 연결된 외부 배선에 형성되거나, 리셋단자와 연결된 상기 구동부 내의 내부 배선에 형성된다. 이에 따라, 구동부의 리셋 단자와 전기적으로 연결되는 풀-다운 저항을 형성함으로써 전원 오프시 구동부를 리셋 구동시켜 잔상을 제거할 수 있다.
잔상, 전원 오프, 리셋단자, 풀-다운 저항

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 평면도이다.
도 2는 도 1에 도시된 구동부의 일례를 나타낸 배면도이다.
도 3은 도 1에 도시된 구동부의 리셋단자에 대한 확대도이다.
도 4a 내지 도 4e는 풀-다운 저항을 구동부의 내부에 형성한 경우에 대한 다양한 예시도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 200 : 구동부
300 : 연성인쇄회로기판 400 : 인쇄회로기판
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 전원 오프시 잔상을 제거하기 위한 표시 장치에 관한 것이다.
일반적인 액정표시 장치는 액정표시패널과, 상기 액정표시패널을 구동하는 구동부를 갖는다. 액정표시패널은 어레이 기판과 칼라필터기판과, 상기 두 기판 사이에 개재된 액정층을 갖는다. 상기 액정표시 장치는 상기 액정층에 소정의 데이터 전압을 충전하는 방식으로 화상을 표시한다.
이에 상기 액정표시장치에 전원이 오프되면, 먼저 백라이트가 오프되고, 이어서 상기 액정층에 충전된 전압이 방전되어 화상 표시가 오프된다. 즉, 상기 액정층에 충전된 전압이 방전되기까지 화면상에 잔상이 존재하는 문제점이 있다.
특히, 반사-투과형 액정표시장치는 상기 액정표시패널 상에 형성된 반사판에 의해 외부광이 반사됨으로 백라이트가 오프 되어도 화면상에 잔류 전압에 의해 화상이 표시된다. 따라서, 시인적으로 투과형에 비해 반사-투과형의 잔상이 오래 동안 지속되는 문제점이 있다.
투과형 액정표시 장치 대비 반사-투과형 액정표시 장치의 전원 오프시 잔상 특성을 비교하면 다음과 같다.
전원 오프시 스토리지 캐패시터(CST)와 액정 캐패시터(CLC)에 충전된 전압(Vp)이 방전되는데, 이 경우 시정수(Time Constant:T)는 T= RC = R(CST+CLC) 로 정해진다. 투과형와 반사-투과형의 해상도와 화소 크기(A)가 완전히 동일하고, 스토리지 캐패시터(CST)도 동일하다고 할 때, 액정 캐패시터(CLC)는 투과형과 반사-투과형이 서로 다른 값을 갖게 된다.
즉, 투과형의 액정 캐패시터(CLC1)는 CLC1 = εA/d1 이고, 이중 셀갭(d2,d3)을 갖는 반사-투과형 액정 캐패시터(CLC2)는 CLC2 = ε(A-R)d2 + εR/d3 가 된다. 이때 유전율(ε)은 동일하고, d1=4.5, d2=1.5, d3=3.0으로 가정한다. 계산 결과, 투과형 의 액정 캐패시터(CLC1)과 반사-투과형 액정 캐패시터(CLC2)는 다음의 수학식 1과 같다.
Figure 112004062838926-pat00001
상기 수학식 1에 의해, 반사-투과형 액정 캐패시터(CLC2)와 투과형 액정 캐패시터(CLC1)는 1.5CLC1 ≤CLC2 ≤3CLC1 와 같은 상관관계를 갖는다. 따라서, 반사투과형 액정 캐패시터(CLC2)의 시정수가 더 크다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 전원 오프시 잔상을 제거하기 위한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시부, 구동부 및 풀-다운 저항부를 포함한다. 상기 표시부는 복수의 게이트 라인들과 복 수의 데이터 라인들이 형성되어, 화상을 표시한다. 상기 구동부는 상기 화상을 표시하기 위한 구동신호를 상기 표시부에 출력한다. 상기 풀-다운 저항부는 상기 구동부의 리셋단자와 전기적으로 연결되어, 전원 오프시 상기 구동부를 리셋 구동시킨다.
상기 풀-다운 저항부는, 상기 리셋단자와 연결된 외부 배선에 형성되거나, 상기 리셋단자와 연결된 상기 구동부 내의 내부 배선에 형성된다.
바람직하게 상기 풀-다운 저항부는 NMOS 트랜지스터, 또는 PMOS 트랜지스터, 또는 CMOS 트랜지스터로 형성된다.
이러한 표시 장치에 의하면, 구동부의 리셋 단자와 전기적으로 연결되는 풀-다운 저항을 형성함으로써 전원 오프시 상기 구동부를 리셋 구동시켜 잔류하는 전하를 빠른 시간에 방전시킬 수 있다. 이에 의해 전원 오프시 잔상을 제거할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 평면도이다.
도 1을 참조하면, 도 1을 참조하면, 상기 표시 장치는 표시 패널(100)과 상기 표시 패널(100)상에 형성된 구동부(210)와 상기 구동부(210)와 전기적으로 연결된 연성인쇄회로기판(300) 및 상기 연성인쇄회로기판(300)을 통해 상기 구동부(210)와 전기적으로 연결된 외부회로부가 형성된 인쇄회로기판(400)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)의 주변을 정의하는 주변 영역(PA)으로 이루어진 어레이 기판(110)과, 상기 어레이 기판(110)과 대향하고 상기 표시 영역(DA)에 대응하여 칼라 필터 패턴이 형성된 칼라 필터 기판(130)을 포함한다. 또한, 상기 어레이 기판(110)과 상기 칼라 필터 기판(320) 사이에 개재된 액정층(미도시)을 포함한다.
상기 표시 영역(DA)에는 복수의 데이터 라인(DL1,DL2,...DLm)과 상기 데이터 라인과 교차로 배선된 복수의 게이트 라인(GL1,GL2,...GLn)을 가지며, 상기 데이터 라인 및 게이트 라인에 의해 정의되는 복수의 화소 영역을 갖는다. 상기 화소 영역에는 스위칭 소자(TFT)와 상기 스위칭 소자(TFT)에 연결된 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)가 형성된다.
상기 스위칭 소자(TFT)의 게이트 전극은 게이트 라인과 연결되고, 소스 전극은 상기 데이터 라인에 연결되며 드레인 전극은 액정 캐패시터(CLC)의 제1 전극인 화소 전극과 연결된다. 스토리지 캐패시터(CST)는 상기 게이트 전극과 상기 화소 전극에 의해 정의된다.
상기 구동부(210)는 상기 주변 영역(PA)에 집적되거나 실장되며, 상기 표시 영역(DA)을 구동하기 위한 구동신호를 출력한다. 상기 구동신호는 상기 데이터 라인들에 출력하는 데이터 전압들과, 상기 게이트 라인들에 출력하는 게이트 전압들을 포함한다.
도 2는 도 1에 도시된 구동부의 일례를 나타낸 배면도로서, QVGA(Quarter Video Graphics Array) 구동 칩의 배면도이다.
도 2를 참조하면, 구동부(210)는 복수의 입력단자들과, 복수의 출력단자들을 갖는다. 즉, 상기 출력단자들은 상기 데이터 전압들이 출력되는 720개의 출력단자 들과, 상기 게이트 전압들이 출력되는 320개의 출력단자들을 포함한다. 상기 입력단자들은 상기 구동신호들을 생성하기 위한 제어신호들과 원시데이터신호들이 입력되는 단자들을 포함한다. 또한, 상기 입력단자에는 리셋단자(RESET)와, 전원단자(VDD)와 접지단자(GND)를 포함한다. 상기 리셋단자(RESET)에는 풀-다운 저항(R)이 연결된다. 물론, 상기 풀-다운 저항은 리셋단자와 연결된 상기 구동부(210) 내의 내부 배선에 연결될 수 있다.
이와 같이, 상기 구동부(210)의 리셋단자(RESET)에 연결된 풀-다운 저항(R)은 상기 표시 장치가 전원 오프 될 경우 상기 리셋단자(RESET)를 로직 로우(LOW)가 되도록 한다. 상기 리셋단자(RESET)는 로직 로우 상태가 되면 리셋 동작을 수행한다.
구체적으로, 전원 오프시 상기 풀-다운 저항을 통해 잔류 전하들이 리셋단자(RESET)로 방전되어 상기 리셋단자(RESET)가 먼저 로우 상태가 됨에 따라서 상기 구동부(210)는 리셋구동을 수행한다. 상기 구동부(210)가 리셋 구동하게 되면, 출력신호인 데이터 전압들과 게이트 전압들을 포함하는 구동신호들은 그라운드 상태가 되고, 상기 구동부(210)의 내부 오실레이터만 동작한다. 따라서, 표시 패널(100)에 잔류하는 전하들의 방전 속도가 빨라져 잔상 제거 속도가 빨라진다.
또한, 상기 풀-다운 저항(R)은 표시 장치에 잔류하는 전하의 방전경로를 설정해준다. 이에 의해 잔상 제거 속도가 빨라진다.
도 3은 도 1에 도시된 구동부의 리셋단자에 대한 확대도이다.
도 3에 도시된 바와 같이, 상기 구동부(220)의 리셋단자(RESET)와 연결된 외 부배선(310)에는 잔상을 개선하기 위한 풀-다운 저항(R)이 연결된다.
상기 외부 배선(310)은 연성인쇄회로기판(300) 또는 외부회로부가 배치된 인쇄회로기판(400)상에 형성된 배선으로 상기 구동부(220)의 리셋단자(RESET)와 전기적으로 연결된 배선이다.
따라서, 전원 오프시 상기 풀-다운 저항(R)을 통해 잔류 전하들이 리셋단자(RESET)로 먼저 방전되어 상기 리셋단자(RESET)가 로우 상태가 된다. 이에 의해 상기 구동부(211)가 리셋 구동을 수행한다. 상기 구동부(211)의 리셋 구동은 출력신호인 데이터 전압들과 게이트 전압들을 포함하는 구동신호들은 그라운드 상태로 하고, 상기 구동부(210)의 내부 오실레이터만 동작한다. 따라서, 표시 패널(100)의 잔상 제거 속도를 향상시킬 수 있다.
도 4a 내지 도 4e는 풀-다운 저항을 구동부의 내부에 형성한 경우에 대한 다양한 예시도들이다.
도 4a는 구동부(230)의 리셋단자(RESET)와 연결된 배선(231)에 풀-다운 저항(411)으로 NMOS 트랜지스터(NMOS)를 형성된 경우이다. 도 4a를 참조하면, NMOS 트랜지스터(411)의 소스 전극은 리셋단자(RESET)의 배선(231)과 전기적으로 연결되고 게이트 전극(GE)에는 전원전압이 인가되어 풀-다운 저항으로 구동한다. 즉, 게이트 전극(GE)은 상기 구동부(230)의 전원전압단자(VDD)와 연결된 배선(233)과 전기적으로 연결되어 상기 NMOS 트랜지스터(411)에 전원전압을 인가한다.
도 4b는 구동부(240)의 리셋단자(RESET)와 연결된 배선(241)에 풀-다운 저항(413)으로 두 개의 제1 NMOS 트랜지스터(NMOS1)와 제2 NMOS 트랜지스터(NMOS2)가 연결된 경우이다. 도 4b를 참조하면, 제1 NMOS 트랜지스터(NMOS1)의 소스 전극은 리셋단자(RESET)의 배선(241)과 연결되고, 게이트 전극(GE1)은 상기 구동부(240)의 전원전압단자(VDD)와 연결된 배선(243)과 전기적으로 연결되고, 상기 제1 NMOS 트랜지스터(NMOS1)의 드레인 전극은 제2 NMOS 트랜지스터(NMOS2)의 소스 전극과 연결된다. 상기 제2 NMOS 트랜지스터(NMOS2)의 게이트 전극(GE2)은 접지된다.
이에 의해 상기 제1 NMOS 트랜지스터(NMOS1)의 게이트 전극에는 전원전압이 인가되어 제1 및 제2 NMOS 트랜지스터(NMOS1,NMOS2)는 풀-다운 저항으로 구동한다.
도 4c는 구동부(250)의 리셋단자(RESET)와 연결된 배선(251)에 풀-다운 저항(415)으로 PMOS 트랜지스터(PMOS)가 연결된 경우이다. 도 4c를 참조하면, PMOS 트랜지스터(415)의 소스 전극은 리셋단자(RESET)의 배선(251)과 연결되고, 게이트 전극(GE)에는 그라운드 전압이 인가되어 풀-다운 저항으로 구동한다. 즉, 게이트 전극(GE)은 상기 구동부(250)의 그라운드 전원단자(GND)와 연결된 배선(255)과 전기적으로 연결되어 상기 PMOS 트랜지스터(415)에 그라운드 전압이 인가된다.
도 4d는 구동부(260)의 리셋단자(RESET)와 연결된 배선(261)에 풀-다운 저항(417)으로 두 개의 제1 PMOS 트랜지스터(PMOS1)와 제2 PMOS 트랜지스터(PMOS2)가 연결된 경우이다. 도 4d를 참조하면, 제1 PMOS 트랜지스터(PMOS1)의 게이트 전극(GE1)은 상기 구동부(260)의 그라운드 전원단자(GND)와 연결된 배선(265)과 전기적으로 연결되고, 소스 전극은 리셋단자(RESET)의 배선(261)과 연결되고, 드레인 전극은 제2 PMOS 트랜지스터(PMOS2)와 연결된다. 상기 제2 PMOS 트랜지스터(PMOS2)의 게이트 전극(GE2) 및 드레인 전극은 접지된다.
이에 의해 상기 제1 PMOS 트랜지스터(PMOS1)의 게이트 전극에는 그라운드 전압이 인가되어 상기 제1 및 제2 PMOS 트랜지스터(PMOS1,PMOS2)는 풀-다운 저항으로 구동한다.
도 4e는 구동부(270)의 리셋단자(RESET)와 연결된 배선(271)에 풀-다운 저항(419)으로 PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)가 연결된 경우이다. 도 4e를 참조하면, 도 4e를 참조하면, 상기 PMOS 트랜지스터(PMOS)의 게이트 전극(GE1)은 상기 구동부(270)의 그라운드 전원단자(GND)와 연결된 배선(275)과 전기적으로 연결되고, 소스 전극은 상기 리셋단자(RESET)의 배선(271)과 전기적으로 연결되고, 드레인 전극은 NMOS 트랜지스터(NMOS)의 소스 전극과 연결된다. 상기 NMOS 트랜지스터(NMOS)의 게이트 전극(GE2)은 상기 구동부(270)의 전원전압단자(VDD)와 연결된 배선(273)과 전기적으로 연결되고, 소스 전극은 PMOS 트랜지스터와 연결되고, 드레인 전극은 접지된다.
이에 의해 상기 PMOS 트랜지스터(PMOS)의 게이트 전극에는 그라운드 전압이 인가되고, 상기 NMOS 트랜지스터(NMOS)의 게이트 전극에는 전원전압이 인가되어 상기 PMOS 트랜지스터와 NMOS 트랜지스터는 풀-다운 저항으로 구동한다.
도시되지는 않았으나, 상기 구동부의 내부에 형성되는 풀-다운 저항으로, 게이트 폴리 등의 폴리실리콘(Polysilicon)으로 형성할 수도 있다.
따라서, 전원 오프시 구동부의 리셋단자(RESET)에 연결된 풀-다운 저항(R)을 통해 잔류 전하들이 리셋단자(RESET)로 먼저 방전되어 상기 리셋단자(RESET)가 로우 상태가 된다. 이에 의해 상기 구동부가 리셋 구동을 수행한다. 상기 구동부의 리셋 구동은 출력신호인 데이터 전압들과 게이트 전압들을 포함하는 구동신호들은 그라운드 상태로 하고, 상기 구동부의 내부 오실레이터만 동작한다. 따라서, 표시 패널(100)의 잔상 제거 속도를 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 구동부의 리셋단자와 연결되는 배선에 풀-다운 저항을 연결하여 전원 오프시 리셋단자을 먼저 로우 상태로 전환한다. 이에 의해 상기 구동부를 리셋 구동시킴으로써 잔류하는 전하들을 빠르게 방전시킬 수 있다. 결과적으로 전원 오프시 표시 장치의 화면상의 잔상을 빠르게 제거할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되고, 화상을 표시하는 표시 패널;
    상기 표시 패널 상에 실장되고, 복수의 입력단자들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 구동신호들을 출력하는 복수의 출력단자들을 포함하는 구동부; 및
    상기 입력단자들 중 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시키는 풀-다운 저항부를 포함하며,
    상기 풀-다운 저항부는 상기 구동부 내에 형성되고,
    상기 풀-다운 저항부는 NMOS 트랜지스터를 포함하고, 상기 NMOS 트랜지스터는 상기 리셋 단자에 전기적으로 연결된 소스 전극 및 전원전압단자에 전기적으로 연결된 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되고, 화상을 표시하는 표시 패널;
    상기 표시 패널 상에 실장되고, 복수의 입력단자들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 구동신호들을 출력하는 복수의 출력단자들을 포함하는 구동부; 및
    상기 입력단자들 중 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시키는 풀-다운 저항부를 포함하며,
    상기 풀-다운 저항부는 상기 구동부 내에 형성되고,
    상기 풀-다운 저항부는 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터는 상기 리셋 단자에 전기적으로 연결된 소스 전극 및 그라운드 전원단자에 전기적으로 연결된 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  6. 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되고, 화상을 표시하는 표시 패널;
    상기 표시 패널 상에 실장되고, 복수의 입력단자들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 구동신호들을 출력하는 복수의 출력단자들을 포함하는 구동부; 및
    상기 입력단자들 중 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시키는 풀-다운 저항부를 포함하며,
    상기 풀-다운 저항부는 상기 구동부 내에 형성되고,
    상기 풀-다운 저항부는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터는 상기 리셋 단자에 전기적으로 연결된 소스 전극 및 그라운드 전원단자에 전기적으로 연결된 게이트 전극을 포함하고, 상기 NMOS 트랜지스터는 상기 PMOS 트랜지스터의 드레인 전극에 전기적으로 연결된 소스 전극 및 전원전압단자에 전기적으로 연결된 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  7. 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되고, 화상을 표시하는 표시 패널;
    상기 표시 패널 상에 실장되고, 복수의 입력단자들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 구동신호들을 출력하는 복수의 출력단자들을 포함하는 구동부; 및
    상기 입력단자들 중 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시키는 풀-다운 저항부를 포함하며,
    상기 풀-다운 저항부는 상기 구동부 내에 형성되고,
    상기 풀-다운 저항부는 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터는 상기 리셋 단자에 전기적으로 연결된 소스 전극 및 전원전압단자에 전기적으로 연결된 게이트 전극을 포함하고, 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터의 드레인 전극에 전기적으로 연결된 소스 전극 및 접지된 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.
  8. 복수의 게이트 라인들과 복수의 데이터 라인들이 형성되고, 화상을 표시하는 표시 패널;
    상기 표시 패널 상에 실장되고, 복수의 입력단자들, 및 상기 게이트 라인들 및 상기 데이터 라인들에 구동신호들을 출력하는 복수의 출력단자들을 포함하는 구동부; 및
    상기 입력단자들 중 리셋단자와 전기적으로 연결되어 전원 오프시 상기 구동부를 리셋 구동시키는 풀-다운 저항부를 포함하며,
    상기 풀-다운 저항부는 상기 구동부 내에 형성되고,
    상기 풀-다운 저항부는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터는 상기 리셋 단자에 전기적으로 연결된 소스 전극 및 그라운드 전원단자에 전기적으로 연결된 게이트 전극을 포함하고, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 드레인 전극에 전기적으로 연결된 소스 전극 및 접지된 게이트 전극과 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
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