JP4633796B2 - キャリア再生を向上させるシステム及び方法 - Google Patents

Description

本発明は一般にディジタル通信に関し、特にキャリア再生システムの帯域幅を最適化する方法及び装置に関する。

キャリア再生は、受信信号を基準に同期化させることを含む。多くのシステムでは、このことは、位相ロック・ループ（ＰＬＬ）を用いて行われる。ディジタル・システムでは、位相シフト並びに雑音の課題を含む複数の種々の課題を解決することができるディジタル位相ロック・ループ（ＤＰＬＬ）が用いられている。多くのシステムでは、ディジタル・キャリア再生システムにおいてＤＰＬＬループ帯域幅が増加するにつれ、信号上の位相雑音による残留位相ジッタが削減される。ＤＰＬＬは信号位相雑音を一段とうまくトラッキングすることが可能であるからである。しかし、ＤＰＬＬループ帯域幅が増加するにつれ、一段と多くの相加性雑音（例えば、白色ガウス雑音）がキャリア再生ループに入り、更に多くの残留位相ジッタをもたらす。

一般に、特定の位相雑音及び相加性雑音の状態の場合、全体残留位相ジッタが最小にされるループ帯域幅が存在し得る。現在の実務では、キャリア再生ループ帯域幅は、期待される信号状態に基づいて特定の基準値に設定される。このことによって、ループ帯域幅が最適でなくなり、キャリア再生に後続する残留位相ジッタが不必要に大きくなってしまう。

よって、現在の信号状態に応じてループ帯域幅を最適化して位相ジッタを最小にするシステム及び方法に対する必要性が存在している。

キャリアを再生するシステム及び方法は、複数のキャリア再生モジュールを含み、キャリア再生モジュールそれぞれは、同じ入力シンボルを処理し、キャリア再生モジュールそれぞれは利得入力及びエラー出力を有する。ループ利得制御は、キャリア再生モジュールからエラーを受信し、キャリア再生モジュールに利得を備える。現在の期間中のエラーに基づいて、ループ利得制御は、最低のエラーをもたらしたモジュールを判定し、そのモジュールに関連した利得を最良の利得として選択する。この利得は、次の期間中に復号化するためのシンボルを出力するモジュールに施される。

別のキャリア再生実施例は、位相検出器と、位相検出器に結合された経路とを含む。経路は、そこに入力された複数の利得から選択される現在の利得を含む。先行期間における基準に基づいて現在の利得が選択される。位相積分器は、経路の出力を受信し、複数のレジスタを含む。レジスタそれぞれは、複数の利得のうちの１つと関連付けられる。ルックアップ・テーブルは、位相検出器における位相検出のために入力シンボルを回転解除する回転解除器に位相補正が供給されるように位相積分器から補正位相を受信する。位相検出器は、回転解除されたシンボルを受信する。

キャリアを再生する方法は、現在のループ利得によってシンボルを処理する工程と、現在のループ利得それぞれ及び複数の他の利得に関連したエラー情報を累算する工程と、エラー情報に基づいて、次の期間におけるシンボルを処理するために、現在のループ利得及び複数の他の利得のうちの１つから新たな利得を選択する工程とを含む。別の実施例では、選択する工程は、複数のエラーのうちの最小のエラーを判定する工程であって、各エラーが利得と関連付けられる工程と、最小のエラーと関連付けられた利得を新たな利得として選択する工程とを含み得る。処理の工程は、複数のモジュールによって同じシンボルを処理する工程であって、各モジュールが、それに関連したそれ自身の利得を有する工程を含み得る。

各利得は好ましくは、平均二乗位相エラーと関連付けられる。最小の平均二乗位相エラーに関連付けられた利得を用いて、回転解除されたシンボルを処理する。このシンボルは後の処理（例えば、前方エラー訂正）に送られる。しかし、他の利得に関連付けられた位相エラーは、同じシンボルを処理しながら判定され続け、将来の期間における最低位相エラー選択の候補に留まる。

本発明の利点、特性及び種々の更なる特徴は、添付図面に関して次に説明する例証的な実施例を検討することによって更に徹底的に分かるであろう。

添付図面が、本発明の概念を示す目的のためのものであり、本発明を示すうえで考えられる唯一の構成では必ずしもないことが分かる。

本発明は、キャリア再生システムに関する。本発明は、例えば、位相雑音及び相加性雑音によって損なわれた信号のループ帯域幅を自動的に最適化する。キャリア再生システムは、位相が情報を伝達するシステムの入力信号にロックされた局所キャリアを再生する。位相シフト・キーイング（ＰＳＫ）や直交振幅変調（ＱＡＭ）などのシステムは、位相データを用いて情報を伝達する例である。ディジタル位相ロックループ（ＤＰＬＬ）は一般に、前述のシステムにおいて用いられている。ＤＰＬＬにおいて用いられるループ帯域幅は、位相雑音トラッキング（例えば、より大きなループ帯域幅がより好適である）と、相加性雑音による損傷（例えば、より小さなループ帯域幅がより好適である）との折衷策を表す。本発明は、ＤＰＬＬ帯域幅の影響をバランスさせるよう、信号上で受ける位相雑音及び相加性雑音の関数としてＤＰＬＬループ帯域幅を自動的に最適化する手法を提供する。

本発明は、キャリア再生のためのＤＰＬＬシステムによって説明する。しかし、本発明は更にずっと広く、同期化されて情報を送信又は受信する何れかの通信システム、集積回路若しくはデータ処理システムに含まれ得る。更に、本発明は、エラー（例えば、位相エラー）を用いて情報を伝達するか、又は上記エラーを、システム機能が適切になるように調節する必要がある何れかのシステムに適用可能である。本発明は、電気通信産業、ラジオ産業やテレビジョン産業、半導体やその他の集積回路、ケーブル通信や衛星通信等に用いることができる。

図に示す構成要素は、ハードウェア、ソフトウェア、又はそれらの組み合わせの種々の形態で実現することができる。前述の構成要素は、適切にプログラムされる１つ又は複数の汎用装置（プロセッサ、メモリ及び入出力インタフェースを含み得る）上のハードウェア及びソフトウェアの組み合わせで実現することができる。

いくつかの図を通して同じ参照符号が同様な、又は同一の構成要素を表す添付図面を次に特に詳細に参照し、まず図１を参照すれば、当該技術分野において知られているキャリア再生システム１０を示す。システム１０は、２つの信号間の位相差を推定し、位相不一致に基づいて結果を出力する位相検出器３８を備える。スライサ４０を用いて、回転解除シンボル１６に対する比較のためにスライス（目標）シンボルを供給する。１次経路３７及び２次経路３９は位相積分器２０に接続する。位相積分器２０は次いで、回転解除位相を複素正弦／余弦値に変換して回転解除器１２における信号を回転解除するようルックアップ・テーブル１８へのアドレス指定を行う。位相積分器２０及びルックアップ・テーブル１８はよって、併せて数値制御発振器（ＮＣＯ）の機能を行う。回転解除シンボル１６は次いで、マッピング解除器によって、又はより一般的には、１つ若しくは複数の前方エラー訂正（ＦＥＣ）復号器４１によってデータに復号化することができる。位相積分器２０も２次積分器３０も、レジスタ２２及び２８それぞれ、並びに加算器２４及び３２それぞれを含む。経路３７及び３９それぞれは、そのそれぞれの経路の利得を備えるために増幅器３４及び３６を有する。１次経路３７及び２次経路３９は、位相積分器２０への入力の前に加算器２６によって加算される。

図２を参照すれば、本発明の例証的な実施例を表す。システム１００は、解析期間にわたって検査される複数のループ帯域幅を含み、好適性又は適合性の特定の基準に基づいて、最良のループ帯域幅が選択され、次の解析期間中の帯域幅の１つとして用いられる。システム１００は図では、３つの並列キャリア再生モジュール１０２、１０８及び１１０を含む。各モジュール１０２、１０８及び１１０は、同じデータ組（例えば、同じ回転受信シンボル組１４）を処理する。各キャリア再生モジュール１０２、１０８及び１１０は、シンボル入力１４、利得入力（利得１、２又は３）及びエラー出力（位相エラー１、２又は３）を有する。

３つのキャリア再生モジュール１０２、１０８及び１１０に供給される利得（利得１、利得２、利得３）は、以下に説明するようにループ利得制御モジュール１１２によって供給される。ループ利得制御モジュール１１２は、エラー出力（位相エラー１、位相エラー２、位相エラー３）を３つのキャリア再生モジュール１０２、１０８、１１０から受信し、利得（利得１、利得２、利得３）をキャリア再生モジュール１０２、１０８及び１１０に供給する。モジュール１１２は、更新入力（「更新」）も含む。

所定の解析期間中に、タイミング発生器１１４が、３つのキャリア再生モジュール１０２、１０８及び１１０に新たな利得組を施すために更新信号を生成する。上記期間は、何れかの適切な時間経過を含み得る。好ましくは、更新間の期間は、最良の性能を備えるよう最適化される。キャリア再生モジュール１０２のうちの１つの詳細を図３に示す。

図３を参照すれば、キャリア再生モジュール１０２の処理はモジュール１０８及び１１０と同様である。更に、モジュール１０２の処理の多くは、図１に示す既知のキャリア再生回路１０の処理と同様である。入力シンボル１４が、複素乗算器である回転解除器１２によって回転解除される。回転解除シンボル１６と、スライサ４０によって供給される目標（スライス）シンボルとの間の位相エラーは、スライス・シンボルの共役とシンボルとの積の虚数部分を計算することによって定められる、すなわち、

である。ここで、ｚはシンボルであり、ｚ_ｓｌ ^＊はスライス・シンボルの共役であり、ｚ_ｓｌはスライス・シンボルであり、∠ｚ及び∠ｚ_ｓｌは、シンボル及びスライス・シンボルそれぞれの位相角である。

位相エラー推定φ_ｅｒｒは、１次経路２１４における乗算器２１４を用いて１次利得２０２によって乗算され、位相エラー推定φ_ｅｒｒは、乗算器２０６によって、増幅器２０８によって修正された２次利得２０２によって乗算される。増幅器又は乗算器２０８を用いて、２次経路２１６の利得２０２を増幅又は調節することができる。２次経路２１６は積分器３０を有する。２次レジスタ２８は、シンボル・レート（図示せず）でクロッキングされる。１次経路及び２次経路（２１４及び２１６）を、加算器２６によって併せて加算し、次いで積分器２０によって積分して、補正位相を得る。位相レジスタ２２は、シンボル・レート（図示せず）でクロッキングされる。この位相は次いで、回転解除器１２における次のシンボルを回転解除させるための複素値を供給するよう正弦／余弦ルックアップ・テーブル１８に入力される。２次経路２１６をキャリア再生モジュールから完全になくしてもよいか、又は更なる経路を１次経路２１４に追加してもよい。

可変利得２０２が、回路に入力され、１次経路２１４において直接用いられる。この利得２０２は、２次経路２１６において増幅器２０８によって用いられる対象の倍数よりも小さな係数Ｋ１２によってダウンスケーリングされる。位相エラー２１２が、ループ利得制御回路内で解析される対象の回路から供給される。ループ利得制御モジュールの詳細は、図４を参照しながら例証的に説明する。

図４を参照すれば、ループ利得制御モジュール１１２は３つの入力エラー信号（位相エラー１、２、３）を検査し、最小平均二乗値を有するエラー信号を、ロジック３０２を用いて判定する。図示した実施例では、各位相エラーがブロック３０４によって２乗され、エラーが累算器３１０に供給される。累算器では、加算器３０８を用いて新たなエラーを加算することによってエラー二乗レジスタ３０６が更新される。

更新信号（更新）がアサートされると、モジュール１１２は、最小エラー信号を生成した利得を新たな利得１として選択し、利得１未満の新たな利得２、及び利得１より大きな新たな利得３を生成する。この選択は、指数３０１に応じて、多重化装置３２８を用いて行われる。更新信号がアサートされると、３つのエラー信号累算器３１０（レジスタ３０６）は、次の解析期間における２乗エラー累算の処理を始めるようゼロにリセットされる。

ループ利得制御回路１１２では、３つのキャリア再生モジュール１０２、１０８及び１１０によって供給される３つの位相エラーは全て、２乗され（３０４）、積分される（３１０）。３つのエラー二乗レジスタ３０６は、シンボル・レート（図示せず）でクロッキングされる。前述の積分エラーはロジック・ブロック３０２に供給される。ロジック・ブロック３０２は最小エラー３０１の指数を判定する。例えば、位相エラー１の積分値が、位相エラー２の積分値及び位相エラー３の積分値の何れよりも小さい場合、ロジック３０２は、指数１を出力する。

３つのレジスタ３２４、３２５及び３２６は、３つのキャリア再生モジュール１０２、１０８及び１１０によって現在の解析期間において用いられる３つの利得を含む。解析期間の終了時に、更新信号（更新）が、３つのレジスタ３２４、３２５及び３２６をクロッキングするようアサートされる。その時点で、利得１を保持しているレジスタは、解析期間中の累算エラーを最小にした利得を受信する。すなわち、最小エラー指数が２の場合、利得２を用いるキャリア再生回路が、最低の累算エラーをもたらし、利得２が、次の解析期間の新たな利得１としてレジスタ化される。同時に、利得２を乗算器３２０によって、１つのＫｓｍａｌｌよりも小さな値で乗算して新たな利得２を生成し、利得２を乗算器３２２によって、１つのＫｂｉｇよりも大きな値で乗算して新たな利得３を生成する。よって、３つの新たな利得（先行解析期間から入手可能な最良の利得、及び更なる２つの利得（先行解析期間からの最良の利得よりわずかに小さい利得、及び前述の最良の利得よりもわずかに大きい利得））が、次の解析期間に用いるようレジスタ化される。

更新信号がアサートされ、新たな利得が選択されると、３つの累算器３１０は、次の解析期間中に位相エラーの、意味のある積分を得るようゼロにリセットされる。

図２から分かるように、利得１は、先行解析期間から求められる最良の利得をレジスタ化するので、キャリア再生モジュール１０２を、実際のデータ復号化に用いる。すなわち、その回転解除シンボルは、ＦＥＣ４１やその他の後続回路によって用いられるために出力される。

図５を参照すれば、ハードウェア要件を削減する別の実現形態を示す。このことは、ハードウェアの再使用と、図２の３つのキャリア再生モジュール１０２、１０８及び１１０毎に、位相積分器／累算器４２２、及び２次経路４１６上の２次積分器／累算器４２６によって状態が記憶されるという認識とに基づいている。よって、シンボル毎に複数のクロック・サイクルが利用可能な場合、複数の状態エレメント（４２２又は４２６）を備える単一キャリア再生モジュール４００を用いて、図２中の３つの個々のキャリア再生モジュール１０２、１０８及び１１０の機能を実現することが可能である。図５では、単一の回転解除器（複素乗算器）１２、位相検出器３８、１次乗算器４０４、２次乗算器４０６及び正弦／余弦ルックアップ・テーブル１８のみが必要である。

この実現形態は、回路に入力される各回転シンボル１４が、シンボル期間中、一定状態に留まり、その期間中、事実上、３つの別々の利得を用いる３つの別々のキャリア再生回路に入力されることを基礎としている。この実現形態では、２次レジスタＡ、Ｂ及びＣ（４２６）、並びに位相レジスタＡ、Ｂ及びＣ（４２２）が、３倍（「３Ｘ」）のシンボル・レート（図示せず）でクロッキングされる。構造４２０及び４２４は、例えば、循環シフト・レジスタとして、レジスタ４２２及び４２６、並びに加算器２４及び３２の構成によって乗算器と積分器を組み合わせている。他の多重化／逆多重化構成も用いることができる。

利得１を用いて生成された回転解除シンボルは、ＦＥＣ４１や他の後続回路において用いるために、イネーブルされたレジスタ４０２における回転解除器１２の出力においてレジスタ化される。ＥＮＡ１がハイの場合、レジスタ４０２の入力が、次の正の３ｘクロック・エッジ上で記憶される。同様に、位相エラー１、２及び３は、イネーブルされたレジスタ４２８にレジスタ化される。ＥＮＡ１、２又は３がハイの場合、レジスタ４２８の入力が、次の３ｘクロック・エッジ上で位相エラー１、２又は３それぞれとして記憶される。ループ利得制御モジュール１１２（図２）からの利得が、多重化装置４３０を介して選択される。利得選択値は、系列（１，２，３，１，２，３_…）において回転する。イネーブル信号ＥＮＡは、利得選択値の対応する時点においてハイである（すなわち、ＥＮＡ１は、利得選択が１の場合にハイである等である）。２次経路エレメント２０８、４０６、４２４、及び加算器２６はなくすことができる、又は更なる経路を１次経路に追加することができる。

より高い、又はより低いクロック・レート（例えば、シンボル・レートの２倍若しくは４倍、又はそれを超える倍数）が利用可能であり得るものであり、適切なイネーブル信号を加えることによって前述の回路において用いることが可能である。本明細書及び特許請求の範囲記載の実現形態によって、同じデータ組に複数のループ帯域幅を施すことが可能になる。他の実現形態では、単一のキャリア再生回路を用い得るものであり、単一ループ利得を解析期間中に用いることが可能である。例えば、利得１を解析期間にわたって用いることが可能であり、関連した積分エラーを計算することが可能である。次の解析期間では、より小さな利得２を試行することが可能である。第３の解析期間では、より大きな利得３を試行することが可能である。３つの解析期間全てに続いて、最良の利得を選択し、主たる標準利得１として用いることが可能であり、新たな、より小さな利得２及びより大きな利得３を、３つの解析期間の別の系列について選択することが可能である。前述の手法の利点は、複数のキャリア再生回路、又はシンボル毎の複数の処理を必要とすることなくループ帯域幅を最適化することである。

前述の実施例は、複数のやり方で修正することもできる。例えば、ループの２次利得は、ＤＰＬＬの自然周波数ω_ｎの２乗に比例し得る。ループの１次利得は、自然周波数と制動係数との積に比例し得る。したがって、一定の制動係数（又は、ループ周波数応答における一定のピーク）を維持するために、２次利得は、図６及び図７に示すように、ループの１次利得を、定数によって乗算し、１次利得によっても乗算したものである。

図６を参照すれば、乗算器２０６に施される全体２次利得は、乗算器２０３からの利得（２０２）×利得（２０２）×Ｋ１２である。図７を参照すれば、乗算器２０６が、乗算器２０４に続いて施されるので、２次経路におけるカスケード利得はやはり利得^＊利得^＊Ｋ１２であり、ここでＫ１２は、一定の制動比の定数を含む。

上記例証的な例を前提とすれば、別の多くの実施例を本発明によって用いることができる。例えば、好適性の基準は、前述の、位相検出器によって推定される最小平均二乗位相エラー、目標シンボルまでの最小平均二乗距離、又は特定の他の基準であり得る。他の実施例は、種々のハードウェア又はソフトウェアの構成（何れかの数の位相エラー・モジュール及び利得モジュール等を含む）を用い得る。そうした実施例の１つでは、第１の経路の利得を第２の経路における利得と無関係に制御することができる。一例では、これは、先行する期間において判定された最小エラーに基づいて選択し得る１次利得及び２次利得を含む。別の実施例では、１次利得は先行期間において判定された最小エラーに基づいて選択することができ、２次利得は、別の先行期間において判定された最小エラーに基づいて選択することができる。

（例証的であり、限定的でないことが意図された）キャリア再生を向上させる方法及びシステムの好ましい実施例を説明したが、当業者は修正及び変形を上記教示に照らして行うことが可能である。したがって、特許請求の範囲記載の本発明の範囲及び趣旨の範囲内に収まる変更を、本明細書及び特許請求の範囲に開示した本発明の特定の実施例において行うことができる。詳細を含み、特許法によって特に要求される本発明の説明を行ったが、特許請求の対象であり、特許証によって保護されることが望まれる内容は、本特許請求の範囲に記載する。

従来技術によるキャリア再生モジュールの構成図である。 本発明の一実施例による、ループ利得を備えたキャリア再生モジュールの構成図である。 本発明の一実施例による、図２のシステムのキャリア再生モジュールの構成図である。 本発明の一実施例による、図２のループ利得制御の構成図である。 システムが循環シフトを備え、複数の利得に対応する状態情報を維持しながら構成部分を再使用する、キャリア再生のための、本発明の別の実施例の構成図である。 図３及び図５の実施例において用いる別のループ・フィルタ構成を示す図である。 図３及び図５の実施例において用いる別のループ・フィルタ構成を示す図である。

Claims (32)

1. キャリアを再生するシステムであって、
   複数のキャリア再生モジュールであって、それぞれが、同じ入力シンボルを処理し、それぞれが利得入力及びエラー出力を有するキャリア再生モジュールと、
   該キャリア再生モジュールからエラーを受信し、前記キャリア再生モジュールに利得を備えるループ利得制御とを備え、 現在の期間中のエラーに基づいて、前記ループ利得制御は、最低のエラーをもたらしたモジュールを判定し、該モジュールに関連した利得を、次の期間中に復号化するためのシンボルを出力するモジュールに施される最良の利得として選択することを特徴とするシステム。
2. 請求項１記載のシステムであって、前記エラーが位相エラーであることを特徴とするシステム。
3. 請求項１記載のシステムであって、前記エラーは、回転解除されたシンボルと、それがスライスされたバージョンとの間の差であることを特徴とするシステム。
4. 請求項１記載のシステムであって、前記ループ利得制御は、タイミング発生器からの更新信号によってイネーブルされることを特徴とするシステム。
5. 請求項１記載のシステムであって、前記最良の利得を用いて、入力シンボルを処理するために後続期間中に用いるために他のモジュールに供給する対象の更なる利得を計算することを特徴とするシステム。
6. 請求項５記載のシステムであって、前記最良のモジュール利得よりも大きな第１の利得と、前記最良のモジュール利得未満の第２の利得とを供給するために更なる利得が乗算器を用いて計算されることを特徴とするシステム。
7. 請求項１記載のシステムであって、前記エラーは、エラー２乗累算器を用いてモジュール毎に累算されることを特徴とするシステム。
8. 請求項７記載のシステムであって、前記ループ利得制御は、前記エラー２乗累算器から最小の累算エラーを判定するためのロジックを更に備えることを特徴とするシステム。
9. 請求項８記載のシステムであって、前記ロジックは、前記最小の累算エラーに関連した利得を多重化装置が選択することをイネーブルすることによって最良のモジュール利得を選択するための信号を出力することを特徴とするシステム。
10. 請求項１記載のシステムであって、各モジュールは、位相検出器、並びに第１の経路及び第２の経路を備えることを特徴とするシステム。
11. 請求項１０記載のシステムであって、前記第１の経路及び前記第２の経路のそれぞれは、現在供給されているモジュール利得の関数をそれに入力させていることを特徴とするシステム。
12. 請求項１０記載のシステムであって、前記第１の経路及び前記第２の経路を加算し、位相積分器に入力して補正位相を得ることを特徴とするシステム。
13. 請求項１２記載のシステムであって、前記補正位相を正弦／余弦ルックアップ・テーブルに入力して、次の入力シンボルを回転解除するための複素値を供給することを特徴とするシステム。
14. キャリアを再生するモジュールであって、
    位相検出器と、
    該位相検出器に結合された経路であって、該経路が、それに入力される複数の利得から選択される現在の利得を有し、該現在の利得が、先行期間における基準に基づいて選択される経路と、
    前記経路の出力を受信する位相積分器であって、該位相積分器が複数のレジスタを有しており、前記レジスタのそれぞれが、前記複数の利得のうちの１つに関連付けられる位相積分器と、
    前記位相検出器における位相検出のために入力シンボルを回転解除するための回転解除器に位相補正が供給されるように前記位相積分器から補正位相を受信するルックアップ・テーブルとを備えることを特徴とするモジュール。
15. 請求項１４記載のモジュールであって、前記位相検出器は、複数の位相エラーを出力し、各位相エラーは、前記複数の利得のうちの１つに関連付けられることを特徴とするモジュール。
16. 請求項１４記載のモジュールであって、複数のエラーを計算するエラー計算器を更に備え、各エラーは、前記複数の利得のうちの１つに関連付けられることを特徴とするモジュール。
17. 請求項１４記載のモジュールであって、前記位相積分器は、１つのレジスタが前記複数の利得のうちの１つに関連付けられ、前記複数の利得のうちの１つに関連付けられた期間中にアクティブであるような循環シフト器を有することを特徴とするモジュール。
18. 請求項１４記載のモジュールであって、シンボルが、先行期間の、前記複数の利得に関連付けられた最低エラーに基づいて選択された現在の利得によって処理されることを特徴とするモジュール。
19. 請求項１４記載のモジュールであって、前記現在の利得が多重化装置によって選択されることを特徴とするモジュール。
20. 請求項１４記載のモジュールであって、エラーが、エラー２乗累算器を用いて利得毎に累算されることを特徴とするモジュール。
21. 請求項２０記載のモジュールであって、前記エラー２乗累算器からの最小累算エラーを用いて、次の期間に用いる対象のシンボルを処理するための新たな利得値を選択し、該新たな利得は、前記複数の利得から選択されることを特徴とするモジュール。
22. 請求項１４記載のモジュールであって、前記位相積分器は、シンボル・レートによって乗算された前記複数の利得におけるいくつかの利得に等しいレートで動作することを特徴とするモジュール。
23. 請求項１４記載のモジュールであって、補正位相を正弦／余弦ルックアップ・テーブルに入力して、次の入力シンボルを回転解除するための複素値を供給することを特徴とするモジュール。
24. 請求項１４記載のモジュールであって、シンボルは、関連付けられた利得全てについて処理され、エラー判定は、将来の期間において用いるうえでの候補に利得全てが留まるように前記複数の利得のうちの利得全てについて行われることを特徴とするモジュール。
25. キャリアを再生するモジュールであって、
    位相検出器と、
    該位相検出器に結合された１次経路及び２次経路であって、前記１次経路は、そこに入力された複数の利得から選択される現在の利得を有しており、
    前記２次経路は、そこに入力された現在の利得の倍数を含み、前記２次経路は、エラーを累算するために複数のレジスタを有する２次積分器を更に備え、各レジスタは前記複数の利得のうちの１つに関連付けられる１次経路及び２次経路と、
    前記１次経路及び前記２次経路を加算することによる加算結果を受信する位相積分器であって、該位相積分器が複数のレジスタを有しており、前記レジスタのそれぞれが前記複数の利得のうちの１つに関連付けられる位相積分器と、
    前記位相検出器における位相検出のために入力シンボルを回転解除するための回転解除器に位相補正が供給されるように前記位相積分器から補正位相を受信するルックアップ・テーブルであって、前記位相検出器が前記回転解除シンボルを受信するテーブルとを備えることを特徴とするモジュール。
26. 請求項２５記載のモジュールであって、前記位相検出器は、複数の位相エラーを出力し、各位相エラーは、前記複数の利得のうちの１つに関連付けられることを特徴とするモジュール。
27. 請求項２５記載のモジュールであって、複数のエラーを計算するエラー計算器を更に備え、各エラーは、前記複数の利得のうちの１つに関連付けられることを特徴とするモジュール。
28. 請求項２５記載のモジュールであって、２次位相積分器は、１つのレジスタが前記複数の利得のうちの１つに関連付けられ、前記複数の利得のうちの１つに関連付けられた期間中にアクティブであるような循環シフト器を有することを特徴とするモジュール。
29. 請求項２５記載のモジュールであって、２次位相積分器は、シンボル・レートによって乗算された前記複数の利得におけるいくつかの利得に等しいレートで動作することを特徴とするモジュール。
30. キャリアを再生する方法であって、
    現在のループ利得及び複数の他の利得によってシンボルを処理する工程と、
    前記現在のループ利得及び複数の他の利得のそれぞれに関連したエラー情報を累算する工程と、
    前記エラー情報に基づいて、次の期間において前記シンボルを処理するために、前記現在のループ利得及び前記複数の他の利得のうちの１つから新たな利得を選択する工程とを備えることを特徴とする方法。
31. 請求項３０記載の方法であって、前記選択する工程は、複数のエラーのうちの最小エラーを判定する工程であって、各エラーが利得と関連付けられる工程と、前記最小エラーと関連付けられた利得を前記新たな利得として選択する工程とを含むことを特徴とする方法。
32. 請求項３０記載の方法であって、前記処理する工程は、複数のモジュールによって同じシンボルを処理する工程を含み、各モジュールは、それに関連付けられたそれ自身の利得を有することを特徴とする方法。

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