JP2001345739A - Rake受信装置 - Google Patents

Rake受信装置

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JP2001345739A
JP2001345739A JP2000169485A JP2000169485A JP2001345739A JP 2001345739 A JP2001345739 A JP 2001345739A JP 2000169485 A JP2000169485 A JP 2000169485A JP 2000169485 A JP2000169485 A JP 2000169485A JP 2001345739 A JP2001345739 A JP 2001345739A
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Kenichiro Chiba
健一郎 千葉
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日本電気株式会社
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Abstract

(57)【要約】 【課題】マルチパス伝搬路の位相ジッタの追従機能を保
ちつつ、受回路規模の縮減、及び消費電力を低減する装
置の提供。 【解決手段】拡散符号によりスペクトラム拡散された信
号を受信し、マルチパスとなっている受信信号から個々
のパスを検索するサーチャで検索されたそれぞれの受信
信号を逆拡散して信号を復調する複数のフィンガー回路
と、複数のフィンガー回路の出力を合成するRAKE合
成器と、を備えたRAKE受信装置において、複数のフ
ィンガー回路はいずれもその内部にDLL回路を設けず
に、前記複数のフィンガー回路に対して一つのDLL回
路を備え、前記DLL回路による同期追跡対象のフィン
ガーは切替回路により切替えられ、RAKE合成器が求
める各フィンガー毎の重み情報に基づき切替回路を制御
しDLL回路が追従するべきフィンガーを逐次選択する
制御回路と、を備える。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、スペクトラム拡散
通信システムの受信装置に関し、特に、CDMA方式の
セルラ電話システム等に用いて好適な受信装置に関す
る。

【0002】

【従来の技術】スペクトラム拡散通信方式においては、
送信側では、搬送波が送信データにより変調されるとと
もに、搬送波に対してPN(Pseudorandom Noise)符
号が乗じられ、搬送波がPN符号により変調され周波数
スペクトラムが広げられた状態で送信される。受信側で
は、送信側と同一のPN符号が乗じられ、送信時と同一
のPN符号でその位相が合致している場合、逆拡散が行
われて変調出力が得られ、これを復調することで受信デ
ータが得られる。このように、スペクトラム拡散通信方
式では、受信時に信号を逆拡散するために、パターンの
みならず、位相についても、送信側と同一のPN系列が
必要とされる。そして、CDMA(CodeDivison Multi
ple Access;符号分割多元接続)方式は、パターンや
位相を変えることによって、多元接続を可能としたもの
であり、耐干渉性、耐妨害性に優れ、マルチパス環境に
も良好な受信特性が実現できるものとして、近時、移動
体通信等にも用いられている。

【0003】CDMA方式に基づく移動体通信システム
において、マルチパス伝搬路によるフェージングの影響
を軽減するとともに、信号対雑音比(S/N比)を向上
するために、複数の受信機で複数のパスの信号がそれぞ
れ別々に逆拡散復調され、これらの信号出力を合成回路
(RAKE合成器)で合成出力するパスダイバーシチ
(RAKE)方式が用いられている。

【0004】複雑なマルチパス伝搬条件の中で、同期確
立・保持・復調する手段としては、サーチャによって、
各パス毎の遅延特性を求め、複数のフィンガー回路に対
して初期位相を設定し、各フィンガー回路の出力を、受
信信号強度(RSSI)や信号対雑音比(S/N)に応
じて、合成回路で合成する構成が一般的に用いられる。

【0005】そして、初期位相による同期確立後、同期
保持(tracking)のためには、各フィンガー回路毎に、
遅延ロックループ(Delay Lock Loop;「DLL」と略
記される)回路を用意してパス毎のジッタに追従する、
という構成が広く用いられている。

【0006】このDLL回路は、よく知られているよう
に、典型的には、PN系列を生成するPN系列発生器
と、最適な位相に対してそれぞれ所定チップ先行、遅延
させた信号で受信信号との相関を検出するための二つの
乗算器を備え、これら二つの乗算器の出力をフィルタを
通したものを検波器で検波し、それぞれの検波出力(相
関出力)の差をとると、この差は、符号位相が最適とな
る最適追跡点でゼロクロスする。この相関値の差を、ル
ープフィルタを介して平滑化した制御信号で電圧制御発
振器の発振周波数を制御し、電圧制御発振器からの出力
クロックがPN系列発生器に供給される構成とされ、D
LL回路から符号位相が最適となるPN系列(参照信
号)を取り出してフィンガー回路における逆拡散復調が
行われる。

【0007】

【発明が解決しようとする課題】ところで、追従しよう
とするマルチパス受信信号の位相ジッタには、端末自身
の移動などによって生ずる、複数のパス間で連動して変
化する成分も含まれる。

【0008】また、近時提案されている移動体通信シス
テムにおいては、端末側において、送信タイミングの制
御を行う方式も用いられている。このようなシステムに
おいては、受信側から見て、各パスで、一斉に変化する
位相ジッタ成分が支配的となる状況も生じることにな
る。

【0009】かかるマルチパスの位相ジッタに対応する
ためには、各フィンガー回路毎に、DLL回路を設ける
ことが必要とされている。さらに、各DLL回路の位相
制御を連動させて制御する必要があり、その結果、受信
装置の回路規模、消費電力が増大することになる。

【0010】なお、例えば特開平10−209918号
公報においては、複数フィンガー回路が同期追跡のため
DLLを有し、各DLLはそれぞれループフィルタを有
しており、回路規模が増大するという問題を解消するた
めに、各フィンガー回路は、同期追跡のためDLLを有
し、DLLの一部をなすループフィルタ(完全積分型2
次ループフィルタ)を複数のフィンガー回路で共有す
る、ようにした受信装置の構成が開示されている。

【0011】したがって、本発明は、上記課題、及び問
題点の認識に基づき、創案されたものであって、その目
的は、マルチパス伝搬路の位相ジッタの追従機能を保ち
つつ、回路規模の縮減を図り消費電力を低減する装置を
提供することにある。

【0012】

【課題を解決するための手段】前記目的を達成する本発
明は、拡散符号によりスペクトラム拡散された信号を受
信し、マルチパスとなっている受信信号から個々のパス
を検索するサーチャで検索されたそれぞれの受信信号を
逆拡散して信号を復調する複数のフィンガー回路と、前
記複数のフィンガー回路の出力を合成するRAKE合成
器と、を備えたRAKE受信装置において、前記複数の
フィンガー回路はその内部にDLL(遅延同期ループ)
回路を具備せず、前記フィンガー回路の外部に、前記複
数のフィンガー回路に対して、一つのDLL回路を備
え、前記DLL回路による同期追跡対象のフィンガー回
路は切り替え回路により切り替えられ、前記RAKE合
成器で求められるフィンガー回路毎の重み情報に基づ
き、前記切り替え回路の切り替えを制御し、前記DLL
回路が追従するべきフィンガー回路を逐次選択する制御
回路を備えている。

【0013】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
RAKE受信器に対して、同期保持制御のための遅延ロ
ックループ(Delay Lock Loop)回路(「DLL回路」
という)を各フィンガー回路毎に設けることなく、複数
のフィンガー回路に対して、共通に一つのDLL回路を
備え、切り替え回路により、DLL回路を逐次、最適の
フィンガー回路に追従させ、DLL回路からクロック出
力により、残りのフィンガー回路も制御する構成とした
ものである。

【0014】より詳細には、RAKE合成器(2)にお
いて、各フィンガー回路の復調出力信号の合成時に求め
られる各フィンガー毎の情報(例えば重み情報)に基づ
き、制御回路(3)は、切り替え回路(4)を制御し
て、DLL回路(5)が追従するべきフィンガー回路を
逐次選択する。

【0015】DLL回路(5)が制御するクロックCK
は、各フィンガー回路のPN系列生成器(図3の13)
に供給されて、同期保持動作を行う。

【0016】本発明においては、切り替え回路(4)で
選択された一のフィンガー回路からの出力信号を、DL
L回路(5)が受け取り、前記信号に基づき、DLL回
路(5)で逆拡散に用いられるPN符号の位相を、選択
された一のフィンガー回路内のPN系列発生器の位相に
合わせる構成とされる。

【0017】より詳細には、選択された一のフィンガー
回路のPN系列発生器を構成するシフトレジスタの値
を、切り替え回路(4)を介して、DLL回路(5)が
受け取り、DLL回路(5)内部のPN系列発生器(6
0)を構成するシフトレジスタの値を、入力されたシフ
トレジスタの値に設定することで、DLL回路(5)内
部のPN系列発生器の位相を、前記選択された一のフィ
ンガー回路内のPN系列発生器の位相に合わせる構成と
される。

【0018】あるいは、本発明の別の実施の形態におい
て、図4を参照すると、選択された一のフィンガー回路
のPN系列発生器から出力されるPN符号系列を切り替
え回路(4)を介してDLL回路(5′)が受け取り、
DLL回路(5′)において、前記選択されたフィンガ
ー回路のPN系列発生器から出力されるPN符号系列を
用いて逆拡散することで、切り替え回路(4)で選択さ
れたフィンガー回路内のPN系列発生器の位相に合わせ
る構成とされる。

【0019】かかる構成とした本発明の実施の形態によ
れば、マルチパス伝搬路の位相ジッタの追従機能を保ち
つつ、RAKE受信器の回路規模を削減することができ
る。

【0020】本発明の一実施の形態において、DLL回
路(5)は、フィンガー回路から入力された受信同相
(I)/直交データ(Q)が分岐され、前記フィンガー
回路で用いられるタイミング(同相成分PNI、直交成分P
NQ)よりも早い分周器タイミングのPN符号PNEI、PNEQ
を生成出力するとともに、前記フィンガー回路で用いら
れるタイミング(PNI、PNQ)よりも遅い分周器タイミン
グのPN符号(同相成分PNLI、直交成分PNLQ)を生成出
力するPN系列発生器(60)と、前記I/Qデータ
を、前記PN系列発生器で生成されるPN符号(同相成
分PNEI、直交成分PNEQ)と乗算する第1の複素乗算器
(51)と、前記I/Qデータを、前記PN系列発生器
で生成されるPN符号(PNLI、PNLQ)と乗算する第2の
複素乗算器(54)と、第1の複素乗算器(51)の出
力を平滑化する第1のローパスフィルタ(52)と、第
2の複素乗算器(54)の出力を平滑化する第2のロー
パスフィルタ(55)と、第1のローパスフィルタの出
力電圧の振幅を検波する第1の振幅検波器(53)と、
前記第2のローパスフィルタの出力電圧の振幅を検波す
る第2の振幅検波器(56)と、第1の振幅検波器(5
3)の出力から第2の振幅検波器(54)の出力を減算
する減算器(57)と、前記減算器(57)の出力を平
滑化するループフィルタ(58)と、ループフィルタ
(58)の出力を制御電圧として入力する電圧制御発振
器(59)と、を備え、電圧制御発振器(59)の出力
クロック(CK)が、PN系列発生器(60)に供給さ
れるとともに、各フィンガー回路(1、6、7、8)に
供給される。

【0021】本発明の一実施の形態において、各フィン
ガー回路は、サーチャから初期位相設定が行われ、PN
系列(PNI、PNQ)を発生するPN系列発生器(13)
と、入力された受信I/Qデータを、PN系列発生器
(13)からのPN系列PNI、PNQと乗算する複素乗算器
(11)と、複素乗算器(11)の出力を平滑化するロ
ーパスフィルタ(12)と、を備え、ローパスフィルタ
(12)の出力が復調信号としてRAKE合成器(2)
に出力される。

【0022】本発明の一実施の形態においては、DLL
回路(5)内のPN系列発生器(60)の位相を、切り
替え回路(4)で選択されたフィンガー回路内のPN系
列発生器(13)の位相に合わせる構成とされる。この
場合、DLL回路(5)内のPN系列発生器(60)の
シフトレジスタに、選択された一のフィンガー回路内の
PN系列発生器(13)の状態(シフトレジスタ値)が
ロードされる。

【0023】本発明の別の実施の形態において、フィン
ガー回路内のPN系列発生器(13′)が、前記フィン
ガー回路で用いられるPN符号(同相成分PNI、直交成
分PNQ)のタイミングよりも早いタイミングのPN符号
(PNEI、PNEQ)と、前記フィンガー回路で用いられるP
N符号(同相成分PNI、直交成分PNQ)のタイミングより
も遅いタイミングのPN符号(PNLI、PNLQ)を出力し、
切り替え回路(4)によって選択されたフィンガー回路
から出力されるPN系列(PNEI、PNEQ、PNLI、PNLQ)が
前記DLL回路(5′)に供給される。

【0024】DLL回路(5′)は、図5を参照する
と、切り替え回路(4)によって選択された、アーリー
PN符号(PNEI、PNEQ)とレイトPN符号(PNLI、PNL
Q)とを入力し、受信同相(I)/直交(Q)データ
を、アーリーPN符号(PNEI、PNEQ)と乗算する第1の
複素乗算器(51)と、受信同相(I)/直交(Q)デ
ータを、前記レイトPN符号(PNLI、PNLQ)と乗算する
第2の複素乗算器(54)と、第1の複素乗算器(5
1)の出力を平滑化する第1のローパスフィルタ(5
2)と、第2の複素乗算器(52)の出力を平滑化する
第2のローパスフィルタ(55)と、第1のローパスフ
ィルタ(52)の出力振幅を検波する第1の振幅検波器
(53)と、第2のローパスフィルタの出力振幅を検波
する第2の振幅検波器(56)と、第1の振幅検波器
(53)の出力から第2の振幅検波器(56)の出力を
減算する減算器(57)と、減算器(57)の出力を平
滑化するループフィルタ(58)と、ループフィルタ
(58)の出力を制御電圧として入力する電圧制御発振
器(60)と、を備え、電圧制御発振器(60)の出力
クロックが各フィンガー回路に供給され、DLL回路
(5′)内にPN系列発生器を設けることを不要として
いる。

【0025】

【実施例】上記した本発明の実施の形態について、さら
に詳細且つ具体的に説明すべく、本発明の実施例につい
て図面を参照して説明する。図1は、本発明の一実施例
のRAKE受信器の構成を示す図である。準同期検波後
の受信I(同相)/Q(直交)データは、複数(n個)
のフィンガー回路1、6、7、8に供給され、フィンガ
ー回路では、サーチャ回路(不図示)で求められたパス
遅延情報に基づいて、マルチパス伝送路毎の位相が調整
される。

【0026】各フィンガー回路1、6、7、8からの復
調信号(復調データ)は、RAKE合成器2に供給さ
れ、RAKE合成器2では、パス毎の重み付けアルゴリ
ズムに基づいて合成されて、復調が行われる。RAKE
合成器2では、逆拡散を行う相関器(フィンガー回路)
の出力を同相化し、信号レベルに比例した重み付けを行
い加算することで、各パスの電力の最大比合成(maxima
l ratio combining)が可能とされ、パスダイバーシ
チ効果を得ている。すなわち最大比合成は、マルチパス
の各ブランチ信号(各フィンガー回路の復調出力信号)
を同相化し、信号レベル検出器で検出される信号レベル
に比例した重みを、各ブランチ信号に付けて、加算する
ものであり、CN(搬送波対雑音)比が高く、信号レベ
ルの大きなブランチほど出力に寄与する割合が大きくな
る。

【0027】初期アクイジション(initial acquisiti
on:初期接続)確立後の同期保持には、DLL回路5が
用いられる。

【0028】本発明の一実施例においては、各フィンガ
ー回路毎に、DLL回路を設けずに、1つのDLL回路
5によって、RAKE受信機内の全てのフィンガー回路
1、6、7、8のクロックCKを制御している。

【0029】あるいはRAKE受信機が、例えばm×n
(m、nは所定の正数)個のフィンガー回路を有する場
合、n個のフィンガー回路に対して共通に1個のDLL
回路を備える構成とし、RAKE受信機内に計m個のD
LL回路を備えるというように、フィンガー回路群に対
して共通に1個のDLL回路を設ける単位(ユニット)
を、複数組備えた構成としてもよいことは勿論である。

【0030】クロックCKの制御は、DLL回路5に供
給される受信I(同相)/Q(直交)データ、及び追従
対象のフィンガー回路に設定されたパス遅延情報に基づ
いて行われ、DLL回路5の制御に用いる追従対象フィ
ンガー回路の選択は、切り替え回路4によって行われ
る。

【0031】切り替え回路4は、RAKE合成器2にて
求められたフィンガー毎の重み情報を入力とする制御回
路3によって、その切り替えが制御される。制御回路3
は、RAKE合成器2より入力された、フィンガー回路
に付与される重み情報の最大値を検出する最大値検出回
路(不図示)を備えており、重み情報が最大のフィンガ
ー回路を選択して、該選択されたフィンガー回路に切り
替えるように、切り替え回路4に対して、切り替え指示
信号を出力する。あるいは、制御回路3は、RAKE合
成器2にて求められたフィンガー回路毎の重み情報の時
系列データを不図示のメモリに蓄積格納し、該時系列デ
ータを分析することで、フィンガー重み情報が最大とな
るフィンガー回路を選択するようにしてもよい。

【0032】図2は、本発明の一実施例におけるDLL
回路5の構成の一例を示す図である。図2を参照する
と、DLL回路5は、一般的な、Early(アーリー)、L
ate(レイト)ゲート回路によって構成され、入力され
た受信I/Qデータは分岐された後、複素乗算器51
で、PN系列発生器60で生成された(フィンガー回路
のPN系列発生器で用いられるPN符号のタイミングよ
りも)早いタイミングのPN符号PNEI、PNEQと乗算され
る。また複素乗算器54では受信I/QデータがPN系
列発生器60で生成された遅い分周器タイミングのPN
符号PNLI、PNLQと乗算される。

【0033】PN符号を生成出力するPN系列発生器6
0は、シフトレジスタ601とパリティジェネレータ
(排他的論理和回路)602よりなる線形帰還シフトレ
ジスタ(Linear Feedback Shift Register)から構
成されており、排他的論理和回路602は、シフトレジ
スタ601の一端(右端)の出力と、シフトレジスタ6
01の所定の段数(タップ数)の出力とを入力とし、排
他的論理和回路602の出力信号は、シフトレジスタ6
01の他端(左端)の入力に供給されている。なお、よ
く知られているように、PN系列発生器60から生成さ
れるPN符号は、シフトレジスタ601のレジスタ長、
排他的論理和回路602に入力されるタップの数や位
置、シフトレジスタ601の初期値によって、その特性
が規定される。アーリPN符号PNEI、PNEQ、レイトPN
符号PNLI、PNLQは、それぞれ、PN系列発生器60のシ
フトレジスタにおいて、フィンガー回路に対応するタイ
ミングのPN符号PNI、PNQの取り出し位置を間に挟んだ
位置から出力される。

【0034】複素乗算器51、54の出力は、それぞれ
LPF(ローパスフィルタ)52、55、振幅検波器5
3、56を経て、減算器57にて合成された後、ループ
フィルタ58に入力されて平滑化され、このループフィ
ルタ58の出力を制御信号として(電圧制御発振器(V
CO))59の発振周波数を可変制御し、VCO59か
ら出力されるクロックCKは、PN系列発生器60の制
御クロックCKとして入力される。またVCO59から
出力されるクロックCKは、選択されたフィンガー回路
のほか、各フィンガー回路に供給される。

【0035】図3は、図1に示した本発明の一実施例に
おけるフィンガー回路1、6、7、8の構成の一例を示
す図である。各フィンガー回路は、サーチャから初期位
相設定が行われるPN系列発生器13を用いて、PN符
号系列PNI、PNQを発生する。PN系列発生器13は、D
LL回路5のPN系列発生器60と同一長さのシフトレ
ジスタと、パリティジェネレータに入力されるタップ
数、位置が同一とされている。

【0036】フィンガー回路に入力された受信I/Qデ
ータは、複素乗算器11にて、PN符号系列PNI、PNQと
乗算された後、ローパスフィルタ(LPF)12を経
て、RAKE合成器2に出力される。

【0037】PN系列発生器13における同期保持は、
PN系列発生器13に供給されるシフトレジスタのシフ
トクロックCKを、DLL回路5によって制御すること
で行われる。

【0038】DLL回路5は、制御回路3、切り替え回
路4の働きによって、複数のフィンガー回路1、6、
7、8のうち、RAKE合成器の合成アルゴリズムに基
づいて、最も重みが置かれたフィンガー回路の位相ジッ
ターに追従し、各フィンガー回路に供給されるクロック
CKを制御する。

【0039】DLL回路5内部のPN系列発生器60の
位相を、切り替え回路4によって選ばれた、追従対象の
フィンガー回路内のPN系列発生器13の位相に合わせ
る構成としては、いくつかの構成が適用可能である。

【0040】本発明の一実施例においては、図1に示す
ように、切り替え回路4によって、追従対象のフィンガ
ー回路を選択し、選択された一つのフィンガー回路内の
PN系列発生器のシフトレジスタの状態(シフトレジス
タ値)が、切り替え回路4を介して、DLL回路5のP
N系列発生器60のシフトレジスタ601(図2参照)
にロードされる。

【0041】本発明の一実施例においては、各フィンガ
ー回路(1、6、7、8)のPN系列発生器13(図3
参照)は、シフトレジスタのレジスタ値が切り替え回路
4に出力される構成とされており、切り替え回路4によ
りフィンガー回路を切り替える時に、選択された一つの
フィンガー回路のPN系列発生器のシフトレジスタの値
が、DLL回路5のPN系列発生器のシフトレジスタ6
01にロードされる。

【0042】そして制御回路3により、切り替え回路4
を、逐次制御することにより、DLL回路5は、信号状
態の良いフィンガー回路の位相に追従し、またDLL回
路5から出力されるクロックCKにより、各フィンガー
回路の位相制御が行われる。

【0043】次に本発明の第2の実施例について説明す
る。図4は、本発明の第2の実施例の構成を示す図であ
る。図4を参照すると、本発明の第2の実施例において
は、n個の各フィンガー回路1′、6′、7′、8′内
のPN系列発生器から、Early(アーリー)及びLate
(レイト)のタイミングにおけるPN符号(PNEI、PNE
Q、PNLI、PNLQ)を切り替え回路4に出力し、切り替え
回路4では、制御回路3からの切替指示によって選択さ
れたフィンガー回路から出力される、Early(アーリ
ー)及びLate(レイト)PN符号を選択して、DLL
回路5′に供給する。

【0044】図5は、本発明の第2の実施例のDLL回
路5′の構成を示す図である。図5を参照すると、本発
明の第2の実施例のDLL回路5′は、図2に示したD
LL回路と相違して、PN系列発生器は不要とされてい
る。図5を参照すると、DLL回路5′において、複素
乗算器51、54に入力されるアーリ、レートPN符号
としては、切り替え回路4で選択されたフィンガー回路
から出力されるPN符号系列(PNEI、PNEQ、PNLI、PNL
Q)が、供給される。

【0045】電圧制御発振器(VCO)59の出力クロ
ックCKは、各フィンガー回路に供給される。

【0046】図6は、本発明の第2の実施例におけるフ
ィンガー回路の構成を示す図である。図6を参照する
と、本発明の第2の実施例におけるフィンガー回路は、
図3に示した前記実施例におけるフィンガー回路と基本
的に同一の構成とされれているが、PN系列発生器1
3′からアーリー及びレイトPN符号系列(PNEI、PNE
Q、PNLI、PNLQ)が出力されており、信号線を介して、
切り替え回路4に供給される構成とされている。

【0047】このように、本発明の第2の実施例におい
ては、DLL回路5′内にPN系列発生器を具備せず、
前記実施例と比べ回路規模のさらなる縮減を図ることが
できる。

【0048】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記実施例の構成にのみ限定されるも
のでなく、特許請求の範囲の各請求項に記載される発明
の範囲内で当業者であればなし得るであろう、各種変
形、修正を含むものであることは勿論である。

【0049】

【発明の効果】以上説明したように、本発明によれば、
各フィンガー回路毎にDLL回路を設けることなく同期
保持動作を行うことを可能としており、回路規模を縮減
して受信機の小型化を図り、低消費電力化を達成するこ
とができる、という顕著な効果を奏する。

【図面の簡単な説明】

【図1】本発明の一実施例の構成を示す図である。

【図2】本発明の一実施例におけるDLL回路の構成を
示す図である。

【図3】本発明の一実施例におけるフィンガー回路の構
成を示す図である。

【図4】本発明の他の実施例の構成を示す図である。

【図5】本発明の一実施例におけるDLL回路の構成を
示す図である。

【図6】本発明の一実施例におけるフィンガー回路の構
成を示す図である。

【符号の説明】

1、1′、6、6′、7、7′、8、8′ フィンガー
回路 2 RAKE合成器 3 制御回路 4 切り替え回路 5、5′ DLL回路 11 乗算器 12 LPF(ローパスフィルタ) 13、13′ PN系列発生器 51、54 複素乗算器 52、55 LPF 53、56 振幅検波器 57 減算器 58 ループフィルタ 59 VCO(電圧制御発信器) 60 PN系列発生器 601 シフトレジスタ 602 排他的論理和(EXOR)回路

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】マルチパスのそれぞれのパスを通った受信
    信号を個別に逆拡散して復調する複数のフィンガー回路
    に対して、同期保持制御のための遅延ロックループ(De
    layLock Loop)回路(「DLL回路」という)を一つ
    備え、 前記複数のフィンガー回路の出力を合成して復調信号を
    出力するRAKE合成器における出力合成時の情報に基
    づき、前記複数のフィンガー回路の中から前記DLL回
    路で同期追跡対象とする一のフィンガー回路を選択する
    手段と、 前記DLL回路の位相を前記選択された一のフィンガー
    回路の位相に一致させる手段と、 を備えたことを特徴とするRAKE受信装置。
  2. 【請求項2】前記RAKE合成器において最大比合成
    (maximal ratio combining)時に前記フィンガー回
    路の出力に付与される重み情報に基づき、最も重みが置
    かれたフィンガー回路が選択される、ことを特徴とする
    請求項1記載のRAKE受信装置。
  3. 【請求項3】前記DLL回路が、最適位相に対してそれ
    ぞれ所定タイミング先行、及び遅延する参照信号と受信
    信号との相関を検出し、これらの相関値出力の差分情報
    に基づき、クロックの発振周波数を可変させる手段を備
    え、前記クロックが、前記先行、及び遅延する参照信号
    を生成する前記DLL回路内のPN(PseudorandomNois
    e;疑似雑音)系列発生器に供給されるとともに、前記
    複数のフィンガー回路にも供給され、 前記選択された一のフィンガー回路のPN系列発生器の
    シフトレジスタ値を前記DLL回路内のPN系列発生器
    のシフトレジスタにロードすることで、前記DLL回路
    の符号位相を、前記選択された一のフィンガー回路の符
    号位相に一致させる、ことを特徴とする請求項1又は2
    記載のRAKE受信装置。
  4. 【請求項4】前記DLL回路が、最適位相に対してそれ
    ぞれ所定タイミング先行、及び遅延する参照信号と受信
    信号との相関を検出し、これらの相関値出力の差分情報
    に基づき、クロックの発振周波数を可変させる手段を備
    え、前記クロックが、前記複数のフィンガー回路に供給
    され、前記DLL回路はPN系列発生器を具備せず、 前記DLL回路が、前記選択された一のフィンガー回路
    のPN系列発生器から出力される、最適位相に対して所
    定タイミング先行、及び遅延する参照信号を入力しこれ
    らの参照信号を受信信号との相関検出に用いることで、
    前記DLL回路の符号位相を、前記選択された一のフィ
    ンガー回路の符号位相に一致させる、ことを特徴とする
    請求項1又は2記載のRAKE受信装置。
  5. 【請求項5】拡散符号によりスペクトラム拡散された信
    号を受信し、マルチパスとなっている受信信号から個々
    のパスを検索するサーチャで検索されたそれぞれの受信
    信号を逆拡散して信号を復調するフィンガー回路を複数
    備えるとともに、複数の前記フィンガー回路からの復調
    出力を合成するRAKE合成器を備えたRAKE受信装
    置において、 複数の前記フィンガー回路は、その内部に、同期保持制
    御用の遅延ロックループ(Delay Lock Loop)回路
    (「DLL回路」という)を具備せずに、複数の前記フ
    ィンガー回路に対して、共通に、一つのDLL回路を備
    え、 複数の前記フィンガー回路の中から前記DLL回路で同
    期追跡対象とする一のフィンガー回路の切り替えを行う
    切り替え回路と、 前記RAKE合成器において前記フィンガー回路の出力
    を合成するときに用いられる各フィンガー回路毎の情報
    を受け取り、前記情報に基づき、前記DLL回路が追従
    すべき一のフィンガー回路を選択し、前記切り替え回路
    に対して切り替えを指示する制御回路と、 を備えたことを特徴とするRAKE受信装置。
  6. 【請求項6】前記制御回路が、前記RAKE合成器から
    出力される、各フィンガー回路毎の重み情報に基づき、
    最も重みが置かれたフィンガー回路を選択し、前記切り
    替え回路に対して切り替えを指示することで、前記DL
    L回路を、最適のフィンガー回路に追従させる、ように
    構成されている、ことを特徴とする請求項5記載のRA
    KE受信装置。
  7. 【請求項7】前記RAKE合成器が、前記各フィンガー
    回路から出力される復調信号を、最大比合成(maximal
    ratio combining)法で合成する、ことを特徴とする
    請求項6記載のRAKE受信装置。
  8. 【請求項8】前記DLL回路から出力されるクロック
    が、複数の前記フィンガー回路のうち、前記切り替え回
    路で選択されたフィンガー回路のほかに、残りのフィン
    ガー回路にも供給される、ことを特徴とする請求項5乃
    至7のいずれか一に記載のRAKE受信装置。
  9. 【請求項9】前記DLL回路から出力される前記クロッ
    クが、前記各フィンガー回路のPN系列生成器に供給さ
    れ、同期保持動作を行う、ことを特徴とする請求項8記
    載のRAKE受信装置。
  10. 【請求項10】前記切り替え回路で選択された一のフィ
    ンガー回路からの出力信号を、前記DLL回路が受け取
    り、前記受け取った信号に基づき、前記DLL回路にお
    いて受信データの逆拡散に用いられるPN(Pseudorand
    om Noise;疑似雑音)符号の位相を、前記切り替え回
    路で選択された一のフィンガー回路内のPN系列発生器
    の位相に合わせる構成とされている、ことを特徴とする
    請求項5乃至9のいずれか一に記載のRAKE受信装
    置。
  11. 【請求項11】前記DLL回路内のPN系列発生器の位
    相を、前記切り替え回路で選択された一のフィンガー回
    路内のPN系列発生器の位相に合わせる構成とされてい
    る、ことを特徴とする請求項5乃至9のいずれか一に記
    載のRAKE受信装置。
  12. 【請求項12】複数の前記フィンガー回路のうちから選
    択された一のフィンガー回路のPN系列発生器を構成す
    るシフトレジスタの値が、前記切り替え回路を介して、
    前記DLL回路に供給され、 前記DLL回路内のPN系列発生器を構成するシフトレ
    ジスタの値を、前記切り替え回路を介して入力されたシ
    フトレジスタの値に設定することで、前記DLL回路内
    のPN系列発生器の位相を、前記選択された一のフィン
    ガー回路内のPN系列発生器の位相に合わせる、構成と
    されている、ことを特徴とする請求項5乃至9のいずれ
    か一に記載のRAKE受信装置。
  13. 【請求項13】複数の前記フィンガー回路のうちから選
    択された一のフィンガー回路のPN系列発生器から出力
    されるPN符号系列が、前記切り替え回路を介して、前
    記DLL回路に供給され、 前記DLL回路において、前記選択された一のフィンガ
    ー回路のPN系列発生器から出力されるPN符号系列を
    用いて受信データを逆拡散することで、前記選択された
    一のフィンガー回路内のPN系列発生器の位相に合わせ
    る、構成とされている、ことを特徴とする請求項5乃至
    9のいずれか一に記載のRAKE受信装置。
  14. 【請求項14】前記DLL回路が、前記フィンガー回路
    で用いられるPN符号のタイミングよりも先行するタイ
    ミングのアーリPN符号と、前記フィンガー回路で用い
    られるPN符号のタイミングよりも遅延したタイミング
    のレイトPN符号を生成出力するPN系列発生器を備
    え、 受信データを、前記アーリーPN符号、及びレイトPN
    符号とそれぞれ乗算する第1、及び第2の乗算器と、 前記第1、及び第2の乗算器の出力を入力とする第1、
    及び第2のフィルタと、 前記第1、及び第2のフィルタの出力を検波する第1、
    及び第2の検波器と、 前記第1の検波器の出力から前記第2の検波器の出力を
    減算する減算器と、 前記減算器の出力を平滑化するループフィルタと、 前記ループフィルタの出力を制御電圧として入力する電
    圧制御発振器と、 を備え、 前記PN系列発生器のシフトレジスタには、前記切り替
    え回路を介して、選択された一のフィンガー回路のPN
    系列発生器のシフトレジスタの値がロードされ、 前記電圧制御発振器の出力クロックが、前記DLL回路
    内の前記PN系列発生器に供給されるとともに、前記各
    フィンガー回路に対して制御クロックとして供給され
    る、ことを特徴とする請求項5乃至10のいずれか一に
    記載のRAKE受信装置。
  15. 【請求項15】前記フィンガー回路が、前記サーチャか
    ら、初期位相の設定が行われ、PN符号を生成するPN
    系列発生器と、 入力された受信データを、前記PN系列発生器からのP
    N系列と乗算する乗算器と、 前記乗算器の出力を平滑化して復調信号を出力するロー
    パスフィルタと、 を備え、 前記選択された前記フィンガー回路のPN系列発生器を
    構成するシフトレジスタの値が、前記切り替え回路を介
    して、前記DLL回路に供給される、ことを特徴とする
    請求項5乃至10、14のいずれか一に記載のRAKE
    受信装置。
  16. 【請求項16】前記DLL回路が、前記切り替え回路に
    よって選択された一のフィンガー回路から出力される、
    アーリーPN符号とレイトPN符号とを入力し、 受信データを、前記アーリーPN符号、及び前記レイト
    PN符号とそれぞれ乗算する第1、及び第2の乗算器
    と、 前記第1、及び第2の乗算器の出力を入力とする第1、
    及び第2のフィルタと、 前記第1、及び第2のフィルタの出力を検波する第1、
    及び第2の検波器と、 前記第1の検波器の出力から前記第2の検波器の出力を
    減算する減算器と、 前記減算器の出力を平滑化するループフィルタと、 前記ループフィルタの出力を制御電圧として入力する電
    圧制御発振器と、 を備え、 前記電圧制御発振器の出力クロックが、前記各フィンガ
    ー回路に供給される、ことを特徴とする請求項5乃至1
    0のいずれか一に記載のRAKE受信装置。
  17. 【請求項17】前記フィンガー回路が、前記サーチャか
    ら、初期位相の設定が行われ、PN符号を生成するPN
    系列発生器と、 入力された受信データを、前記PN系列発生器からのP
    N系列と乗算する乗算器と、 前記乗算器の出力を平滑化して復調信号を出力するロー
    パスフィルタと、 を備え、 前記PN系列発生器が、PN符号のタイミングよりも先
    行するタイミングのアーリPN符号と、前記フィンガー
    回路で用いられるPN符号のタイミングよりも遅延した
    タイミングのレイトPN符号を生成して前記切り替え回
    路に出力する、構成とされている、ことを特徴とする請
    求項5乃至10、16のいずれか一に記載のRAKE受
    信装置。
  18. 【請求項18】前記フィンガー回路が、前記サーチャか
    ら、初期位相の設定が行われ、PN符号(同相成分PN
    I、直交成分PNQ)を生成するPN系列発生器と、 入力された受信同相(I)/直交(Q)データを、前記
    PN系列発生器からのPN系列(PNI、PNQ)と乗算する
    複素乗算器と、 前記複素乗算器の出力を平滑化して復調信号を出力する
    ローパスフィルタと、 を備えたことを特徴とする請求項5乃至10のいずれか
    一に記載のRAKE受信装置。
  19. 【請求項19】前記DLL回路が、前記フィンガー回路
    で用いられるPN符号(同相成分PNI、直交成分PNQ)の
    タイミングよりも早いタイミングのアーリーPN符号
    (同相成分PNEI、直交成分PNEQ)を生成出力するととも
    に、前記フィンガー回路で用いられるPN符号(同相成
    分PNI、直交成分PNQ)のタイミングよりも遅いタイミン
    グのレイトPN符号(同相成分PNLI、直交成分PNLQ)を
    生成出力するPN系列発生器を備え、 受信同相(I)、直交(Q)データを、前記PN系列発
    生器で生成されるPN符号(PNEI、PNEQ)と乗算する第
    1の複素乗算器と、 受信同相(I)、直交(Q)データを、前記PN系列発
    生器で生成されるPN符号(PNLI、PNLQ)と乗算する第
    2の複素乗算器と、 前記第1の複素乗算器の出力を平滑化する第1のローパ
    スフィルタと、 前記第2の複素乗算器の出力を平滑化する第2のローパ
    スフィルタと、 前記第1のローパスフィルタの出力振幅を検波する第1
    の振幅検波器と、 前記第2のローパスフィルタの出力振幅を検波する第2
    の振幅検波器と、 前記第1の振幅検波器の出力から前記第2の振幅検波器
    の出力を減算する減算器と、 前記減算器の出力を平滑化するループフィルタと、 前記ループフィルタの出力を制御電圧として入力する電
    圧制御発振器と、 を備え、 前記PN系列発生器のシフトレジスタには、前記切り替
    え回路を介して、選択された一の前記フィンガー回路の
    PN系列発生器のシフトレジスタの値がロードされ、 前記電圧制御発振器の出力クロックが、前記PN系列発
    生器に供給されるとともに、前記各フィンガー回路に供
    給される、ことを特徴とする請求項5乃至10のいずれ
    か一に記載のRAKE受信装置。
  20. 【請求項20】前記DLL回路が、選択された一のフィ
    ンガー回路のPN系列発生器から出力される、アーリー
    PN符号(PNEI、PNEQ)とレイトPN符号(PNLI、PNL
    Q)とを、前記切り替え回路を介して入力し、 受信同相(I)/直交(Q)データを、前記アーリーP
    N符号(PNEI、PNEQ)と乗算する第1の複素乗算器と、 受信同相(I)/直交(Q)データを、前記レイトPN
    符号(PNLI、PNLQ)と乗算する第2の複素乗算器と、 前記第1の複素乗算器の出力を平滑化する第1のローパ
    スフィルタと、 前記第2の複素乗算器の出力を平滑化する第2のローパ
    スフィルタと、 前記第1のローパスフィルタの出力振幅を検波する第1
    の振幅検波器と、 前記第2のローパスフィルタの出力振幅を検波する第2
    の振幅検波器と、 前記第1の振幅検波器の出力から前記第2の振幅検波器
    減算器の出力を減算する減算器と、 前記減算器の出力を平滑化するループフィルタと、 前記ループフィルタの出力を制御電圧として入力する電
    圧制御発振器と、 を備え、 前記電圧制御発振器の出力クロックが、前記各フィンガ
    ー回路に供給される、ことを特徴とする請求項5乃至1
    0のいずれか一に記載のRAKE受信装置。
  21. 【請求項21】請求項1乃至20のいずれか一に記載の
    RAKE受信装置において、前記DLL回路を装置内に
    一つ備えるか、もしくは、複数のフィンガー回路群毎に
    一つ設けられる前記DLL回路を複数備えている、こと
    を特徴とするRAKE受信装置。
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