JP4622865B2

JP4622865B2 - 画像処理装置

Info

Publication number: JP4622865B2
Application number: JP2006005987A
Authority: JP
Inventors: 佳司吉田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-01-13
Filing date: 2006-01-13
Publication date: 2011-02-02
Anticipated expiration: 2026-01-13
Also published as: CN100550122C; JP2007187882A; CN101000757A

Description

本発明は、ゲーム機等に使用される画像処理装置に係り、特に、外部メモリの有効利用を図ることができる画像処理装置に関する。

周知のように、ゲーム機等においては、画像表示および楽音（または効果音）の発生が共に行われ、このため、個別のＬＳＩによる画像処理装置および音源デバイスが各々用いられる。図４は従来のゲーム機の要部の構成を示すブロック図であり、この図において、１は装置各部を制御するＣＰＵ（中央処理装置）、２は画像処理装置、３はスプライト（キャラクタ）パターン等が記憶されたパターンＲＯＭ、４は液晶による表示装置である。ここで、画像処理装置２はＣＰＵ１の制御の下にパターンＲＯＭ３からスプライトパターンを読み出して表示データを作成し、表示装置４へ出力する。また、５は音源デバイス、６は音源ＲＯＭであり、音源ＲＯＭ６には、楽音生成のためのデータ（音高データ、音量データ、シーケンスデータ等）が記憶され、音源デバイス５がそれらのデータを音源ＲＯＭ６から読み出して楽音信号を生成する。
なお、従来の画像処理装置として特許文献１、２に記載されるものが知られている。
特開2004-233747号公報特開2004-233748号公報

ところで、音源ＲＯＭ６内のデータ量に比較し、パターンＲＯＭ３のデータ量ははるかに大きく、パターンＲＯＭ３には大容量のメモリが必要となる。しかしながら、パターンＲＯＭ３として大容量のＲＯＭを使用すると、ＲＯＭの容量とスプライトパターンのデータ量とがちょうど一致するということは少ないため、パターンＲＯＭ３に無駄な領域（不使用領域）がかなりできてしまう問題がある。
本発明は上記事情を考慮してなされたもので、その目的は、パターンＲＯＭ等の外部メモリの有効利用を図ることができる画像処理装置を提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部のメモリに記憶された画像データを読み出し、読み出した画像データに基づいて表示データを生成し外部の表示装置へ出力する画像処理装置において、外部の音生成装置からのアドレスを受けて前記画像データ読み出し処理を一時停止し、前記アドレスに対応する読出アドレスを前記メモリへ出力し、前記メモリから読み出されたデータを前記音生成装置へ出力する外部アドレス処理手段を設けたことを特徴とする画像処理装置である。

請求項２に記載の発明は、請求項１に記載の画像処理装置において、前記外部アドレス処理手段は、ベースポイントアドレスが記憶されるレジスタと、前記音生成装置から出力されたアドレスと前記レジスタ内のデータとを加算して絶対アドレスを生成する加算手段と、前記絶対アドレスに基づいて前記メモリからデータを読み出し、前記音生成装置へ出力する読出手段とを具備することを特徴とする。

請求項３に記載の発明は、請求項２に記載の画像処理装置において、前記読出手段は、前記絶対アドレスに基づいて前記メモリから２度データを読み出し、両データが一致した場合にそのデータを前記音生成装置へ出力することを特徴とする。

この発明によれば、外部の音生成装置からのアドレスを受けて画像データ読み出し処理を一時停止し、アドレスに対応する読出アドレスをメモリへ出力し、メモリから読み出されたデータを外部装置へ出力する外部アドレス処理手段を設けたので、パターンＲＯＭ等の外部メモリに予め音データを記憶させることにより、外部メモリの有効利用を図ることができる効果がある。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による画像処理装置１１の構成を示すブロック図である。この図において、符号３はスプライトパターン等の画像表示のためのデータが記憶されたパターンＲＯＭであるが、この実施形態においては、さらに、楽音（または効果音）生成のための音データが予め記憶されている。

次に、画像処理装置１１において、１３はスプライト属性テーブルであり、スプライト属性データがＣＰＵ（図示略）によって登録される。ここで、スプライト属性データには、パターンＲＯＭ３内のスプライトパターンの格納アドレス、パターンの拡大、縮小、回転、変形等を指示するレンダリング処理パラメータ、表示位置を指示するデータ等がある。１４はデコードコントローラであり、パターンＲＯＭ３内の圧縮されたスプライトパターンのデコード（伸張）処理を制御する。１５はＲＯＭインターフェイスであり、パターンＲＯＭ３へ読出アドレスを出力し、パターンＲＯＭ３から読み出されたスプライトパターンをデコーダ１６へ出力する。また、音源デバイス５からアドレスデータを受けてパターンＲＯＭ３から音データを読み出し、音源デバイス５へ出力する。

デコーダ１６はパターンＲＯＭ３から読み出されたスプライトパターンのデコード（伸張処理）を行ってスプライトバッファインターフェイス１７へ出力する。スプライトバッファインターフェイス１７は、デコーダ１６から出力されるスプライトパターンをスプライトバッファ１８に展開する。また、レンダリングエンジン２１からの指示を受けてスプライトバッファ１８内のスプライトパターンを読み出し、レンダリングエンジン２１へ出力する。ここで、スプライトバッファ１８は複数のスプライトパターンを展開できる容量をもっている。２０はレンダリングコントローラであり、スプライト属性テーブル１３内のスプライト属性データを読み出し、読み出した属性データをレンダリングエンジン２１へ出力する。

レンダリングエンジン２１は、レンダリングコントローラ２０の指示に従ってスプライトバッファ１８から読み出されたスプライトパターンのレンダリング処理を行い、処理済みのデータをフレームバッファインターフェイス２２へ出力する。

フレームバッファインターフェイス２２はレンダリングエンジン２１から出力されるスプライトパターンに基づいてフレームバッファ２３の描画を行う。また、このフレームバッファインターフェイス２２は、ディスプレイコントローラ２５からの指示を受けてフレームバッファ２３から表示データを読み出し、ディスプレイコントローラ２５へ出力する。フレームバッファ２３は表示装置４の表示ドット対応でパターンデータが書き込まれるメモリであり、描画用／表示用のダブルバッファ構成となっている。ディスプレイコントローラ２５は画像表示のための各種のタイミング信号を生成して表示装置４へ出力し、また、フレームバッファ２３から読み出された表示データをそのタイミング信号に同期させて表示装置４へ出力する。

図２は、ＲＯＭインターフェイス１５の構成を示すブロック図である。この図において、３１は制御部、３２はパターンＲＯＭ３のアドレスを指示するアドレスカウンタ、３３はパターンＲＯＭ３内の音データのベースポイントアドレスが記憶されるレジスタ、３４、３５はパターンＲＯＭ３のデータ読み出し時に使用されるテンポラリバッファである。

次に、上記ＲＯＭインターフェイス１５の動作を図３に示すタイミングチャートを参照して説明する。
まず、初期設定時に、制御部３１がベースポイントアドレスをレジスタ３３に設定し、そして、音源デバイス５またはデコードコントローラ１４からの指示を待つ。音源デバイス５は、音データを必要とした場合に、まず、信号ＢＵＳ（図３（ホ））を”Ｈ”レベルとし、次に、データラインＤへハイアドレスＨ・ＡＤＲを出力し、次いでストローブ信号ＳＴとして図３（イ）に示すアドレスストローブＳＴＢ＿Ｈを出力する（時刻ｔ１）。制御部３１は、信号ＢＵＳ”Ｈ”を受けて音源デバイス５からアドレスが出力されたことを検知し、次いで、アドレスストローブＳＴＢ＿Ｈを受けてデータラインＤに得られるハイアドレスＨ・ＡＤＲを内部のレジスタに一時記憶する。

次に、音源デバイス５は、データラインＤへローアドレスＬ・ＡＤＲを出力し、次いで、ストローブ信号ＳＴとして図３（ロ）に示すアドレスストローブＳＴＢ＿Ｌを出力する（時刻ｔ２）。制御部３１は、アドレスストローブＳＴＢ＿Ｌを受けてデータラインＤに得られるローアドレスＬ・ＡＤＲを内部のレジスタに一時記憶する。なお、上述したハイアドレスＨ・ＡＤＲおよびローアドレスＬ・ＡＤＲは相対アドレスである。次に、制御部３１は、図３（ニ）に示すウエイト信号ＷＴ”Ｈ”を音源デバイス５へ出力する。次に、制御部３１は、内部のレジスタに記憶させたハイアドレスＨ・ＡＤＲおよびローアドレスＬ・ＡＤＲからなるアドレスデータをレジスタ３３内のベースポイントアドレスに加算し、加算結果をアドレスカウンタ３２に設定し、次いで読み出しを指示するリード／ライト信号Ｒ／ＷをパターンＲＯＭ３へ出力する。これにより、パターンＲＯＭ３から音データが読み出され、制御部３へ入力される。制御部３は読み出された音データをテンポラリバッファ３４に一時記憶させる。次いで、制御部３１は再度読み出しを指示するリード／ライト信号Ｒ／ＷをパターンＲＯＭ３へ出力してパターンＲＯＭ３から音データを読み出し、テンポラリバッファ３５に一時記憶させる。

次に、制御部３１はテンポラリバッファ３４内のデータとテンポラリバッファ３５内のデータが一致しているかをチェックし、一致していなければ、再度、上記の過程を繰り返す。そして、テンポラリバッファ３４，３５のデータ不一致が所定回数続いた場合に、読み出し異常を示す信号を外部のＣＰＵへ出力する。また、テンポラリバッファ３４，３５のデータが一致した場合は、ウエイト信号ＷＴを”Ｌ”とし（時刻ｔ３）、次いで、データラインＤへテンポラリバッファ３４内のデータを出力する（図３（ト））。
なお、上記の所定回数はＣＰＵによって設定可能である。また、このような処理は、ノイズの多い環境で使用されるパチンコ、パチスロ等の業務用遊技機向けデバイス（ＬＳＩ）に特に有効である。

音源デバイス５は、このデータラインＤのデータを受け、次に、バーストパルスＢＵＳ（図３（ハ））を制御部３１へ出力する。制御部３１はこのバーストパルスを受け、ウエイト信号ＷＴを”Ｈ”とし、次いで、アドレスカウンタ３２をインクリメントする。以後、上記と同様の過程によってパターンＲＯＭ３から、２度、音データを読み出し、テンポラリバッファ３４、３５に書き込み、両データが一致していた場合に、ウエイト信号ＷＴを”Ｌ”とし（時刻ｔ４）、テンポラリバッファ３４内のデータをデータラインＤへ出力する。以下、音源デバイス５からバーストパルスＢＵＳが出力される毎に、制御部３１がパターンＲＯＭ３から音データを読み出し、音源デバイス５へ出力する。そして、音データをデータラインＤへ出力した後一定時間バーストパルスが入力されなかった場合に、読み出し終了と判断する。

また、デコードコントローラ１４から読み出しアドレスが出力された場合も、上記と同様にそのアドレスをアドレスカウンタ３２にセットしてパターンＲＯＭ３からパターンデータを２度読み出し、テンポラリバッファ３４、３５へセットする。そして、データチェックがＯＫの場合にテンポラリバッファ３４内のデータをデコーダ１６へ出力する。
なお、制御部３１がパターンＲＯＭ３からパターンデータを読み出す処理を行っている時、音源デバイス５からアドレスストローブＳＴＢ＿Ｈ、ＳＴＢ＿Ｌが出力された場合は、パターンデータの読み出しを一時中止し、音データの読み出し処理を行う。音の途切れはユーザによって認識され易い。一方、画像表示は、近接するフレーム間では内容が大きく変化することがほとんど無く、したがって、表示処理を一時中止しても、短時間であれば画像の劣化がユーザによって認識されにくい。このような画像表示の特性を考慮し、上記の処理としている。

この発明は、ゲーム機等における画像および音制御システムに用いて好適である。

この発明の一実施形態による画像処理装置の構成を示すブロック図である。同画像処理装置におけるＲＯＭインターフェイス１５の構成を示すブロック図である。ＲＯＭインターフェイス１５の動作を説明するためのタイミングチャートである。従来のゲーム機等における画像および音制御システムの構成例を示すブロック図である。

符号の説明

３…パターンＲＯＭ、５…音源デバイス、４…表示装置、１１…画像制御装置、１４…デコードコントローラ、１５…ＲＯＭインターフェイス、１６…デコーダ、３１…制御部、３２…アドレスカウンタ、３３…レジスタ、３４、３５…テンポラリレジスタ。

Claims

外部のメモリに記憶された画像データを読み出し、読み出した画像データに基づいて表示データを生成し外部の表示装置へ出力する画像処理装置において、
外部の音生成装置からのアドレスを受けて前記画像データ読み出し処理を一時停止し、前記アドレスに対応する読出アドレスを前記メモリへ出力し、前記メモリから読み出されたデータを前記音生成装置へ出力する外部アドレス処理手段を設けたことを特徴とする画像処理装置。
前記外部アドレス処理手段は、
ベースポイントアドレスが記憶されるレジスタと、
前記音生成装置から出力されたアドレスと前記レジスタ内のデータとを加算して絶対アドレスを生成する加算手段と、
前記絶対アドレスに基づいて前記メモリからデータを読み出し、前記音生成装置へ出力する読出手段と、
を具備することを特徴とする請求項１に記載の画像処理装置。
前記読出手段は、前記絶対アドレスに基づいて前記メモリから２度データを読み出し、両データが一致した場合にそのデータを前記音生成装置へ出力することを特徴とする請求項２に記載の画像処理装置。