JP4622165B2

JP4622165B2 - Image memory control device, graphic operation device, and rendering processing method

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Publication number: JP4622165B2
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Inventors: 俊明志野
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Description

【０００１】
【発明の属する技術分野】
本発明は、リードモディファイライト操作を高速に実現できる画像メモリ制御装置、グラフィック演算装置およびレンダリング処理方法に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design)システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。このような３次元コンピュータグラフィックスでは、各画素（ピクセル）に対応する色を決定するときに、各画素の色の値を計算し、この計算した色の値を、当該画素に対応するディスプレイバッファ（フレームバッファ）のアドレスに書き込むレンダリング(Rendering)処理を行う。レンダリング処理の手法の一つに、ポリゴン（Polygon）レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行うことで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを入力とし、これらの値を三角形の内部で補間する処理が行われる。ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（ｕ，ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じたものとなる。このようなポリゴンレンダリングを用いた３次元コンピュータグラフィックシステムでは、描画を行う際に、テクスチャデータをテクスチャメモリから読み出し、この読み出したテクスチャデータをモデルの表面に貼り付けるテクスチャマッピング処理を行う。このテクスチャマッピング処理された画像データは、所定の処理を施された後に、ディスプレイメモリ（フレームメモリ）に書き込まれる。なお、上述した画像データは、有効な画素及び無効な画素からなる。
【０００４】
【発明が解決しようとする課題】
ところで、上述した３次元コンピュータグラフィックシステムでは、例えばテクスチャマッピング処理された画像データは、フレームメモリから読み出された画像データの間でいくつかの演算の処理を行い、フレームメモリに書き込む、リードモディファイライト操作を行う。このようなリードモディファイライト操作は、同一の座標の画像データに関して、必ず前回のリードモディファイライト操作が終了している必要がある。そのため、同一の座標を処理する場合は、前回のリードモディファイライト動作の終了を待ってからリードモディファイライト操作を行っており、リードモディファイライト操作に時間がかかっていた。
【０００５】
本発明は、このような技術的課題に基づいてなされたもので、高速なリードモディファイライト操作を実現できる画像メモリ制御装置等を提供することを主たる目的とする。
【０００６】
かかる目的のもと、本発明の画像メモリ制御装置は、連続して与えられる複数の画素データを画像メモリに連続的に読み込みおよび書き込み処理する画像メモリ制御装置であって、与えられた第１の画素データを前記画像メモリ内に記憶する記憶手段と、記憶された前記第１の画素データの座標と当該第１の画素データの次に連続して与えられた第２の画素データの座標とを比較する座標比較手段と、前記第１の画素データの有効性を示すデータフラグと前記第２の画素データの有効性を示すデータフラグとを比較するデータフラグ比較手段と、前記座標比較手段の比較結果および前記データフラグ比較手段の比較結果から、前記第２の画素データの処理待機を制御する待機制御手段と、を有し、前記待機制御手段は、前記第１の画素データの前記座標と、前記第２の画素データの前記座標とが同じ場合であり、且つ前記第１の画素データの前記データフラグと、前記第２の画素データの前記データフラグとの少なくとも一方が無効である場合、前記第１の画素データの処理の後に前記第２の画素データの処理を待機させることなく連続して行う。
【０００７】
また、本発明のグラフィック演算装置は、立体モデルを複数の単位図形を組み合わせて２次元画面上に表現するグラフィック演算装置であって、前記単位図形を形成する画素データを記憶する画像メモリと、前記画素データの有効画素データフラグを記憶するデータフラグ記憶手段と、新たに処理する新規画素データを、当該新規画素データの直前に処理された画素データに連続して処理する演算手段と、前記データフラグ記憶手段において記憶された前記画素データの有効画素データフラグと、前記新規画素データの新規有効画素データフラグを比較するデータフラグ比較手段と、前記データフラグ比較手段によるデータフラグ比較結果を参照して前記新規画素データの処理のウェイト制御を行うウェイト制御手段と、を有する。
【０００８】
また、本発明のレンダリング処理方法は、記憶手段と、座標比較手段と、データフラグ比較手段と、待機制御手段と、を有し、連続して与えられる複数の画素データを画像メモリに連続的に読み込みおよび書き込み処理する画像メモリ制御装置のレンダリング処理方法であって、前記記憶手段が、処理する新規画素データを受け取り、前記座標比較手段が、前回処理した旧画素データと前記新規画素データのアドレスが一致するかどうかを判断し、前記データフラグ比較手段が、前記旧画素データと前記新規画素データのｖａｌｉｄフラグが有効かどうかを判断し、前記待機制御手段が、前記旧画素データと前記新規画素データのアドレスが一致し、且つ前記旧画素データと前記新規画素データのうち少なくとも一方のｖａｌｉｄフラグが無効である場合に、前記旧画素データの後に前記新規画素データを待機させることなく連続処理する要求を行う。
【００１５】
【発明の実施の形態】
以下、添付図面に示す実施の形態に基づいてこの発明を詳細に説明する。
図１は、本実施の形態の３次元コンピュータグラフィックシステム（グラフィック演算装置）１のシステム構成例を示す図である。３次元コンピュータグラフィックシステム１は、任意の３次元物体モデルに対する所望の３次元画像をＬＣＤ(Liquid Crystal Display)などのディスプレイ上に高速に表示することができるものであり、例えば、ゲーム機や携帯型情報端末などに適用されるものである。
【００１６】
３次元コンピュータグラフィックシステム１は、メインメモリ２、メインバスコントローラ３、ＣＰＵ４、ベクトル演算回路５、Ｉ／Ｏインターフェース回路７、曲面処理回路・ジオメトリ演算回路８、外部メモリコントローラ９、レンダリング回路１０（画像メモリ制御装置）、グラフィックメモリ１１を備え、それぞれメインバス６を介して接続されている。Ｉ／Ｏインターフェース回路７は外部インターフェース部５０に接続され、外部メモリコントローラ９は外部メモリ５１に接続され、レンダリング回路１０は図示しないインターフェース部を介してＬＣＤ（液晶ディスプレイ）５２に接続されている。
【００１７】
図２は、図１に示すレンダリング回路１０の構成例を示す図である。
レンダリング回路１０は、図２に示すように、ＤＤＡ(Digital Differential Anarizer)セットアップ回路１１０、トライアングルＤＤＡ回路１１１、テクスチャエンジン回路１１２、メモリＩ／Ｆ回路１１３（座標比較手段、データフラグ比較手段、待機制御手段、ウェイト制御手段）、ＬＣＤコントローラ回路１１４およびＳＲＡＭ１１５（画像メモリ）を有する。ＳＲＡＭ１１５は、テクスチャデータを記憶するテクスチャバッファ１２０、ＬＣＤに出力してディスプレイに表示する表示データを記憶するディスプレイバッファ１２１、ｚデータを記憶するｚバッファ１２２を備えている。
【００１８】
この３次元コンピュータグラフィックシステム１では、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行う。また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００１９】
ここで、ポリゴンレンダリングデータの説明をする。ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示している。
（Ｒ，Ｇ，Ｂ）データは、それそれ（ｘ，ｙ，ｚ）の３次元座標における赤、緑、青の輝度値を示している。
αデータは、これから描画する画素と、ディスプレイバッファ１２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ１２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
Ｆデータは、フォグのα値を示している。すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００２０】
以下、３次元コンピュータグラフィックシステム１における各構成要素の機能および画像処理について説明する。
３次元コンピュータグラフィックシステム１では、ＣＰＵ４は、例えば、アプリケーションの進行状況などに応じて、メインメモリ２から必要なシーンデータをベクトル演算回路５へ送出する。ベクトル演算回路５は、グラフィックデータを生成し、曲面処理回路・ジオメトリ演算回路８へ送出する。
【００２１】
曲面処理回路・ジオメトリ演算回路８は、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理、ジオメトリ(Geometry)処理等を行い、ポリゴンレンダリングデータＳ１０９を生成する。生成されたポリゴンレンダリングデータＳ１０９を、ＣＰＵ４が、メインバス６を介してレンダリング回路１０に出力する。
また、Ｉ／Ｏインタフェース回路７は、必要に応じて、外部からポリゴンレンダリングデータＳ１０９を入力し、入力されたデータをメインバス６を介してレンダリング回路１０に出力する。
【００２２】
レンダリング回路１０において、図２に示すＤＤＡセットアップ回路１１０は、次のトライアングルＤＤＡ回路１１１において物理座標系上の三角形各頂点の値を線形補間して三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ１０９が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについてセットアップ演算を行う。このセットアップ演算は三角形の辺と水平方向の差分などを求めるものであり、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。ＤＤＡセットアップ回路１１０は、算出した変分データＳ１１０をトライアングルＤＤＡ回路１１１に出力する。
【００２３】
トライアングルＤＤＡ回路１１１は、ＤＤＡセットアップ回路１１０から出力され変分データＳ１１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライアングルＤＤＡ回路１１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１１としてテクスチャエンジン回路１１２に出力する。このとき、トライアングルＤＤＡ回路１１１は、並行して処理を行う矩形内に位置する４（＝２×２）画素分のＤＤＡデータＳ１１１をテクスチャエンジン回路１１２に出力する。また、ＤＤＡデータＳ１１１は、４（＝２×２）画素分データのうち、各画素における有効データを示すｖａｌｉｄフラグを含む。
【００２４】
ここで、４（＝２×２）画素およびｖａｌｉｄフラグの説明をする。
図３は、画素による図形の描写の説明図である。図４は、４（＝２×２）画素におけるｖａｌｉｄフラグの説明図であり、(a)はフラグを有する組の位置を示し、(b)はＤＤＡデータＳ１１１のデータ例を示している。
図３では、画素６０がマトリックス状にｘｙ方向へ連続して並んでいる。この個々の画素６０における有効と無効、並びに有効な場合における色等を制御することで、例えば図３に示すような三角形６１を描画する。具体的にこの三角形６１は、三角形６１内の画素６０が有効(enable)となり、それ以外の画素６０が無効(disable)となり、有効な画素６０の色等が制御されて描画されている。このような制御において、本実施の形態では４（＝２×２）画素ごとにデータの処理が行われている。例えば４（＝２×２）の画素グループ６２を例に取り上げて説明する。
【００２５】
図３に示す画素グループ６２は、図４(a)に示すようにｖａｌｉｄフラグを有する４つの組(i)〜(iv)から構成されている。ここでは、有効の場合が"１"で表され、無効の場合が"０"で表されている。すなわち、画素グループ６２のＤＤＡデータＳ１１１では、個々の組(i)〜(iv)は、図４(b)に示すように有効か無効かのデータを有する。さらにＤＤＡデータＳ１１１は、アドレスとして（ｘ，ｙ）データと、そのアドレスにおける（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを有する。なおアドレスは、(i)の組におけるアドレスが決定すれば、おのずと他の隣接するアドレスも決定される。例えば(i)の組が（ｘ，ｙ）であれば、(ii)は（ｘ＋１，ｙ）、(iii)は（ｘ，ｙ−１）、(iv)は（ｘ−１，ｙ−１）となる。したがって、ＤＤＡデータＳ１１１における、(ii)〜(iv)の組におけるアドレスは処理必要時に計算によって適宜算出される。
なお、本実施の形態では、このように各画素グループ６２におけるレンダリングデータが刻々と処理されることにより、例えば三角形６１の位置、大きさ、色、その他が変化して動画が作成される。
【００２６】
このようなＤＤＡデータＳ１１１をトライアングルＤＤＡ回路１１１から受け取ったテクスチャエンジン回路１１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファ１２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（αブレンディング処理）を順にパイプライン方式で行う。なお、テクスチャエンジン回路１１２は、所定の矩形内に位置する４画素についての処理を同時に並行して行う。
【００２７】
具体的には、まずテクスチャエンジン回路１１２は、ＤＤＡデータＳ１１１が有する（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。そして、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
【００２８】
また、テクスチャエンジン回路１１２は、メインバス６を介してメインメモリ２に、あるいはメモリＩ／Ｆ回路１１３を介して、ＳＲＡＭ１１５に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メインバス６を介してメインメモリ２に、あるいはメモリＩ／Ｆ回路１１３を介して、ＳＲＡＭ１１５に記憶されているテクスチャ座標データ（ｕ，ｖ）を読み出すことで、（ｓ，ｔ）データに対応したテクスチャアドレスに記憶された（Ｒ，Ｇ，Ｂ，α）データＳ１１７を得る。
【００２９】
さらにテクスチャエンジン回路１１２は、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１１からのＤＤＡデータＳ１１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１１７に含まれるαデータ（テクスチャα）が示す割合で混合し、画素データＳ１１２を生成する。この画素データＳ１１２は、ＤＤＡデータＳ１１１に含まれるｖａｌｉｄフラグを含む。
【００３０】
このようにして得られた画素データＳ１１２を、テクスチャエンジン回路１１２が、画素データが用意できたことを示すライトイネーブル信号（ｗｅ）をイネーブルにすることによって、メモリＩ／Ｆ回路１１３に出力する。なお、テクスチャバッファ１２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されている。ここで、何れの縮小率のテクスチャデータを用いるかは、所定のアルゴリズムを用いて、前記三角形単位で決定される。
【００３１】
次に、メモリＩ／Ｆ回路１１３は、テクスチャエンジン回路１１２から入力された画素データＳ１１２に対応するｚデータと、ｚバッファ１２２に記憶されているｚデータとの比較を行う。この比較では、今回入力した画素データＳ１１２によって描画される画像が、前回、ディスプレイバッファ１２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断する。すなわち、画素データＳ１１２のアドレスにおいて、直前に描画した画像の位置と、今回描画しようとする画像の位置とがｚ方向（奥行き方向）において重なっているかどうかを判断する。今回描画しようとする画像が手前に位置すると判断された場合には、画素データＳ１１２に対応するｚデータでｚバッファ１２２に記憶されたｚデータを更新する、いわゆるｚテスト処理を行う。
【００３２】
さらに、メモリＩ／Ｆ回路１１３は、必要に応じて、画素データＳ１１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ１２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ１２１に書き込む。
【００３３】
ＬＣＤコントローラ回路１１４は、水平および垂直同期信号に同期して、図示しないＬＣＤに表示するアドレスを発生し、ディスプレイバッファ１２１から表示データを読み出す要求をメモリＩ／Ｆ回路１１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１１３は、ディスプレイバッファ１２１から一定の固まりで表示データを読み出す。ＬＣＤコントローラ回路１１４は、ディスプレイバッファ１２１から読み出した表示データを記憶するラインメモリを内蔵し、一定の時間間隔で、図１に示すような外部のＬＣＤ５２にＲＧＢカラー値を出力する。
【００３４】
ここで、本実施の形態において注目すべきメモリＩ／Ｆ回路１１３における画像データ処理について更に詳しく説明する。図５は、メモリＩ／Ｆ回路１１３の構成、メモリＩ／Ｆ回路１１３における処理の流れ、およびＳＲＡＭ１１５の構成を具体的に説明する図である。
【００３５】
メモリＩ／Ｆ回路１１３は、図５に示すように、ＦＩＦＯ(First In First Out)回路２００、メモリコントローラ２０１、アドレスコンバータ２０２、ピクセルバッファ２０３、リード回路２０４、ライト回路２０５、ｚテスト回路２０６、αブレンディング回路２０７を有する。
【００３６】
ＳＲＡＭ１１５は、図５に示すように、物理的にメモリモジュール１５０，１５１，１５２，１５３を有している。メモリモジュール１５０は、バンク１６０，１６１を有する。メモリモジュール１５１は、バンク１６２，１６３を有する。メモリモジュール１５２は、バンク１６４，１６５を有する。メモリモジュール１５３は、バンク１６６，１６７を有する。なおそれぞれのメモリモジュール１５０，１５１，１５２，１５３が、４（＝２×２）画素分のデータにおける個々の画素に対応している。
【００３７】
まず、ＦＩＦＯ(First In First Out)回路２００は、テクスチャエンジン回路１１２からのライトイネーブル信号ｗｅ、ｖａｌｉｄフラグ、（ｘ，ｙ）データおよび（ｚ，Ｒ，Ｇ，Ｂ，α）データを取り込み、メモリコントローラ２０１からの制御信号によりｖａｌｉｄフラグ、（ｘ，ｙ）データをアドレスコンバータ２０２に出力する。また、（ｚ，Ｒ，Ｇ，Ｂ，α）データをピクセルバッファ２０３に出力する。このとき、並行して処理を行う矩形内に位置する４（＝２×２）画素分のデータを処理する。
【００３８】
メモリコントローラ２０１は、メモリＩ／Ｆ回路１１３の動作を制御し、リード動作、ｚテストおよびαブレンディング操作、ライト動作等の一連の操作からなる、いわゆるリードモディファイライト操作をパイプラインで行うための制御信号を生成する。生成された制御信号およびｖａｌｉｄフラグは、ＦＩＦＯ(First In First Out)回路２００、アドレスコンバータ２０２、ピクセルバッファ２０３、リード回路２０４、ライト回路２０５、ｚテスト回路２０６およびαブレンディング回路２０７に出力される。
【００３９】
アドレスコンバータ２０２は、２次元座標（ｘ，ｙ）の画素の画素データが記憶されている、メモリモジュール１５０，１５１，１５２，１５３を示すチップセレクト信号ｃｓと、バンク１６０〜１６７を示すバンクセレクト信号ｂｓと、アドレスを示すアドレス信号ａｄとを生成し、これらをリードイネーブル信号ｒｅとｖａｌｉｄフラグと共にリード回路２０４に出力する。またアドレスコンバータ２０２は、チップセレクト信号ｃｓと、バンクセレクト信号ｂｓと、アドレス信号ａｄとを一定時間保留した後、メモリコントローラ２０１からの制御信号により、ライトイネーブル信号ｗｅと共にライト回路２０５に出力する。
【００４０】
ピクセルバッファ２０３は、（ｚ，Ｒ，Ｇ，Ｂ，α）データを一定時間保留した後、メモリコントローラ２０１からの制御信号により、ｚデータをｚテスト回路２０６に出力し、（Ｒ，Ｇ，Ｂ，α）データをαブレンディング回路２０７に出力する。
【００４１】
リード回路２０４は、アドレスコンバータ２０２からのチップセレクト信号ｃｓと、バンクセレクト信号ｂｓと、アドレス信号ａｄとを、リードイネーブル信号ｒｅと共にバス２２０を介してＳＲＡＭ１１５に出力する。また、ＳＲＡＭ１１５より入力した、ｚデータをｚテスト回路２０６に出力し、（Ｒ，Ｇ，Ｂ）データをαブレンディング回路２０７に出力する。
【００４２】
ライト回路２０５は、アドレスコンバータ２０２からのチップセレクト信号ｃｓと、バンクセレクト信号ｂｓと、アドレス信号ａｄと、ｚテスト回路２０６より入力したｚデータと、αブレンディング回路２０７より入力した（Ｒ，Ｇ，Ｂ）データとを、ライトイネーブル信号ｗｅと共にバス２２０を介してＳＲＡＭ１１５に出力する。
【００４３】
ｚテスト回路２０６は、ピクセルバッファ２０３より入力したｚデータと、リード回路２０４より入力したｚデータとの間で比較を行い、結果に応じて、ｚ・ｖａｌｉｄフラグを生成する。ｚ・ｖａｌｉｄフラグによりピクセルバッファ２０３より入力したｚデータか、リード回路２０４より入力したｚデータかを選択する。選択後のｚデータをライト回路２０５に出力する。また、メモリコントローラ２０１より入力したｖａｌｉｄフラグとｚ・ｖａｌｉｄフラグの論理積をとり、結果のｖａｌｉｄフラグをライト回路２０５に出力する。
【００４４】
αブレンディング回路２０７は、ピクセルバッファ２０３より入力した（Ｒ，Ｇ，Ｂ）と、リード回路２０４より入力した（Ｒ，Ｇ，Ｂ）とを、ピクセルバッファ２０３より入力したαデータが示す混合値で混合する。混合後の（Ｒ，Ｇ，Ｂ）データをライト回路２０５に出力する。
【００４５】
リード回路２０４およびライト回路２０５から出力されたメモリモジュール１５０，１５１，１５２，１５３はバス２２０中を流れる。バス２２０を流れるこれら信号を、ＳＲＡＭ１１５のメモリモジュール１５０，１５１，１５２，１５３が監視し、対応するバンクセレクト信号ｂｓが示すバンク１６０〜１６７のアドレス信号ａｄが示すアドレスのメモリに記憶されているデータを読み出し、ｚテスト回路２０６およびαブレンディング回路２０７に出力する。また、チップセレクト信号ｃｓおよびライトイネーブル信号ｗｅを監視し、対応するバンクセレクト信号ｂｓが示すバンク１６０〜１６７のアドレス信号ａｄが示すアドレスのメモリに、ｚテスト回路２０６およびαブレンディング回路２０７より入力したデータを書き込む。
【００４６】
ここで、上記のようにしてメモリＩ／Ｆ回路１１３におけるリード動作、ｚテストおよびαブレンディング操作、ライト動作等のリードモディファイライト操作を行うにあたり、同一の座標の画像データを連続して処理する場合には、前回の画像処理におけるリードモディファイライト操作が終了している必要がある。そこで、本実施の形態では、前回の画像処理における４（＝２×２）の画素グループのアドレスと、今回の画像処理における４（＝２×２）の画素グループのアドレスの比較、並びに前回（直前）の画像処理における４（＝２×２）の画素グループのｖａｌｉｄフラグと今回の画像処理における４（＝２×２）の画素グループのｖａｌｉｄフラグの比較処理をする。これにより、メモリコントローラ２０１から出力される制御信号を制御し、前回の画像処理におけるリードモディファイライト操作が終了するのを待つウェイト動作を減らすことができる。以下、アドレスとｖａｌｉｄフラグの比較処理について詳細を説明する。
【００４７】
図６は、アドレスとｖａｌｉｄフラグの比較処理を説明するフロー図である。
まず、前回の画像処理における４（＝２×２）の画素グループのアドレスと、今回の画像処理における４（＝２×２）の画素グループのアドレスの比較処理を行う（ステップＳ３０１）。具体的には、アドレスコンバータ２０２より入力した、メモリモジュール１５０，１５１，１５２，１５３を示すチップセレクト信号ｃｓと、バンク１６０〜１６７を示すバンクセレクト信号ｂｓと、アドレスを示すアドレス信号ａｄの組からなるアドレスを、前回の画像処理におけるチップセレクト信号ｃｓと、バンクセレクト信号ｂｓと、アドレス信号ａｄの組からなるアドレスと比較する。比較処理は、上記したように画素グループを単位として比較されるが、実質的には画素グループの(i)の組のアドレスの比較のみが行われる。
【００４８】
ステップＳ３０１において、今回の画像処理におけるアドレスが、前回の画像処理におけるアドレスと一致しないと判断した場合、前回の画像処理では異なるアドレスを処理していることになるので、ウェイト動作をすることなく今回の画像処理におけるがリードモディファイライト操作が進められる（ステップＳ３０８）。
一方、今回の画像処理におけるアドレスが、前回の画像処理におけるアドレスと一致すると判断した場合、画素グループの(i)の組におけるｖａｌｉｄフラグの比較処理が行われる（ステップＳ３０２）。
【００４９】
ステップＳ３０２では、アドレスコンバータ２０２より入力した今回の画像処理における画素グループの(i)の組のｖａｌｉｄフラグと、前回の画像処理におけるリードモディファイライト操作の際の(i)の組のｖａｌｉｄフラグとを比較処理する。両方のｖａｌｉｄフラグが有効であると判断した場合は、処理のパイプラインを止め、前回の画像処理におけるリードモディファイライト操作が終了するまでウェイト動作を行う（ステップＳ３０３）。
一方、どちらかのｖａｌｉｄフラグが無効であると判断した場合は、上記(i)の組と同様にして、(ii)の組のｖａｌｉｄフラグの比較処理を行う（ステップＳ３０４）。
【００５０】
ステップＳ３０４において、今回の画像処理における画素グループの(ii)の組のｖａｌｉｄフラグと、前回の画像処理におけるリードモディファイライト操作の際の(i)の組のｖａｌｉｄフラグの両方が有効であると判断した場合は、処理のパイプラインを止め、前回のリードモディファイライト操作が終了するまでウェイト動作を行う（ステップＳ３０３）。一方、今回と前回のどちらかのｖａｌｉｄフラグが無効であると判断した場合は、上記(i)の組と同様にして、(iii)の組のｖａｌｉｄフラグの比較処理を行う（ステップＳ３０５）。
【００５１】
ステップＳ３０５において、今回と前回の両方の(iii)の組のｖａｌｉｄフラグの両方が有効であると判断した場合、ウェイト動作を行う（ステップＳ３０３）。一方、どちらかのｖａｌｉｄフラグが無効であると判断した場合は、上記(ii)の組と同様にして、(iv)の組のｖａｌｉｄフラグの比較処理を行う（ステップＳ３０６）。一方、今回と前回のどちらかのｖａｌｉｄフラグが無効であると判断した場合は、ウェイト動作をすることなく今回の画像処理におけるリードモディファイライト操作が進められる（ステップＳ３０８）。
【００５２】
具体例を挙げて上記比較処理を説明する。
図７は、順次処理される画素グループのアドレスを処理と時間(t)の流れを示す説明図である。図７では、１回目の画像処理として、アドレス（０，０）を有する画素グループの画像処理が行われた後、２回目の画像処理としてアドレス（２，０）を有する画素グループ、３回目の画像処理としてアドレス（４，０）を有する画素グループの画像処理が順に行われている。このように、異なるアドレスが連続する場合には、リードモディファイライト操作、すなわちリード処理（Read）、モディファイ操作(Modify-0およびModify-1)、およびライト処理は、ウェイト動作をすることなく連続して行われる。
【００５３】
図８(a)(b)(c)は、それぞれ画素グループのｖａｌｉｄフラグの具体例を示す図であり、画素グループ７０、７１、７２はそれぞれ同じアドレス（０，０）を有するものである。
図８(a)に示す画素グループ７０が１回目の画像処理として処理され、これに連続して図８(b)に示す画素グループ７１が２回目の画像処理として処理される場合、画素グループ７０、７１のアドレス（０，０）は互いに同じであるため、図６に示すフローに従って各組におけるｖａｌｉｄフラグの比較処理が行われる。この場合、画素グループ７０の(i)の組と、画素グループ７１の(i)の組との両方が“１”であり、即ち両方が有効となっている。その結果、画像処理においては図９に示すように、１回目の画像処理と２回目の画像処理との間にウェイト動作が行われ、１回目の画像処理のリードモディファイライト操作の所定の操作が終了した後に２回目の画像処理が開始される。このように、リードモディファイライト操作の際のｖａｌｉｄフラグとを参照し、今回と前回における(i)〜(iv)の組を比較し、どれか１組でも両方が有効の場合は、パイプラインを止め、リードモディファイライト操作が終了するまでウェイト動作を行う。
【００５４】
図８(b)に示す画素グループ７１が１回目の画像処理として処理され、これに連続して図８(c)に示す画素グループ７２が２回目の画像処理として処理される場合、各組におけるｖａｌｉｄフラグを比較すると、(i)〜(iv)のどの組においても“１”即ち有効となってはいない。その結果、画像処理に置いては図１０に示すように、同じアドレスを有する画素グループ７１、７２を連続処理するものであっても、リード処理（Read）、モディファイ操作(Modify-0およびModify-1)、およびライト処理は、ウェイト動作をすることなく連続して行われる。このように、リードモディファイライト操作の際のｖａｌｉｄフラグとを参照し、今回と前回における(i)〜(iv)の組を比較し、両方が有効である組が無い場合は、ウェイト動作を行わない。
【００５５】
以上のように、本実施の形態では、画像処理を行う画像グループのアドレスと、前回に描画した画像処理の画像グループのアドレスが連続して同じであっても、今回のｖａｌｉｄフラグと前回のｖａｌｉｄフラグとを比較する。そして、比較結果において、どちらかのｖａｌｉｄフラグが無効の場合は、処理のパイプラインを止めるウェイト動作がない。したがって、従来と比較してリードモディファイライト操作におけるウェイト動作の回数を低減でき、メモリアクセスを効率的に行い、高速なリードモディファイライト操作を実現できる。
また、本発明の画像メモリ制御装置と、それを用いたグラフィック演算装置によれば、複数の画素の画素データを同時に書き換えることで、さらに高速なリードモディファイライト操作を実現できる。
【００５６】
このようなリードモディファイライト操作は、例えば表示手段のマトリクス状に配置された複数の画素の画素データを、画像メモリに記憶し、連続して与えられた画素データ及び画素データの２次元座標及び有効画素データフラグにより、与えられた画素データと２次元座標の画像メモリに記憶された画素データとの演算を行い、演算の結果の画素データを生成し、２次元座標の画像メモリに記憶するという一連の操作を連続して行い、連続して与えられた第１の画素データの２次元座標と第２の画素データの２次元座標とが同一の座標かつ第１の画素データの有効画素データフラグと第２の画素データの有効画素データフラグが、両方共に有効画素データを示す場合は、第１の画素データによる一連の操作が終了するまで、第２の画素データによる一連の操作を行わず、ウェイトする画像メモリ制御装置に適用することができる。
【００５７】
その他、本実施の形態では、４つの画素からなる画素グループを１単位として処理しているが、１つの画素を１単位として、または２つや５つ以上の画素からなるグループを１単位として処理することも可能である。
これ以外にも、本発明の主旨を逸脱しない限り、上記実施の形態で挙げた構成を取捨選択したり、他の構成に適宜変更することが可能である。
【００５８】
【発明の効果】
以上説明したように、本発明の画像メモリ制御装置、グラフィック演算装置またはレンダリング処理方法によれば高速なリードモディファイライト操作を実現できる。
【図面の簡単な説明】
【図１】本実施の形態の３次元コンピュータグラフィックシステム１のシステム構成例を示す図である。
【図２】図１に示すレンダリング回路１０の構成例を示す図である。
【図３】画素による図形の描写の説明図である。
【図４】画素グループのデータの一例を示し、(a)は画素グループ６２におけるｖａｌｉｄフラグの構成例を示す図であり、(b)は(a)に対応するＤＤＡデータの具体例を示す図である。
【図５】メモリＩ／Ｆ回路１１３の構成、メモリＩ／Ｆ回路１１３における処理の流れ、およびＳＲＡＭ１１５の構成を具体的に説明する図である。
【図６】アドレスとｖａｌｉｄフラグの比較処理を説明するフロー図である。
【図７】順次処理される画素グループのアドレスを処理と時間(t)の流れを示す説明図である。
【図８】 (a)(b)(c)は、それぞれ画素グループ７０〜７２のｖａｌｉｄフラグの具体例を示す図である。
【図９】ウェイト動作が行われる場合における順次処理される画素グループのアドレスを処理と時間(t)の流れを示す説明図である。
【図１０】ウェイト動作が行われない場合における順次処理される画素グループのアドレスを処理と時間(t)の流れを示す説明図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム（グラフィック演算装置）、２…メインメモリ、３…メインバスコントローラ、４…ＣＰＵ、５…ベクトル演算回路、６…メインバス、７…Ｉ／Ｏインターフェース回路、８…曲面処理回路・ジオメトリ演算回路、９…外部メモリコントローラ、１０…レンダリング回路（画像メモリ制御装置）、１１…グラフィックメモリ、５０…外部インターフェース部、５１…外部メモリ、５２…ＬＣＤ（液晶ディスプレイ）、６０…画素、６１…三角形、６２、７０、７１、７２…画素グループ、１１０…ＤＤＡセットアップ回路、１１１…トライアングルＤＤＡ回路、１１２…テクスチャエンジン回路、１１３…メモリＩ／Ｆ回路（座標比較手段、データフラグ比較手段、待機制御手段、ウェイト制御手段）、１１４…ＬＣＤコントローラ回路、１１５…ＳＲＡＭ（画像メモリ）、１２０…テクスチャバッファ、１２１…ディスプレイバッファ、１２２…ｚバッファ、１５０、１５１、１５２、１５３…メモリモジュール、１６０〜１６７…バンク、２００…ＦＩＦＯ(First In First Out)回路、２０１…メモリコントローラ、２０２…アドレスコンバータ、２０３…ピクセルバッファ、２０４…リード回路、２０５…ライト回路、２０６…ｚテスト回路、２０７…αブレンディング回路、２２０…バス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image memory control device, a graphic operation device, and a rendering processing method that can realize a read-modify-write operation at high speed.
[0002]
[Prior art]
Computer graphics are often used in various CAD (Computer Aided Design) systems and amusement machines. In particular, with the recent development of image processing technology, systems using three-dimensional computer graphics are rapidly spreading. In such 3D computer graphics, when determining the color corresponding to each pixel (pixel), the color value of each pixel is calculated, and the calculated color value is used as the display buffer corresponding to the pixel. Rendering processing to write to the address of (frame buffer) is performed. One of the rendering processing methods is polygon rendering. In this method, a three-dimensional model is expressed as a combination of triangular unit graphics (polygons), and the color of the display screen is determined by drawing with the polygon as a unit.
[0003]
In polygon rendering, the coordinates (x, y, z), color data (R, G, B, α), and homogeneous coordinates of texture data indicating the image pattern of pasting for each vertex of the triangle in the physical coordinate system. (S, t) and the value of the homogeneous term q are input, and processing for interpolating these values inside the triangle is performed. Here, the homogeneous term q is simply an enlargement / reduction ratio, and the coordinates of the actual texture buffer in the UV coordinate system, that is, the texture coordinate data (u, v) are represented by the homogeneous coordinates (s , T) divided by the homogeneous term q is multiplied by the texture sizes USIZE and VSIZE, respectively, and “t / q”. In a three-dimensional computer graphic system using such polygon rendering, when drawing is performed, texture data is read from the texture memory, and texture mapping processing is performed to paste the read texture data on the surface of the model. The image data subjected to the texture mapping process is subjected to a predetermined process and then written into a display memory (frame memory). Note that the above-described image data includes valid pixels and invalid pixels.
[0004]
[Problems to be solved by the invention]
By the way, in the above-described three-dimensional computer graphic system, for example, image data subjected to texture mapping processing is subjected to some arithmetic processing between image data read from the frame memory, and is written to the frame memory. Perform the operation. In such a read-modify-write operation, the previous read-modify-write operation must be completed for image data having the same coordinates. For this reason, when processing the same coordinates, the read-modify-write operation is performed after waiting for the end of the previous read-modify-write operation, and the read-modify-write operation takes time.
[0005]
The present invention has been made based on such a technical problem, and a main object of the present invention is to provide an image memory control device and the like that can realize a high-speed read-modify-write operation.
[0006]
  For this purpose, the image memory control device of the present invention is an image memory control device for continuously reading and writing a plurality of pixel data given to an image memory, and the first memory Storage means for storing pixel data in the image memory, coordinates of the stored first pixel data, and coordinates of second pixel data given successively after the first pixel data Coordinate comparison means for comparing, data flag comparison means for comparing a data flag indicating the validity of the first pixel data and a data flag indicating the validity of the second pixel data;A standby control means for controlling processing standby of the second pixel data from the comparison result of the coordinate comparison means and the comparison result of the data flag comparison means;HaveThe standby control means is a case where the coordinates of the first pixel data and the coordinates of the second pixel data are the same, and the data flag of the first pixel data, and the second When at least one of the data flags of pixel data is invalid, the processing of the second pixel data is continuously performed after the processing of the first pixel data without waiting..
[0007]
  The graphic arithmetic device of the present invention is a graphic arithmetic device for expressing a three-dimensional model on a two-dimensional screen by combining a plurality of unit graphics, an image memory for storing pixel data forming the unit graphic, A data flag storage means for storing a valid pixel data flag of pixel data; a calculation means for processing new pixel data to be newly processed continuously with pixel data processed immediately before the new pixel data; and the data flag Referring to a data flag comparison result by the data flag comparing means by the data flag comparing means by which the effective pixel data flag of the pixel data stored in the storage means is compared with the new effective pixel data flag of the new pixel data; Weight control means for performing weight control of processing of new pixel data.
[0008]
  The rendering processing method according to the present invention further includes a storage unit, a coordinate comparison unit, a data flag comparison unit, and a standby control unit, and continuously outputs a plurality of pixel data given to the image memory. A rendering processing method of an image memory control device that performs reading and writing processing, wherein the storage means receives new pixel data to be processed, and the coordinate comparison means has addresses of the old pixel data and the new pixel data previously processed by the coordinate comparison means. The data flag comparing means determines whether the valid flag of the old pixel data and the new pixel data is valid, and the standby control means is configured to determine whether the old pixel data and the new pixel data are valid. And the valid flag of at least one of the old pixel data and the new pixel data is absent. If it is, the continuous processing request without waiting for the new pixel data after the old pixel data.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described in detail based on embodiments shown in the accompanying drawings.
FIG. 1 is a diagram showing a system configuration example of a three-dimensional computer graphic system (graphic arithmetic device) 1 according to the present embodiment. The three-dimensional computer graphic system 1 can display a desired three-dimensional image of an arbitrary three-dimensional object model on a display such as an LCD (Liquid Crystal Display) at a high speed. It is applied to information terminals.
[0016]
The three-dimensional computer graphic system 1 includes a main memory 2, a main bus controller 3, a CPU 4, a vector arithmetic circuit 5, an I / O interface circuit 7, a curved surface processing circuit / geometry arithmetic circuit 8, an external memory controller 9, and a rendering circuit 10 (images). Memory control device) and graphic memory 11, which are connected via the main bus 6. The I / O interface circuit 7 is connected to an external interface unit 50, the external memory controller 9 is connected to an external memory 51, and the rendering circuit 10 is connected to an LCD (liquid crystal display) 52 via an interface unit (not shown).
[0017]
FIG. 2 is a diagram illustrating a configuration example of the rendering circuit 10 illustrated in FIG.
As shown in FIG. 2, the rendering circuit 10 includes a DDA (Digital Differential Anarizer) setup circuit 110, a triangle DDA circuit 111, a texture engine circuit 112, a memory I / F circuit 113 (coordinate comparison means, data flag comparison means, standby control). Means, weight control means), LCD controller circuit 114 and SRAM 115 (image memory). The SRAM 115 includes a texture buffer 120 that stores texture data, a display buffer 121 that stores display data that is output to the LCD and displayed on the display, and a z buffer 122 that stores z data.
[0018]
In this three-dimensional computer graphic system 1, a three-dimensional model is expressed as a combination of triangles (polygons) that are unit figures, and the polygon rendering is performed by determining the color of each pixel on the display screen by drawing the polygon. Process. Further, in the three-dimensional computer graphic system 1, in addition to the (x, y) coordinates representing the position on the plane, the z coordinate representing the depth is used to represent a three-dimensional object, and this (x, y, z) An arbitrary point in the three-dimensional space is specified by three coordinates.
[0019]
Here, polygon rendering data will be described. The polygon rendering data includes (x, y, z, R, G, B, α, s, t, q, F) data for each of the three vertices of the polygon.
The (x, y, z) data indicates the three-dimensional coordinates of the vertices of the polygon.
The (R, G, B) data indicates the red, green, and blue luminance values in the three-dimensional coordinates (x, y, z).
The α data indicates a blend coefficient of R, G, B data of a pixel to be drawn from now on and a pixel already stored in the display buffer 121.
Of the (s, t, q) data, (s, t) indicates the homogeneous coordinates of the corresponding texture, and q indicates the homogeneous term. Here, “s / q” and “t / q” are multiplied by the texture sizes USIZE and VSIZE, respectively, to obtain texture coordinate data (u, v). Access to the texture data stored in the texture buffer 120 is performed using the texture coordinate data (u, v).
The F data indicates the α value of the fog. That is, the polygon rendering data indicates data of physical coordinate values of the respective vertices of the triangle and color, texture, and fog values of the respective vertices.
[0020]
Hereinafter, functions and image processing of each component in the three-dimensional computer graphic system 1 will be described.
In the three-dimensional computer graphic system 1, the CPU 4 sends necessary scene data from the main memory 2 to the vector arithmetic circuit 5 according to the progress of the application, for example. The vector operation circuit 5 generates graphic data and sends it to the curved surface processing circuit / geometry operation circuit 8.
[0021]
The curved surface processing circuit / geometry operation circuit 8 performs clipping processing, lighting processing, geometry processing, etc. on the graphic data to generate polygon rendering data S109. The CPU 4 outputs the generated polygon rendering data S109 to the rendering circuit 10 via the main bus 6.
Further, the I / O interface circuit 7 inputs polygon rendering data S109 from the outside as necessary, and outputs the input data to the rendering circuit 10 via the main bus 6.
[0022]
In the rendering circuit 10, the DDA setup circuit 110 shown in FIG. 2 linearly interpolates the value of each vertex of the triangle on the physical coordinate system in the next triangle DDA circuit 111 to obtain the color and depth information of each pixel inside the triangle. Prior to the calculation, a setup calculation is performed on the (z, R, G, B, α, s, t, q, F) data indicated by the polygon rendering data S109. This set-up operation is to obtain the difference between the triangle side and the horizontal direction. Specifically, the unit length is moved by using the start point value, the end point value, and the distance between the start point and the end point. In this case, the variation of the value to be obtained is calculated. The DDA setup circuit 110 outputs the calculated variation data S110 to the triangle DDA circuit 111.
[0023]
The triangle DDA circuit 111 is linearly interpolated at each pixel inside the triangle (z, R, G, B, α, s, t, q, F) using the variation data S110 output from the DDA setup circuit 110. Calculate the data. The triangle DDA circuit 111 converts (x, y) data of each pixel and (z, R, G, B, α, s, t, q, F) data at the (x, y) coordinates into DDA data. (Interpolation data) Output to the texture engine circuit 112 as S111. At this time, the triangle DDA circuit 111 outputs to the texture engine circuit 112 DDA data S111 for 4 (= 2 × 2) pixels located in a rectangle to be processed in parallel. Further, the DDA data S111 includes a valid flag indicating valid data in each pixel out of 4 (= 2 × 2) pixel data.
[0024]
Here, 4 (= 2 × 2) pixels and the valid flag will be described.
FIG. 3 is an explanatory diagram of drawing a figure by pixels. FIG. 4 is an explanatory diagram of a valid flag in 4 (= 2 × 2) pixels, (a) shows the position of a set having the flag, and (b) shows a data example of the DDA data S111.
In FIG. 3, the pixels 60 are arranged in a matrix in a continuous manner in the xy direction. For example, a triangle 61 as shown in FIG. 3 is drawn by controlling the validity and invalidity of each pixel 60 and the color or the like when valid. Specifically, the triangle 61 is drawn by enabling the pixels 60 in the triangle 61 and disabling the other pixels 60 and controlling the color and the like of the effective pixels 60. In such control, in this embodiment, data processing is performed for every 4 (= 2 × 2) pixels. For example, a description will be given by taking a pixel group 62 of 4 (= 2 × 2) as an example.
[0025]
The pixel group 62 shown in FIG. 3 is composed of four groups (i) to (iv) having a valid flag as shown in FIG. Here, the valid case is represented by “1”, and the invalid case is represented by “0”. That is, in the DDA data S111 of the pixel group 62, each set (i) to (iv) has valid / invalid data as shown in FIG. Further, the DDA data S111 has (x, y) data as addresses and (z, R, G, B, α, s, t, q, F) data at the addresses. Note that if the address in the group (i) is determined, other adjacent addresses are naturally determined. For example, if the set of (i) is (x, y), (ii) is (x + 1, y), (iii) is (x, y-1), and (iv) is (x-1, y-1). ) Therefore, the addresses in the groups (ii) to (iv) in the DDA data S111 are appropriately calculated by calculation when processing is necessary.
In the present embodiment, the rendering data in each pixel group 62 is processed in this way, so that, for example, the position, size, color, etc. of the triangle 61 change to create a moving image.
[0026]
Upon receiving such DDA data S111 from the triangle DDA circuit 111, the texture engine circuit 112 calculates “s / q” and “t / q”, calculates texture coordinate data (u, v), and the texture buffer 120. The (R, G, B, α) data read processing from and the mixing processing (α blending processing) are sequentially performed by the pipeline method. Note that the texture engine circuit 112 performs processing on four pixels located in a predetermined rectangle simultaneously in parallel.
[0027]
Specifically, first, the texture engine circuit 112 performs an operation for dividing the s data by the q data and an operation for dividing the t data by the q data for the (s, t, q) data included in the DDA data S111. . Then, “s / q” and “t / q”, which are division results, are multiplied by texture sizes USIZE and VSIZE, respectively, to generate texture coordinate data (u, v).
[0028]
Further, the texture engine circuit 112 outputs a read request including the generated texture coordinate data (u, v) to the main memory 2 via the main bus 6 or to the SRAM 115 via the memory I / F circuit 113. Then, the texture coordinate data (u, v) stored in the SRAM 115 is read out to the main memory 2 via the main bus 6 or the memory I / F circuit 113, so that (s, t) data is obtained. (R, G, B, α) data S117 stored at the corresponding texture address is obtained.
[0029]
Further, the texture engine circuit 112 includes the (R, G, B) data of the read (R, G, B, α) data S117 and the DDA data S111 from the preceding triangle DDA circuit 111 (R, G, B). B) The data is mixed at a ratio indicated by the α data (texture α) included in the (R, G, B, α) data S117 to generate pixel data S112. The pixel data S112 includes a valid flag included in the DDA data S111.
[0030]
The texture engine circuit 112 outputs the pixel data S112 thus obtained to the memory I / F circuit 113 by enabling a write enable signal (we) indicating that the pixel data has been prepared. The texture buffer 120 stores texture data corresponding to a plurality of reduction ratios such as MIPMAP (multi-resolution texture). Here, which reduction rate of texture data is used is determined in units of triangles using a predetermined algorithm.
[0031]
Next, the memory I / F circuit 113 compares the z data corresponding to the pixel data S 112 input from the texture engine circuit 112 and the z data stored in the z buffer 122. In this comparison, it is determined whether or not the image drawn by the pixel data S112 input this time is positioned closer to the front (viewpoint side) than the image written in the display buffer 121 last time. That is, it is determined whether or not the position of the image drawn immediately before and the position of the image to be drawn this time overlap in the z direction (depth direction) at the address of the pixel data S112. When it is determined that the image to be drawn this time is positioned in front, a so-called z test process is performed in which the z data stored in the z buffer 122 is updated with the z data corresponding to the pixel data S112.
[0032]
Further, the memory I / F circuit 113 receives (R, G, B) data included in the pixel data S112 and (R, G, B) data already stored in the display buffer 121 as necessary. Then, a so-called α blending process is performed for mixing with the mixed value indicated by the α data corresponding to the pixel data S112, and the mixed (R, G, B) data is written in the display buffer 121.
[0033]
The LCD controller circuit 114 generates an address to be displayed on an LCD (not shown) in synchronization with the horizontal and vertical synchronization signals, and outputs a request to read display data from the display buffer 121 to the memory I / F circuit 113. In response to this request, the memory I / F circuit 113 reads display data from the display buffer 121 in a certain chunk. The LCD controller circuit 114 has a built-in line memory for storing display data read from the display buffer 121, and outputs RGB color values to the external LCD 52 as shown in FIG. 1 at regular time intervals.
[0034]
Here, the image data processing in the memory I / F circuit 113 to be noted in the present embodiment will be described in more detail. FIG. 5 is a diagram for specifically explaining the configuration of the memory I / F circuit 113, the flow of processing in the memory I / F circuit 113, and the configuration of the SRAM 115.
[0035]
As shown in FIG. 5, the memory I / F circuit 113 includes a FIFO (First In First Out) circuit 200, a memory controller 201, an address converter 202, a pixel buffer 203, a read circuit 204, a write circuit 205, a z test circuit 206, An α blending circuit 207 is included.
[0036]
As shown in FIG. 5, the SRAM 115 physically includes memory modules 150, 151, 152, and 153. The memory module 150 has banks 160 and 161. The memory module 151 has banks 162 and 163. The memory module 152 has banks 164 and 165. The memory module 153 has banks 166 and 167. Each of the memory modules 150, 151, 152, and 153 corresponds to individual pixels in the data for 4 (= 2 × 2) pixels.
[0037]
First, the FIFO (First In First Out) circuit 200 takes in the write enable signal we, valid flag, (x, y) data and (z, R, G, B, α) data from the texture engine circuit 112, and stores the memory. A valid flag and (x, y) data are output to the address converter 202 by a control signal from the controller 201. In addition, (z, R, G, B, α) data is output to the pixel buffer 203. At this time, data for 4 (= 2 × 2) pixels located in a rectangle to be processed in parallel is processed.
[0038]
The memory controller 201 controls the operation of the memory I / F circuit 113, and performs a so-called read-modify-write operation in a pipeline, which includes a series of operations such as a read operation, a z test, an α blending operation, and a write operation. Generate a signal. The generated control signal and valid flag are output to a first in first out (FIFO) circuit 200, an address converter 202, a pixel buffer 203, a read circuit 204, a write circuit 205, a z test circuit 206, and an α blending circuit 207.
[0039]
The address converter 202 stores the pixel select signal cs indicating the memory modules 150, 151, 152, and 153 and the bank select signal indicating the banks 160 to 167, in which pixel data of the pixel of the two-dimensional coordinates (x, y) is stored. bs and an address signal ad indicating an address are generated and output to the read circuit 204 together with the read enable signal re and the valid flag. The address converter 202 holds the chip select signal cs, the bank select signal bs, and the address signal ad for a predetermined time, and then outputs them to the write circuit 205 together with the write enable signal we by a control signal from the memory controller 201.
[0040]
The pixel buffer 203 holds the (z, R, G, B, α) data for a certain period of time, and then outputs the z data to the z test circuit 206 in response to a control signal from the memory controller 201 (R, G, B). , Α) data is output to the α blending circuit 207.
[0041]
The read circuit 204 outputs the chip select signal cs, the bank select signal bs, and the address signal ad from the address converter 202 to the SRAM 115 via the bus 220 together with the read enable signal re. Also, the z data input from the SRAM 115 is output to the z test circuit 206, and the (R, G, B) data is output to the α blending circuit 207.
[0042]
The write circuit 205 receives the chip select signal cs from the address converter 202, the bank select signal bs, the address signal ad, the z data input from the z test circuit 206, and the α blending circuit 207 (R, G, B) The data is output to the SRAM 115 via the bus 220 together with the write enable signal we.
[0043]
The z test circuit 206 compares the z data input from the pixel buffer 203 with the z data input from the read circuit 204, and generates a z · valid flag according to the result. The z / valid flag is used to select z data input from the pixel buffer 203 or z data input from the read circuit 204. The selected z data is output to the write circuit 205. Further, the logical product of the valid flag input from the memory controller 201 and the z · valid flag is calculated, and the resulting valid flag is output to the write circuit 205.
[0044]
The α blending circuit 207 has (R, G, B) input from the pixel buffer 203 and (R, G, B) input from the read circuit 204 as a mixed value indicated by α data input from the pixel buffer 203. Mix. The mixed (R, G, B) data is output to the write circuit 205.
[0045]
The memory modules 150, 151, 152, 153 output from the read circuit 204 and the write circuit 205 flow through the bus 220. These signals flowing through the bus 220 are monitored by the memory modules 150, 151, 152, and 153 of the SRAM 115, and the data stored in the memory at the address indicated by the address signal ad of the banks 160 to 167 indicated by the corresponding bank select signal bs. Is output to the z test circuit 206 and the α blending circuit 207. Further, the chip select signal cs and the write enable signal we are monitored, and are input from the z test circuit 206 and the α blending circuit 207 to the memory at the address indicated by the address signal ad of the banks 160 to 167 indicated by the corresponding bank select signal bs. Write data.
[0046]
Here, when performing the read-modify-write operation such as the read operation, the z test, the α blending operation, and the write operation in the memory I / F circuit 113 as described above, the image data of the same coordinates are continuously processed. In this case, the read-modify-write operation in the previous image processing needs to be completed. Therefore, in this embodiment, the address of the 4 (= 2 × 2) pixel group in the previous image processing is compared with the address of the 4 (= 2 × 2) pixel group in the current image processing, and the previous ( The valid flag of the 4 (= 2 × 2) pixel group in the immediately preceding image processing is compared with the valid flag of the 4 (= 2 × 2) pixel group in the current image processing. As a result, the control signal output from the memory controller 201 can be controlled, and the wait operation waiting for the end of the read-modify-write operation in the previous image processing can be reduced. Details of the address and valid flag comparison processing will be described below.
[0047]
FIG. 6 is a flowchart for explaining comparison processing between an address and a valid flag.
First, a comparison process is performed between the address of the 4 (= 2 × 2) pixel group in the previous image processing and the address of the 4 (= 2 × 2) pixel group in the current image processing (step S301). Specifically, from a set of a chip select signal cs indicating the memory modules 150, 151, 152 and 153, a bank select signal bs indicating the banks 160 to 167, and an address signal ad indicating an address, which are input from the address converter 202. Is compared with an address formed by a set of the chip select signal cs, the bank select signal bs, and the address signal ad in the previous image processing. As described above, the comparison processing is performed in units of pixel groups, but substantially only the addresses of the group (i) of the pixel groups are compared.
[0048]
In step S301, if it is determined that the address in the current image processing does not match the address in the previous image processing, a different address is processed in the previous image processing, so this time without performing a wait operation. In the image processing, the read modify write operation is advanced (step S308).
On the other hand, when it is determined that the address in the current image processing matches the address in the previous image processing, the valid flag comparison processing is performed in the group (i) of the pixel group (step S302).
[0049]
In step S302, the valid flag of the group (i) of the pixel group in the current image processing input from the address converter 202 and the valid flag of the group (i) in the read-modify-write operation in the previous image processing are obtained. Compare and process. If it is determined that both valid flags are valid, the processing pipeline is stopped and a wait operation is performed until the read-modify-write operation in the previous image processing is completed (step S303).
On the other hand, when it is determined that one of the valid flags is invalid, a comparison process of the valid flags of the group (ii) is performed in the same manner as the group (i) (step S304).
[0050]
In step S304, it is determined that both the valid flag of the group (ii) of the pixel group in the current image processing and the valid flag of the group (i) in the read-modify-write operation in the previous image processing are valid. If so, the processing pipeline is stopped, and a wait operation is performed until the previous read-modify-write operation is completed (step S303). On the other hand, when it is determined that either the current or previous valid flag is invalid, the comparison processing of the valid flag of the group (iii) is performed in the same manner as the group (i) (step S305).
[0051]
If it is determined in step S305 that both the current and previous (iii) pairs of valid flags are valid, a wait operation is performed (step S303). On the other hand, when it is determined that one of the valid flags is invalid, the valid flag of the group (iv) is compared in the same manner as the group (ii) (step S306). On the other hand, if it is determined that either the current or previous valid flag is invalid, the read-modify-write operation in the current image processing is advanced without performing a wait operation (step S308).
[0052]
The comparison process will be described with a specific example.
FIG. 7 is an explanatory diagram showing the flow of time (t) and processing of addresses of pixel groups that are sequentially processed. In FIG. 7, after the image processing of the pixel group having the address (0, 0) is performed as the first image processing, the pixel group having the address (2, 0) is performed as the second image processing. As the image processing, the image processing of the pixel group having the address (4, 0) is sequentially performed. In this way, when different addresses are consecutive, read-modify-write operations, that is, read processing (Read), modify operations (Modify-0 and Modify-1), and write processing are performed without performing a wait operation. Done.
[0053]
FIGS. 8A, 8B, and 8C are diagrams showing specific examples of the valid flag of the pixel group, and the pixel groups 70, 71, and 72 have the same address (0, 0).
When the pixel group 70 shown in FIG. 8A is processed as the first image processing, and the pixel group 71 shown in FIG. 8B is processed continuously as the second image processing, the pixel group 70 is processed. , 71 have the same address (0, 0), and therefore, valid flag comparison processing in each set is performed according to the flow shown in FIG. In this case, both the group (i) of the pixel group 70 and the group (i) of the pixel group 71 are “1”, that is, both are valid. As a result, in the image processing, as shown in FIG. 9, a wait operation is performed between the first image processing and the second image processing, and a predetermined operation of the read modify write operation of the first image processing is performed. After the end, the second image processing is started. In this way, the valid flag at the time of read-modify-write operation is referred to, and the pair of (i) to (iv) in this time and the previous time are compared, and if both are valid, the pipeline is Stop and wait until the read-modify-write operation is completed.
[0054]
When the pixel group 71 shown in FIG. 8B is processed as the first image processing and the pixel group 72 shown in FIG. 8C is processed as the second image processing continuously, When the valid flags are compared, “1”, that is, is not valid in any of the groups (i) to (iv). As a result, in the image processing, as shown in FIG. 10, even if the pixel groups 71 and 72 having the same address are continuously processed, the read processing (Read), the modification operation (Modify-0 and Modify- 1) and the write process are continuously performed without performing a wait operation. In this way, referring to the valid flag at the time of the read-modify-write operation, the pair (i) to (iv) in this time and the previous time are compared, and if there is no pair in which both are valid, the wait operation is performed. Absent.
[0055]
As described above, in the present embodiment, even if the address of the image group for performing image processing and the address of the image group for image processing drawn last time are the same continuously, the current valid flag and the previous valid flag Compare the flag. If either valid flag is invalid in the comparison result, there is no wait operation to stop the processing pipeline. Therefore, the number of wait operations in the read-modify-write operation can be reduced as compared with the conventional case, memory access can be performed efficiently, and high-speed read-modify-write operation can be realized.
Further, according to the image memory control device of the present invention and the graphic operation device using the image memory control device, it is possible to realize a higher-speed read-modify-write operation by simultaneously rewriting pixel data of a plurality of pixels.
[0056]
Such a read-modify-write operation stores, for example, pixel data of a plurality of pixels arranged in a matrix of the display means in an image memory, and continuously gives the pixel data and the two-dimensional coordinates of the pixel data and the effective pixel data. A series of operations of performing the operation of the given pixel data and the pixel data stored in the image memory of the two-dimensional coordinate by the pixel data flag, generating the pixel data as a result of the operation, and storing it in the image memory of the two-dimensional coordinate The two-dimensional coordinates of the first pixel data and the two-dimensional coordinates of the second pixel data given in succession are the same coordinates and the effective pixel data flag of the first pixel data If both the effective pixel data flags of the second pixel data indicate effective pixel data, the second pixel data is output until a series of operations using the first pixel data is completed. Without a series of operations by, it can be applied to the image memory control device for weights.
[0057]
In addition, in this embodiment, a pixel group including four pixels is processed as one unit. However, one pixel is processed as one unit, or a group including two or five or more pixels is processed as one unit. It is also possible.
In addition to this, as long as it does not depart from the gist of the present invention, the configuration described in the above embodiment can be selected or changed to another configuration as appropriate.
[0058]
【The invention's effect】
As described above, according to the image memory control device, graphic operation device, or rendering processing method of the present invention, a high-speed read-modify-write operation can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a system configuration example of a three-dimensional computer graphic system 1 according to an embodiment.
FIG. 2 is a diagram illustrating a configuration example of a rendering circuit 10 illustrated in FIG.
FIG. 3 is an explanatory diagram of drawing a figure by pixels.
FIG. 4 shows an example of pixel group data, (a) is a diagram showing a configuration example of a valid flag in the pixel group 62, and (b) is a diagram showing a specific example of DDA data corresponding to (a). It is.
5 is a diagram for specifically explaining the configuration of a memory I / F circuit 113, the flow of processing in the memory I / F circuit 113, and the configuration of an SRAM 115. FIG.
FIG. 6 is a flowchart for explaining an address and valid flag comparison process;
FIG. 7 is an explanatory diagram showing the flow of time (t) and processing of addresses of pixel groups that are sequentially processed.
FIGS. 8A, 8B, and 8C are diagrams illustrating specific examples of valid flags of pixel groups 70 to 72, respectively.
FIG. 9 is an explanatory diagram showing the flow of time (t) and processing of addresses of pixel groups that are sequentially processed when a wait operation is performed.
FIG. 10 is an explanatory diagram showing a process of address of pixel groups to be sequentially processed and a flow of time (t) when a wait operation is not performed.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Three-dimensional computer graphic system (graphic arithmetic unit), 2 ... Main memory, 3 ... Main bus controller, 4 ... CPU, 5 ... Vector arithmetic circuit, 6 ... Main bus, 7 ... I / O interface circuit, 8 ... Curved surface Processing circuit / geometry operation circuit, 9 ... external memory controller, 10 ... rendering circuit (image memory control device), 11 ... graphic memory, 50 ... external interface unit, 51 ... external memory, 52 ... LCD (liquid crystal display), 60 ... Pixel, 61 ... Triangle, 62, 70, 71, 72 ... Pixel group, 110 ... DDA setup circuit, 111 ... Triangle DDA circuit, 112 ... Texture engine circuit, 113 ... Memory I / F circuit (coordinate comparison means, data flag comparison) Means, standby control means, weight control Stage), 114 ... LCD controller circuit, 115 ... SRAM (image memory), 120 ... texture buffer, 121 ... display buffer, 122 ... z buffer, 150, 151, 152, 153 ... memory module, 160-167 ... bank, 200 ... FIFO (First In First Out) circuit 201 ... Memory controller 202 ... Address converter 203 ... Pixel buffer 204 ... Read circuit 205 ... Write circuit 206 ... z test circuit 207 ... alpha blending circuit 220 ... Bus

Claims

An image memory control device for continuously reading and writing a plurality of pixel data given in succession into an image memory,
Storage means for storing the given first pixel data in the image memory;
Coordinate comparison means for comparing the coordinates of the first pixel data stored with the coordinates of the second pixel data given successively after the first pixel data;
Data flag comparing means for comparing a data flag indicating the validity of the first pixel data and a data flag indicating the validity of the second pixel data;
A standby control means for controlling processing standby of the second pixel data from the comparison result of the coordinate comparison means and the comparison result of the data flag comparison means;
Have
The standby control means is a case where the coordinates of the first pixel data and the coordinates of the second pixel data are the same, and the data flag of the first pixel data, and the second When at least one of the data flags of the pixel data is invalid, the image memory control device continuously performs the processing of the second pixel data without waiting for the processing of the second pixel data after the processing of the first pixel data .

The standby control unit causes the second pixel data to wait for a predetermined time when both the data flag of the first pixel data and the data flag of the second pixel data are valid.
Image memory control apparatus 請 Motomeko 1 wherein.

Address generating means for generating an address in the image memory from the first and second pixel data;
Address storage means for storing the generated address;
Further comprising
The coordinate comparison unit compares the address of the first pixel data stored in the address storage unit with the address of the second pixel data generated by the address generation unit.
Image memory control apparatus 請 Motomeko 1 wherein.

A graphic arithmetic device for expressing a three-dimensional model on a two-dimensional screen by combining a plurality of unit figures,
An image memory for storing pixel data forming the unit graphic;
A data flag storage means for storing an effective pixel data flag of the pixel data; a calculation means for continuously processing new pixel data to be newly processed to pixel data processed immediately before the new pixel data;
Data flag comparison means for comparing the effective pixel data flag of the pixel data stored in the data flag storage means with the new effective pixel data flag of the new pixel data;
Weight control means for performing weight control of processing of the new pixel data with reference to a data flag comparison result by the data flag comparison means;
Heidelberg traffic computing device having a.

Furthermore, address generating means for generating an address in the image memory corresponding to the pixel data;
Address storage means for storing the generated address, read control means for reading the address of the pixel data stored in the address storage means, the read address, and a new address of the new pixel data Address operation comparison means for calculating and comparing
Write control means for writing the calculated and compared data of the new address into the image memory;
Further comprising
The wait control means performs the wait control with reference to the address comparison result of the address calculation comparison means together with the data flag comparison result.
請 Motomeko 4 wherein the graphics computation device.

The graphic arithmetic unit has a plurality of the image memories,
A plurality of the image memories, each of the plurality of pixels on the two-dimensional screen as a set, storing the pixel data of any of the plurality of pixels constituting the same set;
The address generation unit generates the same address for the plurality of pixels constituting the set, and the read control unit uses the generated address to generate the plurality of pixels constituting the set. Read pixel data at the same time,
The computing means computes the pixel data of the plurality of pixels constituting the set simultaneously,
The writing control means simultaneously writes the pixel data of the plurality of pixels constituting the set using the generated address.
請 Motomeko 5, wherein the graphic operation device.

An image memory control device having storage means, coordinate comparison means, data flag comparison means, and standby control means for continuously reading and writing a plurality of pixel data given in succession to an image memory A rendering processing method,
The storage means receives new pixel data to be processed,
The coordinate comparison unit determines whether the address of the old pixel data and the new pixel data processed last time match,
The data flag comparing means determines whether valid flags of the old pixel data and the new pixel data are valid;
The standby control means, wherein the old pixel data address of the new pixel data do not match, and wherein when at least one of the valid flag of the new pixel data and the old pixel data is invalid, the Old pixel data Later, a request is made to continuously process the new pixel data without waiting.
Rendering processing method.

The standby control means, when the addresses of the old pixel data and the new pixel data match, and when the valid flag of the old pixel data and the new pixel data is valid, A request for wait processing is performed between pixel data processing.
請 Motomeko 7 rendering processing method described.