JP4580475B2

JP4580475B2 - Arithmetic processing unit and graphic arithmetic unit

Info

Publication number: JP4580475B2
Application number: JP05337798A
Authority: JP
Inventors: 正明北野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-05
Filing date: 1998-03-05
Publication date: 2010-11-10
Anticipated expiration: 2018-03-05
Also published as: JPH11249642A

Description

【０００１】
【発明が属する技術分野】
本発明は、ブロック相互間のデータ転送で生じるクロストークの影響を、装置を大規模化することなく抑制できる演算処理装置および高画質の画像を提供できるグラフィック演算装置に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、マトリクス状に画素（ピクセル）を配置したＣＲＴ(Cathode Ray Tube)などのディスプレイに表示を行なうとき、レンダリング(Rendering) 処理を行なう。
このレンダリング処理は、各画素の色データを計算し、得られた色データを、当該画素に対応するディスプレイバッファ（フレームバッファ）に書き込む。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行なうことで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（Ｕ，Ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した（ｓ／ｑ，ｔ／ｑ）＝（ｕ，ｖ）に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じた乗算結果に応じたものとなる。
【０００４】
このようなポリゴンレンダリングを用いた３次元コンピュータグラフィックシステムでは、描画を行う際に、テクスチャデータをテクスチャバッファから読み出し、この読み出したテクスチャデータを、立体モデルの表面に張り付け、リアリティの高い画像データを得るテクスチャマッピング処理を行う。
【０００５】
ところで、上述したような３次元コンピュータグラフィックシステムには、多数の演算処理ブロックや制御ブロックが内蔵されており、これらのブロック相互間のデータ転送はバスを介して行なわれる。
また、このような３次元コンピュータグラフィックシステムでは、複数の画素についての演算が同時に行なわれており、単位時間当たりのデータ転送量に応じたバス幅は非常に大きい。特に、ＤＲＡＭを内蔵する場合には、性能を向上させるために、さらにバス幅は大きくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなバスを介したデータ転送を行なう場合には、クロストークの問題が生じる。
クロストークが生じると、データ転送の信頼性が低下し、ディスプレイに表示される画像の画質が劣化する。
具体的には、上述した３次元コンピュータグラフィックシステムには、複数のフリップフロップ回路が設けられており、これらのフリップフロップ回路が、通常動作時に、システムクロック信号を基準として相互に同期しながら動作している。ここで、クロストークの影響でシステムクロック信号の伝送速度が変化し、いわゆるクロックスキューが発生すると、フリップフロップ回路相互間の同期にずれが生じ、回路が誤動作してしまう。これにより、ディスプレイに生じる画像に乱れが生じることがある。
【０００７】
このようなクロストークを抑制する手法として、例えば、ブロック相互間に設けられた配線相互間の間隔を広げたり、クロストークが発生する可能性のある配線同士を平行に配置しないように配線パターンを決定する方法がある。
しかしながら、前者の方法は、バス幅が小さいときは適用可能であるが、３次元コンピュータグラフィックシステムのようにバス幅が大きい場合には、配線ピッチを大きくすると、配線に伴う面積が非常に大きくなり、システムが大規模化してしまうという問題がある。さらには、製造コストの増加および歩留りの低下を引き起こすという問題もある。
また、後者の方法は、回路全体の動作を把握した上で配線パターンを決定する必要があり、配線の混雑度を上げてしまう可能性がある。
【０００８】
本発明は上述した従来技術の問題点に鑑みてなされ、装置を大規模化することなく、クロストークの影響を抑制できる演算処理装置およびグラフィック演算装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の演算処理装置は、少なくとも表示用画像データを記憶する記憶手段と、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１０】
本発明の演算処理装置では、通常動作時に、システムクロック信号供給手段によって、第１の配線にシステムクロック信号が供給される。一方、第２の配線には、スキャンクロック信号は供給されず、例えば、第２の配線は所定のレベルに保持される。ここで、第１の配線と第２の配線は、平行に配置されているため、第２の配線が第１の配線に対してシールド機能を発揮する。
一方、本発明の演算処理装置では、テスト時など、スキャンパス動作時に、スキャンクロック信号供給手段によって、第２の配線にシステムクロック信号が供給される。一方、第１の配線には、システムクロック信号は供給されない。ここで、第１の配線と第２の配線は、平行に配置されているため、第１の配線が第２の配線に対してシールド機能を発揮する。
【００１１】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１２】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールの入力部まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１３】
また、本発明の第１の観点のグラフィック演算装置は、表示しようとするモデルを複数の単位図形の組み合わせで表現し、各画素について、テクスチャデータを前記単位図形と対応付けて描画データを生成するグラフィック演算装置であって、少なくとも表示用画像データを記憶する記憶手段と、前記描画データを生成する機能を含み、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１４】
また、本発明の第２の観点のグラフィック演算装置は、ディスプレイに表示する所定の形状を単位図形の組み合わせで表現するために、複数の画素についての演算を同時に行い、処理対象となっている前記単位図形の内側に位置する画素についての演算結果を有効なものとして用いて処理を行なうグラフィック演算装置であって、前記単位図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリングデータを生成するポリゴンレンダリングデータ生成装置と、前記ポリゴンレンダリングデータを用いてレンダリング処理を行なうレンダリング装置と、前記ポリゴンレンダリングデータ生成装置とレンダリング装置とを接続するバスとを有する。
【００１５】
ここで、前記レンダリング装置は、テクスチャデータおよび描画データを記憶する記憶手段と、各画素について、当該画素に対応するテクスチャデータを前記記憶手段から読み出して描画データを生成し、当該生成した描画データを前記記憶手段に書き込む、複数のフリップフロップ回路を組み合わせて構成された描画データ生成機能を含むロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１６】
【発明の実施の形態】
以下、本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴなどのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００１７】
図１に示すように、３次元コンピュータグラフィックシステム１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００１８】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００１９】
以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ（Digital Differential Analyzer）セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。
【００２０】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
【００２１】
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０をトライアングルＤＤＡ回路１１に出力する。
【００２２】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータＳ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分を単位として、ＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００２３】
テクスチャエンジン回路１２
テクスチャエンジン回路１２は、テクスチャデータの縮小率の選択処理、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャアドレス（Ｕ，Ｖ）の算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，ｔα）データの読み出し処理、および、混合処理（テクスチャαブレンディング処理）を順にパイプライン方式で行う。
このとき、テクスチャエンジン回路１２は、所定の矩形領域内に位置する８画素についての処理を同時に並行して行う。
【００２４】
図２は、テクスチャエンジン回路１２の構成図である。
図２に示すように、テクスチャエンジン回路１２は、縮小率演算回路３０４、テクスチャデータ読み出し回路３０５およびテクスチャαブレンド回路３０６を有する。
【００２５】
縮小率演算回路３０４は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁〜Ｓ１１ａ₈などを用いて、テクスチャデータの縮小率ｌｏｄを算出する。
ここで、縮小率は、元画像のテクスチャデータを、どの程度縮小したものであるかを示すものであり、元画像の縮小率を１／１とした場合には、１／２，１／４，１／８，．．．となる。
【００２６】
テクスチャバッファ２０には、例えば、図３に示すように、ｌｏｄ＝０，１，２，３，４のテクスチャデータ３２０，３２１，３２２，３２３，３２４が記憶されている。
なお、テクスチャバッファ２０の記憶領域のアドレス空間は、図３に示すように、Ｕ，Ｖ座標系で表現され、複数の縮小率に対応したテクスチャデータが記憶されている記憶領域の基準アドレス（開始アドレス）は、縮小率ｌｏｄに基づいて算出される。図３に示す例では、テクスチャデータ３２０，３２１，３２２，３２３の基準アドレスは、（ｕｂａｓｅ₀ ，ｖｂａｓｅ₀ ），（ｕｂａｓｅ₁ ，ｖｂａｓｅ₁ ），（ｕｂａｓｅ₂ ，ｖｂａｓｅ₂ ），（ｕｂａｓｅ₃ ，ｖｂａｓｅ₃ ）となる。
また、テクスチャバッファ２０に記憶されているテクスチャデータにおける各画素についてのテクスチャアドレス（Ｕ，Ｖ）は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、テクスチャ座標データ（ｕ，ｖ）とを加算したアドレスとなる。
【００２７】
〔テクスチャデータ読み出し回路３０５〕
テクスチャデータ読み出し回路３０５は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁〜Ｓ１１ａ₈と、縮小率演算回路３０４からの縮小率ｌｏｄと、テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥとを入力し、８画素のそれぞれに対応した、テクスチャデータＳ１７₁〜Ｓ１７₈をテクスチャバッファ２０から読み出し、これをテクスチャαブレンド回路３０６に出力する。
【００２８】
図４は、テクスチャデータ読み出し回路３０５における処理のフローチャートである。
ステップＳ２１：テクスチャデータ読み出し回路３０５は、８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁〜Ｓ１１ａ₈のそれぞれについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行い、除算結果「ｓ／ｑ」および「ｔ／ｑ」を算出する。
そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、各画素に対応したテクスチャ座標データ（ｕ₁，ｖ₁）〜（ｕ₈，ｖ₈）を算出する。
【００２９】
ステップＳ２２：テクスチャデータ読み出し回路３０５は、例えば、予め用意したアドレステーブルを参照して、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）を得る。
そして、テクスチャデータ読み出し回路３０５は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、ステップＳ２１で算出したテクスチャ座標データ（ｕ₁，ｖ₁）〜（ｕ₈，ｖ₈）とを加算して、テクスチャバッファ２０のＵＶ座標系における物理アドレスであるテクスチャアドレス（Ｕ₁，Ｖ₁）〜（Ｕ₈，Ｖ₈）を生成する。
【００３０】
ステップＳ２３：テクスチャデータ読み出し回路３０５は、ステップＳ２２で生成したテクスチャアドレス（Ｕ₁，Ｖ₁）〜（Ｕ₈，Ｖ₈）を、図１に示すメモリＩ／Ｆ回路１３を介して、テクスチャバッファ２０に出力し、テクスチャデータである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁〜Ｓ１７₈を読み出す。
なお、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されており、テクスチャエンジン回路１２は、実際には、メモリＩ／Ｆ回路１３を介してＳＲＡＭ１７に記憶されているテクスチャデータを読み出す。
【００３１】
ステップＳ２４：テクスチャデータ読み出し回路３０５は、ステップＳ２３で読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁〜Ｓ１７₈をテクスチャαブレンド回路３０６に出力する。
【００３２】
〔テクスチャαブレンド回路３０６〕
テクスチャαブレンド回路３０６は、ＤＤＡデータＳ１１に含まれる８画素分の（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁〜Ｓ１１ｂ₈と、テクスチャデータ読み出し回路３０５が読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７₁〜Ｓ１７₈とを入力し、それぞれ（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁〜Ｓ１１ｂ₈と、データＳ１７₁〜Ｓ１７₈に含まれる（Ｒ，Ｇ，Ｂ）データとを、データＳ１７₁〜Ｓ１７₈に含まれるｔαで示される混合値で混合し、（Ｒ，Ｇ，Ｂ）データＳ３０６₁〜Ｓ３０６₈を生成する。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ₁〜Ｓ１１ｄ₈と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁〜Ｓ３０６₈とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁〜Ｓ１２ａ₈として、メモリＩ／Ｆ回路１３に出力される。
【００３３】
なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，ｔα）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３４】
ＤＲＡＭ１６およびＳＲＡＭ１７
図５は、ＤＲＡＭ１６、ＳＲＡＭ１７、および、メモリＩ／Ｆ回路１３のＤＲＡＭ１６およびＳＲＡＭ１７へのアクセス機能を持つブロックの構成図である。
図５に示すように、図１に示すＤＲＡＭ１６およびＳＲＡＭ１７は、メモリモジュール２００，２０１，２０２，２０３を有する。
メモリモジュール２００は、メモリ２１０，２１１を有する。
メモリ２１０は、ＤＲＡＭ１６の一部を構成するバンク２１０₁，２１０₂と、ＳＲＡＭ１７の一部を構成するバンク２２０₁，２２０₂とを有する。
また、メモリ２１１は、ＤＲＡＭ１６の一部を構成するバンク２１１₁，２１１₂と、ＳＲＡＭ１７の一部を構成するバンク２２１₁，２２１₂とを有する。
バンク２２０₁，２２０₂，２２１₁，２２１₂に対しては同時アクセスが可能である。
なお、メモリモジュール２０１，２０２，２０２は、基本的に、メモリモジュール２００と同じ構成をしている。
【００３５】
ここで、メモリモジュール２００，２０１，２０２，２０３の各々は、図１に示すテクスチャバッファ２０、ディスプレイバッファ２１、Ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３の全ての機能を持つ。
すなわち、メモリモジュール２００，２０１，２０２，２０３の各々は、対応する画素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）データ）、ｚデータおよびテクスチャカラールックアップテーブルデータの全てを記憶する。
但し、メモリモジュール２００，２０１，２０２，２０３は、相互で異なる画素についてのデータを記憶する。
ここで、同時に処理される１６画素についてのテクスチャデータ、描画データ、ｚデータおよびテクスチャカラールックアップテーブルデータが、相互に異なるバンク２１０₁，２１０₂，２１１₁，２１１₂，２１２₁，２１２₂，２１３₁，２１３₂，２１４₁，２１４₂，２１５₁，２１５₂，２１６₁，２１６₂，２１７₁，２１７₂に記憶される。
これにより、ＤＲＡＭ１６に対して、１６画素についてのデータが同時にアクセス可能になる。
【００３６】
なお、バンク２２０₁，２２０₂，２２１₁，２２１₂，２２２₁，２２２₂，２２３₁，２２３₂，２２４₁，２２４₂，２２５₁，２２５₂，２２６₁，２２６₂，２２７₁，２２７₂には、それぞれバンク２１０₁，２１０₂，２１１₁，２１１₂，２１２₁，２１２₂，２１３₁，２１３₂，２１４₁，２１４₂，２１５₁，２１５₂，２１６₁，２１６₂，２１７₁，２１７₂に記憶されたテクスチャデータのコピーが記憶されている。
【００３７】
メモリＩ／Ｆ回路１３
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁〜Ｓ１２ａ₈、すなわち画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２ａに対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書き込む（打ち込む）。
【００３８】
メモリＩ／Ｆ回路１３は、ＤＲＡＭ１６に対して１６画素について同時にアクセスを行なう。
図５に示すように、メモリＩ／Ｆ回路１３は、メモリコントローラ２４０，２４１，２４２，２４３、アドレスコンバータ２５０，２５１，２５２，２５３、ディストリビュータ２６０および読み出しコントローラ２６２を有する。
【００３９】
ディストリビュータ２６０は、例えば、書き込み時に、１６画素分の（Ｒ，Ｇ，Ｂ）データを入力し、これらを、各々４画素分のデータからなる４つの画像データＳ２６０₀，Ｓ２６０₁，Ｓ２６０₂，Ｓ２６０₃に分割し、それぞれをアドレスコンバータ２５０，２５１，２５２，２５３に出力する。
ここで、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータは、それぞれ３２ビットからなる。
【００４０】
アドレスコンバータ２５０，２５１，２５２，２５３は、書き込み時に、ディストリビュータ２６０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに対応したアドレスを、それぞれメモリモジュール２００，２０１，２０２，２０３内のアドレスに変換し、それぞれ変換したアドレスＳ２５０，Ｓ２５１，Ｓ２５２，Ｓ２５３をメモリコントローラ２４０に出力する。
【００４１】
メモリコントローラ２４０，２４１，２４２，２４３は、それぞれ配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に接続されており、書き込み時にメモリモジュール２００，２０１，２０２，２０３に対してのアクセスを制御する。
具体的には、メモリコントローラ２４０，２４１，２４２，２４３は、ディストリビュータ２６０から入力した４画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータを、配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に同時に書き込む。
このとき、例えば、メモリモジュール２００では、バンク２１０₁，２１０₂，２１０₃，２１０₄の各々に、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータが記憶される。メモリモジュール２０１，２０２，２０３についても同じである。
なお、本実施形態では、配線群２７０，２７１，２７２，２７３の各々は、２５６ビットである。
【００４２】
読み出しコントローラ２６２は、配線群２８０を介してメモリモジュール２００，２０１，２０２，２０３と接続されており、読み出し時に、メモリモジュール２００，２０１，２０２，２０３から、８画素あるいは１６画素単位で、テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラールックアップテーブルデータを配線群２８０を介して読み出す。
なお、本実施形態では、配線群２８０は、１０２４ビットである。
【００４３】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００４４】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。
【００４５】
配線パターン
上述した図１に示すＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、および、図５に示すディストリビュータ２６０、メモリコントローラ２４０〜２４３、アドレスコンバータ２５０〜２５３および読み出しコントローラ２６２は、それぞれ複数のフリップフロップ回路を用いて構成されている。
各フリップフロップ回路は、データ入力端子Ｄ、データ出力端子Ｑ、通常動作時に使用されるシステムクロック信号を入力するＣＫ端子、および、スキャンパス動作時に使用されるスキャンクロック信号を入力するＳＣＫ端子を備えている。
これらのフリップフロップ回路は、通常時には、システムクロック信号に基づいて動作し、テスト時には、スキャンクロック信号に基づいて、製造テストを容易にするためのスキャンパス動作を行う。このスキャンパス動作では、内蔵する複数のフリップフロップ回路がシフトレジスタを構成し、各フリップフロップ回路が記憶されたデータが読み出される。
【００４６】
図６は、３次元コンピュータグラフィックシステム１における、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図６は、説明の簡単化のため、３次元コンピュータグラフィックシステム１に含まれる複数のフリップフロップ回路のうち３個のフリップフロップ回路に接続される、システムクロック信号用配線およびスキャンクロック信号用配線のみを示している。
【００４７】
図６に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０₁を介して分岐回路１０５に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０₁に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０₁を介して分岐回路１０５に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０₁に出力する。
【００４８】
分岐回路１０５は、テスト時に、スキャンクロック信号用配線１２０₁を介してスキャンクロック生成回路１０３から入力したスキャンクロック信号を、スキャンクロック信号用配線１２０₃，１２０₆，１２０₈を介して、それぞれフリップフロップ回路１００₁，１００₂，１００₃のＳＣＫ端子に供給する。
また、分岐回路１０５は、通常時に、システムクロック信号用配線１３０₁を介してシステムクロック生成回路１０４から入力したシステムクロック信号を、システムクロック信号用配線１３０₃，１３０₆，１３０₈を介して、それぞれフリップフロップ回路１００₁，１００₂，１００₃のＣＫ端子に供給する。
分岐回路１０５は、図６に示すように、バッファ１１０₁〜１１０₁₀、スキャンクロック信号用配線１２０₂，１２０₄，１２０₅，１２０₇およびシステムクロック信号用配線１３０₂，１３０₄，１３０₅，１３０₇を内蔵している。
【００４９】
バッファ１１０₁の入力端子は、スキャンクロック信号用配線１２０₁に接続されている。バッファ１１０₂の入力端子は、システムクロック信号用配線１３０₁に接続されている。
バッファ１１０₁の出力端子は、スキャンクロック信号用配線１２０₂を介してバッファ１１０₃の入力端子、および、スキャンクロック信号用配線１２０₄を介してバッファ１１０₅の入力端子に接続されている。
また、バッファ１１０₂の出力端子は、システムクロック信号用配線１３０₂を介してバッファ１１０₃の入力端子、および、システムクロック信号用配線１３０₄を介してバッファ１１０₆の入力端子に接続されている。
【００５０】
また、バッファ１１０₅の出力端子は、スキャンクロック信号用配線１２０₅を介してバッファ１１０₇の入力端子、および、スキャンクロック信号用配線１２０₇を介してバッファ１１０₉の入力端子に接続されている。
また、バッファ１１０₆の出力端子は、システムクロック信号用配線１３０₅を介してバッファ１１０₈の入力端子、および、システムクロック信号用配線１３０₇を介してバッファ１１０₁₀の入力端子に接続されている。
【００５１】
バッファ１１０₃の出力端子は、スキャンクロック信号用配線１２０₃を介して、フリップフロップ回路１００₁のＳＣＫ端子に接続されている。
バッファ１１０₄の出力端子は、システムクロック信号用配線１３０₃を介して、フリップフロップ回路１００₁のＣＫ端子に接続されている。
バッファ１１０₇の出力端子は、スキャンクロック信号用配線１２０₆を介して、フリップフロップ回路１００₂のＳＣＫ端子に接続されている。
バッファ１１０₈の出力端子は、システムクロック信号用配線１３０₆を介して、フリップフロップ回路１００₂のＣＫ端子に接続されている。
バッファ１１０₉の出力端子は、スキャンクロック信号用配線１２０₈を介して、フリップフロップ回路１００₃のＳＣＫ端子に接続されている。
バッファ１１０₁₀の出力端子は、システムクロック信号用配線１３０₈を介して、フリップフロップ回路１００₃のＣＫ端子に接続されている。
【００５２】
図６に示す構成では、スキャンクロック信号用配線１２０₁，１２０₂，１２０₃，１２０₄，１２０₅，１２０₆，１２０₇，１２０₈と、システムクロック信号用配線１３０₁，１３０₂，１３０₃，１３０₄，１３０₅，１３０₆，１３０₇，１３０₈とは相互に平行に配線してある。
ここで、スキャンクロック信号用配線およびシステムクロック信号用配線の配線パターンは、同一のセルインスタンス、ネット名および物理的接続形態を用いて、自動配線ツールなどで決定される。
【００５３】
以下、３次元コンピュータグラフィックシステム１の動作について説明する。
〔通常動作時〕
通常動作時には、図６に示すシステムクロック生成回路１０４からのシステムクロック信号がシステムクロック信号用配線１３０₁に供給され、このシステムクロック信号が、対応するシステムクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＣＫ端子に供給される。そして、各フリップフロップ回路が通常動作を行い、３次元コンピュータグラフィックシステム１において、以下に示す動作が行なわれる。
一方、図６に示すスキャンクロック生成回路１０３からスキャンクロック信号用配線１２０₁には、スキャンクロック信号は供給されない。このとき、スキャンクロック信号用配線１２０₁〜１２０８₈は、ハイレベルに保持される。
ここで、スキャンクロック信号用配線は、システムクロック信号用配線に平行に配置されているため、シールド線として機能し、システムクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００５４】
図１に示す３次元コンピュータグラフィックシステム１では、通常動作時に、ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分を示す変分データＳ１０が生成される。
そして、ＤＤＡセットアップ回路１０からトライアングルＤＤＡ回路１１に変分データＳ１０が出力される。
【００５５】
次に、トライアングルＤＤＡ回路１１において、変分データＳ１０に基づいて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）が生成される。
そして、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとが、ＤＤＡデータＳ１１として出力される。
【００５６】
次に、図２に示すテクスチャエンジン回路１２の縮小率演算回路３０４において、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ₁〜Ｓ１１ａ₈を用いて、テクスチャデータの縮小率が算出され、この縮小率ｌｏｄがテクスチャデータ読み出し回路３０５に出力される。
【００５７】
次に、テクスチャデータ読み出し回路３０５において、図４に示すフローに基づいて、テクスチャバッファ２０（ＳＲＡＭ１７）からテクスチャデータＳ１７₁〜Ｓ１７₈が読み出され、この読み出されたテクスチャデータＳ１７₁〜Ｓ１７₈が、テクスチャαブレンド回路３０６に出力される。
【００５８】
このとき、図５に示す読み出しコントローラ２６２からの制御によって、配線群２８０を介して、テクスチャデータＳ１７₁〜Ｓ１７₈を含む１６画素分のテクスチャデータが、ＳＲＡＭ１７を構成するバンク２２０₁，２２０₂，２２１₁，２２１₂，２２２₁，２２２₂，２２３₁，２２３₂，２２４₁，２２４₂，２２５₁，２２５₂，２２６₁，２２６₂，２２７₁，２２７₂から読み出される。
【００５９】
次に、テクスチャαブレンド回路３０６において、（Ｒ，Ｇ，Ｂ）データＳ１１ｂ₁〜Ｓ１１ｂ₈と、データＳ１７₁〜Ｓ１７₈に含まれる（Ｒ，Ｇ，Ｂ）データとが、データＳ１７₁〜Ｓ１７₈に含まれるｔαで示される混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ３０６₁〜Ｓ３０６₈が生成される。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ₁〜Ｓ１１ｄ₈と、（Ｒ，Ｇ，Ｂ）データＳ３０６₁〜Ｓ３０６₈とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ₁〜Ｓ１２ａ₈、すなわち、画素データＳ１２ａとして、メモリＩ／Ｆ回路１３に出力される。
【００６０】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータが更新される。
【００６１】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２ａに対応するαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書き込まれる。
【００６２】
このとき、図５に示すメモリコントローラ２４０，３４１，２４２，２４３からの制御によって、配線群２７０，２７１，２７２，２７３を介して、１６画素分の（Ｒ，Ｇ，Ｂ）データが、図１に示すディスプレイバッファ２１を構成するバンク２１０₁，２１０₂，２１１₁，２１１₂，２１２₁，２１２₂，２１３₁，２１３₂，２１４₁，２１４₂，２１５₁，２１５₂，２１６₁，２１６₂，２１７₁，２１７₂に書き込まれる
〔スキャンパス動作時〕
スキャンパス動作時には、図６に示すスキャンクロック生成回路１０３からのスキャンクロック信号がスキャンクロック信号用配線１２０₁に供給され、このシステムクロック信号が、対応するスキャンクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＳＣＫ端子に供給される。そして、各フリップフロップ回路がスキャンパス動作を行い、各フリップフロップ回路に記憶されたデータが読み出される。
このとき、図６に示すシステムクロック生成回路１０４からシステムクロック信号用配線１３０₁には、システムクロック信号は供給されない。
ここで、システムクロック信号用配線は、スキャンクロック信号用配線に平行に配置されているため、スキャンクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００６３】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配線し、システムクロック信号は通常動作時にのみ伝送され、スキャンクロック信号はスキャンパス動作時にのみ伝送されることから、通常動作時には、スキャンクロック信号用配線がシステムクロック信号用配線に対してシールド機能を発揮し、スキャンパス動作時には、システムクロック信号用配線がスキャンクロック信号用配線に対してシールド機能を発揮する。すなわち、特別なシールド線などを挿入することなく、シールド機能を発揮させることができる。
その結果、配線間隔を長くすることなく、すなわち、装置を大規模化することなく、クロストークの影響を抑制し、高画質な画像を提供できる。
また、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配置することから、配線パターンの設計を簡単化できる。
【００６４】
第２実施形態
上述した実施形態では、図６に示すように、スキャンクロック信号用配線とシステムクロック信号用配線とを、フリップフロップ回路のＳＣＫ端子およびＣＫ端子まで平行に配線する場合を例示した。
本実施形態では、複数のフリップフロップ回路を内蔵したモジュールの入力部まで、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配線し、モジュールの内部では、スキャンクロック信号用配線とシステムクロック信号用配線とを必ずしも平行には配線しない場合を例示する。
【００６５】
図７は、本実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図７は、説明の簡単化のため、フリップフロップ回路を内蔵する３個の回路モジュールのみを示している。
【００６６】
図７に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０を介して、フリップフロップ内蔵回路モジュール１５０₁，１５０₂，１５０₃の入力部１６０₁，１６０₂，１６０₃に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０を介して、フリップフロップ内蔵回路モジュール１５０₁，１５０₂，１５０₃に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０に出力する。
【００６７】
図７に示す配線パターンでは、スキャンクロック信号用配線１２０とシステムクロック信号用配線１３０とが、フリップフロップ内蔵回路モジュール１５０₁，１５０₂，１５０₃の入力部まで平行に配置されている。
一方、フリップフロップ内蔵回路モジュール１５０₁，１５０₂，１５０₃の内部では、スキャンクロック信号用配線１２０およびシステムクロック信号用配線１３０が、それぞれ内蔵する複数のフリップフロップ回路のＳＣＫ端子およびＣＫ端子に達する図示しないスキャンクロック信号用配線およびシステムクロック信号用配線に接続されているが、当該スキャンクロック信号用配線およびシステムクロック信号用配線とは必ずしも平行ではない。
【００６８】
図７に示す配線パターンでは、フリップフロップ内蔵回路モジュール１５０₁，１５０₂，１５０₃の外部において、通常動作時に、スキャンクロック信号用配線１２０がハイレベルに保持され、システムクロック信号用配線１３０を伝送するシステムクロック信号にクロストークの影響が生じることが抑制される。
一方、スキャンパス動作時には、システムクロック信号用配線１３０がハイレベルに保持され、スキャンクロック信号用配線１２０を伝送するスキャンクロック信号にクロストークの影響が生じることが抑制される。
【００６９】
本発明は上述した実施形態には限定されない。
例えば、上述した第１実施形態では、スキャンクロック信号用配線とシステムクロック信号用配線とを、略全長について平行に配置した場合を例示したが、他の配線との関係で、一部を平行に配線しないような配線パターンにしてもよい。
また、上述した実施形態では、図１に示す３次元コンピュータグラフィックシステム１の全体について、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置した場合を例示したが、テクスチャエンジン回路１２など一部のブロック内においてのみ、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置するようにしてもよい。
【００７０】
また、上述した実施形態では、同時に処理が実行される画素数を８としたが、この数は任意であり、例えば、４であってもよい。但し、同時に処理が実行される画素数は、２のべき乗であることが望ましい。
【００７１】
また、上述した図１に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図１に示すテクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００７２】
さらに、図１に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００７３】
【発明の効果】
以上説明したように、本発明の演算処理装置およびグラフィック演算装置によれば装置を大規模化することなく、クロストークの影響を抑制できる。
また、本発明のグラフィック演算装置によれば、高画質な画像を提供することを可能にできる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図２】図２は、図１に示すテクスチャエンジン回路の内部構成図である。
【図３】図３は、図１に示すテクスチャバッファに記憶され、ＭＩＰＭＡＰフィルタリング処理された複数の縮小率のテクスチャデータを説明するための図である。
【図４】図４は、図２に示すテクスチャデータ読み出し回路における処理のフローチャートである。
【図５】図５は、図１に示すＤＲＡＭ、ＳＲＡＭ、および、メモリＩ／Ｆ回路のＤＲＡＭおよびＳＲＡＭへのアクセス機能を持つブロックの構成図である。
【図６】図６は、図１に示す３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【図７】図７は、本発明の第２実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、１００₁，１００₂，１００₃…フリップフロップ回路、１０３…スキャンクロック生成回路、１０４…システムクロック生成回路、１０５…分岐回路、１１０₁〜１１０₁₀…バッファ、１２０，１２０₁〜１２０₈…スキャンクロック信号用配線、１３０，１３０₁〜１３０₈…システムクロック信号用配線、１５０₁〜１５０₃…フリップフロップ内蔵回路モジュール、１６０₁〜１６０₃…入力部、３０４…縮小率演算回路、３０５…テクスチャデータ読み出し回路、３０６…テクスチャαブレンド回路、２００，２０１，２０２，２０３…メモリモジュール、２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７…メモリ、２４０，２４１，２４２，２４３…メモリコントローラ、２５０，２５１，２５２，２５３…アドレスコンバータ、２６０…ディストリビュータ、２６２…読み出しコントローラ、２７０，２７１，２７２，２７３，２８０…配線群[0001]
[Technical field to which the invention belongs]
The present invention relates to an arithmetic processing device that can suppress the influence of crosstalk caused by data transfer between blocks without increasing the size of the device, and a graphic arithmetic device that can provide high-quality images.
[0002]
[Prior art]
Computer graphics are often used in various CAD (Computer Aided Design) systems and amusement machines. In particular, with the recent development of image processing technology, systems using three-dimensional computer graphics are rapidly spreading.
In such three-dimensional computer graphics, when displaying on a display such as a CRT (Cathode Ray Tube) in which pixels (pixels) are arranged in a matrix, a rendering process is performed.
In this rendering process, color data of each pixel is calculated, and the obtained color data is written in a display buffer (frame buffer) corresponding to the pixel.
One of the rendering processing methods is polygon rendering. In this method, a three-dimensional model is expressed as a combination of triangular unit graphics (polygons), and the color of the display screen is determined by drawing with the polygon as a unit.
[0003]
In the polygon rendering, the coordinates (x, y, z), color data (R, G, B), and the coordinate coordinates (s) of the texture data indicating the image pattern of pasting for each vertex of the triangle in the physical coordinate system. , T) and the value of the homogeneous term q are interpolated inside the triangle.
Here, simply speaking, the homogeneous term q is like an enlargement / reduction ratio, and the coordinates in the UV coordinate system of the actual texture buffer, that is, the texture coordinate data (U, V), are represented by the homogeneous coordinates (s , T) divided by the homogeneous term q and (s / q, t / q) = (u, v) are multiplied by the texture sizes USIZE and VSIZE, respectively, according to the multiplication results.
[0004]
In such a three-dimensional computer graphic system using polygon rendering, when drawing is performed, texture data is read from the texture buffer, and the read texture data is pasted on the surface of the three-dimensional model to obtain highly realistic image data. Perform texture mapping.
[0005]
By the way, the above-described three-dimensional computer graphic system includes a large number of arithmetic processing blocks and control blocks, and data transfer between these blocks is performed via a bus.
Further, in such a three-dimensional computer graphic system, operations for a plurality of pixels are performed simultaneously, and the bus width corresponding to the data transfer amount per unit time is very large. In particular, when a DRAM is incorporated, the bus width is further increased in order to improve performance.
[0006]
[Problems to be solved by the invention]
However, when data is transferred via such a bus, the problem of crosstalk occurs.
When crosstalk occurs, the reliability of data transfer decreases, and the image quality of the image displayed on the display deteriorates.
Specifically, the above-described three-dimensional computer graphic system is provided with a plurality of flip-flop circuits, and these flip-flop circuits operate in synchronization with each other based on the system clock signal during normal operation. ing. Here, when the transmission speed of the system clock signal changes due to the influence of crosstalk and so-called clock skew occurs, the synchronization between the flip-flop circuits is shifted, and the circuit malfunctions. Thereby, the image generated on the display may be disturbed.
[0007]
As a technique for suppressing such crosstalk, for example, the wiring pattern is set so as not to increase the interval between wirings provided between blocks or to arrange wirings that may cause crosstalk in parallel. There is a way to decide.
However, the former method can be applied when the bus width is small, but when the bus width is large as in a three-dimensional computer graphic system, if the wiring pitch is increased, the area associated with the wiring becomes very large. There is a problem that the system becomes large-scale. Furthermore, there is a problem that the manufacturing cost increases and the yield decreases.
In the latter method, it is necessary to determine the wiring pattern after grasping the operation of the entire circuit, which may increase the degree of congestion of the wiring.
[0008]
The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide an arithmetic processing device and a graphic arithmetic device that can suppress the influence of crosstalk without increasing the size of the device.
[0009]
[Means for Solving the Problems]
  In order to solve the above-described problems of the prior art and achieve the above-described object, the arithmetic processing device of the present invention includes:At least storage means for storing image data for display, a logic circuit for performing predetermined processing on image data based on the storage data of the storage means, a writing system circuit for writing data to the storage means, and the storage means A read system circuit that reads stored data through a different path from the write system circuit, the storage unit is divided into a plurality of modules having the same function, and the write system circuit corresponds to each module. A plurality of memory controllers that are connected to corresponding modules via a write system wiring group and control parallel access to each module at the time of writing, and data and write addresses for a plurality of pixels at the time of writing. The data is compared with the number of divisions of the module consisting of data for a predetermined pixel. A distributor that outputs the divided image data and write addresses so that the plurality of modules are accessed simultaneously for the plurality of pixels, and image data that is input from the distributor at the time of writing And a plurality of address converters for converting the addresses to addresses in the respective modules, and outputting the converted addresses and the divided image data to the plurality of memory controllers, respectively, Each module is connected via a readout system wiring group different from the writing system wiring group, and includes a readout controller that performs readout in units of a plurality of pixels from each module, the logic circuit, the memory controller, and the Byuta, the address converter, and the read controller eachBuilt-in multiple flip-flop circuits to select normal operation based on system clock signal and scan path operation based on scan clock signalThe logic circuit, the memory controller, the distributor, the address converter, and the read controller.AboveeachA first wiring for supplying a system clock signal to the first input terminal of the flip-flop circuit;Of the logic circuit, the memory controller, the distributor, the address converter, and the read controllerAboveeachA second wiring for supplying a scan clock signal to the second input terminal of the flip-flop circuit and a system clock signal applied to the first wiring during normal operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.System clock signal supply means and a scan clock signal applied to the second wiring during a scan path operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.A scan clock signal supply means, and the first wiring and the second wiring are arranged adjacent to each other in a substantially parallel manner, and the scan clock signal supply meansConnected to a second input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The second wiring functions as a shield wire,systemThe clock signal supply meansConnected to a first input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The first wiring functions as a shield line.
[0010]
In the arithmetic processing unit of the present invention, the system clock signal is supplied to the first wiring by the system clock signal supply means during normal operation. On the other hand, the scan clock signal is not supplied to the second wiring, and for example, the second wiring is held at a predetermined level. Here, since the first wiring and the second wiring are arranged in parallel, the second wiring exhibits a shielding function with respect to the first wiring.
On the other hand, in the arithmetic processing unit of the present invention, the system clock signal is supplied to the second wiring by the scan clock signal supply means during the scan path operation such as during a test. On the other hand, the system clock signal is not supplied to the first wiring. Here, since the first wiring and the second wiring are arranged in parallel, the first wiring exhibits a shielding function with respect to the second wiring.
[0011]
In the arithmetic processing unit according to the present invention, preferably, the first input terminal and the second input of the flip-flop circuit are arranged in the vicinity of output terminals of the system clock signal supply unit and the scan clock signal supply unit. The first wiring and the second wiring are arranged in parallel up to the terminal.
[0012]
Also, the arithmetic processing unit of the present invention is preferably configured such that from the vicinity of the output terminals of the system clock signal supply means and the scan clock signal supply means to the input portion of the circuit module including the plurality of flip-flop circuits. One wiring and the second wiring are arranged in parallel.
[0013]
  The graphic arithmetic device according to the first aspect of the present invention expresses a model to be displayed as a combination of a plurality of unit graphics, and draws drawing data by associating texture data with the unit graphics for each pixel.Generated graphicArithmetic unitBecause,A storage unit that stores at least display image data; a function of generating the drawing data; a logic circuit that performs predetermined processing on image data based on the storage data of the storage unit; and data in the storage unit A write system circuit for writing and a read system circuit for reading data stored in the storage unit through a different path from the write system circuit, wherein the storage unit is divided into a plurality of modules having the same function, A system circuit is provided corresponding to each module, and is connected to each corresponding module via a write system wiring group, and a plurality of memory controllers that control parallel access to each module at the time of writing, and at the time of writing Input data for multiple pixels and a write address, and store the data for a predetermined pixel. A distributor that divides the image data into a plurality of image data corresponding to the number of divisions of the module, and outputs the divided image data and a write address so that the plurality of modules are accessed simultaneously for the plurality of pixels; Sometimes, a plurality of address converters that convert image data and addresses input from the distributor into addresses in the respective modules, and output the converted addresses and divided image data to the plurality of memory controllers, respectively. The readout system circuit includes a readout controller connected to each module through a readout system wiring group different from the writing system wiring group and performing readout from each module in units of a plurality of pixels, and the logic circuit , The memory controller, the distributor, the address converter, and the read controller each select a normal operation based on a system clock signal and a scan path operation based on a scan clock signal. Of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.AboveeachA first wiring for supplying a system clock signal to the first input terminal of the flip-flop circuit;Of the logic circuit, the memory controller, the distributor, the address converter, and the read controllerAboveeachA second wiring for supplying a scan clock signal to the second input terminal of the flip-flop circuit and a system clock signal applied to the first wiring during normal operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.System clock signal supply means and a scan clock signal applied to the second wiring during a scan path operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.A scan clock signal supply means, and the first wiring and the second wiring are arranged adjacent to each other in a substantially parallel manner, and the scan clock signal supply meansConnected to a second input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The second wiring functions as a shield wire,systemThe clock signal supply meansConnected to a first input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The first wiring functions as a shield line.
[0014]
In addition, the graphic arithmetic device according to the second aspect of the present invention performs a calculation on a plurality of pixels simultaneously to express a predetermined shape displayed on a display by a combination of unit graphics, and is a processing target. A graphic arithmetic unit that performs processing using a calculation result for a pixel located inside a unit graphic as an effective one, and has three-dimensional coordinates (x, y, z), R (red) for the vertex of the unit graphic. ), G (green), B (blue) data, polygon rendering data generating device for generating polygon rendering data including homogeneous coordinates (s, t) and homogeneous term q, and rendering processing using the polygon rendering data A rendering device to perform, and a bus connecting the polygon rendering data generation device and the rendering device.
[0015]
  Here, the rendering device reads out the texture data corresponding to the pixel from the storage unit for storing the texture data and the drawing data, generates the drawing data for each pixel, and generates the generated drawing data. Drawing data generated by combining a plurality of flip-flop circuits to be written into the storage meansLogic circuit including functionsWhen,A write system circuit for writing data to the storage means; and a read system circuit for reading data stored in the storage means through a different path from the write system circuit, wherein the storage means has a plurality of modules having the same function. The write system circuit is provided corresponding to each module, and is connected to the corresponding module via a write system wiring group, and controls a plurality of parallel access to each module at the time of writing. At the time of writing, the memory controller inputs data for a plurality of pixels and a writing address, divides the data into a plurality of image data corresponding to the number of divisions of the module made up of data for a predetermined pixel, and the divided image data And write addresses to the plurality of modules simultaneously for the plurality of pixels. A distributor that outputs the data to be accessed, and at the time of writing, converts the image data and addresses input from the distributor into addresses in the modules, and converts the converted addresses and the divided image data into the plurality of images. A plurality of address converters that output to a memory controller, wherein the read circuit is connected to each module via a read system wiring group different from the write system wiring group, and a plurality of pixel units from each module. The logic circuit, the memory controller, the distributor, the address converter, and the read controller, respectively,Built-in multiple flip-flop circuits to select normal operation based on system clock signal and scan path operation based on scan clock signalThe logic circuit, the memory controller, the distributor, the address converter, and the read controller.AboveeachA first wiring for supplying a system clock signal to the first input terminal of the flip-flop circuit;Of the logic circuit, the memory controller, the distributor, the address converter, and the read controllerAboveeachA second wiring for supplying a scan clock signal to the second input terminal of the flip-flop circuit and a system clock signal applied to the first wiring during normal operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.System clock signal supply means and a scan clock signal applied to the second wiring during a scan path operationTo the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.A scan clock signal supply means, and the first wiring and the second wiring are arranged adjacent to each other in a substantially parallel manner, and the scan clock signal supply meansConnected to a second input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The second wiring functions as a shield wire,systemThe clock signal supply meansConnected to a first input terminal of each flip-flop circuit of the logic circuit, the memory controller, the distributor, the address converter, and the read controller.The first wiring functions as a shield line.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, in this embodiment, a three-dimensional computer graphic system that is applied to a home game machine or the like and displays a desired three-dimensional image of an arbitrary three-dimensional object model on a display such as a CRT will be described.
First embodiment
FIG. 1 is a system configuration diagram of a three-dimensional computer graphic system 1 of the present embodiment.
The three-dimensional computer graphic system 1 represents a three-dimensional model as a combination of triangles (polygons) that are unit figures, draws this polygon, determines the color of each pixel on the display screen, and displays the polygon on the display It is a system that performs.
Further, in the three-dimensional computer graphic system 1, in addition to the (x, y) coordinates representing the position on the plane, the z coordinate representing the depth is used to represent a three-dimensional object, and this (x, y, z) An arbitrary point in the three-dimensional space is specified by three coordinates.
[0017]
As shown in FIG. 1, a three-dimensional computer graphic system 1 includes a main memory 2, an I / O interface circuit 3, a main processor 4, and a rendering circuit 5 connected via a main bus 6.
Hereinafter, the function of each component will be described.
The main processor 4 reads out necessary graphic data from the main memory 2 according to the progress of the game, for example, and performs clipping processing, lighting processing, and geometry processing on the graphic data. Etc. to generate polygon rendering data. The main processor 4 outputs the polygon rendering data S4 to the rendering circuit 5 via the main bus 6.
The I / O interface circuit 3 inputs polygon rendering data from the outside as required, and outputs it to the rendering circuit 5 via the main bus 6.
[0018]
  Here, the polygon rendering data includes data of (x, y, z, R, G, B, α, s, t, q, F) at each of the three vertices of the polygon.
  Here, (x, y, z) data indicates the three-dimensional coordinates of the vertices of the polygon, and (R, G, B) data isRespectivelyThe luminance values of red, green, and blue in the three-dimensional coordinates are shown.
  Data α indicates a blend coefficient of R, G, B data of a pixel to be drawn from now and a pixel already stored in the display buffer 21.
  Of the (s, t, q) data, (s, t) indicates the homogeneous coordinates of the corresponding texture, and q indicates the homogeneous term. Here, “s / q” and “t / q” are multiplied by the texture sizes USIZE and VSIZE, respectively, to obtain texture coordinate data (u, v). Access to the texture data stored in the texture buffer 20 is performed using the texture coordinate data (u, v).
  The F data indicates the α value of the fog.
  That is, the polygon rendering data indicates data of physical coordinate values of the respective vertices of the triangle and color, texture, and fog values of the respective vertices.
[0019]
  Hereinafter, the rendering circuit 5 will be described in detail.
  As shown in FIG. 1, the rendering circuit 5 includes a DDA (Digital DifferentialAnalyzer) A setup circuit 10, a triangle DDA circuit 11, a texture engine circuit 12, a memory I / F circuit 13, a CRT controller circuit 14, a RAMDAC circuit 15, a DRAM 16 and an SRAM 17 are included.
  The DRAM 16 functions as a texture buffer 20, a display buffer 21, a z buffer 22, and a texture CLUT buffer 23.
[0020]
DDA setup circuit 10
Prior to obtaining the color and depth information of each pixel inside the triangle by linearly interpolating the value of each vertex of the triangle on the physical coordinate system in the triangle DDA circuit 11 at the subsequent stage, the DDA setup circuit 10 generates polygon rendering data. For the (z, R, G, B, α, s, t, q, F) data indicated by S4, a setup calculation is performed to obtain the difference between the sides of the triangle and the horizontal direction.
Specifically, this set-up calculation uses the start point value, end point value, and distance between the start point and end point to calculate the variation of the value to be obtained when the unit length is moved. .
[0021]
The DDA setup circuit 10 outputs the calculated variation data S10 to the triangle DDA circuit 11.
[0022]
Triangle DDA circuit 11
The triangle DDA circuit 11 is linearly interpolated (z, R, G, B, α, s, t, q, F) at each pixel inside the triangle using the variation data S10 input from the DDA setup circuit 10. Calculate the data.
The triangle DDA circuit 11 converts (x, y) data of each pixel and (z, R, G, B, α, s, t, q, F) data in the (x, y) coordinates into DDA data. It outputs to the texture engine circuit 12 as S11.
In the present embodiment, the triangle DDA circuit 11 outputs the DDA data S11 to the texture engine circuit 12 in units of 8 (= 2 × 4) pixels located in a rectangle to be processed in parallel.
[0023]
Texture engine circuit 12
The texture engine circuit 12 selects the texture data reduction rate, calculates “s / q” and “t / q”, calculates the texture coordinate data (u, v), and determines the texture address (U, V). The calculation process, the reading process of (R, G, B, tα) data from the texture buffer 20, and the mixing process (texture α blending process) are sequentially performed by the pipeline method.
At this time, the texture engine circuit 12 simultaneously performs processing for eight pixels located in a predetermined rectangular area in parallel.
[0024]
FIG. 2 is a configuration diagram of the texture engine circuit 12.
As shown in FIG. 2, the texture engine circuit 12 includes a reduction ratio calculation circuit 304, a texture data read circuit 305, and a texture α blend circuit 306.
[0025]
The reduction ratio calculation circuit 304 includes (s, t, q) data S11a for eight pixels included in the DDA data S11.₁~ S11a₈Is used to calculate the reduction rate lod of the texture data.
Here, the reduction ratio indicates how much the texture data of the original image is reduced. When the reduction ratio of the original image is 1/1, 1/2, 1/4. , 1/8,. . . It becomes.
[0026]
  For example, as shown in FIG. 3, texture data 320, 321, 322, 323, 324 of lod = 0, 1, 2, 3, 4 is stored in the texture buffer 20.
  As shown in FIG. 3, the address space of the storage area of the texture buffer 20 is expressed in the U, V coordinate system, and the reference address (start of the storage area in which texture data corresponding to a plurality of reduction ratios is stored. Address) is calculated based on the reduction ratio lod.FIG.In the example shown in FIG. 5, the reference addresses of the texture data 320, 321, 322, and 323 are (ubase).₀ , Vbase₀ ), (Ubase₁ , Vbase₁ ), (Ubase₂ , Vbase₂ ), (Ubase_Three , Vbase_Three )
  The texture address (U, V) for each pixel in the texture data stored in the texture buffer 20 is an address obtained by adding the reference address (ubase, vbase) and the texture coordinate data (u, v). .
[0027]
[Texture data read circuit 305]
The texture data reading circuit 305 includes (s, t, q) data S11a for 8 pixels included in the DDA data S11.₁~ S11a₈Then, the reduction rate lod from the reduction rate calculation circuit 304 and the texture sizes USIZE and VSIZE are input, and texture data S17 corresponding to each of 8 pixels is input.₁~ S17₈Is read from the texture buffer 20 and output to the texture α blend circuit 306.
[0028]
FIG. 4 is a flowchart of processing in the texture data reading circuit 305.
Step S21: The texture data reading circuit 305 reads (s, t, q) data S11a for 8 pixels.₁~ S11a₈For each of the above, an operation of dividing the s data by the q data and an operation of dividing the t data by the q data are performed to calculate the division results “s / q” and “t / q”.
The division results “s / q” and “t / q” are multiplied by the texture sizes USIZE and VSIZE, respectively, to obtain texture coordinate data (u₁, V₁) ~ (U₈, V₈) Is calculated.
[0029]
Step S22: The texture data reading circuit 305 obtains a reference address (ubase, vbase) corresponding to the reduction ratio “lod” with reference to an address table prepared in advance, for example.
Then, the texture data reading circuit 305 reads the reference address (base, vbase) and the texture coordinate data (u₁, V₁) ~ (U₈, V₈) And a texture address (U) which is a physical address in the UV coordinate system of the texture buffer 20₁, V₁) ~ (U₈, V₈) Is generated.
[0030]
Step S23: The texture data read circuit 305 outputs the texture address (U₁, V₁) ~ (U₈, V₈) Is output to the texture buffer 20 via the memory I / F circuit 13 shown in FIG. 1, and (R, G, B, tα) data S17 as texture data is output.₁~ S17₈Is read.
Note that the SRAM 17 stores a copy of the texture data stored in the texture buffer 20, and the texture engine circuit 12 actually stores the texture stored in the SRAM 17 via the memory I / F circuit 13. Read data.
[0031]
Step S24: The texture data reading circuit 305 reads the (R, G, B, tα) data S17 read in step S23.₁~ S17₈Is output to the texture α blend circuit 306.
[0032]
[Texture α blend circuit 306]
The texture α blend circuit 306 includes (R, G, B) data S11b for 8 pixels included in the DDA data S11.₁~ S11b₈And (R, G, B, tα) data S17 read by the texture data reading circuit 305.₁~ S17₈And (R, G, B) data S11b respectively.₁~ S11b₈And data S17₁~ S17₈(R, G, B) data included in the data S17₁~ S17₈And (R, G, B) data S306.₁~ S306₈Is generated.
The α data S11d included in the DDA data₁~ S11d₈And (R, G, B) data S306₁~ S306₈And (R, G, B, α) data S12a₁~ S12a₈Is output to the memory I / F circuit 13.
[0033]
Note that the texture engine circuit 12 directly uses the (R, G, B, tα) data read from the texture buffer 20 in the case of the full color method. On the other hand, in the case of the index color method, the texture engine circuit 12 reads a color lookup table (CLUT) created in advance from the texture CLUT buffer 23, transfers and stores it in the built-in SRAM, and stores this color lookup table. In this way, (R, G, B) data corresponding to the color index read from the texture buffer 20 is obtained.
[0034]
DRAM 16 and SRAM 17
FIG. 5 is a configuration diagram of the DRAM 16, SRAM 17, and block having a function of accessing the DRAM 16 and SRAM 17 of the memory I / F circuit 13.
As shown in FIG. 5, the DRAM 16 and the SRAM 17 shown in FIG. 1 have memory modules 200, 201, 202, and 203.
The memory module 200 includes memories 210 and 211.
The memory 210 is a bank 210 that forms part of the DRAM 16.₁, 210₂And a bank 220 constituting a part of the SRAM 17₁, 220₂And have.
The memory 211 is a bank 211 that constitutes a part of the DRAM 16.₁, 211₂And a bank 221 constituting a part of the SRAM 17₁221₂And have.
Bank 220₁, 220₂221₁221₂Can be accessed simultaneously.
Note that the memory modules 201, 202, 202 basically have the same configuration as the memory module 200.
[0035]
Here, each of the memory modules 200, 201, 202, and 203 has all the functions of the texture buffer 20, the display buffer 21, the Z buffer 22, and the texture CLUT buffer 23 shown in FIG.
That is, each of the memory modules 200, 201, 202, and 203 stores all of the texture data, drawing data ((R, G, B) data), z data, and texture color lookup table data of the corresponding pixel.
However, the memory modules 200, 201, 202, and 203 store data about different pixels.
Here, texture data, drawing data, z data, and texture color look-up table data for 16 pixels processed simultaneously are different from each other in the banks 210.₁, 210₂, 211₁, 211₂, 212₁, 212₂, 213₁, 213₂, 214₁, 214₂, 215₁, 215₂216₁216₂, 217₁, 217₂Is remembered.
As a result, data for 16 pixels can be simultaneously accessed to the DRAM 16.
[0036]
Bank 220₁, 220₂221₁221₂, 222₁, 222₂, 223₁, 223₂224₁224₂, 225₁, 225₂, 226₁, 226₂227₁227₂Respectively, bank 210₁, 210₂, 211₁, 211₂, 212₁, 212₂, 213₁, 213₂, 214₁, 214₂, 215₁, 215₂216₁216₂, 217₁, 217₂A copy of the texture data stored in is stored.
[0037]
Memory I / F circuit 13
Further, the memory I / F circuit 13 receives (R, G, B, α) data S12a input from the texture engine circuit 12.₁~ S12a₈That is, the z data corresponding to the pixel data S12a is compared with the z data stored in the z buffer 22, and the image drawn by the input pixel data S12a is the image written in the display buffer 21 last time. From this, it is determined whether or not it is located on the front side (viewpoint side). If it is located on the front side, the z data stored in the z buffer 22 is updated with the z data corresponding to the pixel data S12a.
In addition, the memory I / F circuit 13 receives (R, G, B) data included in the pixel data S12a and (R, G, B) data already stored in the display buffer 21 as necessary. Then, a so-called α blending process is performed in which the mixed values indicated by the α data corresponding to the pixel data S12a are mixed, and the (R, G, B) data after mixing is written into (injected into) the display buffer 21.
[0038]
The memory I / F circuit 13 accesses the DRAM 16 simultaneously for 16 pixels.
As shown in FIG. 5, the memory I / F circuit 13 includes memory controllers 240, 241, 242, 243, address converters 250, 251, 252, 253, a distributor 260 and a read controller 262.
[0039]
For example, at the time of writing, the distributor 260 inputs (R, G, B) data for 16 pixels, and these are converted into four pieces of image data S260 each consisting of data for 4 pixels.₀, S260₁, S260₂, S260_ThreeAnd output them to the address converters 250, 251, 252, and 253, respectively.
Here, (R, G, B) data and z data for one pixel are each composed of 32 bits.
[0040]
The address converters 250, 251, 252, and 253 use addresses corresponding to the (R, G, B) data and z data input from the distributor 260 at the time of writing as addresses in the memory modules 200, 201, 202, and 203, respectively. The converted addresses S250, S251, S252, and S253 are output to the memory controller 240, respectively.
[0041]
The memory controllers 240, 241, 242, and 243 are connected to the memory modules 200, 201, 202, and 203 via wiring groups 270, 271, 272, and 273, respectively, and the memory modules 200, 201, 202, and 203 are written at the time of writing. Control access to.
Specifically, the memory controllers 240, 241, 242, and 243 receive (R, G, B) data and z data for four pixels input from the distributor 260 via the wiring groups 270, 271, 272, and 273. Data is simultaneously written in the memory modules 200, 201, 202, and 203.
At this time, for example, in the memory module 200, the bank 210₁, 210₂, 210_Three, 210_FourEach pixel stores (R, G, B) data and z data for one pixel. The same applies to the memory modules 201, 202, and 203.
In the present embodiment, each of the wiring groups 270, 271, 272, and 273 is 256 bits.
[0042]
The read controller 262 is connected to the memory modules 200, 201, 202, 203 via the wiring group 280, and texture data is read from the memory modules 200, 201, 202, 203 in units of 8 pixels or 16 pixels at the time of reading. , (R, G, B) data, z data, and texture color lookup table data are read out via the wiring group 280.
In the present embodiment, the wiring group 280 is 1024 bits.
[0043]
CRT controller circuit 14
The CRT controller circuit 14 generates an address to be displayed on a CRT (not shown) in synchronization with the applied horizontal and vertical synchronization signals, and outputs a request for reading display data from the display buffer 21 to the memory I / F circuit 13. In response to this request, the memory I / F circuit 13 reads display data from the display buffer 21 in a certain chunk. The CRT controller circuit 14 includes a FIFO (First In First Out) circuit that stores display data read from the display buffer 21 and outputs RGB index values to the RAMDAC circuit 15 at regular time intervals.
[0044]
RAMDAC circuit 15
The RAMDAC circuit 15 stores R, G, B data corresponding to each index value, and converts the digital R, G, B data corresponding to the RGB index value input from the CRT controller circuit 14 to D / Transfer to the A converter to generate R, G, B data in analog format. The RAMDAC circuit 15 outputs the generated R, G, B data to the CRT.
[0045]
Wiring pattern
1 described above, the DDA setup circuit 10, the triangle DDA circuit 11, the texture engine circuit 12, the memory I / F circuit 13, the CRT controller circuit 14, the RAMDAC circuit 15, and the distributor 260 and the memory controllers 240 to 240 shown in FIG. Each of H.243, the address converters 250 to 253, and the read controller 262 is configured using a plurality of flip-flop circuits.
Each flip-flop circuit includes a data input terminal D, a data output terminal Q, a CK terminal for inputting a system clock signal used during normal operation, and an SCK terminal for inputting a scan clock signal used during scan path operation. ing.
These flip-flop circuits normally operate based on a system clock signal, and perform a scan path operation for facilitating a manufacturing test based on a scan clock signal during a test. In this scan path operation, a plurality of built-in flip-flop circuits constitute a shift register, and data stored in each flip-flop circuit is read out.
[0046]
FIG. 6 is a diagram for explaining system clock signal wiring for transmitting a system clock signal and scan clock signal wiring for transmitting a scan clock signal in the three-dimensional computer graphic system 1.
FIG. 6 shows a system clock signal wiring and a scan clock signal connected to three flip-flop circuits among a plurality of flip-flop circuits included in the three-dimensional computer graphic system 1 for simplification of description. Only wiring is shown.
[0047]
As shown in FIG. 6, the scan clock generation circuit 103 includes a scan clock signal wiring 120.₁To the branch circuit 105. The scan clock generation circuit 103 sends the scan clock signal to the scan clock signal wiring 120 during a test, that is, during a scan path operation.₁Output to.
The system clock generation circuit 104 includes a system clock signal wiring 130.₁To the branch circuit 105. The system clock generation circuit 104 converts the system clock signal into a system clock signal wiring 130 during normal operation.₁Output to.
[0048]
The branch circuit 105 is connected to the scan clock signal wiring 120 during the test.₁The scan clock signal input from the scan clock generation circuit 103 via the scan clock signal wiring 120_Three, 120₆, 120₈Through the flip-flop circuit 100, respectively.₁, 100₂, 100_ThreeTo the SCK terminal.
The branch circuit 105 is connected to the system clock signal wiring 130 at the normal time.₁The system clock signal input from the system clock generation circuit 104 via the system clock signal wiring 130_Three, 130₆, 130₈Through the flip-flop circuit 100, respectively.₁, 100₂, 100_ThreeTo the CK terminal.
The branch circuit 105 includes a buffer 110 as shown in FIG.₁~ 110_TenScan clock signal wiring 120₂, 120_Four, 120_Five, 120₇And system clock signal wiring 130₂, 130_Four, 130_Five, 130₇Built in.
[0049]
Buffer 110₁The input terminal of the scan clock signal wiring 120₁It is connected to the. Buffer 110₂Is connected to the system clock signal wiring 130.₁It is connected to the.
Buffer 110₁Are connected to the scan clock signal wiring 120.₂Through the buffer 110_ThreeInput terminal and scan clock signal wiring 120_FourThrough the buffer 110_FiveConnected to the input terminal.
Also, the buffer 110₂Is connected to the system clock signal wiring 130.₂Through the buffer 110_ThreeInput terminal and system clock signal wiring 130_FourThrough the buffer 110₆Connected to the input terminal.
[0050]
Also, the buffer 110_FiveAre connected to the scan clock signal wiring 120._FiveThrough the buffer 110₇Input terminal and scan clock signal wiring 120₇Through the buffer 110₉Connected to the input terminal.
Also, the buffer 110₆Is connected to the system clock signal wiring 130._FiveThrough the buffer 110₈Input terminal and system clock signal wiring 130₇Through the buffer 110_TenConnected to the input terminal.
[0051]
Buffer 110_ThreeAre connected to the scan clock signal wiring 120._ThreeThrough the flip-flop circuit 100₁Connected to the SCK terminal.
Buffer 110_FourIs connected to the system clock signal wiring 130._ThreeThrough the flip-flop circuit 100₁Is connected to the CK terminal.
Buffer 110₇Are connected to the scan clock signal wiring 120.₆Through the flip-flop circuit 100₂Connected to the SCK terminal.
Buffer 110₈Is connected to the system clock signal wiring 130.₆Through the flip-flop circuit 100₂Is connected to the CK terminal.
Buffer 110₉Are connected to the scan clock signal wiring 120.₈Through the flip-flop circuit 100_ThreeConnected to the SCK terminal.
Buffer 110_TenIs connected to the system clock signal wiring 130.₈Through the flip-flop circuit 100_ThreeIs connected to the CK terminal.
[0052]
In the configuration shown in FIG. 6, the scan clock signal wiring 120 is used.₁, 120₂, 120_Three, 120_Four, 120_Five, 120₆, 120₇, 120₈And system clock signal wiring 130₁, 130₂, 130_Three, 130_Four, 130_Five, 130₆, 130₇, 130₈Are wired in parallel to each other.
Here, the wiring patterns of the scan clock signal wiring and the system clock signal wiring are determined by an automatic wiring tool or the like using the same cell instance, net name, and physical connection form.
[0053]
Hereinafter, the operation of the three-dimensional computer graphic system 1 will be described.
[Normal operation]
During normal operation, the system clock signal from the system clock generation circuit 104 shown in FIG.₁The system clock signal is supplied to the CK terminals of all flip-flop circuits built in the rendering circuit 5 shown in FIG. 1 via the corresponding system clock signal wiring. Each flip-flop circuit performs a normal operation, and the following operation is performed in the three-dimensional computer graphic system 1.
On the other hand, the scan clock signal wiring 120 from the scan clock generation circuit 103 shown in FIG.₁Is not supplied with a scan clock signal. At this time, the scan clock signal wiring 120₁~ 1208₈Is held at a high level.
Here, since the scan clock signal wiring is arranged in parallel to the system clock signal wiring, the scan clock signal wiring functions as a shield line and exhibits an effect of suppressing crosstalk generated in the system clock signal wiring.
[0054]
In the three-dimensional computer graphic system 1 shown in FIG. 1, during normal operation, polygon rendering data S4 is output from the main processor 4 to the DDA setup circuit 10 via the main bus 6, and the DDA setup circuit 10 Variation data S10 indicating the difference in the horizontal direction is generated.
Then, the variation data S10 is output from the DDA setup circuit 10 to the triangle DDA circuit 11.
[0055]
Next, in the triangle DDA circuit 11, linearly interpolated (z, R, G, B, α, s, t, q, F) at each pixel inside the triangle is generated based on the variation data S10. .
Then, from the triangle DDA circuit 11 to the texture engine circuit 12, the (x, y) data of each pixel and the (z, R, G, B, α, s, t, q, F in the (x, y) coordinates. ) Data is output as DDA data S11.
[0056]
Next, in the reduction ratio calculation circuit 304 of the texture engine circuit 12 shown in FIG. 2, (s, t, q) data S11a for 8 pixels included in the DDA data S11.₁~ S11a₈Is used to calculate the reduction ratio of the texture data, and this reduction ratio lod is output to the texture data reading circuit 305.
[0057]
Next, in the texture data reading circuit 305, the texture data S17 is read from the texture buffer 20 (SRAM 17) based on the flow shown in FIG.₁~ S17₈Is read out, and this read out texture data S17₁~ S17₈Is output to the texture α blend circuit 306.
[0058]
At this time, the texture data S17 is transmitted via the wiring group 280 under the control of the read controller 262 shown in FIG.₁~ S17₈16 pixels of texture data including the bank 220 constituting the SRAM 17₁, 220₂221₁221₂, 222₁, 222₂, 223₁, 223₂224₁224₂, 225₁, 225₂, 226₁, 226₂227₁227₂Read from.
[0059]
Next, in the texture α blend circuit 306, (R, G, B) data S11b₁~ S11b₈And data S17₁~ S17₈(R, G, B) data included in the data S17₁~ S17₈And (R, G, B) data S306.₁~ S306₈Is generated.
The α data S11d included in the DDA data₁~ S11d₈And (R, G, B) data S306₁~ S306₈And (R, G, B, α) data S12a₁~ S12a₈That is, it is output to the memory I / F circuit 13 as pixel data S12a.
[0060]
Then, the memory I / F circuit 13 compares the z data corresponding to the pixel data S12a input from the texture engine circuit 12 with the z data stored in the z buffer 22, and uses the input pixel data S12a. It is determined whether or not the rendered image is positioned in front (viewpoint side) with respect to the previous image written in the display buffer 21, and if it is positioned in front, the z data corresponding to the image data S12a is used. The z data stored in the z buffer 22 is updated.
[0061]
Next, in the memory I / F circuit 13, (R, G, B) data included in the image data S 12 a and (R, G, B) data already stored in the display buffer 21 as necessary. Are mixed with the mixed value indicated by the α data corresponding to the pixel data S12a, and the mixed (R, G, B) data is written to the display buffer 21.
[0062]
At this time, (R, G, B) data for 16 pixels is converted into data shown in FIG. 1 through the wiring groups 270, 271, 272, and 273 under the control of the memory controllers 240, 341, 242, and 243 shown in FIG. The bank 210 constituting the display buffer 21 shown in FIG.₁, 210₂, 211₁, 211₂, 212₁, 212₂, 213₁, 213₂, 214₁, 214₂, 215₁, 215₂216₁216₂, 217₁, 217₂Written to
[During scan path operation]
During the scan path operation, the scan clock signal from the scan clock generation circuit 103 shown in FIG.₁The system clock signal is supplied to the SCK terminals of all the flip-flop circuits built in the rendering circuit 5 shown in FIG. 1 via the corresponding scan clock signal wiring. Each flip-flop circuit performs a scan path operation, and the data stored in each flip-flop circuit is read out.
At this time, the system clock signal wiring 130 from the system clock generation circuit 104 shown in FIG.₁Is not supplied with a system clock signal.
Here, since the system clock signal wiring is arranged in parallel with the scan clock signal wiring, the effect of suppressing the crosstalk generated in the scan clock signal wiring is exhibited.
[0063]
As described above, according to the three-dimensional computer graphic system 1, the system clock signal wiring and the scan clock signal wiring are wired in parallel, the system clock signal is transmitted only during normal operation, and the scan clock signal is scanned. Since it is transmitted only during campus operation, the scan clock signal wiring functions as a shield against the system clock signal wiring during normal operation, and the system clock signal wiring functions as the scan clock signal wiring during scan path operation. The shield function is demonstrated against. That is, the shield function can be exhibited without inserting a special shield wire or the like.
As a result, it is possible to suppress the influence of crosstalk and provide a high-quality image without increasing the wiring interval, that is, without increasing the scale of the apparatus.
In addition, according to the three-dimensional computer graphic system 1, since the system clock signal wiring and the scan clock signal wiring are arranged in parallel, the design of the wiring pattern can be simplified.
[0064]
Second embodiment
In the above-described embodiment, as shown in FIG. 6, the case where the scan clock signal wiring and the system clock signal wiring are wired in parallel to the SCK terminal and the CK terminal of the flip-flop circuit is illustrated.
In this embodiment, the scan clock signal wiring and the system clock signal wiring are wired in parallel up to the input portion of the module incorporating a plurality of flip-flop circuits, and the scan clock signal wiring and the system clock are provided inside the module. A case where the signal wiring is not necessarily arranged in parallel is illustrated.
[0065]
FIG. 7 is a diagram for explaining a system clock signal wiring for transmitting a system clock signal and a scan clock signal wiring for transmitting a scan clock signal in the three-dimensional computer graphic system of the present embodiment.
FIG. 7 shows only three circuit modules incorporating a flip-flop circuit for the sake of simplicity.
[0066]
As shown in FIG. 7, the scan clock generation circuit 103 has a flip-flop built-in circuit module 150 via a scan clock signal wiring 120.₁, 150₂, 150_ThreeInput unit 160₁, 160₂, 160_ThreeIt is connected to the. The scan clock generation circuit 103 outputs a scan clock signal to the scan clock signal wiring 120 during a test, that is, during a scan path operation.
The system clock generation circuit 104 includes a flip-flop built-in circuit module 150 via a system clock signal wiring 130.₁, 150₂, 150_ThreeIt is connected to the. The system clock generation circuit 104 outputs a system clock signal to the system clock signal wiring 130 during normal operation.
[0067]
In the wiring pattern shown in FIG. 7, the scan clock signal wiring 120 and the system clock signal wiring 130 are formed of a flip-flop built-in circuit module 150.₁, 150₂, 150_ThreeAre arranged in parallel up to the input section.
On the other hand, the flip-flop built-in circuit module 150₁, 150₂, 150_Three, The scan clock signal wiring 120 and the system clock signal wiring 130 are connected to a scan clock signal wiring and a system clock signal wiring (not shown) that reach the SCK terminals and CK terminals of a plurality of built-in flip-flop circuits, respectively. However, the scan clock signal wiring and the system clock signal wiring are not necessarily parallel to each other.
[0068]
In the wiring pattern shown in FIG.₁, 150₂, 150_ThreeOutside, the scan clock signal wiring 120 is held at a high level during normal operation, and the influence of crosstalk on the system clock signal transmitted through the system clock signal wiring 130 is suppressed.
On the other hand, during the scan path operation, the system clock signal wiring 130 is held at a high level, and the influence of crosstalk on the scan clock signal transmitted through the scan clock signal wiring 120 is suppressed.
[0069]
The present invention is not limited to the embodiment described above.
For example, in the first embodiment described above, the case where the scan clock signal wiring and the system clock signal wiring are arranged in parallel for substantially the entire length is illustrated, but part of the wiring is parallel in relation to other wiring. A wiring pattern that does not allow wiring may be used.
In the above-described embodiment, the case where the scan clock signal wiring and the system clock signal wiring are arranged in parallel is illustrated for the entire three-dimensional computer graphic system 1 shown in FIG. Only in some blocks, the scan clock signal wiring and the system clock signal wiring may be arranged in parallel.
[0070]
In the above-described embodiment, the number of pixels that are simultaneously processed is eight, but this number is arbitrary, and may be four, for example. However, the number of pixels to be processed simultaneously is preferably a power of two.
[0071]
Further, in the three-dimensional computer graphic system 1 shown in FIG. 1 described above, the configuration using the SRAM 17 is exemplified, but the configuration in which the SRAM 17 is not provided may be used.
Further, the texture buffer 20 and the texture CLUT buffer 23 shown in FIG. 1 may be provided outside the DRAM 16.
[0072]
Further, in the three-dimensional computer graphic system 1 shown in FIG. 1, the case where the geometry processing for generating polygon rendering data is performed by the main processor 4 is exemplified, but the rendering circuit 5 may be configured.
[0073]
【The invention's effect】
As described above, according to the arithmetic processing device and the graphic arithmetic device of the present invention, the influence of crosstalk can be suppressed without increasing the size of the device.
Further, according to the graphic arithmetic device of the present invention, it is possible to provide a high-quality image.
[Brief description of the drawings]
FIG. 1 is a system configuration diagram of a three-dimensional computer graphic system according to an embodiment of the present invention.
FIG. 2 is an internal configuration diagram of a texture engine circuit shown in FIG. 1;
FIG. 3 is a diagram for explaining texture data of a plurality of reduction ratios stored in the texture buffer shown in FIG. 1 and subjected to MIPMAP filtering processing;
FIG. 4 is a flowchart of processing in the texture data reading circuit shown in FIG. 2;
5 is a block diagram of the DRAM, SRAM, and block having a function of accessing the DRAM and SRAM of the memory I / F circuit shown in FIG. 1. FIG.
FIG. 6 is a diagram for explaining a system clock signal wiring for transmitting a system clock signal and a scan clock signal wiring for transmitting a scan clock signal in the three-dimensional computer graphic system shown in FIG. 1; It is.
FIG. 7 illustrates system clock signal wiring for transmitting a system clock signal and scan clock signal wiring for transmitting a scan clock signal in the three-dimensional computer graphic system according to the second embodiment of the present invention; It is a figure for doing.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Three-dimensional computer graphic system, 2 ... Main memory, 3 ... I / O interface circuit, 4 ... Main processor, 5 ... Rendering circuit, 10 ... DDA setup circuit, 11 ... Triangle DDA circuit, 12 ... Texture engine circuit, 13 DESCRIPTION OF SYMBOLS ... Memory I / F circuit, 14 ... CRT controller circuit, 15 ... RAMDAC circuit, 16 ... DRAM, 17 ... SRAM, 20 ... Texture buffer, 21 ... Display buffer, 22 ... Z buffer, 23 ... Texture CLUT buffer, 100₁, 100₂, 100_Three... Flip-flop circuit, 103 ... Scan clock generation circuit, 104 ... System clock generation circuit, 105 ... Branch circuit, 110₁~ 110_Ten... buffer, 120, 120₁~ 120₈... Scan clock signal wiring, 130, 130₁~ 130₈... System clock signal wiring, 150₁~ 150_Three... Flip-flop built-in circuit module, 160₁~ 160_Three... Input unit, 304 ... Reduction ratio calculation circuit, 305 ... Texture data read circuit, 306 ... Texture alpha blend circuit, 200, 201, 202, 203 ... Memory module, 210, 211, 212, 213, 214, 215, 216 217: Memory, 240, 241, 242, 243 ... Memory controller, 250, 251, 252, 253 ... Address converter, 260 ... Distributor, 262 ... Read controller, 270, 271, 272, 273, 280 ... Wiring group

Claims

Storage means for storing at least display image data;
A logic circuit that performs predetermined processing on the image data based on the storage data of the storage means;
A write circuit for writing data to the storage means;
A read system circuit for reading the data stored in the storage means through a path different from the write system circuit;
The storage means is divided into a plurality of modules having the same function,
The write circuit is
A plurality of memory controllers provided corresponding to the modules, connected to the corresponding modules via a write wiring group, and controlling parallel access to the modules at the time of writing;
At the time of writing, data for a plurality of pixels and a writing address are input, the data is divided into a plurality of image data corresponding to the number of divisions of the module composed of data for a predetermined pixel, and the divided image data and the writing address are A distributor for outputting the plurality of modules so that the plurality of modules are accessed at the same time;
A plurality of address converters that convert the image data and addresses input from the distributor into addresses in the respective modules at the time of writing, and output the converted addresses and the divided image data to the plurality of memory controllers; Including
The readout circuit is
Each module and the writing system wiring group are connected via a different reading system wiring group, and each module includes a reading controller that performs reading in units of a plurality of pixels,
The logic circuit, the memory controller, the distributor, the address converter, and the read controller each select a plurality of normal operations based on a system clock signal and a scan path operation based on a scan clock signal. Built- in flip-flop circuit ,
A first wiring for supplying a system clock signal to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
A second wiring for supplying a scan clock signal to a second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
During normal operation, a system clock signal is applied to the first wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Supply means;
During a scan path operation, a scan clock signal is applied to the second wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Signal supply means, and
The first wiring and the second wiring are arranged adjacent to each other substantially in parallel,
The scan clock signal supply means is connected to the second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during normal operation. Function as a shielded wire,
The system clock signal supply means is connected to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during a scan path operation . Arithmetic processing device that makes 1 wiring function as a shielded wire.

From the vicinity of the output terminal of said system clock signal supply unit and the scan clock signal supply means, said logic circuit, said memory controller, said distributor, said address converter, and the first of each flip-flop circuit of the read controller The arithmetic processing unit according to claim 1, wherein the first wiring and the second wiring are arranged in parallel up to the input terminal and the second input terminal.

The logic circuit which is a circuit module including the plurality of flip-flop circuits, the memory controller, the distributor, the address converter, and the read-out from the vicinity of output terminals of the system clock signal supply means and the scan clock signal supply means The arithmetic processing unit according to claim 1, wherein the first wiring and the second wiring are arranged in parallel up to the input unit of the controller .

The first wiring and the second wiring are wired to the first input terminal and the second input terminal of the plurality of flip-flop circuits via a branch circuit, and each branch stage of the branch circuit The arithmetic processing unit according to claim 1, wherein the arithmetic processing units are arranged adjacent to each other in parallel through a pair of buffers.

A graphic arithmetic device that represents a model to be displayed by a combination of a plurality of unit graphics, and generates drawing data by associating texture data with the unit graphics for each pixel,
Storage means for storing at least display image data;
A logic circuit that includes a function of generating the drawing data, and that performs predetermined processing on the image data based on the storage data of the storage unit;
A write circuit for writing data to the storage means;
A read system circuit for reading the data stored in the storage means through a path different from the write system circuit;
The storage means is divided into a plurality of modules having the same function,
The write circuit is
A plurality of memory controllers provided corresponding to the modules, connected to the corresponding modules via a write wiring group, and controlling parallel access to the modules at the time of writing;
At the time of writing, data for a plurality of pixels and a writing address are input, the data is divided into a plurality of image data corresponding to the number of divisions of the module composed of data for a predetermined pixel, and the divided image data and the writing address are A distributor for outputting the plurality of modules so that the plurality of modules are accessed at the same time;
A plurality of address converters that convert the image data and addresses input from the distributor into addresses in the respective modules at the time of writing, and output the converted addresses and the divided image data to the plurality of memory controllers; Including
The readout circuit is
Each module and the writing system wiring group are connected via a different reading system wiring group, and each module includes a reading controller that performs reading in units of a plurality of pixels,
The logic circuit, the memory controller, the distributor, the address converter, and the read controller each select a plurality of normal operations based on a system clock signal and a scan path operation based on a scan clock signal. Built- in flip-flop circuit ,
A first wiring for supplying a system clock signal to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
A second wiring for supplying a scan clock signal to a second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
During normal operation, a system clock signal is applied to the first wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Supply means;
During a scan path operation, a scan clock signal is applied to the second wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Signal supply means, and
The first wiring and the second wiring are arranged adjacent to each other substantially in parallel,
The scan clock signal supply means is connected to the second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during normal operation. Function as a shielded wire,
The system clock signal supply means is connected to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during a scan path operation . Graphic processing unit that makes 1 wiring function as a shielded wire.

From the vicinity of the output terminal of said system clock signal supply unit and the scan clock signal supply means, said logic circuit, said memory controller, said distributor, said address converter, and the first of each flip-flop circuit of the read controller The graphic operation device according to claim 5, wherein the first wiring and the second wiring are arranged in parallel up to the input terminal and the second input terminal.

The logic circuit which is a circuit module including the plurality of flip-flop circuits, the memory controller, the distributor, the address converter, and the read-out from the vicinity of output terminals of the system clock signal supply means and the scan clock signal supply means The graphic arithmetic unit according to claim 5, wherein the first wiring and the second wiring are arranged in parallel up to the input unit of the controller .

The first wiring and the second wiring are wired to the first input terminal and the second input terminal of the plurality of flip-flop circuits via a branch circuit, and each branch stage of the branch circuit The graphic operation device according to claim 5, wherein the graphic operation devices are arranged adjacent to each other in parallel through a pair of buffers.

In order to express a predetermined shape to be displayed on the display by a combination of unit graphics, the calculation for a plurality of pixels is performed at the same time, and the calculation results for the pixels located inside the unit graphic to be processed are effective. In a graphic computing device that uses and processes as a thing,
Polygon rendering including three-dimensional coordinates (x, y, z), R (red), G (green), B (blue) data, homogeneous coordinates (s, t) and homogeneous term q for the vertices of the unit graphic A polygon rendering data generation device for generating data;
A rendering device that performs rendering using the polygon rendering data;
And a bus for connecting the rendering device and the polygon rendering data generation apparatus,
The rendering device includes:
Storage means for storing texture data and drawing data;
For each pixel, drawing data generation configured by combining a plurality of flip-flop circuits that reads texture data corresponding to the pixel from the storage unit, generates drawing data, and writes the generated drawing data to the storage unit A logic circuit including functions ;
A write circuit for writing data to the storage means;
A read system circuit for reading the data stored in the storage means through a path different from the write system circuit;
The storage means is divided into a plurality of modules having the same function,
The write circuit is
A plurality of memory controllers provided corresponding to the modules, connected to the corresponding modules via a write wiring group, and controlling parallel access to the modules at the time of writing;
At the time of writing, data for a plurality of pixels and a writing address are input, the data is divided into a plurality of image data corresponding to the number of divisions of the module composed of data for a predetermined pixel, and the divided image data and the writing address are A distributor for outputting the plurality of modules so that the plurality of modules are accessed at the same time;
A plurality of address converters that convert the image data and addresses input from the distributor into addresses in the respective modules at the time of writing, and output the converted addresses and the divided image data to the plurality of memory controllers; Including
The readout circuit is
Each module and the writing system wiring group are connected via a different reading system wiring group, and each module includes a reading controller that performs reading in units of a plurality of pixels,
The logic circuit, the memory controller, the distributor, the address converter, and the read controller each select a plurality of normal operations based on a system clock signal and a scan path operation based on a scan clock signal. Built- in flip-flop circuit ,
A first wiring for supplying a system clock signal to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
A second wiring for supplying a scan clock signal to a second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller ;
During normal operation, a system clock signal is applied to the first wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Supply means;
During a scan path operation, a scan clock signal is applied to the second wiring and supplied to the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller. Signal supply means, and
The first wiring and the second wiring are arranged adjacent to each other substantially in parallel,
The scan clock signal supply means is connected to the second input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during normal operation. Function as a shielded wire,
The system clock signal supply means is connected to a first input terminal of each of the flip-flop circuits of the logic circuit, the memory controller, the distributor, the address converter, and the read controller during a scan path operation . Graphic processing unit that makes 1 wiring function as a shielded wire.

From the vicinity of the output terminal of said system clock signal supply unit and the scan clock signal supply means, said logic circuit, said memory controller, said distributor, said address converter, and the first of each flip-flop circuit of the read controller The graphic operation device according to claim 9, wherein the first wiring and the second wiring are arranged in parallel up to an input terminal and the second input terminal.

The logic circuit which is a circuit module including the plurality of flip-flop circuits, the memory controller, the distributor, the address converter, and the read-out from the vicinity of output terminals of the system clock signal supply means and the scan clock signal supply means The graphic arithmetic device according to claim 9, wherein the first wiring and the second wiring are arranged in parallel up to the input unit of the controller .

The first wiring and the second wiring are wired to the first input terminal and the second input terminal of the plurality of flip-flop circuits via a branch circuit, and each branch stage of the branch circuit The graphic operation device according to claim 9, wherein the graphic operation devices are arranged adjacent to each other in parallel through a pair of buffers.