JP4619271B2 - 化合物半導体装置 - Google Patents
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また、上記目的は、半絶縁性GaAs基板と、前記半絶縁性GaAs基板上に形成されたバッファ層と、前記バッファ層上に形成され、InGaAs層である電子走行層と、前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z Ga 1−z As層である障壁層とを有し、前記xは0.1以上0.5以下であり、前記yは0.9より大きく1.0以下であり、前記zは0.4以上0.8以下であり、前記障壁層は、p型の不純物が添加されており、不純物濃度は1×10 19 cm −3 以下であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性InP基板と、前記半絶縁性InP基板上に形成されたバッファ層と、前記バッファ層上に形成され、InGaAs層である電子走行層と、前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z In 1−z As層である障壁層とを有し、前記xは0.1以上0.35以下であり、前記yは0.3以上0.7以下であり、前記zは0.3以上0.7以下であり、前記障壁層は、p型の不純物が添加されており、不純物濃度は1×10 19 cm −3 以下であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性GaAs基板と、前記半絶縁性GaAs基板上に形成されたバッファ層と、前記バッファ層上に形成され、InGaAs層である電子走行層と、前記電子走行層上に直接形成され、AlGaInAs層である緩和層と、前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAlGaAs層である障壁層とを有し、前記電子走行層は、Inの組成比zの値が前記緩和層に向かって大きくなっており、前記組成比zは、0.1より大きく0.5以下の範囲であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性InP基板と、前記半絶縁性InP基板上に形成されたバッファ層と、前記バッファ層上に形成され、InGaAs層である電子走行層と、前記電子走行層上に直接形成され、AlGaInAs層である緩和層と、前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAlInAs層である障壁層とを有し、前記電子走行層は、Inの組成比zの値が前記緩和層に向かって大きくなっており、前記組成比zは、0.3以上0.7以下の範囲であることを特徴とする化合物半導体装置により達成される。
本発明の第1実施形態による化合物半導体装置を図1乃至図3を用いて説明する。図1は、本実施形態による化合物半導体装置の断面図である。図2は、本実施形態による化合物半導体装置の利得特性を示すグラフである。図3は、ゲート電圧−ゲートリーク電流特性を示すグラフである。
本発明の第2実施形態による化合物半導体装置を図4を用いて説明する。図4は、本実施形態による化合物半導体装置の断面図である。
本発明は上記実施形態に限らず種々の変形が可能である。
12…バッファ層
14…電子走行層
16…緩和層
18…障壁層
20…GaAs層
22…ゲート電極
24…ソース電極
26…ドレイン電極
28、30…オーミック領域
32、34…LDD領域
110…半絶縁性InP基板
112…バッファ層
114…電子走行層
116…緩和層
118…障壁層
120…InP層
122…ゲート電極
124…ソース電極
126…ドレイン電極
128、130…オーミック領域
132、134…LDD領域
210…半絶縁性GaAs基板
212…バッファ層
214…電子走行層
218…障壁層
220…GaAs層
222…ゲート電極
224…ソース電極
226…ドレイン電極
228、230…オーミック領域
232、234…LDD領域
Claims (6)
- 半絶縁性GaAs基板と、
前記半絶縁性GaAs基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z Ga 1−z As層である障壁層とを有し、
前記xは0.1以上0.5以下であり、前記yは0.9より大きく1.0以下であり、前記zは0.4以上0.8以下であり、
前記障壁層は、不純物をドーピングしていない
ことを特徴とする化合物半導体装置。 - 半絶縁性InP基板と、
前記半絶縁性InP基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z In 1−z As層である障壁層とを有し、
前記xは0.1以上0.35以下であり、前記yは0.3以上0.7以下であり、前記zは0.3以上0.7以下であり、
前記障壁層は、不純物をドーピングしていない
ことを特徴とする化合物半導体装置。 - 半絶縁性GaAs基板と、
前記半絶縁性GaAs基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z Ga 1−z As層である障壁層とを有し、
前記xは0.1以上0.5以下であり、前記yは0.9より大きく1.0以下であり、前記zは0.4以上0.8以下であり、
前記障壁層は、p型の不純物が添加されており、不純物濃度は1×10 19 cm −3 以下である
ことを特徴とする化合物半導体装置。 - 半絶縁性InP基板と、
前記半絶縁性InP基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、(Al x Ga 1−x ) y In 1−y As層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAl z In 1−z As層である障壁層とを有し、
前記xは0.1以上0.35以下であり、前記yは0.3以上0.7以下であり、前記zは0.3以上0.7以下であり、
前記障壁層は、p型の不純物が添加されており、不純物濃度は1×10 19 cm −3 以下である
ことを特徴とする化合物半導体装置。 - 半絶縁性GaAs基板と、
前記半絶縁性GaAs基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、AlGaInAs層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAlGaAs層である障壁層とを有し、
前記電子走行層は、Inの組成比zの値が前記緩和層に向かって大きくなっており、前記組成比zは、0.1より大きく0.5以下の範囲である
ことを特徴とする化合物半導体装置。 - 半絶縁性InP基板と、
前記半絶縁性InP基板上に形成されたバッファ層と、
前記バッファ層上に形成され、InGaAs層である電子走行層と、
前記電子走行層上に直接形成され、AlGaInAs層である緩和層と、
前記緩和層上に直接形成され、Alの組成比が前記緩和層より大きいAlInAs層である障壁層とを有し、
前記電子走行層は、Inの組成比zの値が前記緩和層に向かって大きくなっており、前記組成比zは、0.3以上0.7以下の範囲である
ことを特徴とする化合物半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005322017A JP4619271B2 (ja) | 2005-11-07 | 2005-11-07 | 化合物半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005322017A JP4619271B2 (ja) | 2005-11-07 | 2005-11-07 | 化合物半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05869597A Division JP3751398B2 (ja) | 1997-03-13 | 1997-03-13 | 化合物半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006093731A JP2006093731A (ja) | 2006-04-06 |
JP4619271B2 true JP4619271B2 (ja) | 2011-01-26 |
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ID=36234337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005322017A Expired - Fee Related JP4619271B2 (ja) | 2005-11-07 | 2005-11-07 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4619271B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2600708B2 (ja) * | 1987-09-07 | 1997-04-16 | 富士通株式会社 | ヘテロ接合fet |
JP2804041B2 (ja) * | 1988-06-20 | 1998-09-24 | 日本電信電話株式会社 | 電界効果型トランジスタ |
JPH0415929A (ja) * | 1990-05-10 | 1992-01-21 | Fujitsu Ltd | 高電子移動度トランジスタ |
JP3131291B2 (ja) * | 1992-06-10 | 2001-01-31 | 日本電信電話株式会社 | 半導体結合超伝導素子 |
JP3286921B2 (ja) * | 1992-10-09 | 2002-05-27 | 富士通株式会社 | シリコン基板化合物半導体装置 |
JP3340308B2 (ja) * | 1996-03-15 | 2002-11-05 | 株式会社東芝 | 半導体装置及び共鳴トンネルダイオード |
JPH10107257A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 電界効果トランジスタ |
-
2005
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Publication number | Publication date |
---|---|
JP2006093731A (ja) | 2006-04-06 |
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