JP4610283B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、発熱量が多いパワートランジスタが内蔵された半導体装置に関するものである。

従来、電子機器にセットされる半導体装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。

例えば、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている（下記特許文献１を参照）。

図６（Ａ）に、ＣＳＰとしての半導体装置１００の断面を示す。半導体装置１００では、支持基板としてガラスエポキシ基板１０３が採用されている。

このガラスエポキシ基板１０３の表面には、第１のパターン１０１が形成されている。具体的には、ボンディングパッド１０１Ｃに回路素子１０２が固着されている。第１のパターン１０１Ａおよび１０１Ｂは、金属細線１０５を介して回路素子１０２と電気的に接続されている。第１のパターン１０１Ａは、ガラスエポキシ基板１０３の裏面に形成された第２のパターン１０４Ａに、スルーホールＴＨを介して接続されている。また、第１のパターン１０１Ｂは、スルーホールＴＨを介して、第２のパターン１０４Ｂに接続されている。更に、回路素子１０２等が封止されるように、ガラスエポキシ基板１０３の表面には樹脂層１０６が形成されていた。

上記した構成の半導体装置１００は、裏面の第２のパターン１０４Ａまでの延在構造が簡単である。従って、半導体装置１００は、安価に製造できる利点があった。

図６（Ｂ）を参照して、具体的な半導体装置１００の応用例を説明する。ここでは、複数個のパワー素子１０２Ａと、これらのパワー素子１０１Ａを制御するＬＳＩ１０２Ｂが、半導体装置１００に内蔵されている。

パワー素子１０２Ａは、例えばパワーＭＯＳであり、数アンペア程度の大電流のスイッチングを行う素子である。ここでは、４つのパワー素子１０２Ａが１つの辺に沿って配置されている。

ＬＳＩ１０２Ｂは、上記したパワー素子１０２Ａを制御する素子であり、金属細線１０５を介してパワー素子１０２Ａの制御電極と接続されている。ここでは、２つのＬＳＩ１０２Ｂが、半導体装置１００の左側に配置されている。

上記したように、右側の辺に沿ってパワー素子１０２Ａを配置し、左側の辺に沿ってＬＳＩ１０２Ｂを配置することにより、出力端子および入力端子をそれぞれ集合させて配置させることができる。具体的には、パワー素子１０２Ａが載置されるランド状の第１のパターン１０１の裏面に、出力端子が形成される。従って、半導体装置１００の出力端子は、装置の右側に集合して配置される。また、ＬＳＩ１０２Ｂと接続されるパッド状の第１のパターン１０１の裏面に、入力端子が形成される。従って、半導体装置１００の入力端子は、装置の左側に集合して配置される。このように、入力単位および出力端子をそれぞれ集合させて配置させることにより、半導体装置１００が実装される基板側の導電路のパターンを単純化することができる。
特開２００１−３３９１５１号公報

しかしながら、上述した半導体装置１００では、パワー素子１０２Ａが発熱することにより、装置全体の温度が過度に上昇してしまう問題があった。これは、１つの辺に複数個のパワー素子１０２Ａが密集しているために、パワー素子１０２Ａから発生する熱が十分に外部に放出されないのが原因である。パワー素子１０２Ａが１２０℃程度以上に上昇すると、内部の素子が破壊されてしまう問題が発生する。

更に、パワー素子１０２Ａから発生した熱が伝導することにより、ＬＳＩ１０２Ｂの温度が上昇してしまう問題もあった。ＬＳＩ１０２Ｂの温度が上昇してしまうと、ＬＳＩ１０２Ｂの表面に形成された電気回路が誤動作してしまう恐れがある。

本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、放熱性を向上させた半導体装置を提供することにある。

本発明の半導体装置は、少なくとも一つの第1の半導体素子と、前記第1の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子および前記第２の半導体素子を被覆する封止樹脂とを具備し、前記第１の半導体素子は、前記第２の半導体素子よりも周辺部に配置されることを特徴とする。

本発明の半導体装置は、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子または前記第２の半導体素子と電気的に接続された導電パターンと、前記導電パターンの裏面を露出させて前記第１の半導体素子および前記第２の半導体素子および前記導電パターンを被覆する封止樹脂とを具備し、前記第１の半導体素子は、前記第２の半導体素子よりも周辺部に配置されることを特徴とする。

本発明の半導体装置によれば、スイッチングを行う第１の半導体素子を、半導体装置の周辺部に配置している。従って、第１の半導体素子から発生した熱は、良好に外部に放出されるので、装置全体が過度に温度上昇することを抑止することができる。特に図１の様に、パッケージを平面的に見て、パッケージの角部の近接した部分に、パワー系の第1の半導体素子の２側辺が近接配置される。第１の半導体素子１２Ａの側辺とパッケージの側辺が近接配置されることにより、放熱効果を向上させることができる。また図５（Ｂ）のように、低温部が中央になると同時に、その温度も低下できるため、配置されるＩＣは、誤動作を防止できると同時に、駆動能力も向上させることができる。

更に、第１の半導体素子が固着される導電パターンは、封止樹脂から外部に露出している。このことにより、第１の半導体素子から発生した熱は、導電パターン１３を介して外部に良好に放出される。

図１を参照して、本形態の半導体装置１０の構成を説明する。図１（Ａ）は半導体装置１０の平面図であり、図１（Ｂ）はその断面図である。

図１（Ａ）を参照して、本形態の半導体装置１０Ａは、導電パターン１１と、この導電パターン１１と電気的に接続された半導体素子１２と、導電パターン１１の裏面を露出させて半導体素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。更に本形態では、半導体素子１２は、スイッチング素子である第１の半導体素子１２Ａと、この第１の半導体素子を制御する第２の半導体素子１２Ｂから成る。そして、第１の半導体素子１２Ａは、第２の半導体素子１２Ｂよりも周辺部に配置されている。これは、図１の様に、平面的に見て、パッケージ１０の角部の近接した部分に、第１の半導体素子１２Ａの２側辺が近接配置され、第１の半導体素子１２Ａの側辺とパッケージの側辺が近接配置されることにより、放熱効果を向上させることができる。また図５（Ｂ）のように、低温部が中央になると同時に、その温度も低下できるため、配置される第２の半導体素子１２Ｂは、誤動作を防止できると同時に、駆動能力も向上させることができる。

導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝１７により電気的に分離されている。一例として、半導体装置１０の４隅に、第１の半導体素子１２Ａが実装されるランド状のダイパッド１１Ｂが形成される。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。ここでは、単層の導電パターン１１が図示されているが、２層以上の複数層の導電パターンが構成されても良い。

つまり前記２層以上の導電パターンが形成された基板、例えばプリント基板、フレキシブルシートまたは表面が絶縁処理された金属基板、セラミック基板等である。これらの基板には、図１の如く、パッケージのコーナー部に第１の半導体素子１２Ａが配置され、この複数の半導体素子１２Ａで挟まれた領域には、この第１の半導体素子１２Ａを駆動する第２の半導体素子１２Ｂが配置されている。図１では、駆動素子の出力端子が数少ないために、一層の導電パターンで実現できた。しかし出力端子が数多い場合、２層以上の導電パターンでクロスオーバーが実現されていないと、狭い領域での電気的接続は難しい。どちらにしても、第１の半導体素子１２Ａの角部を構成する２側辺は、パッケージの側辺に近接して配置されるため、放熱効果が大きい。

本形態では、第１の半導体素子１２Ａと第２の半導体素子１２Ｂが半導体装置１０に内蔵されている。

第１の半導体素子は、数アンペア程度以上の大電流のスイッチングを行うパワートランジスタである。本形態では、半導体装置１０の４つの角部にランド状のダイパッド１１Ｂが形成され、各ダイパッド１１Ｂに第１の半導体素子１２Ａが配置されている。第１の半導体素子１２Ａは、半田または導電性ペーストを介して、ダイパッド１１Ｂに固着されている。第１の半導体素子１２Ａの表面に形成されたソース電極およびゲート電極は、金属細線１４を介して、他の導電パターン１１に接続されている。第１の半導体素子１２Ａの、ゲート電極は、駆動制御信号が出力される第２の半導体素子１２Ｂと配線を介して電気的に接続されている。尚、第１の半導体素子１２Ａとしては、バイポーラタイプのトランジスタ、パワーＭＯＳ、ＩＧＢＴ、ＧＴＢＴ、ダイオードまたはサイリスタ等を採用することができる。

ここでは、モータの駆動回路を構成する４つの第１の半導体素子１２Ａが示されている。しかしながら、第１の半導体素子１２Ａの個数は、内蔵される電気回路の種類により増減する。

本形態では、動作に伴う発熱量が多い第１の半導体素子１２Ａを、上記したように半導体装置１０の角部に配置している。このことから、第１の半導体素子１２Ａから発生した熱は、第１の半導体素子１２Ａとパッケージの側面に位置する薄い封止樹脂を介して容易に外部に放出される。従って、第１の半導体素子１２Ａの発熱に伴う温度上昇が抑制される効果がある。詳細な効果は後述する。

第２の半導体素子１２Ｂは、ＬＳＩであり、４つの第１の半導体素子１２Ａを制御する機能を有する。ここでは、半導体装置１０の中央部付近に２つの第２の半導体素子１２Ｂが配置されている。第２の半導体素子１２Ｂの電極は、金属細線１４および導電パターン１１を介して、第１の半導体素子１２Ａの制御電極と接続されている。

更に、他の回路素子を半導体装置１０に内蔵させることもできる。内蔵される回路素子としては、トランジスタ、ダイオード等の能動素子、チップコンデンサ、チップ抵抗またはソレノイド等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。

封止樹脂１３は、導電パターン１１の裏面を露出させて半導体素子１２、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。また、各導電パターン１１を分離する分離溝１７には封止樹脂１３が充填されている。更に、本発明の半導体装置１０は、封止樹脂１３により全体が支持されている。

分離溝１７は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。本形態では、第１の分離溝１７Ａと第２の分離溝１７Ｂが形成されている。第２の分離溝１７Ｂは、ダイパッド１１Ｂに隣接する分離溝である。第１の分離溝１７Ａは、ダイパッド１１Ｂ以外の導電パターン１１の間に形成される分離溝である。

本形態では、第２の分離溝１７Ｂは、第１の分離溝１７Ａよりも広く形成されている。このことにより、第１の半導体素子１２Ａが載置されるダイパッド１１Ｂを、他の導電パターン１１から離間させることができる。具体的には、第１の分離溝１７Ａの幅（Ｗ１）が１５０μｍ程度であるのに対し、第２の分離溝１７Ｂの幅（Ｗ２）は２５０μｍ程度である。

第１の分離溝１７Ａの幅Ｗ１は、基本的にどの箇所でもその幅が均一に形成されている。換言すると、各導電パターン１１は、等間隔に離間されている。従って、分離溝１７に充填された封止樹脂１３と導電パターン１１の側面との間に発生する寄生容量の値を均一化することが出来る。寄生容量が均一化されることから、この寄生容量を考慮した設計を容易に行うことができる。

第１の半導体素子１２Ａが載置されるダイパッド１１Ｂは、他の導電パターン１１Ａから離間している。ここで、他の導電パターン１１Ａとは、配線部１１Ｃを構成する導電パターン１１、制御用のＩＣである第２の半導体素子１２Ｂが載置されるランド状の導電パターン１１を含む。

上記のように、ダイパッド１１Ｂを他の導電パターン１１Ａから離間させることにより、耐圧性を向上させることができる。ダイパッド１１Ｂには、大電流（例えば２５０Ｖで２Ａ程度）のスイッチングを行う第１の半導体素子１２Ｂが、電気的に接続されている。従って、第１の半導体素子１２ＡがＯＮ動作しているときは、ダイパッド１１Ｂにも上記した大電流が流れる。それに対して、他の導電パターン１１Ａでは、制御用の小さい電気信号（例えば数Ｖで数十ｍＡ程度）が通過している。このことから、ダイパッド１１Ｂと導電パターン１１Ａとの電位差が大きいので、両者を離間させて耐圧性を確保することが重要である。本形態により、ダイパッド１１Ｂを通過する大電流が、導電パターン１１Ａを通過する制御信号にノイズを発生させることを抑止することができる。

更に、ダイパッド１１Ｂが他の導電パターン１１から離間されているので、ダイパッド１１Ｂを他の導電パターン１１から熱的に分離することができる。第２の半導体素子１２Ｂと比べ、より発熱を伴うパワー系の半導体素子１２Ａは、封止樹脂で囲まれている。しかし第２の半導体素子１２Ｂと隣接する熱伝導体１１等と比べ、その間隔が広く形成されている。そのため第１の半導体素子１２Ａからパッケージの中に伝わる熱は、その広い間隔により、熱抵抗を大にすることができる。従って、ダイパッド１１Ｂに載置される第１の半導体素子１２Ａの温度上昇に伴い、装置全体が加熱されるのを抑止することができる。また別の表現をすれば、パワー系の半導体素子１２Ａの温度上昇を抑止し、パッケージの中央部が角部よりもその温度が低くなる温度分布を実現できる。

配線部１１Ｃは、平面的に異なる箇所に電気的接続領域が形成された導電パターン１１である。例えば、この配線部１１Ｃでは、一方の端部が金属細線１４を介して、ＬＳＩである第２の半導体素子１２Ｂと接続されている。更に、配線部１１Ｃの他の端部は、金属細線１４を介して、スイッチング素子である第１の半導体素子１２Ａと接続されている。従って、配線部１１Ｃは、半導体装置１０に内蔵される素子同士を導通させる経路の一部として機能している。また、配線部１１Ｃは、金属細線１４の下方を延在している。本形態の半導体装置１０では、複数本の配線部１１Ｃが形成されている。

また、導電パターン１１の裏面が露出する封止樹脂１３の裏面は、樹脂から成るレジスト１６で被覆される。そして、レジスト１６に設けた開口部に、半田等のロウ材から成る外部電極１５が形成される。

図２の平面図を参照して、本形態の導電パターン１１について更に説明する。本形態では、第１の半導体素子１２Ａのソース電極どうしを接続する配線部１１Ｄは、他の配線部１１Ｃよりも太く形成される。ここで、他の配線部１１Ｃとは、ボンディングパッドと外部電極とを接続する再配線、第１の半導体素子１２Ａのゲート電極に接続される配線等である。この図では、配線部１１Ｄを、他のパターンとは異なるハッチングにて表示している。

具体的には、配線部１１Ｄ１は、第１の半導体素子１２Ａ１のソース電極と、第１の半導体素子１２Ａ２のソース電極とを接続する導電パターンである。ここで、第１の半導体素子１２Ａ１は、紙面上にて右側上方に位置し、第１の半導体素子１２Ａ２は、右側下部に位置する。また、配線部１１Ｄ２は、第１の半導体素子１２Ａ３のソース電極と、第１の半導体素子１２Ａ４のソース電極とを接続している。ここで、第１の半導体素子１２Ａ３は、紙面上にて左側上方に位置し、第１の半導体素子１２Ａ４は、左側下部に位置している。

配線部１１Ｄ１および１１Ｄ２の幅は、最も狭い箇所でも２００μｍ以上に形成されている。それに対して、第２の半導体素子１２Ｂに接続される配線部１１Ｃの幅は、５０μｍ程度に狭くなる箇所もある。このように、配線部１１Ｄ１および１１Ｄ２の幅を広くすることにより、十分な電流容量を確保することができ、数アンペア程度の大電流を流すことができる。更に、数ミリアンペア程度の小信号が通過する配線１１Ｃ等を狭くすることにより、装置全体を小型化することができる。

図３を参照して、次に、外部電極１５の配置について説明する。図３（Ａ）は半導体装置１０の平面図であり、図３（Ｂ）は半導体装置１０が実装基板２０に実装された状態を示す断面図である。図３（Ａ）では、導電パターン１１を点線で示している。

図３（Ａ）を参照して、外部電極１５は、第１の外部電極１５Ａと第２の外部電極１５Ｂとから成る。ここで、第１の外部電極１５Ａは、第１の半導体素子１２Ａが固着されるダイパッド１１Ｂの裏面に形成される外部電極である。また、第２の外部電極１５Ｂは、ダイパッド以外の導電パターン１１の裏面に形成される外部電極である。

図３（Ａ）および図３（Ｂ）を参照して、第１の外部電極１５Ａ（例えばロウ材）は、第２の外部電極１５Ｂよりも狭ピッチに配置されている。具体的には、第１の外部電極１５Ａのピッチは、０．５５ｍｍ程度である。それに対して、第２の外部電極１５Ｂのピッチは、０．６５ｍｍ程度である。

図３（Ｂ）を参照して、本来、ダイパッド１１Ｂの全面にロウ材を形成すれば良いが、第２の外部電極として用いられるロウ材との高さに比べ、高くなってしまう。そのため、ダイパッドの裏面には、複数の外部接続電極が半田レジストを介して形成されている。よって第１の外部電極１５Ａが狭ピッチに形成されることにより、放熱性を向上させることができる。具体的には、第１の半導体素子１２Ａから発生した熱は、ダイパッド１１Ｂおよび第１の外部電極１５Ａを介して、実装基板２０に伝導される。本形態では、第１の外部電極１５Ａを狭ピッチにすることで、ダイパッド１１Ｂの裏面に多数個の第１の外部電極１５Ａを形成することができる。第１の外部電極１５Ａは、電極として機能すると同時に、熱の経路としても機能する。従って、より多数個の熱の経路が、ダイパッド１１Ｂの裏面に形成されるので、装置全体の放熱性が向上される。更に、多数個の第１の外部電極１５Ａを設けることにより、電流容量を確保することができる。

図４を参照して、半導体装置１０に内蔵される回路の一例を説明する。ここでは、モータードライバ回路が、半導体装置１０に内蔵された場合を説明する。

この図にて、一点鎖線で示す枠は、半導体装置１０を示している。そして、半導体装置１０の内部には、駆動回路を構成する第１の半導体素子１２Ａと、励磁回路を構成する第２の半導体素子１２Ｂが内蔵されている。ここでは、第２の半導体素子１２Ｂに構成される回路は点線の枠により囲まれている。また、一点鎖線の枠上に図示された白抜きの円は、外部電極１５を示している。

励磁回路を構成する第２の半導体素子１２Ｂには、励磁モード設定部２５と、進相カウンター部２６と、電流検出部２７と、相励磁信号生成部２９が内蔵されている。

励磁モード設定部２５では、電極１５から入力された電気信号に基づいて、励磁モードを設定する。ここでは、１相励磁、２相励磁または１−２相励磁の励磁モードのいずれかに励磁モードが設定される。励磁モードを示す電気信号は、進相カウンター２６に入力される。

進相カウンター部２６は、励磁モード設定部から入力された信号に基づいて、外部から入力されたクロックを分周する。そして、分周された信号を相励磁信号生成部２９に出力する。

電流検出部２７は、励磁巻線２８および第1の半導体素子１２Ａを通過する電流を検出する。具体的には、電流検出部２７は、抵抗ＲＳに流れる電流を、抵抗ＲＳの端子間電圧として検出する。そして、検出された電圧と基準電圧値とを比較する。検出された電圧値が基準電圧値よりも高い場合は、第１の半導体素子１２ＡをＯＦＦさせるための信号を、相励磁信号生成部２９に出力する。

相励磁信号生成部２９は、進相カウンター部２６および電流検出部２７から入力された信号に基づいて、第１の半導体素子１２Ａを制御する機能を有する。相励磁信号生成部２９は、第１の半導体素子１２Ａのゲート電極に対して駆動信号を出力する。ここでは、４つの第１の半導体素子１２Ａの各々に対して、ずれた位相の駆動信号が出力される。

第１の半導体素子１２Ａは、各励磁巻線２８に直列に接続されている。第１の半導体素子１２Ａは、相励磁信号生成部２９から出力された駆動信号によりＯＮ動作およびＯＦＦ動作を行う。第１の半導体素子１２ＡがＯＮ動作のときは、励磁巻線２８に電流が流れる。

励磁巻線２８は、第１の半導体素子１２Ａを介して接地されている。従って、第１の半導体素子１２ＡがＯＮしているときは、励磁される。ここでは、４つの励磁巻線２８が、Ａ相、Ａバー相、Ｂ相およびＢバー相の励磁巻線を構成している。Ａ相とＡバー相とは、反転した関係にある。即ち、励磁された際に発生する極性が異なるように構成されている。

上記した構成の励磁回路により、第１の半導体素子１２ＡがＯＮ動作およびＯＦＦ動作することで、励磁巻線２８が所定のタイミングにて励磁され、ステッピングモータが回転する。

ステッピングモータを回転させることにより、第１の半導体素子１２Ａから多量の熱が発生する。そこで本形態では、４つの第１の半導体素子１２Ａを、半導体装置１０の角部に配置することにより放熱性を向上させている。また、半導体装置１０の内部に於いて、励磁巻線２８を励磁させる大電流が通過する導電パターンは、信号系の電流が通過する他の導電パターンよりも太く形成されている。このことにより、導電パターンの電流容量が大きくされている。この詳細は、図２を参照して説明した。

図５を参照して、本形態の効果を説明する。図５（Ａ）は本形態の半導体装置１０の平面図であり、図５（Ｂ）は熱分布を示す平面図である。図５（Ｃ）は従来型の半導体装置の平面図であり、図５（Ｄ）はその熱分布を示す平面図である。図５（Ｂ）および図５（Ｄ）では、温度分布を濃淡で表現しており、温度が高い領域を濃い黒色で示している。

ここでは、第１の半導体素子１２Ａまたはパワー素子１０２Ａを連続してＯＮ動作させることにより、温度上昇を測定した。モータドライバでは、モータを停止させる状態（ホールド状態）では、特定の半導体素子が連続してＯＮ状態になる。

図５（Ａ）および図５（Ｂ）を参照して、本形態の半導体装置１０では、温度上昇が抑制されている。特に図５（Ｂ）を参照して、４角に配置した第１の半導体素子１２ＡがＯＮ動作することにより発熱するが、半導体装置１０の４角付近の温度は、１００℃程度に抑制されている。これは、第１の半導体素子１２Ａが角部に配置されることにより、発生した熱が半導体装置１０の外周端部から外部に容易に放出されるからである。従って、温度上昇により第１の半導体素子１２Ａが破壊されてしまうのを抑止することができる。更に、温度上昇が抑制されているので、より大きな電流を第１の半導体素子１２Ａに供給することができる。

また、第２の半導体素子１２Ｂが位置する半導体装置１０の中央部付近の温度は、８０℃程度に抑制されている。従って、第２の半導体素子１２Ｂを安定して動作させることができる。

図５（Ｃ）および図５（Ｄ）を参照して、従来型の半導体装置１００では、本形態の半導体装置１０と比較して高い温度上昇を示している。半導体装置１００では、図５（Ｃ）に示すように、紙面上にて右側にパワー素子１０２Ａが配置されている。そして、ＬＳＩ１０２Ｂは紙面上にて左側に配置されている。

図５（Ｄ）は、パワー素子１０２ＡをＯＮ動作させた時の、半導体装置１００の温度分布を示している。パワー素子１０２Ａを駆動させる条件は、図５（Ｂ）の時と同じである。パワー素子１０２Ａの近傍では、半導体装置１００の温度は１１０℃程度まで上昇している。従って、従来型の半導体装置１００では、温度上昇によりパワー素子１０２Ａが破壊される恐れがある。

上述の説明では、モータドライバを例に本形態を説明したが、本形態の構成は他の回路にも適用可能である。具体的には、電源回路やインバーター回路等に本形態を適用させることもできる。

本発明の半導体装置を示す平面図（Ａ）、断面図（Ｂ）である。 本発明の半導体装置を示す平面図である。 本発明の半導体装置を示す平面図（Ａ）、断面図（Ｂ）である。 本発明の半導体装置の回路図である。 本発明の半導体装置を示す平面図（Ａ）、熱の分布を示す平面図（Ｂ）、従来例の半導体装置を示す平面図（Ｃ）、熱の分布を示す平面図（Ｄ）である。 従来の半導体装置を示す断面図（Ａ）、平面図（Ｂ）である。

符号の説明

１０ 半導体装置
１１Ａ 導電パターン
１１Ｂ ダイパッド
１１Ｃ 配線部
１１Ｄ 導電パターン
１２Ａ 第１の半導体素子
１２Ｂ 第２の半導体素子
１３ 封止樹脂
１４ 金属細線
１５ 外部電極
１５Ａ 第１の外部電極
１５Ｂ 第２の外部電極
１６ レジスト
１７Ａ 第1の分離溝
１７Ｂ 第２の分離溝
２０ 実装基板
２１ 導電路

Claims (3)

1. 導電パターンと、前記導電パターンと電気的に接続された半導体素子と、前記導電パターンの裏面を露出させ、前記導電パターンおよび前記半導体素子を被覆する封止樹脂から成るパッケージとを有する半導体装置であり、
   前記パッケージは、平面的に見て４つの角部を有する裏面および前記裏面と対向し平面的に見て４つの角部を有する表面と、前記裏面と前記表面をつなぐ４側面から成り、
   前記導電パターンであり、平面的に見て、４つの角部にそれぞれ設けられた第１のダイパッドと、
   前記第１のダイパッドにそれぞれ設けられ、平面的に見て前記パッケージの側面と近接して設けられた４つの第１の半導体素子と、
   前記第１の半導体素子を制御し、平面的に見て前記第１の半導体素子で挟まれ、前記パッケージの中央部付近に配置された第２の半導体素子と、
   前記導電パターンであり、前記第２の半導体素子が設けられる第２のダイパッドおよび前記第２の半導体素子と電気的に接続された配線とを有する、前記第１のダイパッド以外の、他の導電パターンとを有し、
   前記第１の半導体素子は、前記第２の半導体素子よりも大電流を流し、前記第１のダイパッドと前記ダイパッドと隣接する前記他の導電パターンの間隔は、前記他の導電パターン同士の間隔よりも広いことを特徴とする半導体装置。
2. 前記第１の半導体素子は、バイポーラタイプのトランジスタ、パワーＭＯＳ、ＩＧＢＴ、ダイオードまたはサイリスタである請求項１に記載の半導体装置。
3. 前記導電パターンは、２層以上の前記導電パターンが形成された基板が採用される請求項１に記載の半導体装置。

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