JP4602403B2 - データ処理システムにおけるエンディアンネス制御方法および装置 - Google Patents
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Description
尚、図は、簡素さおよび明確さを目的に示されており、必ずしも同一の拡縮率で描かれていないことを、当業者は理解し得る。例えば、図における要素の一部は、本発明の実施形態の理解を高めるのに役立つように、他の要素に対して誇張されている場合もある。
一実施形態では、バス・マスタ14およびバス・マスタ15は、マイクロプロセッサ、ディジタル信号プロセッサ等のようなプロセッサとすることができ、あるいは、ダイレクト・メモリ・アクセス(DMA)ユニットのような、他の任意の種類のマスタ・デバイスでもよい。これらのバス・マスタの1つ以上が信頼バス・マスタとなることができ、不信バス・マスタよりも改悪を被る虞れが少ない。例えば、信頼バス・マスタは、当該バス・マスタまたはSoCによって完全に制御されている命令を実行することができる(即ち、信頼マスタ上で実行するソフトウェアを信頼ソフトウェアと見なすことができる)。即ち、一実施形態では、サード・パーティのソフトウェアは信頼マスタ上では実行することができず、第三者は信頼マスタへのアクセスを許可されない。あるいは、信頼バス・マスタに対する信頼レベル(即ち、セキュリティ・レベル)を、完全信頼から低信頼まで変化させることができ、データ処理システム10の設計によって異なるが、一般には不信バス・マスタよりも信頼度は高い。
Claims (14)
- バス・マスタとペリフェラルとを備えるシステムにおいてエンディアンネスを制御する方法であって、
前記ペリフェラルによって、前記バス・マスタから、前記ペリフェラルにアクセスする要求を受信することであって、前記バス・マスタに関連する実際のエンディアン・モードを示す前記要求を受信すること、
前記ペリフェラルが、ペリフェラル・エンディアンネス制御レジスタにアクセスすること、
前記ペリフェラル・エンディアンネス制御レジスタが第1の値を有するとき、前記バス・マスタに関連する前記実際のエンディアン・モードに関わらず、前記ペリフェラルが、リトル・エンディアン・モードでのデータへのアクセスを許可すること、
前記ペリフェラル・エンディアンネス制御レジスタが第2の値を有するとき、前記バス・マスタに関連する前記実際のエンディアン・モードに関わらず、前記ペリフェラルが、ビッグ・エンディアン・モードでのデータへのアクセスを許可すること、
を備える方法。 - 請求項1記載の方法は更に、
前記ペリフェラル・エンディアンネス制御レジスタが第3の値を有するとき、前記ペリフェラルが、前記バス・マスタに関連する前記実際のエンディアン・モードとは逆のモードでのデータへのアクセスを許可することを備える、方法。 - 請求項1記載の方法は更に、
前記ペリフェラル・エンディアンネス制御レジスタが第4の値を有するとき、前記ペリフェラルが、前記バス・マスタに関連する前記実際のエンディアン・モードでのデータへのアクセスを許可することを備える、方法。 - 請求項1記載の方法は更に、
制御回路が、前記バス・マスタからの前記要求を受け取ること、
前記制御回路が、バス・マスタ・エンディアンネス制御レジスタにアクセスすること、
を備える、方法。 - 請求項4記載の方法は更に、
前記バス・マスタ・エンディアンネス制御レジスタが前記第1の値を有するとき、前記制御回路が、前記バス・マスタに関連する前記実際のエンディアン・モードを変更することを備える、方法。 - 請求項5記載の方法において、
前記バス・マスタに関連する前記実際のエンディアン・モードを変更することは、前記バス・マスタに関連する前記実際のエンディアン・モードを逆転させることを含む、方法。 - 請求項1記載の方法において、
前記ペリフェラルは、万能非同期受信送信機(UART)、リアル・タイム・クロック(RTC)、またはキーボード・コントローラを含む、方法。 - 請求項1記載の方法において、
前記実際のエンディアン・モードは、前記データのビット順序およびバイト順序のうちの少なくとも1つに関係する、方法。 - バス・マスタとペリフェラルとを備えるシステムにおいてエンディアンネスを制御する方法であって、
前記ペリフェラルによって、前記バス・マスタから、前記ペリフェラルにアクセスする要求を受信することであって、前記バス・マスタに関連する実際のエンディアン・モードを示す前記要求を受信すること、
前記ペリフェラルが、ペリフェラル・エンディアンネス制御レジスタにアクセスすること、
前記ペリフェラル・エンディアンネス制御レジスタが第1の値を有するとき、前記バス・マスタに関連する前記実際のエンディアン・モードに関わらず、前記ペリフェラルが、リトル・エンディアン・モードでのデータへのアクセスを許可すること、
前記ペリフェラル・エンディアンネス制御レジスタが第2の値を有するとき、前記バス・マスタに関連する前記実際のエンディアン・モードに関わらず、前記ペリフェラルが、ビッグ・エンディアン・モードでのデータへのアクセスを許可すること、
前記ペリフェラル・エンディアンネス制御レジスタが第3の値を有するとき、前記ペリフェラルが、前記バス・マスタに関連する前記実際のエンディアン・モードとは逆のモードでのデータへのアクセスを許可すること、
前記ペリフェラル・エンディアンネス制御レジスタが第4の値を有するとき、前記ペリフェラルが、前記バス・マスタに関連する前記実際のエンディアン・モードでのデータへのアクセスを許可すること、
を備える方法。 - 請求項9記載の方法は更に、
制御回路が、前記バス・マスタからの前記要求を受け取ること、
前記制御回路が、バス・マスタ・エンディアンネス制御レジスタにアクセスすること、
を備える、方法。 - 請求項10記載の方法は更に、
前記バス・マスタ・エンディアンネス制御レジスタが前記第1の値を有するとき、前記制御回路が、前記バス・マスタに関連する前記実際のエンディアン・モードを変更することを備える、方法。 - 請求項11記載の方法において、
前記バス・マスタに関連する前記実際のエンディアン・モードを変更することは、前記バス・マスタに関連する前記実際のエンディアン・モードを逆転させることを含む、方法。 - 請求項9記載の方法において、
前記ペリフェラルは、万能非同期受信送信機(UART)、リアル・タイム・クロック(RTC)、またはキーボード・コントローラを含む、方法。 - 請求項9記載の方法において、
前記実際のエンディアン・モードは、前記データのビット順序およびバイト順序のうちの少なくとも1つに関係する、方法。
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