JP2008500635A - データ処理システムにおけるエンディアンネス制御方法および装置 - Google Patents
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Abstract
Description
尚、図は、簡素さおよび明確さを目的に示されており、必ずしも同一の拡縮率で描かれていないことを、当業者は理解し得る。例えば、図における要素の一部は、本発明の実施形態の理解を高めるのに役立つように、他の要素に対して誇張されている場合もある。
一実施形態では、バス・マスタ14およびバス・マスタ15は、マイクロプロセッサ、ディジタル信号プロセッサ等のようなプロセッサとすることができ、あるいは、ダイレクト・メモリ・アクセス(DMA)ユニットのような、他の任意の種類のマスタ・デバイスでもよい。これらのバス・マスタの1つ以上が信頼バス・マスタとなることができ、不信バス・マスタよりも改悪を被る虞れが少ない。例えば、信頼バス・マスタは、当該バス・マスタまたはSoCによって完全に制御されている命令を実行することができる(即ち、信頼マスタ上で実行するソフトウェアを信頼ソフトウェアと見なすことができる)。即ち、一実施形態では、サード・パーティのソフトウェアは信頼マスタ上では実行することができず、第三者は信頼マスタへのアクセスを許可されない。あるいは、信頼バス・マスタに対する信頼レベル(即ち、セキュリティ・レベル)を、完全信頼から低信頼まで変化させることができ、データ処理システム10の設計によって異なるが、一般には不信バス・マスタよりも信頼度は高い。
Claims (27)
- データ処理システム(10)においてエンディアンネス制御部を規定する方法であって、
第1ペリフェラル(22または24)にアクセスする第1アクセスを開始すること、
前記第1ペリフェラル(22または24)に対応する第1エンディアンネス制御部を規定すること、
前記第1ペリフェラルに対応する第1エンディアンネス制御部を用いて、前記第1アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項1記載の方法において、
前記第1アクセスの間に転送される情報のエンディアンネスはバイトの順序である、方法。 - 請求項1記載の方法において、
前記第1アクセスの間に転送される情報のエンディアンネスはビットの順序である、方法。 - 請求項1記載の方法において、
前記第1ペリフェラルはメモリを含む、方法。 - 請求項1記載の方法において、
前記データ処理システムは単一の集積回路上に形成されている、方法。 - 請求項1記載の方法において、
前記第1アクセスの間に転送される情報はデータ情報であり、
前記第1エンディアンネス制御部は、前記転送される情報が命令情報である場合には、前記転送される情報のエンディアンネスを制御するために用いられない、方法。 - 請求項1記載の方法において、
前記第1アクセスの間に転送される情報は命令情報であり、
前記第1エンディアンネス制御部は、前記転送される情報がデータ情報である場合には、前記転送される情報のエンディアンネスを制御するために用いられない、方法。 - 請求項1記載の方法において、
前記第1アクセスの間に転送される情報は第1サイズを有し、
前記第1エンディアンネス制御部は、前記転送される情報が前記第1サイズとは異なる第2サイズである場合には、前記転送される情報のエンディアンネスを制御するために用いられない、方法。 - 請求項1記載の方法において、
前記第1エンディアンネス制御部は、エンディアンネスをリトル・エンディアンとして選択する第1の値を有する、方法。 - 請求項9記載の方法において、
前記第1エンディアンネス制御部は、エンディアンネスをビッグ・エンディアンとして選択する第2の値を有する、方法。 - 請求項10記載の方法において、
前記第1アクセスは第1マスタによって開始され、当該方法は更に、
前記第1マスタに対してマスタ・エンディアンネスを示すエンディアンネス信号を供給すること、
前記第1エンディアンネス制御部が第3の値を有する場合、前記エンディアンネス信号が示す前記マスタ・エンディアンネスとは反対となるように、前記第1アクセスの間に転送される情報のエンディアンネスを逆転させること、
を備えている、方法。 - 請求項11記載の方法において、
前記第1エンディアンネス制御部は、前記第1アクセスの間に転送される情報のエンディアンネスに影響を与えないように前記第1エンディアンネス制御部を強制する第4の値を有する、方法。 - 請求項1記載の方法において、
前記第1アクセスは第1マスタ(14)によって開始され、当該方法は更に、
前記第1マスタに対してマスタ・エンディアンネスを示すエンディアンネス信号を供給すること、
前記第1エンディアンネス制御部が所定の値を有する場合、前記エンディアンネス信号が示す前記マスタ・エンディアンネスとは反対となるように、前記第1アクセスの間に転送される情報のエンディアンネスを逆転させること、
を備えている、方法。 - 請求項1記載の方法は更に、
第2ペリフェラルにアクセスする第2アクセスを開始すること、
前記第2ペリフェラルに対応する第2エンディアンネス制御部を規定すること、
前記第2ペリフェラルに対応する第2エンディアンネス制御部を用いて、前記第2アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項14記載の方法において、
前記第1エンディアンネス制御部および前記第2エンディアンネス制御部は、異なるエンディアンネスを示す、方法。 - 請求項1記載の方法において、
前記第1アクセスは第1マスタ(14)によって開始され、当該方法は更に、
前記第1マスタに対応する第3エンディアンネス制御部を規定すること、
前記第1ペリフェラルに対応する前記第1エンディアンネス制御部を用いる代わりに、前記第1マスタに対応する第3エンディアンネス制御部を用いて、前記第1アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項16記載の方法は更に、
前記第1マスタに対してマスタ・エンディアンネスを示すエンディアンネス信号を供給すること、
前記第3エンディアンネス制御部を用いる代わりに、前記第1マスタに対応するエンディアンネス信号を用いて、前記第1アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項17記載の方法は更に、
第2マスタ(16)に対してマスタ・エンディアンネスを示すエンディアンネス信号を供給すること、
前記第2マスタに対応する第4エンディアンネス制御部を規定すること、
前記第2マスタに対応する第4エンディアンネス制御部を用いて、第2アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項1記載の方法において、
前記第1アクセスは第1マスタによって開始され、当該方法は更に、
前記第1ペリフェラルにアクセスする第2アクセスを第2マスタによって開始すること、
前記第2マスタに対してマスタ・エンディアンネスを示すエンディアンネス信号を供給すること、
前記第2マスタに対応するエンディアンネス信号を用いて、前記第2アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - 請求項1記載の方法において、
前記第1アクセスは第1マスタによって開始され、当該方法は更に、
前記第1ペリフェラルにアクセスする第2アクセスを第2マスタによって開始すること、
前記第2マスタに対応する第4エンディアンネス制御部を規定すること、
前記第2マスタに対応する第4エンディアンネス制御部を用いて、前記第2アクセスの間に転送される情報のエンディアンネスを制御すること、
を備えている、方法。 - データ処理システム(10)であって、
第1マスタ(14)と、
第1ペリフェラル(22)と、
第2ペリフェラル(24)と、
第1ペリフェラルに対応する第1エンディアンネス制御部と、
第2ペリフェラルに対応する第2エンディアンネス制御部と、
前記第1マスタ、前記第1ペリフェラル、前記第2ペリフェラル、前記第1エンディアンネス制御部、および前記第2エンディアンネス制御部に接続されている制御回路(44)であって、前記第1マスタと前記第1ペリフェラルとの間の第1アクセスに対するエンディアンネスを前記第1エンディアンネス制御部を用いて制御し、前記第1マスタと前記第2ペリフェラルとの間の第2アクセスに対するエンディアンネスを前記第2エンディアンネス制御部を用いて制御する、制御回路(44)と、
を備えている、データ処理システム。 - 請求項21記載のデータ処理システムは更に、
前記第1マスタに対応する第3エンディアンネス制御部を備えており、
前記第1ペリフェラルに対応する前記第1エンディアンネス制御部を用いる代わりに、前記第1マスタに対応する第3エンディアンネス制御部を用いて、前記第1アクセスの間に転送される情報のエンディアンネスを制御する、データ処理システム。 - 請求項22記載のデータ処理システムは更に、
前記第3エンディアンネス制御部を用いる代わりに、前記第1マスタに対応するエンディアンネス信号であって、当該第1マスタのマスタ・エンディアンネスを示すエンディアンネス信号を用いて、前記第1アクセスの間に転送される情報のエンディアンネスを制御する、データ処理システム。 - 請求項21記載のデータ処理システムは更に、
前記第1ペリフェラルへの第3アクセスを開始する第2マスタと、
前記第2マスタに対応する第4エンディアンネス制御部と、
を備えており、
前記第1エンディアンネス制御部の値に基づいて、前記第2マスタに対応する前記第4エンディアンネス制御部を選択的に用いて、前記第3アクセスの間に転送される情報のエンディアンネスを制御する、データ処理システム。 - データ処理システム(10)であって、
マスタ(14)と、
ペリフェラル(22または24)と、
エンディアンネス制御部と、
前記マスタ、前記ペリフェラル、及び前記エンディアンネス制御部に接続され、前記マスタのマスタ・エンディアンネスを示すエンディアンネス信号が供給される制御回路(44)であって、前記エンディアンネス制御部が第1の値を有する場合、前記マスタと前記ペリフェラルとの間のアクセスに対するエンディアンネスを前記エンディアンネス制御部を用いて制御し、前記エンディアンネス制御部が第2の値を有する場合、前記アクセスに対するエンディアンネスを前記エンディアンネス信号を用いて制御する、制御回路(44)と、
を備えている、データ処理システム。 - 請求項25記載のデータ処理システムにおいて、
前記エンディアンネス制御部は前記ペリフェラルに対応する、データ処理システム。 - 請求項25記載のデータ処理システムにおいて、
前記エンディアンネス制御部は前記マスタに対応し、当該データ処理システムは更に、
前記ペリフェラルに対応する第2エンディアンネス制御部を備えている、データ処理システム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014179107A (ja) * | 2008-09-12 | 2014-09-25 | Renesas Electronics Corp | 半導体集積回路装置 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008512754A (ja) * | 2004-09-10 | 2008-04-24 | フリースケール セミコンダクター インコーポレイテッド | 複数のエンディアン・モード・バス・マッチングのための装置及び方法 |
JP2007148622A (ja) * | 2005-11-25 | 2007-06-14 | Matsushita Electric Ind Co Ltd | インターフェース設定方法 |
US8171545B1 (en) * | 2007-02-14 | 2012-05-01 | Symantec Corporation | Process profiling for behavioral anomaly detection |
US7827326B2 (en) | 2007-11-26 | 2010-11-02 | Alcatel-Lucent Usa Inc. | Method and apparatus for delegation of secure operating mode access privilege from processor to peripheral |
JP4939382B2 (ja) * | 2007-11-28 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 情報処理装置及びそのプログラム実行制御方法 |
JP4335940B2 (ja) | 2007-11-29 | 2009-09-30 | Necエレクトロニクス株式会社 | データ処理装置及びデータ処理装置における周辺装置保護方法 |
JP4514066B2 (ja) * | 2008-04-28 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | データ処理装置及びデータ処理装置におけるアクセス制御方法 |
US9348784B2 (en) * | 2008-12-01 | 2016-05-24 | Micron Technology, Inc. | Systems and methods for managing endian mode of a device |
US20110082999A1 (en) * | 2009-10-07 | 2011-04-07 | Andes Technology Corporation | Data processing engine with integrated data endianness control mechanism |
CN102402494B (zh) * | 2010-09-15 | 2014-11-05 | 中兴通讯股份有限公司 | Xgmii接口数据处理方法及装置以及芯片间双向握手的方法 |
US8972821B2 (en) | 2010-12-23 | 2015-03-03 | Texas Instruments Incorporated | Encode and multiplex, register, and decode and error correction circuitry |
US9213829B2 (en) * | 2011-07-12 | 2015-12-15 | Hewlett-Packard Development Company, L.P. | Computing device including a port and a guest domain |
KR102068342B1 (ko) | 2013-03-07 | 2020-01-20 | 삼성전자주식회사 | 메모리 제어기 및 그것을 포함하는 메모리 시스템 |
US9092647B2 (en) | 2013-03-07 | 2015-07-28 | Freescale Semiconductor, Inc. | Programmable direct memory access channels |
US10120682B2 (en) * | 2014-02-28 | 2018-11-06 | International Business Machines Corporation | Virtualization in a bi-endian-mode processor architecture |
US10025555B2 (en) * | 2016-08-31 | 2018-07-17 | Mettler-Toledo, LLC | Byte order detection for control system data exchange |
US10160115B2 (en) * | 2016-12-19 | 2018-12-25 | Amazon Technologies, Inc. | Dynamic byte order determination and conversion for robotic component |
GB201806465D0 (en) | 2018-04-20 | 2018-06-06 | Nordic Semiconductor Asa | Memory-access controll |
GB201810662D0 (en) * | 2018-06-28 | 2018-08-15 | Nordic Semiconductor Asa | Peripheral Access On A Secure-Aware Bus System |
GB201810653D0 (en) | 2018-06-28 | 2018-08-15 | Nordic Semiconductor Asa | Secure peripheral interconnect |
WO2023133141A1 (en) * | 2022-01-06 | 2023-07-13 | Microchip Technology Incorporated | Peripheral access control using bitmasks indicating access settings for peripherals |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652102A (ja) * | 1992-07-28 | 1994-02-25 | Toshiba Corp | データ転送装置 |
JPH0997211A (ja) * | 1995-09-29 | 1997-04-08 | Matsushita Electric Ind Co Ltd | バス制御装置、及びバス制御装置を含む情報処理装置 |
US5867690A (en) * | 1996-05-23 | 1999-02-02 | Advanced Micro Devices, Inc. | Apparatus for converting data between different endian formats and system and method employing same |
JPH11328049A (ja) * | 1998-05-11 | 1999-11-30 | Hitachi Ltd | ネットワークシステム及びその通信方法 |
JP2004038339A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | データ処理装置、及び格納データのアライン方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69124437T2 (de) * | 1990-08-09 | 1997-07-03 | Silicon Graphics Inc | Verfahren und Vorrichtung zum Umkehren von Byteordnung in einem Rechner |
US5519842A (en) * | 1993-02-26 | 1996-05-21 | Intel Corporation | Method and apparatus for performing unaligned little endian and big endian data accesses in a processing system |
US5524256A (en) * | 1993-05-07 | 1996-06-04 | Apple Computer, Inc. | Method and system for reordering bytes in a data stream |
US5574923A (en) * | 1993-05-10 | 1996-11-12 | Intel Corporation | Method and apparatus for performing bi-endian byte and short accesses in a single-endian microprocessor |
CA2191331C (en) * | 1994-05-26 | 2005-12-20 | Mark Stephen Anderson | Secure computer architecture |
US5828853A (en) * | 1995-05-08 | 1998-10-27 | Apple Computer, Inc. | Method and apparatus for interfacing two systems operating in potentially differing Endian modes |
US5907865A (en) * | 1995-08-28 | 1999-05-25 | Motorola, Inc. | Method and data processing system for dynamically accessing both big-endian and little-endian storage schemes |
US6185630B1 (en) * | 1997-02-14 | 2001-02-06 | Advanced Micro Devices, Inc. | Device initializing system with programmable array logic configured to cause non-volatile memory to output address and data information to the device in a prescribed sequence |
US5898896A (en) * | 1997-04-10 | 1999-04-27 | International Business Machines Corporation | Method and apparatus for data ordering of I/O transfers in Bi-modal Endian PowerPC systems |
US6046676A (en) * | 1997-11-14 | 2000-04-04 | International Business Machines Corporation | Self powered electronic memory identification tag with dual communication ports |
US6061753A (en) | 1998-01-27 | 2000-05-09 | Emc Corporation | Apparatus and method of accessing target devices across a bus utilizing initiator identifiers |
US6662251B2 (en) * | 2001-03-26 | 2003-12-09 | International Business Machines Corporation | Selective targeting of transactions to devices on a shared bus |
US20040059848A1 (en) * | 2002-09-23 | 2004-03-25 | Institute For Information Industry | Device for automatically switching endian order |
-
2004
- 2004-05-26 US US10/857,208 patent/US7404019B2/en not_active Expired - Fee Related
-
2005
- 2005-04-13 WO PCT/US2005/012389 patent/WO2005119961A2/en not_active Application Discontinuation
- 2005-04-13 CN CNB2005800166326A patent/CN100565429C/zh not_active Expired - Fee Related
- 2005-04-13 EP EP05735005A patent/EP1757004A4/en not_active Withdrawn
- 2005-04-13 JP JP2007515074A patent/JP4602403B2/ja not_active Expired - Fee Related
- 2005-05-12 TW TW094115449A patent/TWI379570B/zh not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652102A (ja) * | 1992-07-28 | 1994-02-25 | Toshiba Corp | データ転送装置 |
JPH0997211A (ja) * | 1995-09-29 | 1997-04-08 | Matsushita Electric Ind Co Ltd | バス制御装置、及びバス制御装置を含む情報処理装置 |
US5867690A (en) * | 1996-05-23 | 1999-02-02 | Advanced Micro Devices, Inc. | Apparatus for converting data between different endian formats and system and method employing same |
JPH11328049A (ja) * | 1998-05-11 | 1999-11-30 | Hitachi Ltd | ネットワークシステム及びその通信方法 |
JP2004038339A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | データ処理装置、及び格納データのアライン方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014179107A (ja) * | 2008-09-12 | 2014-09-25 | Renesas Electronics Corp | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
TW200608737A (en) | 2006-03-01 |
US7404019B2 (en) | 2008-07-22 |
CN101124529A (zh) | 2008-02-13 |
WO2005119961A3 (en) | 2007-07-12 |
EP1757004A2 (en) | 2007-02-28 |
US20040221173A1 (en) | 2004-11-04 |
TWI379570B (en) | 2012-12-11 |
JP4602403B2 (ja) | 2010-12-22 |
EP1757004A4 (en) | 2008-01-16 |
WO2005119961A2 (en) | 2005-12-15 |
CN100565429C (zh) | 2009-12-02 |
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