JP4600803B2 - 埋め込まれたリング発振器を備えた非破壊光波測定構造、およびこの構造を使用した方法 - Google Patents
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Description
この要望は、消費者がますます高い速度で作動するコンピュータおよび電子デバイスを要求することによって強まる。
この高い速度に対する要求は、例えばトランジスタのような半導体デバイスのサイズを継続的に減少させることになる。
すなわち、一般的なFET(field effect transistor)の複数の構成要素(例えばチャネル長さ、接合深さ、ゲート絶縁膜の厚みおよびこれに類するもの)のサイズが減少した。
例えば、他の条件が全て同じであれば、トランジスタのチャネル長が短い方が、トランジスタはより速く作動する。
したがって、トランジスタの全面的な速度と同様に、このようなトランジスタが組込まれた集積回路素子の速度を上げるべく、一般的なトランジスタの構成要素のサイズ、すなわちスケールを減少する不変の要望がある。
このような努力には、一般的に、完成した集積回路デバイスの様々な電気的なテストを実行することが含まれる。
このようなテストでは、生成されたデバイスの様々な電気的パラメータ(例えば、動作周波数、駆動電流、抵抗等)を測定してもよい。
集積回路製造業者は常に、装置の構造(デザイン)またはこの電気的なテスト・データの分析に基づいてこのような装置を形成するために使用される製造プロセスを改善しようとしている。
このリング発振器10の一例を、図1Aに概略的に示す。
ここに図示したように、リング発振器10は一般的に、上流のインバータ12のアウトプットが下流のインバータ12のインプットに接続されている、直列に接続された複数のインバータ12により構成される。
所定のリング発振器10中のインバータ12の数は、製造されるべき製品によって変化し得る。
例えば、一例となるリング発振器10には、53または101のインバータ12が存在し得る。
ここに図示したように、各インバータ12は一般的に、Pチャネルトランジスタ14Pと、Nチャネルトランジスタ14Nにより構成される。
最終的に、リング発振器10が完成した後、生成された集積回路デバイスの性能特性を決定すべく、様々な電気的テストがこのリング発振器10により実行される。
しかしながらこのようなテスト結果は、リング発振器10および他の集積回路が実質的に製造されるまで得られない。
すなわち、電気的テストのデータは、望まれるほど速く、分析およびフィードバックされない。
一般的には、これらのクリティカルディメンション(「CD)」の測定は、走査型電子顕微鏡(SEM)またはその他の測定学ツールを使用して行われる。
しかしながら、サイズの継続的な縮小により、ゲート電極構造のクリティカルディメンションは、既存のSEM測定学ツールの使用を通じて決定するのが難しい場合がある。
ゲート電極のクリティカルディメンションが今後減少し続けるにつれて、このことはさらに問題となるであろう。
加えて、基板上に形成された何百万ものゲート電極構造の近接性と、SEM固有の性質を考慮すると、このSEMによって得られたデータからはゲート電極構造の全体的なプロファイルに関する情報が提供されない。
すなわち、過度のノイズおよび干渉(interference)により、このSEMは、ゲート電極の中程度の厚みを検査するためにのみ使用できる。
したがって、基板の表面近くのゲート電極のプロファイルは、既存のSEM測定学ツールを使用しては容易に検査することができない可能性がある。
その結果、ゲート電極構造のクリティカルディメンションおよび(または)プロファイル、およびデバイス性能レベルへの影響に関する重要な情報が失われる可能性がある。
ある実施形態の1つにおいては、この方法は、複数のNチャネルトランジスタについての複数のゲート電極構造を含む第1グレーティング構造と、複数のPチャネルトランジスタについての複数のゲート電極構造を含む第2グレーティング構造を含む、リング発振器を形成するステップと、非破壊光波測定ツールを使用して、第1グレーティング構造または第2グレーティング構造のうちの少なくとも一方のうちの、少なくとも1つのゲート電極構造のクリティカルディメンションおよびプロファイルの少なくとも一方を測定するステップと、を含む。
別の実施形態の1つにおいては、この方法はさらに、リング発振器の電気的な性能特性の少なくとも1つを予測すべく、複数のゲート電極構造の測定されたクリティカルディメンションおよび(または)プロファイルを、モデルと比較することを含む。このモデルは、リング発振器の少なくとも1つの電気的な性能特性にゲート電極構造のクリティカルディメンションおよび(または)プロファイルの間の相関関係を提供する。
さらなる実施形態の1つの方法は、さらに、リング発振器の電気的な性能特性の少なくとも1つを予測すべく、このキャパシタンス・ローディング構造を構成する構造の少なくとも1つの測定されたクリティカルディメンションおよび(または)プロファイルをモデルと比較するステップを含む。このモデルは、このキャパシタンス・ローディング構造を構成する構造のクリティカルディメンションおよび(または)プロファイルを、リング発振器の少なくとも1つの電気的な性能特性と関連させる。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。
明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。
このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。
さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。
半導体デバイスの様々な領域および構造は、図面では、非常に正確ではっきりとした配置および分布を有するものとして記載されるが、実際には、当業者は、これらの領域および構造が図面に記載されているほど正確ではないことを認識する。
さらに、図面中に記載された様々な構造およびドープされた領域の相対的なサイズは、製造された装置における構造または領域のサイズよりも大きくてもよいし、小さくてもよい。
しかしながら、添付した図面は、本発明の実施形態の一例を記載し、説明するために含まれている。
本願を読んだ際に当業者が容易に理解するであろうように、本願の方法は、例えばNMOS、PMOS、CMOS等のような様々な技術に適用でき、また様々な異なるタイプのデバイスに容易に適用することができる。
前述したように、一般的なリング発振器は複数のインバータからなり、この各インバータは、NチャネルトランジスタおよびPチャネルトランジスタからなる。
このトランジスタの各々は、ゲート電極を有する。
ある実施形態の一つにおいては、図2Aに示されるように、リング発振器20のNチャネルトランジスタについてのゲート電極構造261ないし26nは、第1グレーティング構造22を構成し、その一方で、Pチャネルトランジスタについてのゲート電極構造281ないし28nは、第2グレーティング構造24を構成する。
図2Aにおいて概略的に記載されるように、この複数のNチャネルトランジスタおよびPチャネルトランジスタは、インバータを定義すべく、対とされている。
例えば、完成時に、Nチャネルトランジスタ261とPチャネルトランジスタ281は、リング発振器20の複数のインバータのうちの1つを形成するように電気的に接続されるようになっている。
残るNチャネルトランジスタおよびPチャネルトランジスタも同様に、対とされる。
リング発振器20を構成する対となるトランジスタの数は、製造中の製品によって変化し得る。したがって、第1グレーティング構造22および第2グレーティング構造24それぞれにおける最後のゲート電極構造26n、28nについて「n」という表現を使用する。
参照し易いように、ゲート電極261ないし26n、281ないし28nは、全体的にまたは個別に、それぞれ参照符号26、28によって表される。
対となるトランジスタが接続される正確な方法は、当業者に周知であり、熟知されている。
例えば、一対のNチャネルトランジスタおよびPチャネルトランジスタが与えられている場合、これらのトランジスタは、Pチャネルデバイスのソースが電源電圧(Vdd)に接続され、PチャネルデバイスのドレインがNチャネルデバイスのドレインと接続され、Nチャネルデバイスのソースがグラウンドに接続されるように、配線される。
さらに、ダウンストリームのインバータについての入力端子(input)、すなわち一対の後方のNチャネルトランジスタおよびPチャネルトランジスタは、すぐ前段のNチャネルトランジスタおよびPチャネルトランジスタの各ドレインと接続される。
したがって、電流が第1インバータを流れると、電流はすぐ後段のダウンストリームのインバータに入力される。
これらの配線の詳細は、本発明を不明瞭にしないようにすべく、図面において省略した。
使用される材料およびこのようなトランジスタがどのように形成されるかの方法は、当業者に周知である。
例えば、一般的なトランジスタは、ゲート絶縁層、このゲート絶縁層上に形成されるゲート電極、このゲート電極に隣接して形成される1つ以上の側壁スペーサ、および一つ以上のイオン注入プロセスを実行することによって基板中に形成されるソース/ドレイン領域を含む。
それはゲート電極構造に関係するので、トランジスタは、複数の物質、例えば、金属、ポリシリコンにより構成されてもよい。また、約150から400nmの範囲の厚みを有していてもよい。
半導体製造プロセスにおける技術的な進歩により、ゲート電極構造のクリティカルディメンションは、継続的に減少している。
現在、このようなゲート電極構造は、約70から180nmの範囲のクリティカルディメンションを有し得る。また、さらに減少することが今後予想される。
このようなゲート電極構造は、複数の技術によって、例えば材料の層をたい積し、ゲート電極構造を定義すべく、1つ以上のエッチング・プロセスを実行することによって、形成することができる。
前述したように、図2Aに示されたリング発振器20は、Nチャネルデバイスについてのゲート電極構造261ないし26n、Pチャネルトランジスタについてのゲート電極構造281ないし28nが、複数の既知のプロセスを使用して形成された製造時点のものである。
後のプロセス工程においては、ソース/ドレイン領域、側壁スペーサ等のような、トランジスタの追加の構造が形成され得る。
さらなる態様においては、本発明は、ゲート電極構造のクリティカルディメンションおよび(または)ゲート・プロファイルをこれらの測定器具に基づいて測定すること、リング発振器20および(または)完成した集積回路デバイスの電気的な性能を予測することを含む。
他の態様においては、本発明は、ゲート電極構造の測定されたクリティカルディメンションまたはプロファイルを、そのような物理的な測定データを予め製造されたリング発振器構造についての様々な電気的性能試験データと関連させるモデルと比較することを含んでいてもよい。
これらの方法の詳細は、以下により詳しく説明する。
ここに示すように、キャパシタンス・ローディング構造30が形成されており、この構造30は、各対となるNチャネルトランジスタおよびPチャネルトランジスタとそれぞれ接続されている。
一般的には、このキャパシタンス・ローディング構造30は、集積回路デバイスが稼働中に経験するような容量性負荷(capacitance loading)のことを表すように意図される。
この容量性負荷は、例えば、隣接した金属配線間の静電結合のような様々な要素の結果であり得る。
要するに、リング発振器20のテストに基づくデバイス性能の予測をより正確にすべく、このようなキャパシタンス・ローディング構造30が、リング発振器20上に提供される。
配線32の物理的なサイズおよび間隔は、リング発振器20のインバータを構築する、様々な互いに適合する対となるNチャネルトランジスタおよびPチャネルトランジスタに適用されるべき、所望の容量性負荷によって異なるであろう。
このキャパシタンス・ローディング構造30はまた、非破壊光波測定ツールを使用して測定され得るグレーティング構造34を定義することができる。
もちろん、互いに適合する対となるトランジスタのそれぞれにキャパシタンス・ローディング構造30を接続する必要はない。
さらに、キャパシタンス・ローディング構造30は、このようなキャパシタンス・ローディング構造30が使用される互いに適合する対となるトランジスタ構造のすべてについて同一である必要はない。
すなわち、互いに適合する対となるトランジスタのそれぞれに適用される容量性負荷は、変化し得る。
さらに、キャパシタンス・ローディング構造30は、任意の所望の方法で、リング発振器20のNチャネルトランジスタおよび(または)Pチャネルトランジスタに接続することができる。
記載された実施形態では、各キャパシタンス・ローディング構造30は、NチャネルトランジスタおよびPチャネルトランジスタの双方の入力端子に接続される。
しかしながら、所望により、キャパシタンス・ローディング構造30は、複数のNチャネルトランジスタまたはPチャネルトランジスタのうちの1つだけに電気的に接続されていてもよい。
図3A、図3Bは、第1グレーティング構造22を構成するゲート電極構造261ないし26nが、光源43および検知器45を含む非破壊光波測定ツール44によって測定される一例を示す。
図3Aに示されるように、第1グレーティング構造22は、クリティカルディメンション21および間隔(ピッチ)23を有する複数のゲート電極構造261ないし26nを含む。このクリティカルディメンション21および間隔23の双方は変化し得る。
例えば、ピッチ23は約400から750nmの間で変化し得る。
さらに、ウェーハまたは基板29上に形成されるゲート絶縁層26が、図3Aに記載される。
図3Aに記載されるゲート電極構造261ないし26nは、台形型に形成された断面プロファイルを有する。
ゲート電極構造261ないし26nの側壁は、このようなゲート電極構造261ないし26nを形成するのに使用されるエッチング・プロセスの固有の性質が原因となり、ある程度の傾斜を有する。
ある場合には、ゲート電極構造261ないし26nのプロファイルは、所望されるほど正確ではない。
すなわち、ゲート電極261ないし26nは、下方侵食(アンダーカッティング)(undercutting)またはフーチング(footing)のような問題を呈し得るが、これらの状況は添付の図中には記載しない。
このように、このような問題を発見し修正することは、重要である。
例えば、グレーティング構造22は、約100μm×120μmの寸法を有する領域において形成されてもよい。また、(リング発振器20中のインバータの数に従い)約50から150のゲート電極構造26を含んでいてもよい。
最終的に、グレーティング構造22は、非破壊光波測定学的な技術を使用して測定される。また、これらの測定は、測定されたグレーティング構造22を構成するゲート電極26のクリティカルディメンション21および(または)プロファイルを決定するために使用される。
さらに、リング発振器20を構成するゲート電極構造のクリティカルディメンション21および(または)プロファイルの非破壊光波測定の測定値は、リング発振器20および(または)完成した集積回路デバイスの電気的性能を予測するために使用することができる。
このシステム50は、非破壊光波測定ツール44およびコントローラ58を含む。
図4において記載されるように、ウェーハ51は、ゲート電極構造261ないし26n、281ないし28nをそれぞれ含む第1グレーティング構造22、第2グレーティング構造24が形成された製造段階における複数のウェーハを示す。
この非破壊光波測定ツール44は、実施形態によって、白色光、または他の波長、または複数の波長の組み合わせを使用することができる。
一般的に、非破壊光波測定ツール44は、広い分光組成を有する入射光線を生成し、その光の強度は、波長の変化に比べてゆっくり変化する。
この光の入射角はまた、実施形態によって変化し得る。
非破壊光波測定ツール44によって生成されるプロファイルトレース(profile trace)は、波長に対する光の強さの比較(白色光、角度が固定されたタイプの非破壊光波測定ツールについて)または投射角に対する強度の比較(単一の光源を使用する、角度分解システムについて)に基づく。
非破壊光波測定の使用を通じて、特定のクリティカルディメンション21またはゲート電極構造26、28のプロファイルに関連する光学的特性のトレース(optical characteristic trace)は、莫大な種類について、(マクスウェルの方程式を使用して)計算され得る。すべてではないが、設計および(または)製造プロセスによって、かなりのクリティカルディメンションの変化およびプロファイルの変化が容易に予想される。
これらのトレースは、ライブラリに格納することができる。
したがって、マクスウェルの方程式を使用して、設計または製造プロセスによって予想されるゲート電極構造26、28の個々の特有のクリティカルディメンションおよび(または)プロファイルについての特有のトレースを確立することができる。
それぞれの予想されるゲート電極のクリティカルディメンションおよび(または)プロファイルに対応するトレースのライブラリは計算され、ライブラリに格納され得る。
この技術によって、このライブラリの各トレースは、既知のクリティカルディメンションまたはプロファイルを有するゲート電極構造26、28を含むグレーティング構造を表わす。
このライブラリを生成するのに使用されるゲート電極のクリティカルディメンションおよび(または)ライブラリの数は、設計選択の問題として変化することは明らかである。
さらに、クリティカルディメンションおよび(または)プロファイルの数が多ければ、このようなデータを含むライブラリも大きくなる。
非破壊光波測定ツール44は、特定の実施形態に基づき、与えられたウェーハの各ダイ上で一つ以上のグレーティング構造22、24を測定することができる。
さらに、グレーティング構造22、24のサンプルの測定されたトレースは、平均化されてもよいし、統計的に分析されてもよい。
現在測定されたトレースを、ライブラリのトレースと関連づけるまたはほぼ一致させるために、非破壊光波測定ツール44(または、例えばコントローラ58のような、製造設備に常駐の他のコントローラ)は、測定されたトレース(すなわち個々の、または平均された)を、既知のゲート電極のクリティカルディメンションおよび(または)プロファイルを有するライブラリのトレースと比較する。
一致することが確認される場合、非破壊光波測定ツール44(または他のコントローラ)はその後、測定されたグレーティング構造中のゲート電極構造のクリティカルディメンションおよび(または)プロファイルについてデータを提供することができる。
例えば、非破壊光波測定ツール44は、測定されたグレーティング構造中のゲート電極構造は、あるクリティカルディメンション21を有することを示すべく、このライブラリ中の一致したトレースに基づき、データを出力してもよい。
様々なデータ出力基準およびフォーマットを使用することができる。
これらの比較に基づいて、測定されたグレーティング構造22、24を構成するゲート電極構造の予め未知のクリティカルディメンションおよび(または)プロファイルを決定することができる。
すなわち、多くのリング発振器構造20について、リング発振器20の一部であるゲート電極構造261ないし26n、281ないし28nの物理的特性が測定され得る。
その後、リング発振器20の様々な性能特性(例えば動作周波数)を決定すべく、測定されたリング発振器20は、様々な電気的なテストにさらされる。
このデータに基いて、ゲート電極構造261ないし26n、281ないし28nの測定された物理的構造(例えば、クリティカルディメンション、プロファイル等)を、電気的テストの結果データに関連させるモデル56(図4参照)を生成することができる。
モデル56は、様々な既知の分析法および技術を使用して生成されてもよい。
例えば、非破壊光波測定的な技術によって測定された構造のクリティカルディメンションと電気的なリング発振器の速度との相関を求める直線回帰(linear fit)法を使用してもよい。
この相関性に基づき、ゲート電極構造261ないし26n、281ないし28nのクリティカルディメンションおよび(または)プロファイルを、これらが形成された後であってリング発振器20が完成する前に測定することができ、この物理的な測定データは、リング発振器20自体の性能特性を予測するのに使用することができる。
すなわち本発明は、非破壊光波測定ツール44を使用して、リング発振器20のゲート電極構造261ないし26n、281ないし28nの所定の物理的特性を測定することによって、製造プロセスにおける比較的早い段階で、デバイス性能を予測できるようにする。
さらに、コントローラ58について記載された機能は、システムの全体にわたって設置された一つ以上のコントローラによって実行されてもよい。
例えば、コントローラ58は、半導体製造設備の全体または一部にわたって処理オペレーションを制御するのに使用される、非常に高レベル(fab level)なコントローラであってもよい。
代替的に、コントローラ58は、半導体製造設備の一部または所定のセルのみを制御する低レベルなコンピュータであってもよい。
さらに、コントローラ58は、スタンド・アロンのコントローラでもよいし、非破壊光波測定ツール上に常駐していてもよい。
すなわち、グレーティング構造22、24の非破壊光波測定的な測定について前述した方法と同様の方法で、非破壊光波測定ツール44を使用して、グレーティング構造34を定義する構造32(例えば配線)を含むキャパシタンス・ローディング構造30を測定することができる。
グレーティング構造34を構築する構造32のクリティカルディメンションおよび(または)プロファイルは、リング発振器についての電気的なテスト・データと関連づけることができる。
確立されたこの相関性で、キャパシタンス・ローディング構造30が形成された後、この構造を測定することができ、また、グレーティング構造34を含む構造32のクリティカルディメンションおよび(または)プロファイルに関する情報を、リング発振器20および(または)完成した集積回路デバイスの電気的特性を予測するのに使用することができる。
キャパシタンス・ローディング構造30は、それぞれゲート電極構造26、28を含んでいるグレーティング構造22、24の測定と共に、または別個に測定されてもよい。
キャパシタンス・ローディング構造30およびゲート電極構造26、28の物理的性質の非破壊光波測定的な測定の組み合わせは、リング発振器20および完成した装置の電気的な性能の特性を予測するのに役立つ、より多くの詳細な情報を提供することができる。
これらの記載と表現は、当業者が他の当業者に、効率的に作用の内容を伝達するものである。
ここで使用されている用語であるアルゴリズムは、一般的に、所望の結果に結びつくステップの自己矛盾がないシーケンスと考えられる。
このステップとは、物理量の物理的な操作を伴うものである。
必ずではないが、通常、これらの量は格納すること、転送すること、組み合わせること、比較すること、または操作することができる光学的な信号、電気的な信号、または磁気信号の形式をとる。
主に慣用的な理由により、これらの信号を、ビット、値、要素、記号、文字、用語、数またはその他同種のものとして呼ぶことは、時に便利である。
もし、特に提示されなかったならば、または議論から明白なように、「処理すること」または「コンピュータで計算すること」または「計算すること」、または「決定すること」または「表示すること」または同種の用語は、コンピュータシステムまたはその他の情報記憶装置のレジスタおよびメモリ内の物理的電子量として表されるデータを、コンピュータシステムメモリまたはレジスタ、送信装置、または表示装置内の物理量として同様に表わされる他のデータに操作、変換するコンピュータシステムまたは同様の電子計算機の動作およびプロセスに関連する。
ある実施形態の1つにおいては、この方法は、複数のNチャネルトランジスタについての複数のゲート電極構造を含む第1グレーティング構造と、複数のPチャネルトランジスタについての複数のゲート電極構造を含む第2グレーティング構造を含む、リング発振器を形成するステップと、非破壊光波測定ツールを使用して、第1グレーティング構造または第2グレーティング構造中の、少なくとも1つのゲート電極構造のクリティカルディメンションおよび(または)プロファイルを測定するステップと、を含む。
別の実施形態の1つにおいては、この方法はさらに、リング発振器の電気的な性能特性の少なくとも1つを予測すべく、複数のゲート電極構造の測定されたクリティカルディメンションおよび(または)プロファイルをモデルと比較することを含む。このモデルは、リング発振器の少なくとも1つの電気的な性能特性に対してゲート電極構造のクリティカルディメンションおよび(または)プロファイルの間の相関関係を提供する。
次に、このモデルを完成した集積回路デバイスの性能特性を予測するために使用してもよい。
さらなる実施形態の1つの方法は、さらに、リング発振器の電気的な性能特性の少なくとも1つを予測すべく、その構造の測定されたクリティカルディメンションおよび(または)プロファイルをモデルと比較するステップを含む。このモデルは、リング発振器の少なくとも1つの電気的な性能特性に対してキャパシタンス・ローディング構造を構成する構造のクリティカルディメンションおよび(または)プロファイルの間の相関関係を提供する。
更に、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。
従って、上述の特定の実施形態は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。
従って、本願で要求する保護は、添付の特許請求の範囲に記載される。
Claims (8)
- リング発振器の電気的な性能特性を予測する方法であって、
複数のNチャネルトランジスタについての複数のゲート電極構造を含む第1グレーティング構造と、複数のPチャネルトランジスタについての複数のゲート電極構造を含む第2グレーティング構造と、を形成し、前記第1グレーティング構造および前記第2グレーティング構造を構成する複数のゲート電極構造のそれぞれがリング発振器の構成要素となるようにするステップと、
非破壊光波測定ツールを使用して、前記第1グレーティング構造および前記第2グレーティング構造の少なくとも一方を照射し、前記第1グレーティング構造および前記第2グレーティング構造の少なくとも一方から反射する光を測定することにより、前記第1グレーティング構造または第2グレーティング構造中の、少なくとも1つの前記ゲート電極構造のクリティカルディメンションまたはプロファイルの少なくとも一方を測定するステップと、
前記リング発振器の少なくとも1つの電気的な性能特性を予測すべく、少なくとも1つの前記ゲート電極構造の、測定されたクリティカルディメンションまたはプロファイルの少なくとも一方を、モデルと比較するステップと、を含む、
方法。 - 前記モデルは、ゲート電極構造のクリティカルディメンションまたはプロファイルの少なくとも一方を、前記リング発振器の少なくとも1つの電気的な性能特性と関連させる、請求項1記載の方法。
- 複数の構造を含んでおり、前記リング発振器の一部となる少なくとも1つのキャパシタンス・ローディング構造を形成するステップと、
非破壊光波測定ツールを使用して、前記キャパシタンス・ローディング構造を構成する前記構造を照射し、前記構造から反射する光を測定することにより、前記キャパシタンス・ローディング構造を構成する少なくとも1つの構造のクリティカルディメンションおよびプロファイルの少なくとも一方を測定するステップと、
前記リング発振器の電気的な性能特性の少なくとも1つを予測すべく、前記キャパシタンス・ローディング構造を構成する前記構造の少なくとも1つの測定されたクリティカルディメンションおよびプロファイルの少なくとも一方をモデルと比較するステップと、をさらに含む、請求項1記載の方法。 - 前記モデルは、前記キャパシタンス・ローディング構造を構成する構造のクリティカルディメンションまたはプロファイルの少なくとも一方を、前記リング発振器の少なくとも1つの電気的な性能特性と関連させる、請求項3記載の方法。
- 前記電気的な性能特性の少なくとも1つは、前記リング発振器の駆動電流および動作周波数の少なくとも一方を含む、請求項1または3記載の方法。
- 前記キャパシタンス・ローディング構造は、複数の配線型の構造を含む、請求項3記載の方法。
- 前記第1グレーティング構造を構成する前記ゲート電極構造の各々は、前記第2グレーティング構造を構成する分離された前記ゲート電極構造と電気的に接続される、請求項1または3記載の方法。
- 前記第1グレーティング構造は、101のゲート電極構造を含んでおり、前記第2グレーティング構造は、101のゲート電極構造を含む、請求項1または3記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/104,675 US6791697B1 (en) | 2002-03-21 | 2002-03-21 | Scatterometry structure with embedded ring oscillator, and methods of using same |
PCT/US2002/040400 WO2003081269A1 (en) | 2002-03-21 | 2002-12-17 | Scatterometry structure with embedded ring oscillator, and methods of using same |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005521252A JP2005521252A (ja) | 2005-07-14 |
JP2005521252A5 JP2005521252A5 (ja) | 2006-02-09 |
JP4600803B2 true JP4600803B2 (ja) | 2010-12-22 |
Family
ID=28452385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003578950A Expired - Fee Related JP4600803B2 (ja) | 2002-03-21 | 2002-12-17 | 埋め込まれたリング発振器を備えた非破壊光波測定構造、およびこの構造を使用した方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6791697B1 (ja) |
EP (1) | EP1485724B1 (ja) |
JP (1) | JP4600803B2 (ja) |
KR (1) | KR100947896B1 (ja) |
CN (1) | CN100362358C (ja) |
AU (1) | AU2002353163A1 (ja) |
DE (1) | DE60206971T2 (ja) |
WO (1) | WO2003081269A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7659126B1 (en) * | 2007-01-22 | 2010-02-09 | Kla-Tencor Technologies Corporation | Electrical test method and apparatus |
DE102007009901B4 (de) * | 2007-02-28 | 2011-07-07 | Globalfoundries Inc. | Technik zum Strukturieren unterschiedlich verspannter Schichten, die über Transistoren ausgebildet sind, durch verbesserte Ätzsteuerungsstrategien |
DE102013204274A1 (de) * | 2013-03-12 | 2014-09-18 | Robert Bosch Gmbh | Verfahren zum Erkennen einer Korrelation |
CN105097781B (zh) * | 2014-05-14 | 2018-11-16 | 中芯国际集成电路制造(上海)有限公司 | 一种焊盘下装置的检测结构及检测方法 |
CN110383419B (zh) * | 2017-02-27 | 2023-09-26 | 诺威有限公司 | 用于电测试预测的装置和方法 |
CN112563149B (zh) * | 2020-12-11 | 2023-12-01 | 苏州工业园区纳米产业技术研究院有限公司 | 精准测量钻刻大小的方法及剥离工艺 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US596332A (en) * | 1897-12-28 | Pedal | ||
US625952A (en) * | 1899-05-30 | Reversible die-box | ||
US613743A (en) * | 1898-11-08 | Single-delivery match-safe | ||
US610098A (en) * | 1898-08-30 | Cornelius j | ||
JP3050112B2 (ja) * | 1995-12-14 | 2000-06-12 | 日本電気株式会社 | 半導体装置の製造方法 |
US5877860A (en) | 1996-05-13 | 1999-03-02 | Boxer Cross, Inc. | System and method for measuring the microroughness of a surface of a substrate |
US5880838A (en) | 1996-06-05 | 1999-03-09 | California Institute Of California | System and method for optically measuring a structure |
US5867276A (en) | 1997-03-07 | 1999-02-02 | Bio-Rad Laboratories, Inc. | Method for broad wavelength scatterometry |
US6216099B1 (en) | 1997-09-05 | 2001-04-10 | Advanced Micro Devices, Inc. | Test system and methodology to improve stacked NAND gate based critical path performance and reliability |
US5963329A (en) | 1997-10-31 | 1999-10-05 | International Business Machines Corporation | Method and apparatus for measuring the profile of small repeating lines |
US5994969A (en) | 1997-12-22 | 1999-11-30 | Advanced Micro Devices, Inc. | Ring oscillator having automatic gain and low frequency shut off circuits |
US6075417A (en) | 1998-01-05 | 2000-06-13 | Advanced Micro Devices, Inc. | Ring oscillator test structure |
US6483580B1 (en) * | 1998-03-06 | 2002-11-19 | Kla-Tencor Technologies Corporation | Spectroscopic scatterometer system |
IL123727A (en) * | 1998-03-18 | 2002-05-23 | Nova Measuring Instr Ltd | Method and apparatus for measurement of patterned structures |
US6081334A (en) | 1998-04-17 | 2000-06-27 | Applied Materials, Inc | Endpoint detection for semiconductor processes |
US6137433A (en) * | 1999-03-18 | 2000-10-24 | The United States Of America As Represented By The Secretary Of Commerce | Scatterometer with adaptable spatial resolution |
US6245584B1 (en) | 1999-07-01 | 2001-06-12 | Advanced Micro Devices | Method for detecting adjustment error in photolithographic stepping printer |
US6051348A (en) | 1999-08-17 | 2000-04-18 | Advanced Micro Devices | Method for detecting malfunction in photolithographic fabrication track |
US6259521B1 (en) | 1999-10-05 | 2001-07-10 | Advanced Micro Devices, Inc. | Method and apparatus for controlling photolithography parameters based on photoresist images |
US6433878B1 (en) | 2001-01-29 | 2002-08-13 | Timbre Technology, Inc. | Method and apparatus for the determination of mask rules using scatterometry |
US6650422B2 (en) | 2001-03-26 | 2003-11-18 | Advanced Micro Devices, Inc. | Scatterometry techniques to ascertain asymmetry profile of features and generate a feedback or feedforward process control data associated therewith |
US6383824B1 (en) * | 2001-04-25 | 2002-05-07 | Advanced Micro Devices, Inc. | Method of using scatterometry measurements to control deposition processes |
US6433871B1 (en) * | 2001-05-25 | 2002-08-13 | Advanced Micron Devices, Inc. | Method of using scatterometry measurements to determine and control gate electrode profiles |
US6556303B1 (en) * | 2001-07-10 | 2003-04-29 | Advanced Micro Devices, Inc. | Scattered signal collection using strobed technique |
-
2002
- 2002-03-21 US US10/104,675 patent/US6791697B1/en not_active Expired - Lifetime
- 2002-12-17 CN CNB028286006A patent/CN100362358C/zh not_active Expired - Fee Related
- 2002-12-17 EP EP02790143A patent/EP1485724B1/en not_active Expired - Lifetime
- 2002-12-17 AU AU2002353163A patent/AU2002353163A1/en not_active Abandoned
- 2002-12-17 KR KR1020047014840A patent/KR100947896B1/ko not_active IP Right Cessation
- 2002-12-17 DE DE60206971T patent/DE60206971T2/de not_active Expired - Lifetime
- 2002-12-17 WO PCT/US2002/040400 patent/WO2003081269A1/en active IP Right Grant
- 2002-12-17 JP JP2003578950A patent/JP4600803B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN100362358C (zh) | 2008-01-16 |
DE60206971D1 (de) | 2005-12-01 |
WO2003081269A1 (en) | 2003-10-02 |
EP1485724A1 (en) | 2004-12-15 |
KR100947896B1 (ko) | 2010-03-17 |
CN1623097A (zh) | 2005-06-01 |
KR20040101331A (ko) | 2004-12-02 |
US6791697B1 (en) | 2004-09-14 |
DE60206971T2 (de) | 2006-06-22 |
AU2002353163A1 (en) | 2003-10-08 |
JP2005521252A (ja) | 2005-07-14 |
EP1485724B1 (en) | 2005-10-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081121 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090302 |
|
A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090402 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090409 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090507 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100421 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100726 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100818 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20100902 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |