JP4596838B2 - 電源回路 - Google Patents
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Description
Hブリッジを用いた昇降圧電源回路では、Hブリッジとして接続された1次側または2次側のN型MOSFET(以下、NMOSとする)のスイッチングに基づいて降圧または昇圧を行う。なお、電源回路の効率を上げるため、このHブリッジに使用されるNMOSは、オン抵抗の低いことが要求される。そのため、これらのNMOSには、DMOS(Double Diffused MOS)構造のNMOSが用いられる。DMOS構造では、耐圧以下の範囲で出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることが出来る。
なお、図11に示す電源回路においてコイルL、コンデンサC20以外は、例えば集積化されている。
プリ回路210は、制御回路220の出力に応じて、電圧VG1をNMOSNH1のゲートに印加する。
プリ回路212は、制御回路220の出力に応じて、電圧VG2をNMOSNH2のゲートに印加する。
プリ回路214は、インバータ206の出力に応じて、電圧VGRをNMOSNL1のゲートに印加する。
プリ回路216は、インバータ208の出力に応じて、電圧VGRをNMOSNL2のゲートに印加する。
インバータ206は、制御回路220から出力されるS10信号を反転させ、プリ回路214に出力する。
インバータ208は、制御回路220から出力されるS20信号を反転させ、プリ回路216に出力する。
以下、図12(a)、(b)を用いて昇圧モードの動作について説明する。
NMOSNH1とNMOSNH2がオンとなり、図12(a)のVCC端子→NMOSNH1→SW1端子→コイルL→SW2端子→NMOSNH2→VDD端子の経路で電流が流れ、コンデンサC20に電荷が蓄積される。よって電圧VDDは昇圧される。
NMOSNH1とNMOSNL2がオンとなり、図12(a)VCC端子→NMOSNH1→SW1端子→コイルL→SW2端子→NMOSNL2→接地端子(VSS)の経路で電流が流れる。電圧VDDは、コンデンサC20に蓄積された電荷が保持されている間では、一定の電圧となる。なお、コンデンサC20が電荷を保持出来る期間を経過した場合や、電圧VDDに負荷が接続されている場合には、電圧VDDは徐々に降圧される。
再度、NMOSNH1とNMOSNH2がオンとなる。このとき、電圧VDDが電圧VCC以上であっても、切り替わりからしばらくの間、コイルLはSW1端子側からSW2端子側に電流を流し続けようとする。そのため、SW1端子側からSW2端子側に電流が流れ、電圧VDDは昇圧される。
以下、図13(a)、(b)に示す時刻te〜thの各期間の動作について説明する。
NMOSNH1とNMOSNH2がオンとなり、図13(a)のVCC端子→NMOSNH1→SW1端子→コイルL→SW2端子→NMOSNH2→VDD端子の実線で示す経路で電流が流れ、コンデンサC20に電圧が保持される。よって電圧VDDは昇圧される。
NMOSNL1とNMOSNH2がオンとなる。切り替わりからしばらくの間、コイルLはSW1端子側からSW2端子側に電流を流し続けようとする。よって、図13(a)の破線で示すように接地端子(VSS)→SW1端子→コイルL→SW2端子→VDD端子という経路の電流が流れ、緩やかに電圧VDDは昇圧される。その後、コイルLの電流値は減少していき、やがてコイルLにSW2端子側からSW1端子側への電流が流れるようになる。つまり、図13(a)のVDD端子→NMOSNH2→SW2端子→コイルL→SW1端子→NMOSNL1→接地端子(VSS)の、破線と逆向きの経路で電流が流れるので、電圧VDDは降圧される。
再度、NMOSNH1がオン、NMOSNH2がオンとなる。切り替わりからしばらくの間、コイルLはSW2端子側からSW1端子側に電流を流し続けようとする。よって、実線と逆向きの経路、すなわち、図13(a)のVDD端子→NMOSNH2→SW2端子→コイルL→SW1端子→NMOSNH1→VCC端子の経路の電流が流れ、電圧VDDは緩やかに降圧される。その後、コイルLの電流値は減少していき、やがてコイルLにSW1端子側からSW2端子側への実線で示す経路の電流が流れるようになり電圧VDDは昇圧される。
なお、この昇圧モードと降圧モードにおける、スイッチングのタイミングは、制御回路220で制御されている。
チャージポンプ回路204は、電圧VDDから電圧VG2(例えば、3VDD)を発生する。NMOSNH2がオンした時のゲート・ソース間電圧は、3VDD−VDD=2VDD=5Vとなる。
このように、チャージポンプ回路202、204で発生する電圧VG1および電圧VG2を、NMOSNH1、NH2のゲートにそれぞれ印加すると、NMOSNH1、NH2がオンしたときのゲート・ソース間の電圧は、常に5Vとなる。よって、チャージポンプ回路202、204を備えた電源回路は、入力電圧の大きさに関わらず、NMOSNH1、NH2を安定してオン、オフすることができる。
図14は、チャージポンプ回路202の構成の一例を示すブロック図である。また、図15は、チャージポンプ回路202の動作を説明するためのタイムチャートである。
チャージポンプ回路202は、図14に示すように、PMOSP1、P2、P3、P4、P5と、NMOSN1、N2と、ダイオードD1、D2、D3と、コンデンサC1、C2、C3と、を備えている。
なお、PMOSP4とNMOSN1、および、PMOSP5とNMOSN2はインバータである。
PMOSP4、P5のソースはVDD端子と接続され、NMOSN1、N2のソースは接地(VSS)される。また、PMOSP4のドレインはNMOSN1のドレインと接続されるとともに、CP1端子と接続される。PMOSP5のドレインは、NMOSN2のドレインと接続されるとともに、CP2端子と接続される。
コンセンサC1は、CP1C端子とCP1端子の間に接続され、コンデンサC2は、CP2C端子とCP2端子の間に接続される。また、コンデンサC3は、VG1端子と接地(VSS)間に接続される。
なお、PMOSP1、P2、P3、P4、P5のゲートには、制御回路220からのCLKに応じて、ゲートをオンさせる電圧がそれぞれ印加される。
クロックCLKが“HIGH”なので、PMOSP1、P3がオンとなり、PMOSP2がオフとなる。また、PMOSP4がオフ、NMOSN1がオンとなるのでCP1端子は“LOW”(VSS)となり、PMOSP5がオン、NMOSN2がオフとなるのでCP2端子は“HIGH”(VDD)となる。
従って、VCC端子→PMOSP1→CP1C端子→コンデンサC1→CP1端子→NMOSN1→接地端子(VSS)の経路の電流が流れ、コンデンサC1には電圧VCCの電荷が蓄えられる。よって、CP1C端子の電圧はVCCとなる。
クロックCLKが“LOW”なので、PMOSP1、P3がオフ、PMOSP2がオンとなる。また、PMOSP4がオン、NMOSN1がオフとなるのでCP1端子は“HIGH”となり、PMOSP5がオフ、NMOSN2がオンとなるのでCP2端子は“LOW”となる。
クロックCLKが“HIGH”となるので、PMOSP3がオン、PMOSP2がオフ、PMOSP5がオン、NMOSN2がオフとなり、VDD端子→PMOSP5→CP2端子→コンデンサC2→CP2C端子→PMOSP3→VG1端子→コンデンサC3→接地端子(VSS)の経路の電流が流れる。CP2端子の電圧が“LOW”から“HIGH”に変化することによって、CP2C端子の電圧はVCC+2VDDとなる。よってコンデンサC3にはVCC+2VDDの電荷が蓄えられる。
以下、同様にクロックCLKの“HIGH”と“LOW”が繰り返され、出力VG1の電圧はVCC+2VDDになる。
チャージポンプ回路204は、図16に示すように、PMOSP6、P7、P8、P9、P10と、NMOSN3、N4と、ダイオードD4、D5、D6と、コンデンサC4、C5、C6と、を備えている。
なお、PMOSP9とNMOSN3、および、PMOSP10とNMOSN4はインバータである。
PMOSP9、P10のソースはVDD端子と接続され、NMOSN3、N4のソースは接地(VSS)される。また、PMOSP9のドレインはNMOSN3のドレインと接続されるとともに、CP3端子と接続される。PMOSP10のドレインは、NMOSN4のドレインと接続されるとともに、CP4端子と接続される。
コンセンサC4は、CP3C端子とCP3端子の間に接続され、コンデンサC5は、CP4C端子とCP4端子の間に接続される。また、コンデンサC6は、VG2端子と接地(VSS)間に接続される。
なお、PMOSP6、P7、P8、P9、P10のゲートには、制御回路220からのクロックCLKに応じて、ゲートをオンさせる電圧がそれぞれ印加される。
このように、従来の電源回路は、HブリッジのNMOSに印加されるオン抵抗を小さくする電圧を得るため、Hブリッジの1次側と2次側にそれぞれチャージポンプ回路202、204を備えて、入力電圧VCCと出力電圧VDDより高い電圧をそれぞれ発生していた。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
図1は、本発明の電源回路の構成を示すブロック図である。本発明の電源回路は、チャージポンプ回路2(『昇圧電圧発生回路』)、プリ回路10、12、14、16、保護回路18、制御回路20、電圧検出回路22、誤動作防止回路24、26、インバータ6、コイルLとHブリッジを形成するNMOSNH1(『第1のN型MOSFET』)、NH2(『第3のN型MOSFET』)、NL1(『第2のN型MOSFET』)、NL2(『第4のN型MOSFET』)、HブリッジにおけるコイルLより下側のNMOSNL1、NL2に対する駆動電圧を発生する下側駆動レギュレータ5、を備えている。また、出力電圧となる電圧VDDの端子にはコンデンサC10の非接地側の電極が接続される。なお、NMOSNH1、NH2、NL1、NL2は、DMOS構造のNMOSであり、耐圧以下の範囲で、出来るだけ高いゲート電圧を印加することでオン抵抗を非常に小さくすることができる。
なお、図1に示す電源回路においてコイルL、コンデンサC10以外は、例えば集積化されている。
プリ回路10は、NMOSNH1を駆動するための回路であり、制御回路20から出力されるS1信号に応じて、電圧VGをNMOSNH1のゲートに印加する。
プリ回路12は、NMOSNH2を駆動するための回路であり、誤動作防止回路24から出力される信号、電圧検出回路22から出力される昇圧選択信号22bおよび降圧選択信号22cに応じて、チャージポンプ回路2の出力に基づいた電圧をNMOSNH2のゲートに印加する。
プリ回路14は、NMOSNL1を駆動するための回路であり、インバータ6の出力に応じて、電圧VGRをNMOSNL1のゲートに印加する。
プリ回路16は、NMOSNL2を駆動するための回路であり、誤動作防止回路26の出力に応じて、電圧VGRをNMOSNL2のゲートに印加する。
保護回路18は、NMOSNH2のゲートとソース間に接続され、NMOSNH2のゲート・ソース間電圧が素子耐圧を越えることによる当該NMOSNH2の破壊を防止するためのものである。
電圧検出回路22(『検出回路』)は、印加される電圧VCCと所定の電圧(例えば3.5V)との大小を比較するとともに、その比較結果を示す検出信号22aと、検出信号22aに基づいた昇圧選択信号22bと、降圧選択信号22cと、を出力する。
誤動作防止回路24は、検出信号22aと制御回路20から出力されるS2信号とに基づいた信号をプリ回路12に出力する。
誤動作防止回路26は、検出信号22aと制御回路20から出力されるS2信号とに基づいた信号をプリ回路16に出力する。
インバータ6は、制御回路20から出力されるS2信号を反転させ、プリ回路14に出力する。
その破壊を防止するため、本発明の電源回路は、NMOSNH2のゲート・ソース間に保護回路18を設けている。
なお、NMOSNH2のゲート・ソース間に接続されるツェナーダイオード19は、1つであってもよいし、電圧VCCに応じて複数設けてもよい。
横軸はツェナーダイオード19に印加される電圧VDであり、順方向に電圧が印加される場合を正としている。縦軸は電圧VDが印加されたときの電流値IDである。ツェナーダイオード19は、順方向に電圧が印加された場合、低電圧(例えば0.7V)でも電流を流すが、逆方向に電圧が印加された場合、高電圧(例えば−5V)となるまで電流を流さない。そして、ツェナーダイオード19は、電圧VDが−5Vになると急激に電流を流す。このような特性のツェナーダイオード19をNMOSNH2のゲート・ソース間に逆方向に接続すると、NMOSNH2のゲートに高電圧、例えば5V以上の電圧が印加される場合に、ツェナーダイオード19が電流を流すので、NMOSNH2の破壊を防止することができる。
図2は、本発明の電源回路の制御回路20の構成を示すブロック図である。制御回路20は、エラーアンプ42、コンパレータ44、46、昇圧用発振器48、降圧用発振器50、コンデンサC12、抵抗R2、R3、R4を備えている。
図5は、昇圧用発振器48から出力される昇圧用三角波と、降圧用発振器50から出力される降圧用三角波と、誤差信号と、の関係の一例を説明するための図である。図5に示すように昇圧用発振器48で発生される昇圧用三角波と降圧用発振器50で発生される降圧用三角波は電圧レベルが異なる。
コンパレータ44は、誤差信号が降圧用三角波より大である期間に“LOW”に相当する電圧を、また誤差信号が降圧用三角波より小である期間に“HIGH”に相当する電圧を、S1信号として出力する。このコンパレータ44の出力の“HIGH”と“LOW”の期間の比に応じてNMOSNH1、NL1は交互にオン、オフするスイッチング動作を行う。このスイッチング動作において、電圧VDDが高くなると誤差信号の電圧レベルが低くなり、コンパレータ44の出力の“HIGH”の期間が長くなる。したがって、NMOSNL1のオンする期間が長くなり電圧VDDは低くなる。一方、電圧VDDが低くなると誤差信号の電圧レベルが高くなり、コンパレータ44の出力の“HIGH”の期間が短くなる。したがって、NMOSNL1のオンする期間が短くなり電圧VDDは高くなる。
一方、誤差信号は、常に昇圧用三角波より小となる。よってコンパレータ46は“LOW”に相当する電圧をS2信号として出力する。
コンパレータ46は、誤差信号が昇圧用三角波より大である期間に“HIGH”に相当する電圧を出力し、誤差信号が昇圧用三角波より小である期間に“LOW”に相当する電圧をS2信号として出力する。
一方、誤差信号は、常に降圧用三角波より大となる。よってコンパレータ44は“LOW”に相当する電圧をS1信号として出力する。
図3は、本発明の電源回路におけるNMOSNH2のゲート電圧制御部の構成を示すブロック図である。同図に示すように本発明のNMOSNH2ゲート電圧制御部は、電圧検出回路22、誤動作防止回路24およびプリ回路12を備えている。
コンパレータ34は電圧VCCと基準電圧Vref2(例えば3.5V)との大小比較を行い、電圧VCCの方が基準電圧Vref2より大きい場合は、検出信号22aとして“HIGH”を示す電圧VCCを出力する。一方、電圧VCCの方が基準電圧より小さい場合は検出信号22aとして“LOW”を示す接地電圧VSSを出力する。レベルシフト回路36は、検出信号22aが“HIGH”を示す電圧VCCの場合、電圧VCCを電圧VGに変更し、“HIGH”の昇圧選択信号22bを出力する。また、検出信号22aが“LOW”の場合、“LOW”の昇圧選択信号22bとして接地電圧VSSを出力する。インバータ38は、昇圧選択信号22bを反転し降圧選択信号22cを出力する。すなわちインバータ38は昇圧選択信号22bが“HIGH”の場合、降圧選択信号22cに“LOW”を示す接地電圧VSSを出力し、昇圧選択信号22bが“LOW”の場合、降圧選択信号22cに“HIGH”を示す電圧VGを出力する。
検出信号22aが““HIGH”の場合、インバータ32の出力は“LOW”となる。そのため、AND回路30の出力、すなわち誤動作防止回路24の出力は、制御回路20の出力にかかわらず常に“LOW”となる。レベルシフト回路28は“LOW”を示す接地電圧VSSを出力する。したがって、NMOSMN1はオフとなり、PMOSMP2、MP4はともにオンとなる。このとき、昇圧選択信号22bが“HIGH”、降圧選択信号22cが“LOW”なのでPMOSMP1がオンし、PMOSMP3がオフとなる。プリ回路12はPMOSMP1、MP2、抵抗R1を介して“HIGH”を示す電圧をNMOSNH2に出力する。
検出信号22aが“LOW”、制御回路20の出力が“LOW”の場合は、インバータ32の出力が“HIGH”、制御回路20の出力が“LOW”なので、AND回路30の出力、すなわち誤動作防止回路24の出力が“LOW”となり、レベルシフト回路28は“LOW”を示す接地電圧VSSを出力する。したがって、NMOSMN1はオフとなり、PMOSMP2、MP4はともにオンとなる。このとき、昇圧選択信号22bが“LOW”、降圧選択信号22cが“HIGH”なのでPMOSMP1がオフし、PMOSMP3がオンとなる。プリ回路12はPMOSMP3、MP4を介して“HIGH”を示す電圧をNMOSNH2に出力する。
以上説明したように、プリ回路12は昇圧モードと降圧モードで経路を変更する。
この寄生ダイオードによる損失は、NMOSNH2のオン抵抗による損失より大きいため、一定電圧VDDとするためには、SW1が“HIGH”となる期間を、正常動作に比べて、多くすることが必要になる。
しかし、この現象が起きている期間に比べて制御回路20のエラーアンプ42の追従が遅いので、SW1の“HIGH”と“LOW”の比は、正常動作とほとんど変わらない。その結果、電圧VDDは、誤動作の発生から復旧するまでの期間において、設定電流からずれて低い電圧となってしまう。
この誤動作を防ぐため、本発明のNMOSNH2ゲート電圧制御部は誤動作防止回路24を備え、降圧モードとなる場合にNMOSNH2が常にオンとなるようにしている。降圧モードでは、SW2端子側のNMOSNH2はスイッチング動作の必要がないので、制御回路20の出力にかかわらず、常にオンとすることで、誤信号の入力による誤動作を無くすことができる。
図4は、本発明の電源回路におけるNMOSNL2のゲート電圧制御部の構成を示すブロック図である。同図に示すように本発明のNMOSNL2のゲート電圧制御部は、誤動作防止回路26、プリ回路16を備えている。
誤動作防止回路26は、制御回路20の出力を反転するインバータ54と、インバータ54の出力と電圧検出回路22の出力である検出信号22aを入力し、論理和を出力するOR回路52と、を備えている。
プリ回路16は、誤動作防止回路26の出力を電圧VGの電圧レベルに応じた大きさに変更して出力するレベルシフト回路40と、PMOSMP5と、NMOSMN2と、を備えている。なお、PMOSMP5と、NMOSMN2はインバータである。
PMOSMP5のソースは下側駆動レギュレータ5の出力と接続され、ドレインはNMOSMN1のドレインと接続されるとともにプリ回路16の出力となっている。NMOSMN1のソースは接地(VSS)される。なお、PMOSMP5およびNMOSMN2のゲートにはレベルシフト回路40から出力される電圧が印加される。
次に、NMOSNL2のゲート制御部の動作について説明する。
OR回路52の出力、すなわち誤動作防止回路26の出力は制御回路20の出力に関係なく“HIGH”となる。誤動作防止回路26の出力はレベルシフト回路40で“HIGH”を示す電圧VGRに変更される。そしてレベルシフト回路40の出力が“HIGH”なので、NMOSMN2がオンとなり、PMOSMP5がオフとなる。したがって、この場合、プリ回路16の出力はNMOSMN2がオンすることによって“LOW”となる。
制御回路20の出力が“LOW”の場合は、インバータ54の出力が“HIGH”となる。この場合OR回路52の出力、すなわち誤動作防止回路26の出力は“HIGH”となり、検出信号22aが“HIGH”の場合と同様にプリ回路16の出力は“LOW”となる。
一方、制御回路20の出力が“HIGH”の場合は、インバータ54の出力が“LOW”となる。この場合OR回路52の出力は“LOW”となる。OR回路52の出力はレベルシフト回路40で“LOW”を示す接地電圧VSSが出力される。そしてレベルシフト回路40の出力が“LOW”なので、NMOSMN2がオフとなり、PMOSMP5がオンとなる。したがってこの場合プリ回路16の出力は“HIGH”となる。
このように、降圧モードを行う場合、常にプリ回路16の出力を“LOW”とすることで、NH2ゲート電圧制御部と同様に、誤動作を防止することができる。
なお、NMOSNH1、NL1のゲート電圧制御部にはプリ回路10、14が設けられている。プリ回路10、14は、プリ回路16と同じ構成とすることができる。
≪昇圧モード≫
入力される電圧VCCより高い電圧VDD(2.5V)を出力する場合、電源回路は制御回路20の出力に基づいて昇圧モードとなる。このとき、制御回路20から出力されるS1信号によってNMOSNH1は常にオン、NMOSNL1は常にオフとなる。
一方、昇圧モードなので電圧検出回路22から出力される検出信号22aは“LOW”となり、制御回路20から出力されるS2信号は、誤動作防止回路24ではそのまま通過し、誤動作防止回路26では反転して通過する。また、このとき電圧検出回路22から出力される昇圧選択信号22bが“LOW”となるので、プリ回路12の抵抗R1の無い方のインバータ(NMOSMN1、PMOSMP4)が選択される。そしてNMOSNH2、NL2は、制御回路20から出力されるS2信号に応じて交互にオン、オフのスイッチングを行い電圧VDDは昇圧される。
入力される電圧VCCより低い電圧VDD(2.5V)を出力する場合、電源回路は制御回路20の出力に基づいて降圧モードとなる。このとき、NMOSNH1、NMOSNL1は制御回路20ら出力されるS1信号によって交互にオン、オフのスイッチングを行う。NMOSNH1のゲートに電圧VG(=VCC+2VDD)が印加されたときのゲート・ソース間電圧は2×VDD=5Vの一定の値になる。
そのため、本実施の形態では、ツェナーダイオード19に流れる電流量を制限する抵抗R1を降圧モードの電流経路に設け、効率の悪化を防止している。
<プリ回路12>
図10は、プリ回路12の他の実施の形態を示すブロック図である。図10に示すプリ回路12は、誤動作防止回路24の出力を電圧VG系の大きさに変更して出力するレベルシフト回路50、PMOSMP6、MP7、MP8、MP9、MP10、MP11と、NMOSMN3と、電流源52と、を備えている。
PMOSMP6のソースはチャージポンプ回路2の出力と接続され、ドレインはPMOSMP7のソースと接続されている。PMOSMP7のドレインはNMOSMN3のドレインと接続されている。NMOSMN3のソースは接地(VSS)される。なお、PMOSMP6のゲートには昇圧選択信号22bが印加され、PMOSMP7およびNMOSMN3のゲートにはレベルシフト回路50の出力が印加される。
また、PMOSMP8のソースはチャージポンプ回路2の出力と接続され、ドレインはNMOSMP10のソースと接続されている。NMOSMP10のドレインは、NMOSMN3のドレインに接続されるとともにプリ回路12の出力となり、NMOSNH2のゲートと接続される。PMOSMP9のソースはチャージポンプ回路2の出力と接続され、ドレインは、NMOSMP11のソースと接続される。NMOSMP11のドレインには電流源52が接続されている。また、NMOSMP8のゲートには降圧選択信号22cが印加され、PMOSMP9のゲートは接地(VSS)される。
なお、NMOSMP10とNMOSMP11は、NMOSMP11のゲートとドレインが接続された電流ミラー回路であり、NMOSMP8(『選択回路』)は電流ミラー回路の動作のオン、オフを行うものである。
レベルシフト回路50は誤動作防止回路の出力を電圧VGに変換して出力する。したがって、NMOSMN3はオンとなり、PMOSMP7はオフとなる。このとき昇圧選択信号22bは“LOW”降圧選択信号22cは“HIGH”なので、PMOSMP8はオフとなる。よって、プリ回路12の出力はNMOSMN3がオンすることによって“LOW”となる。
レベルシフト回路50は“LOW”を示す接地電圧VSSを出力する。したがって、NMOSMN3はオフとなり、PMOSMP7はオンとなる。このとき、昇圧選択信号22bが“LOW”、降圧選択信号22cが“HIGH”の場合は、PMOSMP6がオンし、PMOSMP8がオフとなる。プリ回路12は、PMOSMP6、MP7の経路で“HIGH”を示す電圧をNMOSNH2に出力する。
5 下側駆動レギュレータ
6 インバータ
10、12、14、16 プリ回路
18 保護回路
19 ツェナーダイオード
20 制御回路
22 電圧検出回路
24、26 誤動作防止回路
28、36、40、60 レベルシフト回路
30 AND回路
32、38、54 インバータ
34、44、46 コンパレータ
42 エラーアンプ
48 昇圧用発振器
50 降圧用発振器
52 OR回路
62 電流源
Claims (7)
- 入力電圧がドレインに印加される第1のN型MOSFETと、
前記第1のN型MOSFETと直列接続される第2のN型MOSFETと、
ソースが前記第1のN型MOSFETのソースとコイルを介して接続され、前記入力電圧を降圧した出力電圧がドレインから出力される第3のN型MOSFETと、
前記入力電圧および前記出力電圧を用いて、前記第1のN型MOSFETおよび前記第3のN型MOSFETのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、
前記昇圧電圧に基づいて、前記第2のN型MOSFETとともにスイッチング動作する前記第1のN型MOSFETと、前記第3のN型MOSFETとをオンさせる制御回路と、
前記第3のN型MOSFETのゲート・ソース間に接続され、前記第3のN型MOSFETのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、
前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、
を備えたことを特徴とする電源回路。 - 入力電圧がドレインに印加される第1のN型MOSFETと、
前記第1のN型MOSFETと直列接続される第2のN型MOSFETと、
ソースが前記第1のN型MOSFETのソースとコイルを介して接続され、出力電圧がドレインから出力される第3のN型MOSFETと、
前記第3のN型MOSFETと直列接続される第4のN型MOSFETと、
前記入力電圧および前記出力電圧を用いて、前記第1のN型MOSFETおよび前記第3のN型MOSFETのゲート電圧を得るための共用電圧として、前記入力電圧および前記出力電圧より高い昇圧電圧を発生する昇圧電圧発生回路と、
前記入力電圧を降圧した前記出力電圧を得る降圧モードでは、前記昇圧電圧に基づいて、前記第2のN型MOSFETとともにスイッチング動作する前記第1のN型MOSFETをオンし、前記第3のN型MOSFETをオンし、前記第4のN型MOSFETをオフし、
前記入力電圧を昇圧した前記出力電圧を得る昇圧モードでは、前記昇圧電圧に基づいて、前記第4のN型MOSFETとともにスイッチング動作する前記第3のN型MOSFETをオンし、前記第1のN型MOSFETをオンし、前記第2のN型MOSFETをオフする制御回路と、
前記第3のN型MOSFETのゲート・ソース間に接続され、前記第3のN型MOSFETのゲート・ソース間電圧が前記入力電圧の大きさに応じて所定電圧以上となるときに両端に定電圧を発生するツェナーダイオードと、
前記ツェナーダイオードに流れる電流を所定値に制限する電流制限回路と、
を備えたことを特徴とする電源回路。 - 前記入力電圧の大きさに応じて前記昇圧モードと前記降圧モードを検出する検出回路と、
前記降圧モード時に前記第3のN型MOSFETのゲート電圧を印加する経路である降圧モード用経路と、前記昇圧モード時に前記第3のN型MOSFETのゲート電圧を印加する経路である昇圧モード用経路と、を前記検出回路の出力によって選択する選択回路と、
を備え、
前記電流制限回路は、前記降圧モード用経路に設けられ、前記選択回路が前記降圧モード用経路を選択した場合、前記昇圧電圧が前記電流制限回路を介して前記第3のN型MOSFETのゲートに印加されることを特徴とする請求項2に記載の電源回路。 - 前記昇圧モード用経路には、前記制御回路の出力に基づいてスイッチングすることで前記昇圧電圧を出力するインバータが設けられ、
前記選択回路が前記昇圧モード用経路を選択した場合、前記インバータの出力が前記第3のN型MOSFETのゲートに印加されることを特徴とする請求項2または3に記載の電源回路。 - 前記電流制限回路は、
前記昇圧電圧発生回路の出力と前記第3のN型MOSFETのゲートとの間に設けられ、定電流で動作する電流ミラー回路であり、
前記電流ミラー回路の出力が前記第3のN型MOSFETのゲートと接続されたことを特徴とする請求項1に記載の電源回路。 - 前記電流制限回路は、
前記降圧モード用経路に設けられ、定電流で動作する電流ミラー回路であり、
前記電流ミラー回路の出力が前記第3のN型MOSFETのゲートと接続されたことを特徴とする請求項3または4に記載の電源回路 - 前記昇圧電圧発生回路は、
前記第1のN型MOSFETがオンしたときのゲート・ソース間電圧が前記入力電圧に関わらず一定の値となり、前記第3のN型MOSFETがオンしたときのゲート・ソース間電圧が前記入力電圧に応じて変化する値となる、前記昇圧電圧を発生することを特徴とする請求項1乃至6の何れかに記載の電源回路。
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