JP4591411B2

JP4591411B2 - 撮像装置

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Publication number: JP4591411B2
Application number: JP2006169068A
Authority: JP
Inventors: 博福井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2010-12-01
Anticipated expiration: 2015-10-23
Also published as: JP2006295970A

Description

本発明は、例えば高速で移動する物体を撮像する、主にファクトリーオートメーション(FA: Factory Automation)用として用いられるカメラ装置等に適用される撮像装置に関する。

本件出願人は、インターライントランスファ(IT: Interline Transfer)型の固体撮像素子（ＣＣＤイメージセンサ）の電荷蓄積時間を制御することにより、メカニカルなアイリスを用いることなく露光時間調節を行う電子シャッタ機能を有する撮像装置を先に提案している（例えば、特許文献１参照）。

この撮像装置では、図１７の（ａ）に示す垂直ブランキング信号がローレベルとなる垂直ブランキング期間ＶＢＬＫに出力される図１７の（ｂ）に示す読み出し信号により、ＣＣＤイメージセンサの光電変換部の各画素に蓄積された電荷を垂直転送部に読み出す。上記ＣＣＤイメージセンサの電荷蓄積時間は、図１７の（ｃ）に示すリセット信号により制御されており、該ＣＣＤイメージセンサはこのリセット信号が供給されると画素に蓄積された電荷をオーバーフロードレインに掃き捨てるようになっている。

このため、上記リセット信号が供給されている間（電荷掃き捨て期間）は、上記ＣＣＤイメージセンサには電荷が蓄積されない。従って、上記ＣＣＤイメージセンサに供給する上記リセット信号を停止したときから、該ＣＣＤイメージセンサの光電変換部に有効電荷が蓄積されることとなり、上記リセット信号を停止するタイミングを制御することにより、電荷蓄積時間、すなわち、シャッタ速度を制御することができる。

上記撮像装置は、このような電子シャッタ機能を用いることにより、被写体の動きに応じて上記シャッタ速度を可変することができるため、特に高速移動体における画像の取り込みに有利である。

ここで、例えば主としてＦＡ用に用いられ、移動する物体の撮像を行うような撮像装置が知られている。この撮像装置は、例えば図１８に示すような構成となっており、移動路２００上を移動する物体２０１が撮像部２０２の前に移動してくると、これを位置検出部２０３が検出し、図１９の（ａ）の時刻ｔ１１に示すローレベルのトリガ信号をシャッタ信号発生回路２０４に供給する。

上記シャッタ信号発生回路２０４は、上記トリガ信号が供給されると、図１９の（ｂ）の時刻ｔ１１に示すようにシャッタコントロール信号をＣＣＤ制御回路２０５に供給する。

上記ＣＣＤ制御回路２０５は、上記シャッタコントロール信号が供給されている間はＣＣＤイメージセンサ２０６の光電変換部に蓄積された電荷をオーバーフロードレインに掃き捨てるためのリセット信号を供給する。これにより、上記リセット信号が供給されている間は、上記ＣＣＤイメージセンサ２０６の光電変換部の各画素に電荷は蓄積されない。しかし、上記トリガ信号が供給されると、上記ＣＣＤイメージセンサ２０６に供給するリセット信号を停止する。これにより、上記ＣＣＤイメージセンサ２０６の光電変換部の各画素に有効電荷の蓄積が開始される。

上記ＣＣＤ制御回路２０５には、同期信号発生回路２０７から図１９の（ｃ）の時刻ｔ１１〜時刻ｔ１２に示す垂直同期信号及び図１９の（ｄ）に示す水平同期信号が供給されている。上記ＣＣＤ制御回路２０５は、上記シャッタコントロール信号が供給されると、図１９の（ｃ）に示す垂直同期信号の立ち下がる時刻ｔ１１から、図１９の（ｄ）に示す水平同期信号のパルス数を９発カウントした後、クロックを数百カウントしてから図１９の（ｅ）の時刻ｔ１３に示す読み出し信号を上記ＣＣＤイメージセンサ２０６に供給する。

これにより、上記図１９の（ｂ）の時刻ｔ１１にシャッタコントロール信号が上記ＣＣＤイメージセンサ２０６に供給されてから、図１９の（ｅ）の時刻ｔ１３に上記ＣＣＤイメージセンサ２０６に上記読み出し信号が供給されるまでの間、撮像レンズ２０８を介して照射される撮像光に応じた電荷が該ＣＣＤイメージセンサ２０６に蓄積されることとなり、この時刻ｔ１１〜時刻ｔ１３間が電荷蓄積時間となる。

なお、図１９の（ｆ）は、垂直ブランキング期間ＶＢＬＫを示す。

上記ＣＣＤイメージセンサ２０６から読み出された電荷は、撮像信号として信号処理回路２０９に供給される。上記信号処理回路２０９は、上記撮像信号に同期信号を付加する等の信号処理を施し、これをビデオ信号として出力端子２１０を介して出力する。この出力端子２１０を介して出力されるビデオ信号は、例えばモニタに供給される。これにより、上記物体２０１を移動させた場合における該物体２０１の状態を分析することができる。

このような移動する物体の撮像を行う撮像装置は、主としてＦＡ用として用いられているため、上記図１８に示した物体２０１を高速で移動させ、例えば１／１００００秒等の高速シャッタにより撮像を行いたい場合がある。

しかし、上記撮像装置では、例えば垂直同期信号の立ち下がりから水平同期信号のパルス数を９発カウントした後、クロックを数百カウントしたタイミングで読み出し信号をＣＣＤイメージセンサに供給する。すなわち、上記読み出し信号の出力タイミングが、ＣＣＤイメージセンサの画素配列に基づいて予め固定され設定されている。

従って、上記撮像装置の電荷蓄積時間は、上記垂直同期信号の立ち下がりの時刻から上記読み出し信号が出力される時刻までの時間以下には短縮することはできなかった。このため、従来の撮像装置は、１／１００００秒等の高速シャッタによる撮像を行うことはできなかった。

上記撮像装置では、上述のように位置検出部２０３から供給されるトリガ信号に応じて有効電荷の蓄積を開始するようになっている。すなわち、上記撮像装置では、位置検出２０３から供給されるトリガ信号のタイミングに応じて、動作するようになっている。

ところで、画像処理機器を使用して、撮像装置からのビデオ信号に画像処理を行ないたい場合がある。一般に画像処理機器は所定の同期信号を基準として動作するようになっている。このため、例えば複数の撮像装置、映像記録再生装置等からのビデオ信号を合成する場合などに、基準となる同期信号に同期したビデオ信号を画像処理機器に供給する必要がある。

具体的にはこの撮像装置は、任意のタイミングで、例えば図２０の（ａ）に示すように、トリガ信号が供給されると、所定の電荷蓄積時間すなわち露光時間の後に、図２０の（ｂ）に示す読み出し信号をＣＣＤイメージセンサに供給し、光電変換部の各画素に蓄積した電荷を垂直転送部に読み出すと同時に、垂直同期信号Ｖ−ＳＹＮＣを発生し、図２０の（ｃ）に示すように、発生した垂直同期信号Ｖ−ＳＹＮＣに同期させて垂直転送部に読み出した電荷を撮像信号として水平転送部を介して出力するようになっている。

あるいは、この撮像装置は、例えば図２１の（ｃ）に示すように、一定の周期の垂直同期信号Ｖ−ＳＹＮＣを発生しておき、図２１の（ａ）に示すトリガ信号が供給されると、所定の露光時間の後に、図２１の（ｂ）に示す読み出し信号をＣＣＤイメージセンサに供給し、光電変換部の各画素に蓄積した電荷を垂直転送部に読み出すと同時に、垂直同期信号Ｖ−ＳＹＮＣを発生するようになっている。

この撮像装置では、図２２の（ａ）に示すように、任意のタイミングすなわちランダムに供給されるトリガ信号に応じて、ランダムな間隔で図２２の（ｂ）に示すようにビデオ信号が出力されるようになっているため、一定周期で垂直同期信号Ｖ−ＳＹＮＣを出力することができない。

特開平４−１１９７７６号公報特開平０６−１２５５０２号公報特開平０４−１９２６８５号公報特開平０５−２３６３５５号公報

ところで、このような撮像装置からのビデオ信号を用いて処理を行なう例えばフレームメモリ，モニタ等のビデオ処理機器では、その動作を供給されるビデオ信号に同期させることが要求される。

ところが、これらのビデオ処理機器においては、ランダム周期の同期信号に同期させることは技術的に非常に難しく一般的には行なわれていない。

そこで、本発明の目的は、撮像素子の電子シャッタ機能を利用して、トリガ信号に同期した高速のランダムシャッタによる撮像動作を行い、所定数のライン以降の必要な有効電荷を撮像信号として出力することができるようにした撮像装置を提供することにある。

本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施の形態の説明から一層明らかにされる。

本発明は、被写体の撮像を指定するトリガ信号が外部より供給されるトリガ信号入力端子と、上記トリガ信号入力端子に供給されたトリガ信号を出力するトリガ信号出力端子と、垂直同期信号及び水平同期信号を発生し、水平同期信号出力端子から上記水平同期信号を出力する同期信号発生部と、上記トリガ信号入力端子に供給されるトリガ信号を基準とした垂直同期信号を発生し、垂直同期信号出力端子から上記垂直同期信号を出力するサブ同期信号発生部と、上記同期信号発生部で発生する水平同期信号よりも周波数が高い高速水平同期信号を上記トリガ信号を基準とした所定の期間に発生し、高速水平同期信号出力端子から高速水平同期信号発生部を備える撮像制御装置により制御される撮像装置であって、上記撮像制御装置から出力される上記トリガ信号と上記垂直同期信号と上記水平同期信号と上記高速水平同期信号が供給され、入射された光量に応じた電荷を発生する受光部と、上記受光部で発生された電荷が転送される垂直転送部と、上記垂直転送部を介して転送された電荷を出力する水平転送部と、電荷掃捨部とを備え、上記受光部に蓄積された電荷を上記電荷掃捨部に掃き捨てる電子シャッタ機能を有するインターライントランスファ型固体撮像素子と、上記撮像制御装置から供給される上記トリガ信号に応じて、上記電荷掃捨部への電荷の掃き捨てを所定時間停止させ、上記所定時間経過後に、上記撮像制御装置から供給される上記垂直同期信号に応じて上記受光部に蓄積された撮像電荷を有効電荷として上記垂直転送部に読み出し、この垂直転送部に読み出された撮像電荷を上記撮像制御装置から供給される上記高速水平同期信号に応じて所定数の転送サイクルだけ高速垂直転送した後に上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送を行い、上記高速垂直転送により所定数のラインの撮像電荷を除いた有効電荷を撮像信号として上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送により上記水平転送部を介して出力させる駆動制御部とからなり、上記駆動制御部は、上記トリガ信号の供給のタイミングに基づいて、上記水平同期信号よりも高い周波数となる変調水平同期信号を生成する変調水平同期信号生成手段を備え、上記変調水平同期信号と上記垂直同期信号のタイミングにより設定される所定の範囲の撮像信号を出力するように、上記インターライントランスファ型固体撮像素子の駆動を制御することを特徴とする。

本発明に係る撮像装置では、入射された光量に応じた電荷を発生する受光部と、上記受光部で発生された電荷が転送される垂直転送部と、上記垂直転送部を介して転送された電荷を出力する水平転送部と、電荷掃捨部とを備え、上記受光部に蓄積された電荷を上記電荷掃捨部に掃き捨てる電子シャッタ機能を有するインターライントランスファ型固体撮像素子を駆動制御部により制御して、上記撮像制御装置から供給される上記トリガ信号に応じて、上記電荷掃捨部への電荷の掃き捨てを所定時間停止させ、上記所定時間経過後に、上記撮像制御装置から供給される上記垂直同期信号に応じて上記受光部に蓄積された撮像電荷を有効電荷として上記垂直転送部に読み出し、この垂直転送部に読み出された撮像電荷を上記撮像制御装置から供給される上記高速水平同期信号に応じて所定数の転送サイクルだけ高速垂直転送した後に上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送を行い、上記高速垂直転送により所定数のラインの撮像電荷を除いた有効電荷を撮像信号として上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送により上記水平転送部を介して出力させるので、上記駆動制御部により、上記トリガ信号の供給のタイミングに基づいて、変調水平同期信号生成手段で生成される上記水平同期信号よりも高い周波数となる変調水平同期信号と上記垂直同期信号のタイミングにより設定される所定の範囲の撮像信号を出力するように、上記インターライントランスファ型固体撮像素子の駆動を制御することによって、上記電子シャッタ機能を利用して上記トリガ信号に同期した高速のランダムシャッタによる撮像動作を行い、所定数のライン以降の必要な有効電荷を撮像信号として得ることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

本発明は、例えば図１に示すように構成の撮像システムに適用される。この撮像システムは、ベルトコンベア等からなる移送路１により移送される被検体２を検出する位置センサ３の検出出力に基づいて、上記被検体２を撮像装置１０により撮像して静止画として取り込む撮像システムであって、上記位置センサ３の検出出力に応じて上記撮像装置１０の動作制御を行って該撮像装置１０からのビデオ信号を静止画像信号としてメモリ２１に取り込む撮像制御装置２０と、上記撮像装置１０からのビデオ信号が上記メモリ２１を介して静止画像信号として供給される画像処理装置３０とを有する。

この撮像システムにおいて、位置センサ３は、移送路１により移送される被検体２を検出し、被検体２が該位置センサ３の前面に到達したときに、トリガ信号ＴＲＩＧを発生し、このトリガ信号ＴＲＩＧを上記撮像制御装置２０に供給する。

また、上記撮像装置１０は、図２に示すように、上記撮像制御装置２０から端子Ｃ１，Ｃ２を介して外部同期信号ＥＸＴ−ＶＤ，ＥＸＴ−ＨＤが供給される同期信号発生部１１Ａと、上記撮像制御装置２０から端子Ｃ３を介してトリガ信号ＴＲＩＧが供給されるサブ同期信号発生部１１Ｂ及びゲート信号発生部１２と、このゲート信号発生部１２から供給されるゲート信号により切り換え制御されるスイッチ回路１３と、マスタクロック発生器１４から供給される約２８．６ＭＨｚのマスタクロックＭＣＫにより動作するタイミングジェネレータ１５と、このタイミングジェネレータ１５から供給される各種タイミング信号等に応じて動作するＣＣＤ駆動部１６により駆動されるＣＣＤイメージセンサ１７と、このＣＣＤイメージセンサ１７による撮像信号が相関２重サンプリング(CDS: Correlateddouble sampling )回路１８を介して供給されるプロセス処理部１９とを備えてなる。

上記ＣＣＤイメージセンサ１７は、例えば図３に示すような構造のインターライントランスファ(IT: Interline Transfer)型のＣＣＤイメージセンサであって、奇数フィールドの各画素に相当する受光部Ｓ_ＯＤＤと偶数フィールドの各画素に相当する受光部Ｓ_ＥＶＥＮと、各受光部Ｓ_ＯＤＤ，Ｓ_ＥＶＥＮに蓄積された電荷が読み出される垂直転送部Ｖ_ＲＥＧと、上記垂直転送部Ｖ_ＲＥＧに読み出された電荷を１水平ライン単位の撮像信号として出力する水平転送部Ｈ_ＲＥＧとから成り、受光部Ｓ_ＯＤＤ，Ｓ_ＥＶＥＮの下方に形成されたサブストレートの電位を制御することにより、各受光部Ｓ_ＯＤＤ，Ｓ_ＥＶＥＮに蓄積された電荷をそのサブストレートに掃き捨てて、電荷蓄積時間を制御するようにした電子シャッタ機能を有する。

上記同期信号発生部１１Ａは、上記タイミングジェネレータ１５からマスタクロックＭＣＫを１／２分周した約１４．３ＭＨｚのクロックＣＬが供給されており、このクロックＣＬに基づいて動作して、内部信号ＶＤ，ＨＤを発生するとともに、上記クロックＣＬを１／４分周して周波数が約３．５ＭＨｚのＣＬ／４信号を発生するようになっている。この同期信号発生部１１Ａは、外部同期が可能な構成のもので、上記端子Ｃ１，Ｃ２に外部同期信号ＥＸＴ−ＶＤ，ＥＸＴ−ＨＤが供給されているときには、上記外部同期信号ＥＸＴ−ＶＤ，ＥＸＴ−ＨＤに同期した内部同期信号ＶＤ，ＨＤを発生する。そして、この同期信号発生部１１Ａに発生された内部同期信号ＶＤ，ＨＤ及びＣＬ／４信号が上記サブ同期信号発生部１１Ｂに供給されている。さらに、上記内部同期信号ＶＤ，ＨＤは、上記ゲート信号発生部１２及びプロセス処理部１９に供給されている。

また、上記サブ同期信号発生部１１Ｂは、上記端子Ｃ３に供給されるトリガ信号ＴＲＩＧのタイミングを基準にした変調垂直同期信号ＴＧ−ＶＤ及び変調水平同期信号ＴＧ−ＨＤと電子シャッタ制御信号Ｘ−ＳＵＢを発生する。このサブ同期信号発生部１１Ｂでは、図４の（Ａ）に示すようなトリガ信号ＴＲＩＧの立ち上がりタイミングを基準にして図４の（Ｃ）に示すような変調垂直同期信号ＴＧ−ＶＤを生成し、この変調垂直同期信号ＴＧ−ＶＤに基づいて予め設定されたシャッタ速度に応じた期間Ｔ１だけ図４の（Ｂ）に示すように電子シャッタ制御信号Ｘ−ＳＵＢを停止するとともに、上記期間Ｔ１経過後に所定の期間Ｔ２だけ上記ＣＬ／４信号を水平同期信号とし、上記各期間Ｔ１，Ｔ２以外は通常の内部水平同期信号ＨＤとした変調水平同期信号ＴＧ−ＨＤを生成する。そして、このサブ同期信号発生部１１Ｂにより発生された変調垂直同期信号ＴＧ−ＶＤは上記タイミングジェネレータ１５に供給され、また、上記変調水平同期信号ＴＧ−ＨＤは上記スイッチ回路１３に供給され、さらに、電子シャッタ制御信号Ｘ−ＳＵＢは上記ＣＣＤ駆動部１６に供給されている。

また、上記ゲート信号発生部１２は、上記端子Ｃ３に供給されるトリガ信号ＴＲＩＧの立ち上がりエッジのタイミングを基準にして、内部水平同期信号ＨＤを１６個カウントした１６Ｈ期間経過後に、上記期間Ｔ２中の所定の期間Ｔ３（ここでは２１Ｈ期間）だけ論理「Ｈ］となる図４の（Ｅ）に示すようなゲート信号ＧＡＴＥを発生する。そして、このゲート信号発生部１２で発生されたゲート信号ＧＡＴＥは、上記スイッチ回路１３に供給されている。

また、上記スイッチ回路１３は、上記撮像制御装置２０から端子Ｃ４を介して通常の水平同期周波数ｆ_Ｈの２〜７倍の周波数を有する高速水平同期信号ＨｉＨＤが供給されており、上記ゲート信号ＧＡＴＥが論理「Ｈ］となる期間Ｔ３だけ上記高速水平同期信号ＨｉＨＤを選択し、また、上記期間Ｔ３以外の期間は上記サブ同期信号発生部１１Ｂから供給される変調水平同期信号ＴＧ−ＨＤを選択するようになっている。このスイッチ回路１３により選択された上記高速水平同期信号ＨｉＨＤ及び変調水平同期信号ＴＧ−ＨＤからなる図４の（Ｆ）に示すような変調水平同期信号ＴＧ−ＨＤ’が上記タイミングジェネレータ１５に供給されている。

また、上記タイミングジェネレータ１５は、上記サブ同期信号発生部１１Ｂから供給される変調垂直同期信号ＴＧ−ＶＤと上記スイッチ回路１３により選択された上記高速水平同期信号ＨｉＨＤ及び変調水平同期信号ＴＧ−ＨＤに基づいて、上記ＣＣＤイメージセンサ１７の駆動に必要な各種タイミング信号を生成して上記ＣＣＤ駆動部１６に供給する。

また、上記ＣＣＤ駆動部１６は、上記各種タイミング信号や電子シャッタ制御信号Ｘ−ＳＵＢに基づいて図４の（Ｄ）に示す読み出しパルスＳＧや水平転送パルス、垂直転送パルス等の駆動パルスを生成して、上記ＣＣＤイメージセンサ１７を駆動する。

また、上記ＣＤＳ回路１８は、上記ＣＣＤイメージセンサ１７により得られた撮像信号に対して、タイミングジェネレータ１５から供給されるサンプリングパルスに基づいていわゆる相関２重サンプリングを行なって、撮像信号に含まれているリセットノイズ等の雑音を除去する。

そして、上記プロセス処理部１９では、上記ＣＤＳ回路１８から供給された撮像信号に所定のプロセス処理を施す。このプロセス処理部１９で上記撮像信号に所定のプロセス処理を施すことにより得られた図４の（Ｇ）に示すようなビデオ信号ＶＩＤＥＯが、端子Ｃ５を介して上記撮像制御装置２０に供給される。

上記撮像制御装置２０は、上記撮像装置１０により得られたビデオ信号ＶＩＤＥＯが端子Ｃ５１を介して供給されるメモリ２１と、このメモリ２１に対するデータの書き込み／読み出しを制御するメモリコントローラ２２を備える。また、この撮像制御装置２０は、同期信号発生部２３、サブ同期信号発生部２４及び高速水平同期信号発生部２５を備え、上記位置センサ３の検出出力として得られたトリガ信号ＴＲＩＧが端子Ｃ２０を介して上記メモリコントローラ２２及びサブ同期信号発生部２４に供給されるようになっている。さらに、上記トリガ信号ＴＲＩＧは端子Ｃ４１から上記撮像装置１０に供給されるようになっている。

この撮像制御装置２０において、上記同期信号発生部２３は、マスタクロック発生器２６から供給される約２８．６ＭＨｚのマスタクロックＭＣＫに基づいて同期信号ＶＤ，ＨＤと、この水平同期信号ＨＤの２倍の周波数の２ＦＨ信号及び上記マスタクロックＭＣＫを１／４分周したＣＬ／４信号を発生する。この同期信号発生部２３により発生された同期信号ＶＤ，ＨＤが上記メモリコントローラ２２に供給されており、また、垂直同期信号ＶＤ及び２ＦＨ信号が上記サブ同期信号発生部２４に供給されており、また、ＣＬ／４信号が上記高速水平同期信号発生部２５に供給されており、さらに、水平同期信号ＨＤが端子Ｃ２１を介して外部同期信号ＥＸＴ−ＨＤとして上記撮像装置１０に供給されるようになっている。

また、上記サブ同期信号発生部２４は、上記撮像装置１０に供給する外部同期信号ＥＸＴ−ＶＤを上記トリガ信号ＴＲＩＧ、垂直同期信号ＶＤ及び２ＦＨ信号から生成するものであって、例えば図５に示すように構成されている。

この図５に示すサブ同期信号発生部２４は、上記トリガ信号ＴＲＩＧ及び２ＦＨ信号が供給されるエッジ検出回路１００と、上記２ＦＨ信号がそれぞれクロック入力端子ＣＬＫに供給される第１乃至第３のカウンタ１１１，１１２，１１３を備える。

上記エッジ検出回路１００は、上記２ＦＨ信号がクロック入力端子ＣＫに供給される第１及び第２のＤ型フリップフロップ１０１，１０２と、上記第１のＤ型フリップフロップ１０１の非反転出力と第２のＤ型フリップフロップ１０２の反転出力が供給されるＮＡＮＤゲート１０３とからなり、上記トリガ信号ＴＲＩＧが上記第１のＤ型フリップフロップ１０１のデータ入力端子Ｄに供給され、この第１のＤ型フリップフロップ１０１の非反転出力が上記第２のＤ型フリップフロップ１０２のデータ入力端子Ｄに供給されるようになっている。このような構成のエッジ検出回路１００は、上記トリガ信号ＴＲＩＧの立ち上がりエッジを検出する。このエッジ検出回路１００の検出出力は、上記第１のカウンタ１１１のロード端子ＬＤに供給されるとともに、Ｄ型フリップフロップ１１４のリセット端子Ｒに供給される。

上記第１のカウンタ１１１は、上記２ＦＨ信号の立ち上がりエッジでカウントアップ動作を行う４ビットのバイナリカウンタであって、上記エッジ検出回路１００の検出出力が上記ロード端子ＬＤに供給されることにより、上記トリガ信号ＴＲＩＧの立ち上がりエッジ毎に［１０００］がプリセットされ、上記２ＦＨ信号の立ち上がりエッジ毎にアップカウントして、そのキャリー出力ＲＣを上記Ｄ型フリップフロップ１１４のクロック入力端子ＣＫに供給する。

上記Ｄ型フリップフロップ１１４は、そのデータデータ入力端子Ｄに論理「Ｈ」が与えられており、上記エッジ検出回路１００の検出出力が上記リセット端子Ｒに供給されることにより、上記トリガ信号ＴＲＩＧの立ち上がりエッジ毎にリセットされ、上記第１のカウンタ１１１のキャリー出力ＲＣをクロックとして上記データデータ入力端子Ｄの論理「Ｈ」をラッチして、その非反転出力を第２及び第３のカウンタ１１２，１１３の各制御入力端子ＳＰＥに供給するとともに、各Ｄ型フリップフロップ１１６，１１９のリセット端子Ｒに供給する。

上記第２のカウンタ１１２は、８ビットバイナリのプログラマブル・ダウン・カウンタであって、その制御入力端子ＳＰＥが論理「Ｌ」となっている期間すなわち、上記Ｄ型フリップフロップ１１４が上記トリガ信号ＴＲＩＧの立ち上がりエッジのタイミングでリセットされ、上記第１のカウンタ１１１のキャリー出力ＲＣにより論理「Ｈ」を出力するまでの間、上記２ＦＨ信号の立ち上がりエッジのタイミングで［１０００１０００］がプリセットされ、その後上記制御入力端子ＳＰＥが論理「Ｈ」になると上記２ＦＨ信号の立ち上がりエッジ毎にダウンカウントして、そのカウント出力ＣＯ／ＣＺをＮＡＮＤゲートによるインバータ１１５を介して上記Ｄ型フリップフロップ１１６のクロック入力端子ＣＫに供給する。

上記Ｄ型フリップフロップ１１６は、そのデータデータ入力端子Ｄに論理「Ｈ」が与えられており、上記Ｄ型フリップフロップ１１４の出力が上記リセット端子Ｒに供給されることにより、上記Ｄ型フリップフロップ１１４の出力の立ち上がりエッジ毎にリセットされ、上記第２のカウンタ１１２のカウント出力ＣＯ／ＣＺの反転信号をクロックとして上記データデータ入力端子Ｄの論理「Ｈ」をラッチして、その反転出力をＮＡＮＤゲート１１７の一方の入力端子に供給する。

そして、このＮＡＮＤゲート１１７は、もう一方の入力端子に上記Ｄ型フリップフロップ１１４の非反転出力が供給されており、このＤ型フリップフロップ１１４の非反転出力と上記Ｄ型フリップフロップ１１６の反転出力とのＮＡＮＤ出力として、図６の（Ａ）に示すトリガ信号ＴＲＩＧの立ち上がりエッジのタイミングから７Ｈ経過後に９Ｈ期間だけ論理「Ｌ」となる図６の（Ｂ）に示すような垂直同期信号ＶＤ１を生成する。

上記ＮＡＮＤゲート１１７の出力すなわち上記垂直同期信号ＶＤ１は、各ＮＡＮＤゲート１２１，１２９の各一方の入力端子に供給されているとともに、Ｄ型フリップフロップ１２８のリセット端子Ｒに供給されている。

また、上記第３のカウンタ１１３は、８ビットバイナリのプログラマブル・ダウン・カウンタであって、その制御入力端子ＳＰＥが論理「Ｌ」となっている期間すなわち、上記Ｄ型フリップフロップ１１４が上記トリガ信号ＴＲＩＧの立ち上がりエッジのタイミングでリセットされ、上記第１のカウンタ１１１のキャリー出力ＲＣにより論理「Ｈ」を出力するまでの間、上記２ＦＨ信号の立ち上がりエッジのタイミングで［１００１０１００］がプリセットされ、その後上記制御入力端子ＳＰＥが論理「Ｈ」になると上記２ＦＨ信号の立ち上がりエッジ毎にダウンカウントして、そのカウント出力ＣＯ／ＣＺをＮＡＮＤゲートによるインバータ１１８を介して上記Ｄ型フリップフロップ１１９のクロック入力端子ＣＫに供給する。

上記Ｄ型フリップフロップ１１９は、そのデータ入力端子Ｄに論理「Ｈ」が与えられており、上記Ｄ型フリップフロップ１１４の出力が上記リセット端子Ｒに供給されることにより、上記Ｄ型フリップフロップ１１４の出力の立ち上がりエッジ毎にリセットされ、上記第３のカウンタ１１３のカウント出力ＣＯ／ＣＺの反転信号をクロックとして上記データデータ入力端子Ｄの論理「Ｈ」をラッチして、その非反転出力をモノステーブルマルチバイブレータ１２０のトリガ端子Ａに供給する。

上記モノステーブルマルチバイブレータ１２０は、上記Ｄ型フリップフロップ１１９の非反転出力でトリガされることにより、その反転出力として、図６の（Ｃ）に示すように、トリガ信号ＴＲＩＧの立ち上がりエッジのタイミングから２８Ｈ経過後に９Ｈ期間だけ論理「Ｌ」となる垂直同期信号ＶＤ２を生成する。

このモノステーブルマルチバイブレータ１２０の反転出力すなわち上記垂直同期信号ＶＤ２は、上記ＮＡＮＤゲート１２１の他方の入力端子に供給されるとともに、Ｄ型フリップフロップ１２８のクロック入力端子ＣＫに供給されている。

上記ＮＡＮＤゲート１２１は、上記ＮＡＮＤゲート１１７から供給される垂直同期信号ＶＤ１と上記モノステーブルマルチバイブレータ１２０から供給される垂直同期信号ＶＤ２のＮＡＮＤ出力をＮＡＮＤゲートによるインバータ１２２を介して図６の（Ｄ）に示すような信号ＶＤ’としてＮＡＮＤゲート１２３の一方の入力端子に供給する。

上記ＮＡＮＤゲート１２３は、その他方の入力端子に上記同期信号発生部２３からの垂直同期信号ＶＤが供給されており、この垂直同期信号ＶＤと上記信号ＶＤ’とのＮＡＮＤ出力として、図６の（Ｅ）に示すような信号ＶＤ”を生成する。このＮＡＮＤゲート１２３により生成された信号ＶＤ”は、ＮＡＮＤゲートによるインバータ１２４を介してＤ型フリップフロップ１２８のデータ入力端子Ｄに供給されている。

上記Ｄ型フリップフロップ１２８は、そのクロック入力端子ＣＫに上記２ＦＨ信号が２段のモノステーブルマルチバイブレータ１２５，１２６で位相調整されてクロック信号として供給されており、このクロック信号で上記信号ＶＤ”をラッチする。

そして、このサブ同期信号発生部２４は、上記Ｄ型フリップフロップ１２８によるラッチ出力を外部同期信号ＥＸＴ−ＶＤとして端子Ｃ１１を介して上記撮像装置１０に供給する。

さらに、このサブ同期信号発生部２４において、上記Ｄ型フリップフロップ１２８は、そのデータデータ入力端子Ｄに論理「Ｈ」が与えられており、上記ＮＡＮＤゲート１１７から供給される垂直同期信号ＶＤ１の立ち上がりエッジでリセットされ、上記モノステーブルマルチバイブレータ１２０から供給される垂直同期信号ＶＤ２をクロックとして上記データデータ入力端子Ｄの論理「Ｈ」をラッチして、その反転出力を上記ＮＡＮＤゲート１２９のもう一方の入力端子に供給する。

そして、上記ＮＡＮＤゲート１２９は、上記ＮＡＮＤゲート１１７から供給される垂直同期信号ＶＤ１と上記Ｄ型フリップフロップ１２８の反転出力のＮＡＮＤ出力をＮＡＮＤゲートによるインバータ１３０を介してゲート信号ＧＡＴＥとして上記高速水平同期信号発生部２５に供給する。上記ゲート信号ＧＡＴＥは、図６の（Ｆ）に示すように、上記垂直同期信号ＶＤ１の立ち上がりエッジのタイミングから上記垂直同期信号ＶＤ２の立ち上がりエッジのタイミングまでの２１Ｈの期間Ｔ３中だけ論理「Ｈ」となる。

上記高速水平同期信号発生部２５は、上記撮像装置１０に供給する高速水平同期信号ＨｉＨＤを上記ＣＬ／４信号から生成するものであって、例えば図７に示すように構成されている。

この図７に示す高速水平同期信号発生部２５は、上記ＣＬ／４信号がクロック入力端子ＣＬＫに供給されるカウンタ１５１と、このカウンタ１５１のプリセット値を設定する設定回路１５２を備える。

上記カウンタ１５１は、８ビットバイナリのプログラマブル・ダウン・カウンタであって、その制御入力端子ＳＰＥが論理「Ｌ」となっている期間に、上記クロック入力端子ＣＬＫに供給されるＣＬ／４信号の立ち上がりエッジのタイミングで上記設定回路１５２による設定値がプリセットされ、その後上記制御入力端子ＳＰＥが論理「Ｈ」になると上記ＣＬ／４信号の立ち上がりエッジ毎にダウンカウントすることにより、そのカウント出力ＣＯ／ＣＺとして水平同期信号ＨＤの２〜７倍の周波数のパルスをＮＡＮＤゲート１５４の一方の入力端子に供給する。

上記ＮＡＮＤゲート１５４は、水平同期信号ＨＤによりトリガされるモノステーブルマルチバイブレータ１５３の反転出力が他方の入力端子に供給されており、このモノステーブルマルチバイブレータ１５３の反転出力によりゲート制御されるようになっている。そして、このＮＡＮＤゲート１５４のＮＡＮＤ出力がＮＡＮＤゲート１５６に供給されるとともにＮＡＮＤゲートによるインバータ１５５を介して上記カウンタ１５１の制御入力端子ＳＰＥに供給される。

また、上記ＮＡＮＤゲート１５６は、上記サブ同期信号発生部２４からゲート信号ＧＡＴＥが他方の入力端子に供給されており、このゲート信号ＧＡＴＥによりゲート制御されるようになっている。そして、このＮＡＮＤゲート１５６は、上記ＮＡＮＤゲート１５４のＮＡＮＤ出力として供給される上記カウンタ１５１のカウント出力ＣＯ／ＣＺを上記ゲート信号ＧＡＴＥが論理「Ｈ」となっている２１Ｈの期間Ｔ３だけモノステーブルマルチバイブレータ１５７のトリガ入力端子Ｂに供給する。

このモノステーブルマルチバイブレータ１５７は、上記２１Ｈの期間Ｔ３に上記カウンタ１５１のカウント出力ＣＯ／ＣＺにより水平同期信号ＨＤの２〜７倍の周波数でトリガされ、その反転出力を高速水平同期信号ＨｉＨＤとして出力する。

また、上記メモリ２１は、上記メモリコントローラ２２により上記トリガ信号ＴＲＩＧ及び同期信号ＶＤ，ＨＤに基づいてデータの書き込み／読み出しを制御され、上記端子Ｃ５１を介して供給されたビデオ信号ＶＩＤＥＯを取り込み、このビデオ信号を静止画像信号として端子Ｃ５２から上記画像処理装置に供給するようになっている。

このような構成の撮像制御装置２０では、上記同期発生部２３が発生する通常の水平同期信号ＨＤを外部水平同期信号ＥＸＴ−ＨＤとして上記撮像装置１０に供給しており、上記位置センサ３が移送路１上の被検体２を検出してトリガ信号ＴＲＩＧを発生すると、そのトリガ信号ＴＲＩＧを上記撮像装置１０に供給するとともに、上記トリガ信号ＴＲＩＧの上がりエッジのタイミングから７Ｈ経過後に９Ｈ期間だけ論理「Ｌ」となる垂直同期信号ＶＤ１と２８Ｈ経過後に９Ｈ期間だけ論理「Ｌ」となる垂直同期信号ＶＤ２を通常の垂直同期信号ＶＤに挿入した外部同期信号ＥＸＴ−ＶＤを上記サブ同期信号発生部２４が上記撮像装置１０に供給し、さらに、上記水平同期信号ＨＤの２〜７倍の周波数の高速水平同期信号ＨｉＨＤを上記高速水平同期信号発生部２５が上記撮像装置１０に供給する。

そして、上記撮像装置１０では、上記撮像制御装置２０から供給される外部同期信号ＥＸＴ−ＶＤ，ＥＸＴ−ＨＤ、高速水平同期信号ＨｉＨＤ及びトリガ信号ＴＲＩＧに基づいて、上記サブ同期信号発生部１１Ｂで発生される変調垂直同期信号ＴＧ−ＶＤ及びシャッタ制御信号Ｘ−ＳＵＢ、上記スイッチ回路１３により選択された高速水平同期信号ＨｉＨＤ及び変調水平同期信号ＴＧ−ＨＤからなる変調水平同期信号ＴＧ−ＨＤ’に応じて撮像動作を行う。

ここで、上記撮像装置１０におけるＣＣＤイメージセンサ１７は、その垂直転送動作の１サイクルに約８．３μｓを要するものであって、１Ｈ期間すなわち６３．５５６μｓに可能な垂直転送動作のサイクル数が７．６６すなわち７サイクルが限界であるため、上記高速水平同期信号ＨｉＨＤの周波数は、水平同期信号ＨＤの２〜７倍の周波数としてある。

そして、この高速水平同期信号ＨｉＨＤが挿入される期間Ｔ３は２１Ｈあるので、上記期間Ｔ３での垂直転送サイクルは、上記高速水平同期信号ＨｉＨＤの周波数が２ｆ_Ｈのとき２１×２＝４２サイクルとなり、また、上記高速水平同期信号ＨｉＨＤの周波数が７ｆ_Ｈのとき２１×７＝１４７サイクルとなる。

すなわち、上記高速水平同期信号ＨｉＨＤの周波数が２ｆ_Ｈのときには、図８に斜線を施して示すように、上記期間Ｔ３中に、上記ＣＣＤイメージセンサ１７の撮像面の上部が４２ライン読み出される。そして、上記期間Ｔ３の終了時に寿上述の４２ラインの読み出しが終了しているので、正常サイクルに戻ってからスタート（１）のラインから正常な撮像信号が読み出されることになる。

また、上記高速水平同期信号ＨｉＨＤの周波数が７ｆ_Ｈのときには、図９に斜線を施して示すように、上記期間Ｔ３中に、上記ＣＣＤイメージセンサ１７の撮像面の上部が１４７ライン読み出される。そして、上記期間Ｔ３の終了時に上述の１４７ラインの読み出しが終了しているので、正常サイクルに戻ってからスタート（２）のラインから正常な撮像信号が読み出されることになる。

このように、上記高速水平同期信号ＨｉＨＤの周波数を可変することで、撮りたい映像の位置を自由に設定することができる。

すなわち、上記撮像装置１０では、トリガ信号ＴＲＩＧに応じて、電子シャッタ機能を有するインターライントランスファ型ＣＣＤイメージセンサ１７の電荷掃捨部への電荷の掃き捨てを所定時間Ｔ１停止させ、上記所定時間Ｔ１経過後に、受光部に蓄積された撮像電荷を有効電荷として垂直転送部Ｖ_ＲＥＧに読み出し、この垂直転送部Ｖ_ＲＥＧに読み出された撮像電荷を所定数の転送サイクルだけ高速垂直転送した後に通常の垂直転送を行い、上記高速垂直転送により所定数のラインの撮像電荷を除いた有効電荷を撮像信号として通常の垂直転送により上記水平転送部Ｈ_ＲＥＧを介して出力させることにより、上記電子シャッタ機能を利用して上記トリガ信号ＴＲＩＧに同期した高速のランダムシャッタによる撮像動作を行い、所定数のライン以降の必要な有効電荷を撮像信号として得ることができる。

そして、この撮像システムでは、上記撮像制御装置２０の高速水平同期信号発生部２５において、ＣＬ／４信号をカウントするカウンタ１５１に与えるプリセット値を設定回路１５２で変更することにより、水平同期信号ＨＤの２〜７倍の周波数の高速水平同期信号ＨｉＨＤを発生して、上記撮像装置１０に供給することにより撮りたい映像の位置を自由に設定することができる。

また、撮りたい映像のサイズは、図６における映像終了タイミングを示す垂直同期信号ＶＤで決まる。すなわち、上記ゲート信号ＧＡＴＥの立ち下がりのタイミングから上記垂直同期信号ＶＤの立ち上がりまでの期間が映像サイズとなる。

ここで、例えば図１０に示すように、上記ゲート信号ＧＡＴＥの期間Ｔ３に１００ライン転送し、映像サイズを１００ラインとした場合には、映像出力タイミング時に５０ラインほど転送残りを生じるが、次のゲート信号ＧＡＴＥの期間Ｔ３に最初の１００ラインと重なる形で転送されるので、撮りたい部分の映像信号に影響を及ぼすことはない。

なお、上記映像出力タイミング時に生じる転送残りが撮りたい部分の映像信号に影響を及ぼすことのないライン数は、上記ゲート信号ＧＡＴＥの期間Ｔ３の転送サイクル数で決まり、上記ゲート信号ＧＡＴＥの期間Ｔ３に１００ライン転送する場合には１００ラインまでである。つまり、映像サイズは、図１１に示すように、５０ラインまで短縮することができる。

従って、上記映像終了タイミングを示す垂直同期信号ＶＤの設定により、映像サイズは、５０ラインから１５０ラインの範囲で自由に設定することができる。

一方、トリガサイクルは、上記映像終了タイミングを示す垂直同期信号ＶＤで決まり、この垂直同期信号ＶＤのタイミングの直後まで短縮可能である。図１２に示すように、ｎ＝１とすると、Ｎ＝４７ラインで通常周期（２６２．５ライン：ＥＩＡ）に比べて５．６倍の高速トリガが可能である。

なお、トリガ後、垂直同期信号ＶＤを２発設定するのは、サブ同期信号発生部の構成上の問題で実際の集積回路の動作に合わせたものである。

また、この撮像システムでは、上述のように上記高速水平同期信号ＨｉＨＤの周波数を可変することで、撮りたい映像の位置を自由に設定することができるので、図１３の（Ａ），（Ｂ）に示すように画面上の位置Ｌ≠Ｌ’が変動してしまうような被検体ＯＢを、図１４の（Ａ），（Ｂ）に示すように、常に映像信号上、同一タイミングで出力できるように自動補正してＬ＝Ｌ’とすることが可能である。

これには、上記撮像制御装置２０の高速水平同期信号発生部２５において手動操作により上記カウンタ１５１のプリセット値を設定する設定回路１５２に換えて、例えば図１５に示すような構成の設定回路を用いれば良い。

この図１５に示す設定回路は、鋸歯状波信号発生器１７１とサンプルパルス発生器１７２とサンプルホールド回路１７３と電圧比較器１７４とＡ／Ｄ変換器１７５とからなる。

上記鋸歯状波信号発生器１７１は、図１６の（Ａ），（Ｂ）に示すようなトリガ信号ＴＲＩＧと垂直同期信号ＶＤ”が供給されるようになっており、上記トリガ信号ＴＲＩＧが供給される毎に、上記垂直同期信号ＶＤ”に基づいて映像サイズに対応する撮像期間全体に亘る図１６の（Ｃ）に示すような鋸歯状波信号を発生する。この鋸歯状波信号発生器１７１により発生された鋸歯状波信号は、上記サンプルホールド回路１７３に供給される。

また、上記サンプルパルス発生器１７２は、図１６の（Ｄ）示すようなビデオ信号が供給されると、このビデオ信号について被検体の映像信号のエッジを検出することより、上記被検体が撮像画像のどの位置にいるのかを示す図１６の（Ｅ）示すようなサンプルパルスを発生する。このサンプルパルス発生器１７２により発生されたサンプルパルスは、上記サンプルホールド回路１７３に供給される。

また、上記サンプルホールド回路１７３は、上記鋸歯状波信号発生器１７１から供給される鋸歯状波信号を上記サンプパルス発生器１７２から供給されるサンプルパルスでサンプルホールドする。このサンプルホールド回路１７３によるホールド出力は、上記電圧比較器１７４に供給される。

また、上記電圧比較器１７４は、上記サンプルホールド回路１７３によるホールド出力を基準電圧ＶZ と比較する。この電圧比較器１７４による比較出力は、上記Ａ／Ｄ変換器１７５に供給される。

そして、上記Ａ／Ｄ変換器１７５は、上記電圧比較器１７４による比較出力の信号レベルを８ビットのデジタル値に変換して、このデジタル値をプリセット値として上記高速水平同期信号発生部２５のカウンタ１５１に与える。

このような構成の設定回路では、被検体のタイミングが撮像スタートから早過ぎる場合、上記サンプルホールド回路１７３によるホールド出力の電圧が低くなり、上記電圧比較器１７４による比較出力は上昇する。この電圧比較器１７４による比較出力の信号レベルを上記Ａ／Ｄ変換器１７５によりデジタル化して得られる８ビットのデジタル値をプリセット値として上記高速水平同期信号発生部２５のカウンタ１５１にプリセットすることにより、被検体の位相は、撮像スタートのタイミングから遅れ、上記鋸歯状波信号のセンタに近づくことになる。逆に、被検体のタイミングが撮像スタートから遅過ぎる場合、上記サンプルホールド回路１７３によるホールド出力の電圧が高くなり、上記電圧比較器１７４による比較出力は低下する。この電圧比較器１７４による比較出力の信号レベルを上記Ａ／Ｄ変換器１７５によりデジタル化して得られる８ビットのデジタル値をプリセット値として上記高速水平同期信号発生部２５のカウンタ１５１にプリセットすることにより、被検体の位相は、撮像スタートのタイミングに近づき、上記鋸歯状波信号のセンタに近づくことになる。

従って、上記電圧比較器１７５に与える基準電圧ＶZ を上記鋸歯状波信号のセンタで得られる電圧に設定しておくことにより、上記設定回路で被検体を常に映像信号の中央に持ってくることができる。

このように映像信号の一部を利用してサンプリングパルスを作成し、被検体ＯＢが撮像部のどの位置にいるかを検出し、これでゲート期間Ｔ３の高速水平同期信号ＨｉＨＤの周波数を制御することによって、被検体ＯＢを常に映像信号上の同一タイミングで出力するように自動補正することができる。

本発明を適用した撮像システムの全体構成を示す図である。上記撮像システムに用いた撮像装置の構成を示す図である。上記撮像装置におけるＣＣＤイメージセンサの構成を示す図である。上記撮像装置の動作を示すタイミングチャートである。上記撮像システムに用いた撮像制御装置におけるサブ同期信号発生部の具体的な構成を示す図である。上記サブ同期信号発生部の動作を示すタイミングチャートである。上記撮像制御装置における高速水平同期信号発生部の具体的な構成を示す図である。上記撮像装置におけるＣＣＤイメージセンサにより撮像した画像の読み出し開始位置を可変するための原理を説明する図である。同じく、上記画像の読み出し開始位置を可変するための原理を説明する図である。上記撮像装置におけるＣＣＤイメージセンサから読み出される撮像信号の画像サイズを説明する図である。同じく、上記画像サイズを説明する図である。上記撮像装置による撮像動作のトリガサイクルを説明する図である。上記撮像装置により撮像された被検体の位置が画面上でずれた状態を示す図である。上記撮像装置により撮像された被検体の位置が画面上でずれた状態にあるものを同じタイミングで出力するように自動補正した状態を示す図である。上記自動補正を行う機能を備えた高速水平同期信号発生部の設定回路の構成を示す図である。上記設定回路の動作を説明するためのタイミングチャートである。従来の撮像装置の動作を示すタイミングチャートである。従来の撮像装置の構成を示す図である。従来の撮像装置の動作を示すタイミングチャートである。従来の撮像装置の動作を示すタイミングチャートである。従来の撮像装置の動作を示すタイミングチャートである。従来の撮像装置の動作を示すタイミングチャートである。

符号の説明

１移送路、２被検体、３位置センサ、１０撮像装置、１１Ａ同期信号発生部、１１Ｂサブ同期信号発生部、１２ゲート信号発生部、１３スイッチ回路、１５タイミングジェネレータ、１６ＣＣＤ駆動部、１７ＣＣＤイメージセンサ、２０撮像制御装置、２１メモリ、２２メモリコントローラ、２３同期信号発生部、２４サブ同期信号発生部、２５高速水平同期信号発生部、３０画像処理装置

Claims

被写体の撮像を指定するトリガ信号が外部より供給されるトリガ信号入力端子と、上記トリガ信号入力端子に供給されたトリガ信号を出力するトリガ信号出力端子と、垂直同期信号及び水平同期信号を発生し、水平同期信号出力端子から上記水平同期信号を出力する同期信号発生部と、上記トリガ信号入力端子に供給されるトリガ信号を基準とした垂直同期信号を発生し、垂直同期信号出力端子から上記垂直同期信号を出力するサブ同期信号発生部と、上記同期信号発生部で発生する水平同期信号よりも周波数が高い高速水平同期信号を上記トリガ信号を基準とした所定の期間に発生し、高速水平同期信号出力端子から高速水平同期信号発生部を備える撮像制御装置により制御される撮像装置であって、
上記撮像制御装置から出力される上記トリガ信号と上記垂直同期信号と上記水平同期信号と上記高速水平同期信号が供給され、
入射された光量に応じた電荷を発生する受光部と、上記受光部で発生された電荷が転送される垂直転送部と、上記垂直転送部を介して転送された電荷を出力する水平転送部と、電荷掃捨部とを備え、上記受光部に蓄積された電荷を上記電荷掃捨部に掃き捨てる電子シャッタ機能を有するインターライントランスファ型固体撮像素子と、
上記撮像制御装置から供給される上記トリガ信号に応じて、上記電荷掃捨部への電荷の掃き捨てを所定時間停止させ、上記所定時間経過後に、上記撮像制御装置から供給される上記垂直同期信号に応じて上記受光部に蓄積された撮像電荷を有効電荷として上記垂直転送部に読み出し、この垂直転送部に読み出された撮像電荷を上記撮像制御装置から供給される上記高速水平同期信号に応じて所定数の転送サイクルだけ高速垂直転送した後に上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送を行い、上記高速垂直転送により所定数のラインの撮像電荷を除いた有効電荷を撮像信号として上記撮像制御装置から供給される上記水平同期信号に応じて通常の垂直転送により上記水平転送部を介して出力させる駆動制御部とからなり、
上記駆動制御部は、上記トリガ信号の供給のタイミングに基づいて、上記水平同期信号よりも高い周波数となる変調水平同期信号を生成する変調水平同期信号生成手段を備え、上記変調水平同期信号と上記垂直同期信号のタイミングにより設定される所定の範囲の撮像信号を出力するように、上記インターライントランスファ型固体撮像素子の駆動を制御することを特徴とする撮像装置。