JP4581301B2 - Semiconductor package - Google Patents

Semiconductor package Download PDF

Info

Publication number
JP4581301B2
JP4581301B2 JP2001199616A JP2001199616A JP4581301B2 JP 4581301 B2 JP4581301 B2 JP 4581301B2 JP 2001199616 A JP2001199616 A JP 2001199616A JP 2001199616 A JP2001199616 A JP 2001199616A JP 4581301 B2 JP4581301 B2 JP 4581301B2
Authority
JP
Japan
Prior art keywords
interposer substrate
semiconductor chip
rectangular
semiconductor
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001199616A
Other languages
Japanese (ja)
Other versions
JP2003017625A (en
Inventor
憲三 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001199616A priority Critical patent/JP4581301B2/en
Publication of JP2003017625A publication Critical patent/JP2003017625A/en
Application granted granted Critical
Publication of JP4581301B2 publication Critical patent/JP4581301B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、インターポーザに半導体チップを実装した半導体パッケージに関する。
【０００２】
【従来の技術】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては、３年で７割の縮小化を実現してきた一方で、実装基板上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
従来、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（Pin Grid Array）などのプリント基板に設けられたスルーホールにリード線を挿入して実装するリード挿入型（ＴＨＤ：Through Hall Mounte Device）やＱＦＰ（Quad Flat Packag）あるいはＴＣＰ（Tape Carrier package）リード端子を基板の表面にハンダつけして実装する表面実装型（ＳＭＤ：Surface Mount Device）が用いられてきた。
さらに、装置の小型化、高密度化のために、パッケージサイズを半導体チップの大きさに限りなく近づけたチップサイズパッケージ（ＣＳＰ：Chip Size Package 、ＦＢＧＡ（Fine-Pitch BGA））とも呼ばれるパッケージ形態に移行してきた。
【０００４】
図９は、従来構造の半導体チップ露出型パッケージの構造を示す斜視図である。
図１０は、図９のＡ−Ａ’間での断面図である。
【０００５】
たとえば、従来構造の半導体パッケージ１００は、図９，１０に示すように、ガラスエポキシ材等からなるインターポーザ基板２ａ上に接着材４を介して半導体チップ１が搭載され、インターポーザ基板２ａ上に形成された電極９と、半導体チップ１が金属細線５で電気的に接続され、金属細線５と半導体チップ１の一部が封止樹脂３で封止されている。
インターポーザ２ａチップ搭載面の裏面には、金属細線５と電気的に接続されたランド７が形成されている。
【０００６】
上記の半導体パッケージ１００は、不図示のマザーボード（実装基板）の端子とインターポーザ２のランド７とがハンダ接合で電気的に接続されるように、マザーボード上に実装されて使用されることになる。
【０００７】
次に上述した従来構造の半導体チップ露出型パッケージ１００の製造方法を説明する。
【０００８】
まず、ガラスエポキシ等からなるインターポーザ基板２ａの上面に、半導体チップ１を接着材４を介して接着する。
この際、接着材４として、たとえば銀ペーストをインターポーザ基板２ａと半導体チップ１の間に塗布し、約１６０℃の熱で圧着させる。
【０００９】
そして、半導体チップ１のボンディングパッドとインターポーザ基板２ａの上部に形成されている電極９とを金属細線５で結線する。
【００１０】
そして、インターポーザ基板２ａを図示しない上型と下型とからなる封止用金型で挟み、封止樹脂３を注入硬化させることで、半導体パッケージ１００が完成する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来構造の半導体パッケージには、以下のように主として大きく２つの問題点がある。
【００１２】
その１つとしては、半導体パッケージ１００は、半導体チップ１、インターポーザ基板２ａ、および封止樹脂３という線膨張率の異なる異材料間を接合した構造であるため、温度変化がある場合に半導体パッケージ１００に反りが発生する。
【００１３】
温度上昇量をΔＴ、半導体チップ１の線膨張率をα1 、インターポーザ基板２ａの線膨張率をα2 、封止樹脂３の線膨張率をα3 、半導体チップ１に発生する熱膨張量をδ1 、インターポーザ基板２ａに発生する熱膨張量をδ2 、封止樹脂３に発生する熱膨張量をδ3 、半導体チップ１の長さをｔ1 、インターポーザ基板２ａの長さをｔ2 、封止樹脂３の長さをｔ3 とすると、以下の関係がある。
【００１４】
【数１】
δ1 ＝ｔ1 ・α1 ・ΔＴ
δ2 ＝ｔ2 ・α2 ・ΔＴ
δ3 ＝ｔ3 ・α3 ・ΔＴ
【００１５】
温度変化ΔＴが発生すると、線膨張率α1 と線膨張率α2 および線膨張率α3の違いにより半導体チップ１とインターポーザ基板２ａおよび封止樹脂３が異なる比率で伸縮し反りの原因となる。
【００１６】
具体的に、各材料のおおよその線膨張率を以下に示す。
半導体チップ１のシリコンの線膨張率は３．５×１０-6／℃、インターポーザ基板２ａの線膨張率は１５×１０-6／℃、封止樹脂３の線膨張率は１６×１０-6／℃である。
上述のようにシリコンの線膨張率とインターポーザ基板２ａの線膨張率の比率は約１／４、またシリコンの線膨張率と封止樹脂３の線膨張率の比率は約１／４．５である。
【００１７】
図１１は、上記半導体パッケージ１００にマイナスの温度荷重がかけられた場合の変形の様子を模式的に示す断面図である。説明の簡略化のために半導体チップ１およびインターポーザ基板２ａ以外の構成要素は図示しない。
【００１８】
インターポーザ基板２ａに半導体チップ１を搭載する際に、接着材４を塗布し熱硬化させる。この熱硬化の際の高温での状態が反りおよび応力ゼロの相対位置となるため、冷却時にはマイナスの温度荷重された状態となり、半導体チップ１よりもインターポーザ基板２ａの収縮量が大きいので縁部が下側に反ってしまう。
【００１９】
この反りが大きい場合には、半導体パッケージ１００をマザーボードに実装する際に、はんだ接合の不具合が発生するという問題点がある。
たとえば、反り量の大きい箇所は、インターポーザ基板２ａが実装される図示しないマザーボードと、インターポーザ基板２ａの隙間が大きくなるため、はんだ量が不足し、十分なはんだ付け結合信頼性が得られないという問題点がある。
【００２０】
２つめの問題点としては、上述した異材料間の線膨張率の違いにより、半導体パッケージ１００をマーザーボードに実装する際のはんだ接合に伴う温度上昇による膨張が発生した場合に、異材料間の接合界面にせん断応力が発生し接合界面の剥離が発生するという問題点がある。
【００２１】
たとえば、半導体パッケージ１００をマーザーボードに実装する際のはんだ接合に伴う温度上昇により、インターポーザ基板２ａと封止樹脂３との接合界面にせん断応力が発生し、インターポーザ基板２ａと封止樹脂３の接合界面の剥離が生じ、金属細線５が断線する可能性がある。その場合には、金属細線５の断線により半導体チップ１の内部の電気回路が正常に動作しないという問題点がある。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体パッケージの反りを低減でき、マザーボード実装時においてマザーボードとインターポーザとの隙間を均一に保つことができる半導体パッケージを提供することにある。
【００２３】
また、本発明の他の目的は、マザーボード実装時においてインターポーザと半導体チップとの接合界面および封止樹脂との接合界面のせん断応力による界面剥離を防止可能な半導体パッケージを提供することにある。
【００２４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体パッケージは、電子回路を含む矩形の半導体チップと、前記半導体チップと熱膨張率が異なる矩形のインターポーザ基板と、フィラを含み、矩形の前記インターポーザ基板の一面の中央部分に前記半導体チップを接着する熱硬化性接着材と、前記熱硬化性接着材により前記半導体チップが接着された前記インターポーザ基板上で前記半導体チップの中央を除いて封止する封止樹脂と、矩形の前記インターポーザ基板についての前記半導体チップと反対側の面において二次元配列され、マザーボードの端子とはんだ接合される複数のランドと、矩形の前記インターポーザ基板に形成され、矩形の前記インターポーザ基板と前記半導体チップとの熱膨張率の差に起因する反りまたは変形を緩和するための複数のスリットとを有し、前記複数のスリットは、前記インターポーザ基板についての前記半導体チップが接着される前記中央部分の領域において、矩形の前記インターポーザ基板の短辺方向に沿った向きに延在し、前記複数のランドの形成位置を避けた間隔で、矩形の前記インターポーザ基板の長辺方向に並べて形成される。
【００２５】
好適には、前記インターポーザ基板に形成された電極と、前記電極と前記半導体チップとを接続する配線部とを有し、前記封止樹脂は、前記半導体チップの中央に開口が形成されるように、前記半導体チップの周縁部および前記配線部を封止してもよい。
【００３５】
上記の本発明の半導体パッケージによれば、インターポーザに電子素子との熱膨張差を緩和するための熱膨張緩和手段であるスリットが、たとえば、インターポーザと電子素子の接合領域内で最大の距離をもつ２点間の一部に形成されている。
このため、たとえば、電子素子をインターポーザに実装する際に、電子素子とインターポーザとの線膨張率の違いにより生じる反りがスリットにより緩和される。
また、本発明の半導体パッケージをマーザーボードにはんだ接合で実装する際に、インターポーザと電子素子、およびインターポーザと封止樹脂の線膨張率の違いにより生じるせん断応力がスリットにより緩和され、マーザーボードに実装される。
【００３６】
【発明の実施の形態】
以下に、本発明の半導体パッケージの実施の形態について、図面を参照して説明する。
【００３７】
図１は、本発明の実施の形態に係る半導体パッケージ１００の構造を示す断面図である。
【００３８】
本実施の形態に係る半導体パッケージ１００は、図１に示すように、スリット６が形成されたインターポーザ基板２上に接着材４を介して半導体チップ１が搭載されている。
【００３９】
半導体チップ１は、たとえばシリコンチップであり、所望の機能を有する電子回路を含む。また、半導体チップ１には、図示しないボンディングパッドが形成され、インターポーザ基板２上に形成された電極９と、金属細線５で接続されている。
【００４０】
インターポーザ基板２上には、半導体チップ１の上部中央部を除いた部分およ金属細線５と電極９を封止する、たとえばエポキシ樹脂等からなる封止樹脂３が形成されている。
【００４１】
インターポーザ基板２の半導体チップ１搭載面の裏面には、金属細線５と電気的に接続されたランド７が形成されており、図示しないマーザーボードに実装する際に、マーザーボードに形成された電極と接続される。
【００４２】
図２は図１の半導体チップ１とインターポーザ基板２の接続部分を拡大した図である。
【００４３】
上述したように、インターポーザ基板２には、接着材４を介して半導体チップ１が搭載される。
この接着材４は、たとえば、フィラ８を含む銀ペースト等であり半導体チップ１とインターポーザ基板２を固着する役割を持っている。銀ペーストの熱硬化温度は約１６０℃前後である。
フィラ８は、一定の直径を持つ球状の形状をした粒子であり、半導体チップ１とインターポーザ基板２の間に介在して、半導体チップ１とインターポーザ基板２の間隔を一定に保つ機能を有する。
【００４４】
図３は図１のインターポーザ基板の裏面を示す図である。
【００４５】
インターポーザ基板２には、スリット６が形成されている。
たとえば、スリット６は、図３に示すように、半導体チップ１が搭載される領域にインターポーザ基板２の長辺と垂直になるように平行な３本のスリットが形成され、フィラ８の間に形成されている。
【００４６】
図４は、インターポーザ基板２の反りを説明するための図である。
反り量は、異材料間の接合距離に比例して増加する傾向がある。
本実施の形態のように、図４に示すような接合領域をもつ場合には、半導体チップ１とインターポーザ基板２ａの接合領域の長手方向の距離、つまり対角線Ｂ−Ｂ’および対角線Ｃ−Ｃ’に沿って測った接合距離が他に比して長いために、その方向での伸縮が大きくなり、それに応じた反りが生じる。
【００４７】
このため、本実施の形態ではスリット６は、インターポーザ基板２の長手方向である対角線に沿って測った距離、つまり接合領域の対角する２頂点の間の距離が接合領域内の一番長い接合距離であり、かつインターポーザ基板２では長辺が長いために、長辺に垂直になるようにスリットを形成した。
実際には、スリット６の位置や形状は、インターポーザ基板２に形成されている電極９やランド７や半導体チップ１等の配置を考慮して形成する必要がある。
【００４８】
図５は、上記半導体パッケージ１００にマイナスの温度荷重がかけられた場合の変形の様子を模式的に示す断面図である。
【００４９】
説明の簡単なためインターポーザ基板２以外の半導体チップ１、封止樹脂３、金属細線５、ランド７等の構成要素は図示しない。
【００５０】
上述したように、半導体チップ１とインターポーザ基板２の線膨張率が異なり、半導体チップ１の線膨張率がインターポーザ基板２の面方向の線膨張率の１／４程度である。
【００５１】
このため、インターポーザ基板２にスリット６を形成しない場合には、製造時に半導体チップ１の搭載のために、熱が印加され、この高温での状態が反りおよび応力ゼロの相対位置となるため、冷却時には、マイナスの温度荷重された状態となり、半導体チップ１よりもインターポーザ基板２の収縮量が大きいので下側に反ってしまう。
【００５２】
また、半導体パッケージ１００をマーザーボードに、はんだ接合により実装する際の温度上昇のために、インターポーザ基板２が膨張し、半導体チップ１や封止樹脂３の間にせん断応力が発生する。
【００５３】
図６は、種類の異なるエポキシ樹脂Ａおよび樹脂Ｂで形成されたインターポーザ基板２の反り量ｄとスリットの本数との関係を示す図である。
【００５４】
上記のような状態において、インターポーザ基板２に形成するスリットの数を０，１，３本に変えて反り量ｄを測定した。また、インターポーザ基板２の成分を変えて測定した。
【００５５】
また、スリット６は、図３に示すように、インターポーザ基板２の中央部に、インターポーザ基板２の長辺と垂直になるように平行な３本のスリットを形成し、スリットが１本の場合には、図３の３本のうちの中央のスリット１本のみを形成した。
その結果を図６に示す。
【００５６】
インターポーザ基板２の材料が樹脂Ａの場合を説明する。
インターポーザ基板２にスリットが形成されていない場合の反り量ｄは、最大７０．５、最小６０．０μｍ、平均７０．０μｍであった。
インターポーザ基板２に１本のスリット６が形成されている場合の反り量ｄは、最大７０．０μｍ、最小５０．０μｍ、平均６４．０μｍであった。
また、インターポーザ基板２に３本のスリット６が形成されている場合の反り量ｄは、最大５８．０μｍ、最小５０．０μｍ、平均５２．０μｍであった。
【００５７】
また、図６に示すように、インターポーザ基板２の材料が樹脂Ｂの場合を説明する。
インターポーザ基板２にスリットが形成されていない場合の反り量ｄは、最大７０．０、最小５０．０μｍ、平均６３．０μｍであった。
インターポーザ基板２に１本のスリット６が形成されている場合の反り量ｄは、最大５０．０μｍ、最小４６．０μｍ、平均４８．０μｍであった。
また、インターポーザ基板２に３本のスリット６が形成されてる場合の反り量ｄは、最大４８．０μｍ、最小４０．０μｍ、平均４４．０μｍであった。
【００５８】
図６に示すように、いずれの場合でも、インターポーザ基板２を構成する樹脂が異なるにもかわらず、スリット６を形成することにより反り量ｄが低減するという効果が見られた。
なお、実際には、反り量ｄは約６０μｍ以下であることが望ましい。
【００５９】
上述したように本実施の形態の半導体パッケージ１００では、インターポーザ基板２に、半導体チップ１が搭載される領域で、インターポーザ基板２の対角をなす２つの頂点間の一部で、長辺に垂直になるようにスリット６を形成したので、たとえば、インターポーザ基板２に半導体チップ１を実装した際に、インターポーザ基板２と半導体チップ１の線膨張率の差から生じる反りがスリット６で緩和され、半導体パッケージ１００をマーザーボードにはんだ接合して実装する際に、半導体パッケージ１００とマーザーボードの隙間がほぼ同じ間隔になり、はんだ接合性を向上することができるという利点がある。
【００６０】
また、たとえば、半導体パッケージ１００をマーザーボードへ加熱して実装する場合において、その温度変化によりインターポーザ基板２と半導体チップ１との熱膨張差、およびインターポーザ基板２と封止樹脂３との熱膨張差により発生するせん断応力がスリット６により緩和されて、インターポーザ基板２、半導体チップ１、および封止樹脂３の接合界面のせん断応力による界面剥離を防止でき、半導体パッケージ１００の信頼性を向上させることができるという利点がある。
【００６１】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。たとえば、スリット６の形状や寸法や数量は上記の実施の形態に限られるものではない。
たとえば、図７に示すように、スリット６は、十字型のスリットを３つ並んで形成してもよい。
また、図８に示すように、スリット６は、インターポーザ基板２の中央にチップの大きさよりも小さくくり抜かれた形態でもよい。
【００６２】
【発明の効果】
このように、本発明の半導体パッケージによれば、半導体パッケージの反りを低減でき、マーザーボード実装時において、マーザーボードとインターポーザとの隙間を均一に保つことができ、はんだ接合の信頼性を向上させることができる。また、マーザーボード実装時においてインターポーザと電子素子および封止樹脂の接合界面のせん断応力による界面剥離を防止することができ、半導体パッケージの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体パッケージ１００の一実施の形態の構造を示した断面図である。
【図２】図１の半導体チップとインターポーザ基板の接続部分を拡大した図である。
【図３】図１のインターポーザ基板の裏面図である。
【図４】インターポーザ基板の反りを説明する図である。
【図５】本実施の形態に係るインターポーザ基板のマイナスの温度荷重がかけられた場合の変形の様子を示す図である。
【図６】本実施の形態に係るインターポーザ基板の反り量とスリットの本数との関係を示す図である。
【図７】本発明に係るインターポーザ基板の変形例を示す図である。
【図８】本発明に係るインターポーザ基板の変形例を示す図である。
【図９】従来構造の半導体チップ露出型パッケージの構造を示す斜観図である。
【図１０】図９のＡ−Ａ’間での断面図である。
【図１１】従来のインターポーザ基板のマイナスの温度荷重がかけられた場合の変形の様子を示す図である。
【符号の説明】
１００…半導体パッケージ、１…半導体チップ、２…インターポーザ基板、３…封止樹脂、４…接着材、５…金属細線、６…スリット、７…ランド、８…フィラ、９…電極。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package mounting a semiconductor chip on Lee Ntapoza.
[0002]
[Prior art]
The demand for downsizing, thinning, and weight reduction of portable electronic devices such as digital video cameras, digital mobile phones, and notebook personal computers is increasing. In recent years, in semiconductor devices such as VLSI, While a reduction of 70% has been realized in three years, research and development have been conducted as an important issue on how to improve the component mounting density on the mounting board.
[0003]
Conventionally, as a package form of a semiconductor device, a lead insertion type (THD: Through Hall) in which a lead wire is inserted into a through hole provided in a printed circuit board such as a DIP (Dual Inline Package) or PGA (Pin Grid Array). A surface mount device (SMD: Surface Mount Device) in which a mount terminal (QFP), a quad flat packag (QFP) or a tape carrier package (TCP) lead terminal is soldered and mounted on the surface of a substrate has been used.
Furthermore, in order to reduce the size and increase the density of the device, the package form is called a chip size package (CSP: Chip Size Package, FBGA (Fine-Pitch BGA)), which is as close as possible to the size of the semiconductor chip. It has moved.
[0004]
FIG. 9 is a perspective view showing the structure of a conventional semiconductor chip exposed package.
10 is a cross-sectional view taken along the line AA ′ of FIG.
[0005]
For example, as shown in FIGS. 9 and 10, a semiconductor package 100 having a conventional structure has a semiconductor chip 1 mounted on an interposer substrate 2a made of a glass epoxy material or the like via an adhesive 4, and is formed on the interposer substrate 2a. The electrode 9 and the semiconductor chip 1 are electrically connected with the fine metal wire 5, and the metal fine wire 5 and a part of the semiconductor chip 1 are sealed with the sealing resin 3.
A land 7 electrically connected to the thin metal wire 5 is formed on the back surface of the interposer 2a chip mounting surface.
[0006]
The semiconductor package 100 is used by being mounted on a motherboard so that terminals of a mother board (mounting substrate) (not shown) and the lands 7 of the interposer 2 are electrically connected by solder bonding.
[0007]
Next, a manufacturing method of the above-described conventional semiconductor chip exposed package 100 will be described.
[0008]
First, the semiconductor chip 1 is bonded to the upper surface of the interposer substrate 2 a made of glass epoxy or the like via the adhesive 4.
At this time, as the adhesive 4, for example, a silver paste is applied between the interposer substrate 2 a and the semiconductor chip 1 and is bonded by heat at about 160 ° C.
[0009]
Then, the bonding pads of the semiconductor chip 1 and the electrodes 9 formed on the upper portion of the interposer substrate 2 a are connected by the fine metal wires 5.
[0010]
Then, the semiconductor package 100 is completed by sandwiching the interposer substrate 2a between sealing molds composed of an upper mold and a lower mold (not shown) and injecting and curing the sealing resin 3.
[0011]
[Problems to be solved by the invention]
However, the above-described conventional semiconductor package has mainly two problems as follows.
[0012]
As one of them, the semiconductor package 100 has a structure in which different materials having different linear expansion coefficients such as the semiconductor chip 1, the interposer substrate 2a, and the sealing resin 3 are joined together. Warping occurs.
[0013]
The temperature rise amount is ΔT, the linear expansion coefficient of the semiconductor chip 1 is α 1 , the linear expansion coefficient of the interposer substrate 2 a is α 2 , the linear expansion coefficient of the sealing resin 3 is α 3 , and the thermal expansion amount generated in the semiconductor chip 1 is δ 1 , the thermal expansion amount generated in the interposer substrate 2 a δ 2 , the thermal expansion amount generated in the sealing resin 3 δ 3 , the length of the semiconductor chip 1 t 1 , the length of the interposer substrate 2 a t 2 , When the length of the sealing resin 3 is t 3 , the following relationship is established.
[0014]
[Expression 1]
δ 1 = t 1 · α 1 · ΔT
δ 2 = t 2 · α 2 · ΔT
δ 3 = t 3 · α 3 · ΔT
[0015]
If the temperature change ΔT is generated, and stretching the difference in linear expansion coefficient alpha 1 and the linear expansion coefficient alpha 2 and the linear expansion coefficient alpha 3 semiconductor chip 1 and the interposer substrate 2a and the sealing resin 3 at different ratios cause warpage .
[0016]
Specifically, the approximate linear expansion coefficient of each material is shown below.
The linear expansion coefficient of silicon of the semiconductor chip 1 is 3.5 × 10 −6 / ° C., the linear expansion coefficient of the interposer substrate 2 a is 15 × 10 −6 / ° C., and the linear expansion coefficient of the sealing resin 3 is 16 × 10 −6. / ° C.
As described above, the ratio of the linear expansion coefficient of silicon to the linear expansion coefficient of the interposer substrate 2a is about 1/4, and the ratio of the linear expansion coefficient of silicon to the linear expansion coefficient of the sealing resin 3 is about 1/4. is there.
[0017]
FIG. 11 is a cross-sectional view schematically showing how the semiconductor package 100 is deformed when a negative temperature load is applied. For simplification of description, components other than the semiconductor chip 1 and the interposer substrate 2a are not shown.
[0018]
When the semiconductor chip 1 is mounted on the interposer substrate 2a, the adhesive 4 is applied and thermally cured. Since the high temperature state at the time of thermosetting is a relative position of warping and zero stress, a negative temperature load is applied at the time of cooling, and the shrinkage amount of the interposer substrate 2a is larger than that of the semiconductor chip 1, so that the edge portion is Warps down.
[0019]
When this warpage is large, there is a problem that a solder joint failure occurs when the semiconductor package 100 is mounted on the mother board.
For example, in a portion with a large amount of warpage, a gap between the mother board (not shown) on which the interposer substrate 2a is mounted and the interposer substrate 2a becomes large, so that the amount of solder is insufficient and sufficient soldering connection reliability cannot be obtained. There is a point.
[0020]
The second problem is that when the expansion due to the temperature rise accompanying the solder bonding when the semiconductor package 100 is mounted on the mother board due to the difference in the linear expansion coefficient between the different materials described above, the bonding between the different materials is performed. There is a problem in that shear stress is generated at the interface and peeling of the bonded interface occurs.
[0021]
For example, due to a temperature rise accompanying solder bonding when the semiconductor package 100 is mounted on a mother board, shear stress is generated at the bonding interface between the interposer substrate 2a and the sealing resin 3, and the bonding interface between the interposer substrate 2a and the sealing resin 3 May occur, and the fine metal wire 5 may be disconnected. In that case, there is a problem that the electric circuit inside the semiconductor chip 1 does not operate normally due to the disconnection of the fine metal wire 5.
[0022]
The present invention has been made in view of such circumstances, and an object, it is possible to reduce the warpage of the semiconductor package, provides a semi-conductor package that gaps Ru can be kept uniform in the motherboard and the interposer during mounting the motherboard There is to do.
[0023]
Another object of the present invention is to provide a semi-conductor package capable of preventing interfacial peeling due to shear stress at the bonding interface between the bonding interface and the sealing resin between the interposer and the semiconductor chip at the time of mounting the motherboard.
[0024]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor package of the present invention includes a rectangular semiconductor chip including an electronic circuit, a rectangular interposer substrate having a coefficient of thermal expansion different from that of the semiconductor chip, a filler, and a rectangular interposer substrate. A thermosetting adhesive that bonds the semiconductor chip to a central portion of one surface , and a seal that seals the semiconductor chip on the interposer substrate to which the semiconductor chip is bonded by the thermosetting adhesive except for the center of the semiconductor chip The rectangular interposer substrate is formed on the rectangular interposer substrate, a plurality of lands that are two-dimensionally arranged on the surface of the rectangular interposer substrate opposite to the semiconductor chip, and are solder-bonded to the terminals of the motherboard. To mitigate warpage or deformation caused by the difference in thermal expansion coefficient between the substrate and the semiconductor chip And a plurality of slits, the plurality of slits in the region of said central portion of said semiconductor chip is bonded on the interposer substrate, extending in a direction along the short side direction of the rectangular of the interposer substrate at intervals to avoid the formation positions of the plurality of lands are formed side by side in the long side direction of the rectangular of the interposer substrate.
[0025]
Preferably, the electrode has an electrode formed on the interposer substrate, and a wiring portion that connects the electrode and the semiconductor chip, and the sealing resin has an opening formed at the center of the semiconductor chip. The peripheral portion of the semiconductor chip and the wiring portion may be sealed.
[0035]
According to the semiconductor package of the present invention described above, the slit, which is a thermal expansion relaxation means for reducing the thermal expansion difference between the interposer and the electronic element, has, for example, the maximum distance in the junction region between the interposer and the electronic element. It is formed in a part between two points.
For this reason, for example, when the electronic element is mounted on the interposer, warping caused by the difference in linear expansion coefficient between the electronic element and the interposer is alleviated by the slit.
In addition, when the semiconductor package of the present invention is mounted on the mother board by soldering, the shear stress caused by the difference in linear expansion coefficient between the interposer and the electronic element, and between the interposer and the sealing resin is alleviated by the slit and mounted on the mother board. .
[0036]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a semi-conductor package of the present invention will be described with reference to the drawings.
[0037]
FIG. 1 is a cross-sectional view showing the structure of a semiconductor package 100 according to an embodiment of the present invention.
[0038]
In the semiconductor package 100 according to the present embodiment, as shown in FIG. 1, the semiconductor chip 1 is mounted on the interposer substrate 2 in which the slits 6 are formed via the adhesive 4.
[0039]
The semiconductor chip 1 is a silicon chip, for example, and includes an electronic circuit having a desired function. Further, a bonding pad (not shown) is formed on the semiconductor chip 1 and is connected to an electrode 9 formed on the interposer substrate 2 by a thin metal wire 5.
[0040]
On the interposer substrate 2, a sealing resin 3 made of, for example, an epoxy resin, for sealing the portion excluding the upper central portion of the semiconductor chip 1 and the metal thin wires 5 and the electrodes 9 is formed.
[0041]
A land 7 electrically connected to the thin metal wire 5 is formed on the back surface of the interposer substrate 2 on which the semiconductor chip 1 is mounted, and is connected to an electrode formed on the mother board when the land 7 is mounted on a mother board (not shown). The
[0042]
FIG. 2 is an enlarged view of a connection portion between the semiconductor chip 1 and the interposer substrate 2 of FIG.
[0043]
As described above, the semiconductor chip 1 is mounted on the interposer substrate 2 via the adhesive 4.
The adhesive 4 is, for example, a silver paste containing a filler 8 and has a role of fixing the semiconductor chip 1 and the interposer substrate 2. The thermosetting temperature of the silver paste is about 160 ° C.
The filler 8 is a spherical particle having a constant diameter, and is interposed between the semiconductor chip 1 and the interposer substrate 2 and has a function of keeping the distance between the semiconductor chip 1 and the interposer substrate 2 constant.
[0044]
FIG. 3 is a view showing the back surface of the interposer substrate of FIG.
[0045]
A slit 6 is formed in the interposer substrate 2.
For example, as shown in FIG. 3, the slit 6 is formed between the fillers 8 by forming three slits parallel to the long side of the interposer substrate 2 in the region where the semiconductor chip 1 is mounted. Has been.
[0046]
FIG. 4 is a view for explaining warpage of the interposer substrate 2.
The amount of warpage tends to increase in proportion to the bonding distance between different materials.
In the case where the bonding region as shown in FIG. 4 is provided as in the present embodiment, the distance in the longitudinal direction of the bonding region between the semiconductor chip 1 and the interposer substrate 2a, that is, the diagonal line BB ′ and the diagonal line CC ′. Since the joining distance measured along the line is longer than the others, the expansion and contraction in that direction becomes large, and a warp corresponding to that occurs.
[0047]
For this reason, in the present embodiment, the slit 6 has a distance measured along a diagonal line in the longitudinal direction of the interposer substrate 2, that is, a distance between two diagonal vertices of the bonding area that is the longest in the bonding area. Since the long side of the interposer substrate 2 is long, the slit is formed so as to be perpendicular to the long side.
Actually, the positions and shapes of the slits 6 need to be formed in consideration of the arrangement of the electrodes 9, the lands 7, the semiconductor chip 1, and the like formed on the interposer substrate 2.
[0048]
FIG. 5 is a cross-sectional view schematically showing a state of deformation when a negative temperature load is applied to the semiconductor package 100.
[0049]
For simplicity of explanation, components such as the semiconductor chip 1, the sealing resin 3, the fine metal wires 5, and the lands 7 other than the interposer substrate 2 are not shown.
[0050]
As described above, the linear expansion coefficients of the semiconductor chip 1 and the interposer substrate 2 are different, and the linear expansion coefficient of the semiconductor chip 1 is about ¼ of the linear expansion coefficient in the surface direction of the interposer substrate 2.
[0051]
For this reason, when the slit 6 is not formed in the interposer substrate 2, heat is applied to mount the semiconductor chip 1 at the time of manufacture, and the state at this high temperature becomes a relative position of warpage and stress zero. In some cases, a negative temperature load is applied, and the amount of contraction of the interposer substrate 2 is larger than that of the semiconductor chip 1, and thus warps downward.
[0052]
Further, due to the temperature rise when the semiconductor package 100 is mounted on the mother board by solder bonding, the interposer substrate 2 expands and shear stress is generated between the semiconductor chip 1 and the sealing resin 3.
[0053]
FIG. 6 is a diagram showing the relationship between the warpage amount d of the interposer substrate 2 formed of different types of epoxy resin A and resin B and the number of slits.
[0054]
In the above state, the amount of warpage d was measured by changing the number of slits formed in the interposer substrate 2 to 0, 1, and 3. Further, the measurement was performed by changing the components of the interposer substrate 2.
[0055]
In addition, as shown in FIG. 3, the slit 6 has three slits parallel to the long side of the interposer substrate 2 at the center of the interposer substrate 2. Formed only one central slit of the three in FIG.
The result is shown in FIG.
[0056]
A case where the material of the interposer substrate 2 is resin A will be described.
The amount of warpage d when no slit was formed on the interposer substrate 2 was a maximum of 70.5, a minimum of 60.0 μm, and an average of 70.0 μm.
When one slit 6 is formed in the interposer substrate 2, the amount of warpage d was 70.0 μm at maximum, 50.0 μm at minimum, and 64.0 μm on average.
In addition, when the three slits 6 are formed on the interposer substrate 2, the amount of warpage d was 58.0 μm at the maximum, 50.0 μm at the minimum, and 52.0 μm on the average.
[0057]
Moreover, as shown in FIG. 6, the case where the material of the interposer substrate 2 is resin B will be described.
The amount of warpage d when no slit was formed on the interposer substrate 2 was 70.0 at the maximum, 50.0 μm at the minimum, and 63.0 μm on the average.
When one slit 6 is formed on the interposer substrate 2, the amount of warpage d was 50.0 μm at maximum, 46.0 μm at minimum, and 48.0 μm on average.
In addition, when the three slits 6 are formed on the interposer substrate 2, the amount of warpage d was 48.0 μm at maximum, 40.0 μm at minimum, and 44.0 μm on average.
[0058]
As shown in FIG. 6, in any case, although the resin constituting the interposer substrate 2 is different, the effect of reducing the warpage amount d by forming the slit 6 was observed.
Actually, the warpage amount d is desirably about 60 μm or less.
[0059]
As described above, in the semiconductor package 100 of the present embodiment, in the region where the semiconductor chip 1 is mounted on the interposer substrate 2, it is a part between two vertices that form the diagonal of the interposer substrate 2, and is perpendicular to the long side. For example, when the semiconductor chip 1 is mounted on the interposer substrate 2, warping caused by the difference in linear expansion coefficient between the interposer substrate 2 and the semiconductor chip 1 is alleviated by the slit 6. When the package 100 is solder-bonded to the mother board and mounted, the gap between the semiconductor package 100 and the mother board is substantially the same, which has the advantage that the solderability can be improved.
[0060]
Further, for example, when the semiconductor package 100 is mounted on the mother board by heating, due to the temperature change, due to the difference in thermal expansion between the interposer substrate 2 and the semiconductor chip 1 and the difference in thermal expansion between the interposer substrate 2 and the sealing resin 3. The generated shear stress is relieved by the slit 6, and interface peeling due to the shear stress at the joint interface of the interposer substrate 2, the semiconductor chip 1, and the sealing resin 3 can be prevented, and the reliability of the semiconductor package 100 can be improved. There is an advantage.
[0061]
Note that the present invention is not limited to the present embodiment, and various suitable modifications can be made. For example, the shape, size, and quantity of the slit 6 are not limited to the above embodiment.
For example, as shown in FIG. 7, the slit 6 may be formed by arranging three cross-shaped slits side by side.
In addition, as shown in FIG. 8, the slit 6 may be formed in the center of the interposer substrate 2 so as to be cut out smaller than the size of the chip.
[0062]
【The invention's effect】
Thus, according to the semi-conductor package of the present invention can reduce the warpage of the semiconductor package, during Mazabodo implementation, it is possible to keep uniform gap between Mazabodo and the interposer, to improve the reliability of the solder joint Can do. In addition, when the mother board is mounted, it is possible to prevent the peeling of the interface due to the shear stress at the bonding interface between the interposer, the electronic element, and the sealing resin, and the reliability of the semiconductor package can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing the structure of an embodiment of a semiconductor package 100 according to the present invention.
2 is an enlarged view of a connection portion between the semiconductor chip of FIG. 1 and an interposer substrate.
3 is a rear view of the interposer substrate of FIG. 1. FIG.
FIG. 4 is a diagram for explaining warpage of an interposer substrate.
FIG. 5 is a diagram showing a state of deformation when a negative temperature load is applied to the interposer substrate according to the present embodiment.
FIG. 6 is a diagram showing the relationship between the amount of warpage of the interposer substrate and the number of slits according to the present embodiment.
FIG. 7 is a view showing a modification of the interposer substrate according to the present invention.
FIG. 8 is a view showing a modification of the interposer substrate according to the present invention.
FIG. 9 is a perspective view showing the structure of a conventional semiconductor chip exposed package.
10 is a cross-sectional view taken along the line AA ′ in FIG. 9;
FIG. 11 is a diagram showing a state of deformation when a negative temperature load is applied to a conventional interposer substrate.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 ... Semiconductor package, 1 ... Semiconductor chip, 2 ... Interposer substrate, 3 ... Sealing resin, 4 ... Adhesive material, 5 ... Metal fine wire, 6 ... Slit, 7 ... Land, 8 ... Filler, 9 ... Electrode.

Claims (2)

電子回路を含む矩形の半導体チップと、
前記半導体チップと熱膨張率が異なる矩形のインターポーザ基板と、
フィラを含み、矩形の前記インターポーザ基板の一面の中央部分に前記半導体チップを接着する熱硬化性接着材と、
前記熱硬化性接着材により前記半導体チップが接着された前記インターポーザ基板上で前記半導体チップの中央を除いて封止する封止樹脂と、
矩形の前記インターポーザ基板についての前記半導体チップと反対側の面において二次元配列され、マザーボードの端子とはんだ接合される複数のランドと、
矩形の前記インターポーザ基板に形成され、矩形の前記インターポーザ基板と前記半導体チップとの熱膨張率の差に起因する反りまたは変形を緩和するための複数のスリットと
を有し、
前記複数のスリットは、
前記インターポーザ基板についての前記半導体チップが接着される前記中央部分の領域において、矩形の前記インターポーザ基板の短辺方向に沿った向きに延在し、前記複数のランドの形成位置を避けた間隔で、矩形の前記インターポーザ基板の長辺方向に並べて形成される
半導体パッケージ。A rectangular semiconductor chip containing electronic circuits;
A rectangular interposer substrate having a coefficient of thermal expansion different from that of the semiconductor chip;
A thermosetting adhesive that includes a filler and adheres the semiconductor chip to a central portion of one surface of the rectangular interposer substrate;
A sealing resin for sealing except for the center of the semiconductor chip on the interposer substrate to which the semiconductor chip is bonded by the thermosetting adhesive;
A plurality of lands that are two-dimensionally arranged on the surface opposite to the semiconductor chip with respect to the rectangular interposer substrate, and are soldered to the terminals of the motherboard
A plurality of slits formed on the rectangular interposer substrate for reducing warpage or deformation caused by a difference in thermal expansion coefficient between the rectangular interposer substrate and the semiconductor chip;
The plurality of slits are
In the region of said central portion of said semiconductor chip is bonded on the interposer substrate, in extending in a direction along the short side direction of the rectangular of the interposer substrate, avoiding the formation positions of the plurality of lands interval, A semiconductor package formed side by side in the long side direction of the rectangular interposer substrate . 前記インターポーザ基板に形成された電極と、
前記電極と前記半導体チップとを接続する配線部と
を有し、
前記封止樹脂は、
前記半導体チップの中央に開口が形成されるように、前記半導体チップの周縁部および前記配線部を封止する
請求項１記載の半導体パッケージ。An electrode formed on the interposer substrate;
A wiring portion for connecting the electrode and the semiconductor chip;
The sealing resin is
The semiconductor package according to claim 1, wherein the peripheral portion of the semiconductor chip and the wiring portion are sealed so that an opening is formed in the center of the semiconductor chip.
JP2001199616A 2001-06-29 2001-06-29 Semiconductor package Expired - Fee Related JP4581301B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001199616A JP4581301B2 (en) 2001-06-29 2001-06-29 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001199616A JP4581301B2 (en) 2001-06-29 2001-06-29 Semiconductor package

Publications (2)

Publication Number Publication Date
JP2003017625A JP2003017625A (en) 2003-01-17
JP4581301B2 true JP4581301B2 (en) 2010-11-17

Family

ID=19036889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001199616A Expired - Fee Related JP4581301B2 (en) 2001-06-29 2001-06-29 Semiconductor package

Country Status (1)

Country Link
JP (1) JP4581301B2 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4154306B2 (en) 2003-09-29 2008-09-24 富士通株式会社 Manufacturing method of semiconductor device using rigid substrate
JP2009094168A (en) * 2007-10-04 2009-04-30 Denso Corp Circuit board
KR20110092045A (en) 2010-02-08 2011-08-17 삼성전자주식회사 Molded underfill flip chip package preventing for a warpage and void
JP2013149797A (en) 2012-01-19 2013-08-01 Denso Corp Semiconductor package
TWI585918B (en) * 2014-07-18 2017-06-01 矽品精密工業股份有限公司 Interposer and method of manufacture
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US10784211B2 (en) * 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
CN113284855A (en) * 2020-02-19 2021-08-20 长鑫存储技术有限公司 Package substrate and forming method thereof, package structure and forming method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02125651A (en) * 1988-11-04 1990-05-14 Nec Corp Lead frame
JPH05114688A (en) * 1991-10-23 1993-05-07 Hitachi Ltd Semiconductor device, its manufacture, and lead frame used therefor
JPH09199625A (en) * 1996-01-19 1997-07-31 Texas Instr Japan Ltd Semiconductor device and substrate for mounting semiconductor element
JPH1126680A (en) * 1997-07-08 1999-01-29 Sony Corp Lead frame for semiconductor device
JPH11186430A (en) * 1997-12-19 1999-07-09 Seiko Epson Corp Semiconductor device
JPH11260962A (en) * 1998-03-12 1999-09-24 Hitachi Ltd Ball grid array type of semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02125651A (en) * 1988-11-04 1990-05-14 Nec Corp Lead frame
JPH05114688A (en) * 1991-10-23 1993-05-07 Hitachi Ltd Semiconductor device, its manufacture, and lead frame used therefor
JPH09199625A (en) * 1996-01-19 1997-07-31 Texas Instr Japan Ltd Semiconductor device and substrate for mounting semiconductor element
JPH1126680A (en) * 1997-07-08 1999-01-29 Sony Corp Lead frame for semiconductor device
JPH11186430A (en) * 1997-12-19 1999-07-09 Seiko Epson Corp Semiconductor device
JPH11260962A (en) * 1998-03-12 1999-09-24 Hitachi Ltd Ball grid array type of semiconductor device

Also Published As

Publication number Publication date
JP2003017625A (en) 2003-01-17

Similar Documents

Publication Publication Date Title
US7211889B2 (en) Semiconductor package and method for manufacturing the same
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US5786271A (en) Production of semiconductor package having semiconductor chip mounted with its face down on substrate with protruded electrodes therebetween and semiconductor package
JP3619773B2 (en) Manufacturing method of semiconductor device
JP3134815B2 (en) Semiconductor device
US9520374B2 (en) Semiconductor device, substrate and semiconductor device manufacturing method
US5814890A (en) Thin-type semiconductor package
JP2006502587A (en) Components, methods and assemblies for multichip packages
JP4581301B2 (en) Semiconductor package
JP2001007472A (en) Electronic circuit device and its manufacture
JP4777692B2 (en) Semiconductor device
JP2915282B2 (en) Plastic molded integrated circuit package
US8179686B2 (en) Mounted structural body and method of manufacturing the same
JPH10233463A (en) Semiconductor device and its manufacture
JP4449258B2 (en) Electronic circuit device and manufacturing method thereof
US20050082649A1 (en) Package for a semiconductor device
JP2826049B2 (en) Semiconductor device and manufacturing method thereof
JP3497744B2 (en) Resin-sealed semiconductor device and method of manufacturing the same
JP4626445B2 (en) Manufacturing method of semiconductor package
JPH11260962A (en) Ball grid array type of semiconductor device
JP2768315B2 (en) Semiconductor device
JP3502377B2 (en) Lead frame, resin-encapsulated semiconductor device and method of manufacturing the same
JP2003023243A (en) Wiring board
JP3337820B2 (en) Semiconductor device package
JP3045940B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080307

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100816

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130910

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees