JP4578024B2

JP4578024B2 - Timing verification device

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Publication number: JP4578024B2
Application number: JP2001205483A
Authority: JP
Inventors: 輝吉田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2010-11-10
Anticipated expiration: 2021-07-06
Also published as: JP2003022298A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体設計の検証技術に係り、タイミング検証方法、特に、設計検証の対象回路に対してデータ受信側のクロックエッジの１または複数のサイクル前後とのタイミング検証を含めた結果の中で絶対値の最小値を検証結果とするタイミング検証方法に関するものである。
【０００２】
【従来の技術】
従来方法〔ブロック図（図１１），フローチャート（図１２）〕に関して、回路図（図３）およびタイミングチャート図（図４）を用いて説明する。
１サイクル時間（１０ｎｓ）のクロック（ＣＫ１／ＣＫ２）で動作するデータ発信レジスタＦ１からデータ受信レジスタＦ２へのデータ転送時のＨｏｌｄタイミングチェックを行う場合、まず、データ送受信間のクロックの関係を決定するが、この場合では同じエッジ時間を用いてチェックを行う。
つまり、タイミングチェックする基本となるデータ送信側クロック元ＣＫ１とデータ受信側クロック元ＣＫ２が同じ時刻０ｎｓとして検証することとなるため、Ｆ１が動作してＦ２のデータ入力ピンＦ２／Ｄに到達する時刻１２．５ｎｓとＦ２が動作する時刻２．０ｎｓとの間で検証し、結果として９．５ｎｓの余裕があることとなる。
しかし、論理シミュレーションなどにより検証を行うと、上記Ｆ２／Ｄに到達する時刻１２．５ｎｓでは、Ｆ２が動作する時刻１０．０ｎｓとの間で、ＨＯｌｄタイミングエラーが発生する。
【０００３】
【発明が解決しようとする課題】
このように、論理シミュレーションの結果と異なり、誤った結果を出力してしまうといった問題がある。
従来は、この問題を回避するために、ユーザが人手で発見しなければならず、さらに、そのタイミング検証条件を入手作成する必要があるという問題があった。
【０００４】
この発明は、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるようにしようとするものである。
【０００５】
【課題を解決するための手段】
第１の発明に係るタイミング検証装置では、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段とを備え、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段を有するものである。
【０００６】
第２の発明に係るタイミング検証装置では、異なる２つのクロックで動作する２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段と、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段とを備え、２つのクロック間のエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せ抽出手段を有するものである。
【０００７】
第３の発明に係るタイミング検証装置では、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段と、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段とを備え、前記構成で求めたデータ伝搬時のデータ発信側クロックエッジの１サイクル前後について、再度前記構成を用いてタイミング検証を行い、その３つのデータ受信側クロックエッジ時間に関して、重複受信または無効受信がないかを検出する論理伝搬検出手段を有するものである。
【００１１】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１を図１について説明する。図１は実施の形態１における構成を示すブロック図である。図２は実施の形態１における処理の流れを示すフローチャートである。図３は実施の形態１における処理を説明するための回路図である。図４は実施の形態１における処理を説明するためのタイミングチャートである。
この実施の形態１は、請求項１に記載した第１の発明および請求項４に記載した第４の発明に対応するものである。
【００１２】
図において、１はクロックデータを記録しているクロックデータ記録部、２は回路データを記録している回路データ記録部、３は回路の遅延データを記録している遅延データ記録部、５はタイミング検証条件を記録しているタイミング検証条件記録部、７ａはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ発信側クロックのクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部、７ｂはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ受信側クロックのクロックエッジ時間を指定するデータ受信側クロックエッジ時間指定部、４は回路データ記録部２および遅延データ記録部３と、データ発信側クロックエッジ時間指定部７ａと、データ受信側クロックエッジ時間指定部７ｂとからタイミング検証を実行するタイミング検証部、６はタイミング検証部４の結果を出力する検証結果出力部、８は検証結果出力部６とデータ受信側クロックエッジ時間指定部７ｂからデータ受信側クロックの１サイクル時間情報を入力し、タイミング検証結果で使用したデータ受信側クロック時間の１つまたは複数サイクル時間分の前後のデータを生成し、それらの絶対値の最小値を検出して、その結果を検証結果とする検証結果最小値検出部である。
【００１３】
このように構成されたタイミング検証方法における動作について、図２のフローチャートを参照しながら説明する。
まず、回路データと遅延データとクロックデータとタイミング検証条件をそれぞれの記録部１〜３に読み込む（ステップＳ１およびステップＳ２）。
次に、データ発信側クロックエッジ時間指定部７ａとデータ受信側クロックエッジ時間指定部７ｂにクロックデータ記録部１に記録されたクロックデータと、回路データ記録部２に記録されたデータと、タイミング検証条件記録部５に記録されたデータを入力し、それぞれの時間を決定する（ステップＳ３およびステップＳ４）。
次に、タイミング検証部４に遅延データと回路データとクロックエッジ情報を入力したタイミング検証部４でタイミング検証を行い（ステップＳ５）、その結果を検証結果出力部６に出力する。このとき、検証結果は従来と同じ結果を出力してくる。
次に、検証結果最小値検出部８で、データ受信側クロックエッジ時間指定部７ｂからデータ受信用クロックの１サイクル分の時間を入力し、１サイクル分のエッジ時間検証結果出力部６から入力した検証結果の前後に付加して、検証結果の絶対値の最小値を確定させる（ステップＳ６）。
【００１４】
これにより、論理シミュレーションの結果と同じ時間で検証を行うことができるため、同じ結果を得ることができる。
さらに、従来では人手で発見し条件を作成するようにしていたのを、その必要がなくなり、タイミング検証期間を削減することができる。
【００１５】
この発明による実施の形態１によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録しているクロックデータ記録部１からなるクロックデータ記録手段と、回路データを記録している回路データ記録部２からなる回路データ記録手段と、タイミング検証条件を記録しているタイミング検証条件記録部５からなるタイミング検証記録手段と、前記記録手段に記録されたクロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部７ａおよびデータ受信側クロックエッジ時間指定部７ｂからなる発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段と、前記記録手段に記録された回路データおよび遅延データならびに発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段により設定されたクロックエッジ時間からタイミング検証を行うタイミング検証部４と、タイミング検証結果を出力する検証結果出力部６からなる検証結果出力手段とを備え、データ受信側クロックエッジ時間指定部７ｂからなるデータ受信側クロックエッジ時間設定手段から入力する１サイクル分の時間とタイミング検証結果出力部６からなるタイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出部８からなる検証結果最小値検出手段を有するようにしたので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるタイミング検証装置を得ることができる。
【００１６】
また、この発明による実施の形態１によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝送のタイミングを検証するにあたり、回路データおよび遅延データならびにタイミング検証条件およびクロックデータを読み込み記録手段に記録するステップＳ１およびステップＳ２からなる記録ステップと、前記記録手段に記録された回路データおよびタイミング検証条件ならびにクロックデータからデータ発信側クロックエッジ時間を設定するステップＳ３からなるデータ発信側クロックエッジ時間設定ステップと、前記回路データおよびタイミング検証条件ならびにクロックデータからデータ受信側クロックエッジ時間を設定するステップＳ４からなるデータ受信側クロックエッジ時間設定ステップと、回路データおよび遅延データならびにクロックエッジ時間からタイミング検証を行うステップＳ５からなるタイミング検証ステップとを含み、ステップＳ４からなるデータ受信側クロックエッジ時間設定ステップにより設定された１サイクル分の時間とタイミング検証ステップによる検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出するステップＳ６からなる検証結果最小値検出ステップを有するので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるタイミング検証方法を得ることができる。
【００１７】
実施の形態２．
この発明の実施の形態２を図５ないし図８について説明する。図５は実施の形態２における構成を示すブロック図である。図６は実施の形態２における処理の流れを示すフローチャートである。図７は実施の形態２における処理を説明するための回路図である。図８は実施の形態２における処理を説明するためのタイミングチャートである。
この実施の形態２において、ここで説明する特有の構成ないし方法以外の構成，方法については、先に説明した実施の形態１における構成ないしは方法と同様の構成，方法を有し、同様の作用を奏するものである。図中、同一または相当部分については、同一の符号を付けている。
この実施の形態２は、請求項２に記載した第２の発明および請求項５に記載した第５の発明に対応するものである。
【００１８】
図において、１はクロックデータを記録しているクロックデータ記録部、２は回路データを記録している回路データ記録部、３は回路の遅延データを記録している遅延データ記録部、５はタイミング検証条件を記録しているタイミング検証条件記録部、７ａはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ発信側クロックのクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部、７ｂはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ受信側クロックのクロックエッジ時間を指定するデータ受信側クロックエッジ時間指定部、４は回路データ記録部２および遅延データ記録部３と、データ発信側クロックエッジ時間指定部７ａと、データ受信側クロックエッジ時間指定部７ｂとからタイミング検証を実行するタイミング検証部、６はタイミング検証部４の結果を出力する検証結果出力部、８は検証結果出力部６とデータ受信側クロックエッジ時間指定部７ｂからデータ受信側クロックの１サイクル時間情報を入力し、タイミング検証結果で使用したデータ受信側クロック時間の１つまたは複数サイクル時間分の前後のデータを生成し、それらの絶対値の最小値を検出して、その結果を検証結果とする検証結果最小値検出部である。
９はクロックデータと回路データとタイミング検証条件と検証結果最小値検出部８で検出完了情報を入力し、データ発信側と受信側のクロックエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せデータ抽出部である。
【００１９】
図６のフローチャートを参照しながら説明する。
まず、実施の形態１と同様に、回路データと遅延データとクロックデータとタイミング検証条件をそれぞれの記録部１〜３に読み込む（ステップＳ１およびステップＳ２）。
そして、サイクル時間が異なるデータ発信側クロックとデータ受信側クロックとのクロックエッジの時間差の組合せを全て求める（ステップＳ８）。
次に、ある一つのクロックエッジ時間差の組合せを設定し（ステップＳ９）、前記実施の形態１と同様の処理にて検証結果最小値を求める（ステップＳ３〜Ｓ７）。
次に、全てのクロック組合せを行ったかどうかをチェックし（ステップＳ１０）、別の一つのクロックエッジ時間差の組合せを設定して（ステップＳ１１）、再度検証結果最小値を求める。その際、前の処理にて検出した検証結果最小値とも比較し、検証結果最小値を更新する。
全てのクロックエッジ時間差の組合せについて行うことで、求めるタイミング検証結果が得られる。
【００２０】
この発明による実施の形態２は、実施の形態１における構成において、異なる２つのクロックで動作する２つのレジスタ間のデータ伝搬のタイミングを検証する方法に関して、実施の形態１における構成に加えて、２つのクロック間のエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せ抽出部を有することを特徴とするものである。
【００２１】
この発明による実施の形態２によれば、異なる２つのクロックで動作する２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録しているクロックデータ記録部１からなるクロックデータ記録手段と、回路データを記録している回路データ記録部２からなる回路データ記録手段と、タイミング検証条件を記録しているタイミング検証条件記録部５からなるタイミング検証記録手段と、前記記録手段に記録されたクロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部７ａおよびデータ受信側クロックエッジ時間指定部７ｂからなる発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段と、前記記録手段に記録された回路データおよび遅延データならびに発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段により設定されたクロックエッジ時間からタイミング検証を行うタイミング検証部４と、タイミング検証結果を出力する検証結果出力部６からなる検証結果出力手段と、データ受信側クロックエッジ時間指定部７ｂからなるデータ受信側クロックエッジ時間設定手段から入力する１サイクル分の時間とタイミング検証結果出力部６からなるタイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出部８からなる検証結果最小値検出手段とを備え、２つのクロック間のエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せデータ抽出部９からなるクロックエッジ時間差組合せ抽出手段を有するようにしたので、異なる２つのクロックで動作する２つのレジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、より的確かつ適切に行えるタイミング検証装置を得ることができる。
【００２２】
また、この発明による実施の形態２によれば、異なる２つのクロックで動作する２つのレジスタ間のデータ伝搬のタイミングを検証するにあたり、回路データおよび遅延データならびにタイミング検証条件およびクロックデータを読み込み記録手段に記録するステップＳ１およびＳ２からなる記録ステップと、前記記録手段に記録された回路データおよびタイミング検証条件ならびにクロックデータからデータ発信側クロックエッジ時間を設定するステップＳ３からなるデータ発信側クロックエッジ時間設定ステップと、前記記録手段に記録された回路データおよびタイミング検証条件ならびにクロックデータからデータ受信側クロックエッジ時間を設定するステップＳ４からなるデータ受信側クロックエッジ時間設定ステップと、前記記録手段に記録された回路データおよび遅延データならびにステップＳ３およびＳ４により設定されたクロックエッジ時間からタイミング検証を行うステップＳ５からなるタイミング検証ステップと、ステップＳ４からなるデータ受信側クロックエッジ時間設定ステップにより設定された１サイクル分の時間とＳ５からなるタイミング検証ステップによる検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出するステップＳ６からなる検証結果最小値検出ステップとを含み、２つのクロック間のエッジ時間差の全組合せを抽出するステップＳ３〜Ｓ７，Ｓ８〜Ｓ１１からなるクロックエッジ時間差組合せ抽出ステップを有するので、異なる２つのクロックで動作する２つのレジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、より的確かつ適切に行えるタイミング検証方法を得ることができる。
【００２３】
実施の形態３．
この発明の実施の形態３を図９および図１０について説明する。図９は実施の形態３における構成を示すブロック図である。図１０は実施の形態３における処理の流れを示すフローチャートである。
この実施の形態３において、ここで説明する特有の構成ないし方法以外の構成，方法については、先に説明した実施の形態１および実施の形態２における構成ないしは方法と同様の構成，方法を有し、同様の作用を奏するものである。図中、同一または相当部分については、同一の符号を付けている。
この実施の形態３は、請求項３に記載した第３の発明および請求項６に記載した第６の発明に対応するものである。
【００２４】
図において、１はクロックデータを記録しているクロックデータ記録部、２は回路データを記録している回路データ記録部、３は回路の遅延データを記録している遅延データ記録部、５はタイミング検証条件を記録しているタイミング検証条件記録部、７ａはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ発信側クロックのクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部、７ｂはクロックデータ記録部１と回路データ記録部２とタイミング検証条件記録部５からデータ受信側クロックのクロックエッジ時間を指定するデータ受信側クロックエッジ時間指定部、４は回路データ記録部２および遅延データ記録部３と、データ発信側クロックエッジ時間指定部７ａと、データ受信側クロックエッジ時間指定部７ｂとからタイミング検証を実行するタイミング検証部、６はタイミング検証部４の結果を出力する検証結果出力部、８は検証結果出力部６とデータ受信側クロックエッジ時間指定部７ｂからデータ受信側クロックの１サイクル時間情報を入力し、タイミング検証結果で使用したデータ受信側クロック時間の１つまたは複数サイクル時間分の前後のデータを生成し、それらの絶対値の最小値を検出して、その結果を検証結果とする検証結果最小値検出部である。
９はクロックデータと回路データとタイミング検証条件と検証結果最小値検出部８で検出完了情報を入力し、データ発信側と受信側のクロックエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せデータ抽出部である。
１０は論理伝搬検出部であり、データ発信側クロックエッジ時間指定部７ａと、データ受信側クロックエッジ時間指定部７ｂとから各クロックのサイクル時間を入力し、検証結果最小値検出部８から最小値を検出した際のデータ発信側クロック時刻とデータ受信側クロック時刻とを入力し、データ発信側クロックの次クロックエッジとデータ受信側クロックの次エッジを検証結果最小値情報に付加することで、データ受信側で２つの発信データを１回のエッジで受信する場合（重複受信）、および、何の発信データも受信していない（１つの発信データを複数のエッジで受信する）場合（無効受信）を検出する。
【００２５】
図１０のフローチャートを参照しながら説明する。
まず、実施の形態１と同様に、ステップＳ１〜Ｓ６の処理を行う。
そして、検証結果の絶対値が最小値かどうかを判別するステップＳ６による検証結果の最小値を受け、前後１サイクルのタイミング検証および最小値の抽出をステップＳ１２で行い、論理伝搬検出部１０により、データ受信側クロックエッジ時間に関するエッジ重複およびエッジ飛びの抽出をステップＳ１３で行うことにより、重複受信および無効受信を検出する。
【００２６】
以上のように、論理伝搬検出部１０を付加することにより、タイミングの検証だけでなく、データ送受信の可否のチェックも可能となるため、より高精度なタイミング検証を行うことができる。
【００２７】
この発明に実施の形態では、以上説明したように構成されているので、タイミング検証の精度が高くなり、また、ユーザが作成するタイミング検証条件を削減することができ、さらに、データ伝搬の重複受信や無効受信といった論理の検証もできる効果がある。
【００２８】
この発明による実施の形態３によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録しているクロックデータ記録部１からなるクロックデータ記録手段と、回路データを記録している回路データ記録部２からなる回路データ記録手段と、タイミング検証条件を記録しているタイミング検証条件記録部５からなるタイミング検証記録手段と、前記記録手段に記録されたクロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定部７ａおよびデータ受信側クロックエッジ時間指定部７ｂからなる発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段と、前記記録手段に記録された回路データおよび遅延データならびに発信側クロックエッジ時間設定手段およびデータ受信側クロックエッジ時間設定手段により設定されたクロックエッジ時間からタイミング検証を行うタイミング検証部４と、タイミング検証結果を出力する検証結果出力部６からなる検証結果出力手段と、データ受信側クロックエッジ時間指定部７ｂからなるデータ受信側クロックエッジ時間設定手段から入力する１サイクル分の時間とタイミング検証結果出力部６からなるタイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出部８からなる検証結果最小値検出手段とを備え、前記構成で求めたデータ伝搬時のデータ発信側クロックエッジの１サイクル前後について、再度前記構成を用いてタイミング検証を行い、その３つのデータ受信側クロックエッジ時間に関して、重複受信または無効受信がないかを検出する論理伝搬検出部１０からなる論理伝搬検出手段を有するようにしたので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるとともに、データ伝搬の重複受信や無効受信といった論理の検証も行えるタイミング検証装置を得ることができる。
【００２９】
また、この発明による実施の形態１によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝送のタイミングを検証するにあたり、回路データおよび遅延データならびにタイミング検証条件およびクロックデータを読み込み記録手段に記録するステップＳ１およびステップＳ２からなる記録ステップと、前記記録手段に記録された回路データおよびタイミング検証条件ならびにクロックデータからデータ発信側クロックエッジ時間を設定するステップＳ３からなるデータ発信側クロックエッジ時間設定ステップと、前記回路データおよびタイミング検証条件ならびにクロックデータからデータ受信側クロックエッジ時間を設定するステップＳ４からなるデータ受信側クロックエッジ時間設定ステップと、回路データおよび遅延データならびにクロックエッジ時間からタイミング検証を行うステップＳ５からなるタイミング検証ステップと、ステップＳ４からなるデータ受信側クロックエッジ時間設定ステップにより設定された１サイクル分の時間とタイミング検証ステップによる検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出するステップＳ６からなる検証結果最小値検出ステップとを含み、前記方法で求めたデータ伝搬時のデータ発信側クロックエッジの１サイクル前後について、再度前記方法を用いてタイミング検証を行い、その３つのデータ受信側クロックエッジ時間に関して、重複受信または無効受信がないかを検出するステップＳ１２およびＳ１３からなる論理伝搬検出ステップを有するので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるとともに、データ伝搬の重複受信や無効受信といった論理の検証も行えるタイミング検証方法を得ることができる。
【００３０】
【発明の効果】
第１の発明によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段とを備え、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段を有するので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるタイミング検証装置を得ることができる。
【００３１】
第２の発明によれば、異なる２つのクロックで動作する２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段と、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段とを備え、２つのクロック間のエッジ時間差の全組合せを抽出するクロックエッジ時間差組合せ抽出手段を有するので、異なる２つのクロックで動作する２つのレジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、より的確かつ適切に行えるタイミング検証装置を得ることができる。
【００３２】
第３の発明によれば、一つまたは複数の所定のクロックに同期した同期回路である２つのレジスタ間のデータ伝搬のタイミングを検証するものであって、クロックデータを記録するクロックデータ記録手段と、回路データを記録する回路データ記録手段と、タイミング検証条件を記録するタイミング検証条件記録手段と、クロックデータと回路データとタイミング検証条件からデータ発信側と受信側のクロックエッジ時間を指定するデータ発信側クロックエッジ時間指定手段およびデータ受信側クロックエッジ時間指定手段と、回路データおよび回路の遅延データならびにクロックエッジ時間からタイミング検証を行うタイミング検証手段と、タイミング検証結果を出力する検証結果出力手段と、前記データ受信側クロックエッジ時間指定手段から入力する１サイクル分の時間と前記タイミング検証結果出力手段から入力する検証結果から、データ受信側クロックの前後１サイクル時間との時間差を求め、少なくとも３つ以上の複数の検証結果を生成して、絶対値の最小値を検出する検証結果最小値検出手段とを備え、前記構成で求めたデータ伝搬時のデータ発信側クロックエッジの１サイクル前後について、再度前記構成を用いてタイミング検証を行い、その３つのデータ受信側クロックエッジ時間に関して、重複受信または無効受信がないかを検出するようにしたので、レジスタ間におけるデータ伝搬のタイミング検証を、人手による作業の必要なしに、的確かつ適切に行えるとともに、データ伝搬の重複受信や無効受信といった論理の検証も行えるタイミング検証装置を得ることができる。
【図面の簡単な説明】
【図１】この発明による実施の形態１における構成を示すブロック図である。
【図２】この発明による実施の形態１における処理の流れを示すフローチャートである。
【図３】この発明による実施の形態１における処理を説明するための回路図である。
【図４】この発明による実施の形態１における処理を説明するためのタイミングチャート図である。
【図５】この発明による実施の形態２における構成を示すブロック図である。
【図６】この発明による実施の形態２における処理の流れを示すフローチャートである。
【図７】この発明による実施の形態２における処理を説明するための回路図である。
【図８】この発明による実施の形態２における処理を説明するためのタイミングチャートである。
【図９】この発明による実施の形態３におけるタイミング検証装置を示すブロック図である。
【図１０】この発明による実施の形態３におけるタイミング検証方法の処理の流れを示すフローチャートである。
【図１１】従来技術における構成を示すブロック図である。
【図１２】従来技術における処理の流れを示すフローチャートである。
【符号の説明】
１クロックデータ記録部、２回路データ記録部、３遅延データ記録部、４タイミング検証部、５タイミング検証条件記録部、６検証結果出力部、７ａデータ発信側クロックエッジ時間指定部、７ｂデータ受信側クロックエッジ時間指定部、８検証結果最小値検出部、９クロックエッジ時間差組合せデータ抽出部、１０論理伝搬検出部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor design verification technique, and more particularly, among timing verification methods, and in particular, results including timing verification before and after one or more cycles of a clock edge on a data receiving side with respect to a design verification target circuit. The present invention relates to a timing verification method using a minimum absolute value as a verification result.
[0002]
[Prior art]
A conventional method [block diagram (FIG. 11), flowchart (FIG. 12)] will be described with reference to a circuit diagram (FIG. 3) and a timing chart (FIG. 4).
When performing a hold timing check at the time of data transfer from the data transmission register F1 operating at the clock (CK1 / CK2) of one cycle time (10 ns) to the data reception register F2, first, the relationship of the clocks between data transmission and reception is determined. In this case, however, the check is performed using the same edge time.
That is, since the data transmission side clock source CK1 and the data reception side clock source CK2 which are the basics of the timing check are verified as the same time 0 ns, the time when F1 operates and reaches the data input pin F2 / D of F2 Verification is performed between 12.5 ns and time 2.0 ns when F2 operates, and as a result, there is a margin of 9.5 ns.
However, when verification is performed by a logic simulation or the like, a HOLD timing error occurs between the time 12.5 ns at which F2 / D is reached and the time 10.0 ns at which F2 operates.
[0003]
[Problems to be solved by the invention]
Thus, unlike the logic simulation result, there is a problem that an incorrect result is output.
Conventionally, in order to avoid this problem, there is a problem that the user has to discover manually, and further, it is necessary to obtain and create the timing verification condition.
[0004]
The present invention is intended to enable accurate and appropriate verification of data propagation timing between registers without the need for manual work.
[0005]
[Means for Solving the Problems]
In the timing verification device according to the first aspect of the present invention, the clock data for verifying the timing of data propagation between two registers, which are synchronous circuits synchronized with one or a plurality of predetermined clocks, for recording clock data Recording means, circuit data recording means for recording circuit data, timing verification condition recording means for recording timing verification conditions, and clock edge time on the data transmission side and reception side are specified from clock data, circuit data, and timing verification conditions Data transmitting side clock edge time designating means and data receiving side clock edge time designating means, circuit data and Circuit A timing verification unit that performs timing verification based on the delay data and the clock edge time; and a verification result output unit that outputs a timing verification result; a time corresponding to one cycle input from the data reception side clock edge time specifying unit and the timing A verification result for detecting a minimum absolute value by obtaining a time difference from one cycle time before and after the data receiving clock from the verification result input from the verification result output means, and generating at least three or more verification results It has a minimum value detecting means.
[0006]
In the timing verification device according to the second aspect of the invention, the timing of data propagation between two registers operating at two different clocks is verified, and clock data recording means for recording clock data and circuit data are recorded. Circuit data recording means, timing verification condition recording means for recording timing verification conditions, and data transmission side clock edge time designation for designating clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions Means and data receiving side clock edge time specifying means, circuit data and Circuit Timing verification means for performing timing verification from delay data and clock edge time, verification result output means for outputting timing verification results, time for one cycle input from the data receiving side clock edge time designating means, and the timing verification results A verification result minimum value that obtains a time difference from one cycle time before and after the data receiving clock from the verification result input from the output means, generates a plurality of verification results of at least three, and detects a minimum absolute value And a detection means, and a clock edge time difference combination extraction means for extracting all combinations of edge time differences between two clocks.
[0007]
In the timing verification device according to the third aspect of the present invention, the clock data for verifying the data propagation timing between two registers, which are synchronous circuits synchronized with one or a plurality of predetermined clocks, for recording the clock data Recording means, circuit data recording means for recording circuit data, timing verification condition recording means for recording timing verification conditions, and clock edge time on the data transmission side and reception side are specified from clock data, circuit data, and timing verification conditions Data transmitting side clock edge time designating means and data receiving side clock edge time designating means, circuit data and Circuit Timing verification means for performing timing verification from delay data and clock edge time, verification result output means for outputting timing verification results, time for one cycle input from the data receiving side clock edge time designating means, and the timing verification results A verification result minimum value that obtains a time difference from one cycle time before and after the data receiving clock from the verification result input from the output means, generates a plurality of verification results of at least three, and detects a minimum absolute value And detecting the timing again using the configuration for about one cycle of the data transmission side clock edge at the time of data propagation determined in the above configuration, and the three data reception side clock edge times are duplicated. Or having logic propagation detection means for detecting whether there is invalid reception. .
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
A first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a configuration in the first embodiment. FIG. 2 is a flowchart showing the flow of processing in the first embodiment. FIG. 3 is a circuit diagram for explaining the processing in the first embodiment. FIG. 4 is a timing chart for explaining the processing in the first embodiment.
The first embodiment corresponds to the first invention described in claim 1 and the fourth invention described in claim 4.
[0012]
In the figure, 1 is a clock data recording unit that records clock data, 2 is a circuit data recording unit that records circuit data, 3 is a delay data recording unit that records circuit delay data, and 5 is a timing. A timing verification condition recording unit 7a for recording a verification condition; 7a is a data transmission side clock edge for designating a clock edge time of a data transmission side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5; A time designation unit 7b is a data reception side clock edge time designation unit for designating a clock edge time of a data reception side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5, and 4 is a circuit data recording unit. Unit 2 and delayed data recording unit 3, data transmission side clock edge time designating unit 7a, data reception A timing verification unit that performs timing verification from the clock edge time specification unit 7b, 6 a verification result output unit that outputs the result of the timing verification unit 4, and 8 a verification result output unit 6 and a data reception side clock edge time specification unit 7b. 1 cycle time information of the data reception side clock is input from, data before and after one or more cycle times of the data reception side clock time used in the timing verification result is generated, and the minimum value of those absolute values is detected Then, the verification result minimum value detection unit uses the result as the verification result.
[0013]
The operation of the timing verification method configured as described above will be described with reference to the flowchart of FIG.
First, circuit data, delay data, clock data, and timing verification conditions are read into the respective recording units 1 to 3 (steps S1 and S2).
Next, the clock data recorded in the clock data recording unit 1 in the data transmission side clock edge time designation unit 7a and the data reception side clock edge time designation unit 7b, the data recorded in the circuit data recording unit 2, and the timing verification The data recorded in the condition recording unit 5 is input and the respective times are determined (step S3 and step S4).
Next, the timing verification unit 4 that has input the delay data, the circuit data, and the clock edge information to the timing verification unit 4 performs timing verification (step S5), and outputs the result to the verification result output unit 6. At this time, the same verification result is output as the verification result.
Next, the verification result minimum value detection unit 8 inputs the time for one cycle of the data reception clock from the data reception side clock edge time specification unit 7b, and inputs it from the edge time verification result output unit 6 for one cycle. The minimum value of the absolute value of the verification result is determined by adding before and after the verification result (step S6).
[0014]
Thereby, verification can be performed in the same time as the result of the logic simulation, so that the same result can be obtained.
In addition, it is no longer necessary to create a condition by manually finding it in the past, and the timing verification period can be reduced.
[0015]
According to the first embodiment of the present invention, the timing of data propagation between two registers that are synchronous circuits synchronized with one or a plurality of predetermined clocks is verified, and clock data is recorded. Timing composed of a clock data recording unit comprising a clock data recording unit 1, a circuit data recording unit comprising a circuit data recording unit 2 for recording circuit data, and a timing verification condition recording unit 5 for recording timing verification conditions Verification recording means, data transmission side clock edge time designating section 7a for specifying clock edge times on the data transmission side and reception side from the clock data and circuit data recorded on the recording means and timing verification conditions, and data reception side clock edge Transmission side clock edge time setting means and data reception comprising the time specifying unit 7b Side clock edge time setting means, circuit data and delay data recorded in the recording means, and timing for performing timing verification from the clock edge time set by the transmission side clock edge time setting means and the data reception side clock edge time setting means 1 cycle input from the data reception side clock edge time setting means including the data reception side clock edge time designating section 7b, comprising a verification part 4 and a verification result output means comprising a verification result output part 6 for outputting a timing verification result. From the verification result input from the timing verification result output means comprising the timing verification result output unit 6, the time difference between the one cycle time before and after the data reception side clock is obtained, and at least three or more verification results are generated Result of detecting the minimum absolute value Since the verification result minimum value detection means comprising the small value detection unit 8 is provided, it is possible to obtain a timing verification apparatus that can accurately and appropriately perform timing verification of data propagation between registers without the need for manual work. it can.
[0016]
Further, according to the first embodiment of the present invention, in verifying the timing of data transmission between two registers which are synchronous circuits synchronized with one or a plurality of predetermined clocks, circuit data, delay data, and timing verification are performed. A recording step comprising steps S1 and S2 for reading the conditions and clock data and recording them in the recording means, and a step S3 for setting the data transmission side clock edge time from the circuit data and timing verification conditions and the clock data recorded in the recording means. A data transmission side clock edge time setting step, and a data reception side clock edge time setting step comprising the step S4 of setting the data reception side clock edge time from the circuit data, the timing verification condition and the clock data. A timing verification step consisting of step S5 for performing timing verification from the circuit data and delay data and the clock edge time, and the time verification and timing verification for one cycle set by the data reception side clock edge time setting step consisting of step S4 From the verification result of the step, the time difference with the one cycle time before and after the data receiving clock is obtained, and at least three or more verification results are generated to detect the minimum absolute value. Since the value detection step is included, it is possible to obtain a timing verification method capable of accurately and appropriately performing timing verification of data propagation between registers without the need for manual work.
[0017]
Embodiment 2. FIG.
A second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a block diagram showing a configuration in the second embodiment. FIG. 6 is a flowchart showing the flow of processing in the second embodiment. FIG. 7 is a circuit diagram for explaining processing in the second embodiment. FIG. 8 is a timing chart for explaining the processing in the second embodiment.
In the second embodiment, the configuration and method other than the specific configuration or method described here have the same configuration and method as the configuration or method in the first embodiment described above, and have the same functions. It is what you play. In the figure, the same or corresponding parts are denoted by the same reference numerals.
The second embodiment corresponds to the second invention described in claim 2 and the fifth invention described in claim 5.
[0018]
In the figure, 1 is a clock data recording unit that records clock data, 2 is a circuit data recording unit that records circuit data, 3 is a delay data recording unit that records circuit delay data, and 5 is a timing. A timing verification condition recording unit 7a for recording a verification condition; 7a is a data transmission side clock edge for designating a clock edge time of a data transmission side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5; A time designation unit 7b is a data reception side clock edge time designation unit for designating a clock edge time of a data reception side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5, and 4 is a circuit data recording unit. Unit 2 and delayed data recording unit 3, data transmission side clock edge time designating unit 7a, data reception A timing verification unit that performs timing verification from the clock edge time specification unit 7b, 6 a verification result output unit that outputs the result of the timing verification unit 4, and 8 a verification result output unit 6 and a data reception side clock edge time specification unit 7b. 1 cycle time information of the data reception side clock is input from, data before and after one or more cycle times of the data reception side clock time used in the timing verification result is generated, and the minimum value of those absolute values is detected Then, the verification result minimum value detection unit uses the result as the verification result.
9 is a clock edge time difference combination data extraction unit for inputting detection completion information in the clock data, circuit data, timing verification condition, and verification result minimum value detection unit 8 and extracting all combinations of clock edge time differences between the data transmission side and the reception side. It is.
[0019]
This will be described with reference to the flowchart of FIG.
First, as in the first embodiment, circuit data, delay data, clock data, and timing verification conditions are read into the respective recording units 1 to 3 (step S1 and step S2).
All combinations of clock edge time differences between the data transmission side clock and the data reception side clock having different cycle times are obtained (step S8).
Next, a certain combination of clock edge time differences is set (step S9), and a verification result minimum value is obtained by the same processing as in the first embodiment (steps S3 to S7).
Next, it is checked whether or not all clock combinations have been performed (step S10), another clock edge time difference combination is set (step S11), and the verification result minimum value is obtained again. At that time, the verification result minimum value detected in the previous process is also compared, and the verification result minimum value is updated.
By performing for all combinations of clock edge time differences, the required timing verification result can be obtained.
[0020]
The second embodiment according to the present invention relates to a method for verifying the timing of data propagation between two registers operating with two different clocks in the configuration in the first embodiment, in addition to the configuration in the first embodiment. It has a clock edge time difference combination extraction unit for extracting all combinations of edge time differences between two clocks.
[0021]
According to the second embodiment of the present invention, the timing of data propagation between two registers operating at two different clocks is verified, and a clock comprising a clock data recording unit 1 that records clock data. Data recording means; circuit data recording means comprising circuit data recording section 2 for recording circuit data; timing verification recording means comprising timing verification condition recording section 5 for recording timing verification conditions; and the recording means The data transmission side clock edge time designating unit 7a and the data receiving side clock edge time designating unit 7b for designating the clock edge time on the data transmission side and the reception side from the clock data, circuit data and timing verification conditions recorded on the transmission side Clock edge time setting means and data receiving side clock edge time setting A timing verification unit 4 that performs timing verification from the circuit edge data and delay data recorded in the recording unit, and the clock edge time set by the transmission side clock edge time setting unit and the data reception side clock edge time setting unit; Time for one cycle and timing verification result input from a verification result output unit comprising a verification result output unit 6 for outputting a timing verification result and a data reception side clock edge time setting unit comprising a data reception side clock edge time specifying unit 7b From the verification result input from the timing verification result output means comprising the output unit 6, the time difference from the one cycle time before and after the data reception clock is obtained, and at least three or more verification results are generated to minimize the absolute value Verification result comprising the verification result minimum value detection unit 8 for detecting a value And a clock edge time difference combination extracting unit comprising a clock edge time difference combination data extracting unit 9 for extracting all combinations of edge time differences between two clocks, and operating with two different clocks. Thus, it is possible to obtain a timing verification device that can perform timing verification of data propagation between two registers more accurately and appropriately without the need for manual work.
[0022]
Further, according to the second embodiment of the present invention, in verifying the timing of data propagation between two registers operating at two different clocks, circuit data and delay data, timing verification conditions and clock data are read and recorded. The data transmission side clock edge time setting step S3 includes the recording step consisting of steps S1 and S2 and the circuit data and timing verification conditions recorded in the recording means and the data transmission side clock edge time based on the clock data. A data receiving side clock edge time setting step comprising: a step, and a step S4 of setting a data receiving side clock edge time from the circuit data and timing verification conditions and clock data recorded in the recording means; and the recording Set by a timing verification step consisting of step S5 for performing timing verification from the circuit data and delay data recorded in the stage and the clock edge time set in steps S3 and S4, and a data receiving side clock edge time setting step consisting of step S4 The time difference between the one cycle time and the one-cycle time before and after the data receiving clock is obtained from the verification result by the timing verification step consisting of S5, and at least three or more verification results are generated to obtain the absolute value Including a verification result minimum value detection step consisting of step S6 for detecting the minimum value of the clock, and a clock edge time difference combination extraction step consisting of steps S3 to S7 and S8 to S11 for extracting all combinations of the edge time differences between the two clocks. Have two different Timing verification data propagation between the two registers operating in lock, it can be without the need for manual operations, to obtain timing verification method that allows more precisely and appropriately.
[0023]
Embodiment 3 FIG.
A third embodiment of the present invention will be described with reference to FIGS. FIG. 9 is a block diagram showing a configuration in the third embodiment. FIG. 10 is a flowchart showing the flow of processing in the third embodiment.
In the third embodiment, the configurations and methods other than the specific configurations and methods described here have the same configurations and methods as the configurations and methods in the first and second embodiments described above. Have the same effect. In the figure, the same or corresponding parts are denoted by the same reference numerals.
The third embodiment corresponds to the third invention described in claim 3 and the sixth invention described in claim 6.
[0024]
In the figure, 1 is a clock data recording unit that records clock data, 2 is a circuit data recording unit that records circuit data, 3 is a delay data recording unit that records circuit delay data, and 5 is a timing. A timing verification condition recording unit 7a for recording a verification condition; 7a is a data transmission side clock edge for designating a clock edge time of a data transmission side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5; A time designation unit 7b is a data reception side clock edge time designation unit for designating a clock edge time of a data reception side clock from the clock data recording unit 1, the circuit data recording unit 2 and the timing verification condition recording unit 5, and 4 is a circuit data recording unit. Unit 2 and delayed data recording unit 3, data transmission side clock edge time designating unit 7a, data reception A timing verification unit that performs timing verification from the clock edge time specification unit 7b, 6 a verification result output unit that outputs the result of the timing verification unit 4, and 8 a verification result output unit 6 and a data reception side clock edge time specification unit 7b. 1 cycle time information of the data reception side clock is input from, data before and after one or more cycle times of the data reception side clock time used in the timing verification result is generated, and the minimum value of those absolute values is detected Then, the verification result minimum value detection unit uses the result as the verification result.
9 is a clock edge time difference combination data extraction unit for inputting detection completion information in the clock data, circuit data, timing verification condition, and verification result minimum value detection unit 8 and extracting all combinations of clock edge time differences between the data transmission side and the reception side. It is.
Reference numeral 10 denotes a logic propagation detection unit which inputs the cycle time of each clock from the data transmission side clock edge time designation unit 7a and the data reception side clock edge time designation unit 7b, and receives the minimum value from the verification result minimum value detection unit 8. The data transmission side clock time and the data reception side clock time at the time of detection are input, and the next clock edge of the data transmission side clock and the next edge of the data reception side clock are added to the verification result minimum value information. When the receiving side receives two outgoing data at one edge (duplicate reception) and when no outgoing data is received (receives one outgoing data at multiple edges) (invalid reception) Is detected.
[0025]
This will be described with reference to the flowchart of FIG.
First, similarly to the first embodiment, the processes of steps S1 to S6 are performed.
Then, the minimum value of the verification result in step S6 for determining whether or not the absolute value of the verification result is the minimum value is received, the timing verification of one cycle before and after and the extraction of the minimum value are performed in step S12. Extraction of edge overlap and edge skip regarding the data receiving side clock edge time is performed in step S13, thereby detecting duplicate reception and invalid reception.
[0026]
As described above, by adding the logic propagation detection unit 10, not only the timing verification but also the data transmission / reception check can be performed, so that more accurate timing verification can be performed.
[0027]
In the embodiment of the present invention, since it is configured as described above, the accuracy of timing verification can be improved, the timing verification conditions created by the user can be reduced, and further, duplicate reception of data propagation can be achieved. There is also an effect that logic verification such as invalid reception can be performed.
[0028]
According to Embodiment 3 of the present invention, the timing of data propagation between two registers, which are synchronous circuits synchronized with one or a plurality of predetermined clocks, is verified, and clock data is recorded. Timing composed of a clock data recording unit comprising a clock data recording unit 1, a circuit data recording unit comprising a circuit data recording unit 2 for recording circuit data, and a timing verification condition recording unit 5 for recording timing verification conditions Verification recording means, data transmission side clock edge time designating section 7a for specifying clock edge times on the data transmission side and reception side from the clock data and circuit data recorded on the recording means and timing verification conditions, and data reception side clock edge Transmission side clock edge time setting means and data reception comprising the time specifying unit 7b Side clock edge time setting means, circuit data and delay data recorded in the recording means, and timing for performing timing verification from the clock edge time set by the transmission side clock edge time setting means and the data reception side clock edge time setting means One cycle worth of input from the verification unit 4, the verification result output unit including the verification result output unit 6 for outputting the timing verification result, and the data reception side clock edge time setting unit including the data reception side clock edge time specifying unit 7 b From the verification result input from the timing verification result output means composed of the time and the timing verification result output unit 6, the time difference with the one cycle time before and after the data reception clock is obtained, and at least three or more verification results are generated. , The minimum value of the verification result to detect the minimum value of the absolute value A verification result minimum value detecting means comprising an output unit 8, the timing verification is performed again using the configuration for about one cycle of the data transmission side clock edge at the time of data propagation obtained by the configuration, and the three data Since it has a logic propagation detecting means comprising a logic propagation detecting unit 10 for detecting whether there is no duplicate reception or invalid reception with respect to the receiving side clock edge time, the timing of data propagation between registers can be verified manually. It is possible to obtain a timing verification device which can be performed accurately and appropriately without necessity and which can also verify logic such as duplicate reception and invalid reception of data propagation.
[0029]
Further, according to the first embodiment of the present invention, in verifying the timing of data transmission between two registers which are synchronous circuits synchronized with one or a plurality of predetermined clocks, circuit data, delay data, and timing verification are performed. A recording step comprising steps S1 and S2 for reading the conditions and clock data and recording them in the recording means, and a step S3 for setting the data transmission side clock edge time from the circuit data and timing verification conditions and the clock data recorded in the recording means. A data transmission side clock edge time setting step, and a data reception side clock edge time setting step comprising the step S4 of setting the data reception side clock edge time from the circuit data, the timing verification condition and the clock data. According to the timing verification step consisting of step S5 for performing timing verification from the circuit data, the delay data and the clock edge time, and the time for one cycle set by the data reception side clock edge time setting step consisting of step S4 and the timing verification step A verification result minimum value detection comprising step S6 for obtaining a time difference from one cycle time before and after the data reception clock from the verification result, generating a plurality of verification results of at least three, and detecting a minimum absolute value And the timing verification is performed again using the above method for around one cycle of the data transmission side clock edge at the time of data propagation obtained by the above method, and the three data reception side clock edge times are duplicated or Detecting invalid reception Since the logic propagation detection step comprising steps S12 and S13 is performed, the timing of data propagation between registers can be accurately and appropriately verified without the need for manual work, and the logic such as duplicate reception and invalid reception of data propagation can be performed. It is possible to obtain a timing verification method that can also verify the above.
[0030]
【The invention's effect】
According to the first invention, the clock data recording means for verifying the timing of data propagation between two registers that are synchronous circuits synchronized with one or a plurality of predetermined clocks, and for recording clock data; Circuit data recording means for recording circuit data, timing verification condition recording means for recording timing verification conditions, and data transmission for designating clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions Side clock edge time designation means and data reception side clock edge time designation means, circuit data and Circuit A timing verification unit that performs timing verification based on the delay data and the clock edge time; and a verification result output unit that outputs a timing verification result; a time corresponding to one cycle input from the data reception side clock edge time specifying unit and the timing A verification result for detecting a minimum absolute value by obtaining a time difference from one cycle time before and after the data receiving clock from the verification result input from the verification result output means, and generating at least three or more verification results Since the minimum value detecting means is provided, it is possible to obtain a timing verification device that can accurately and appropriately verify the timing of data propagation between registers without the need for manual work.
[0031]
According to the second invention, the timing of data propagation between two registers operating at two different clocks is verified, and clock data recording means for recording clock data and circuit data for recording circuit data Recording means, timing verification condition recording means for recording timing verification conditions, data transmission side clock edge time specifying means and data for specifying clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions Receiving side clock edge time specifying means, circuit data and Circuit Timing verification means for performing timing verification from delay data and clock edge time, verification result output means for outputting timing verification results, time for one cycle input from the data receiving side clock edge time designating means, and the timing verification results A verification result minimum value that obtains a time difference from one cycle time before and after the data receiving clock from the verification result input from the output means, generates a plurality of verification results of at least three, and detects a minimum absolute value Detection means, and clock edge time difference combination extraction means for extracting all combinations of edge time differences between two clocks. Therefore, it is possible to manually verify the timing of data propagation between two registers operating with two different clocks. Timing detection can be performed more accurately and appropriately without the need for work. It can be obtained device.
[0032]
According to a third aspect of the present invention, there is provided a clock data recording means for verifying the timing of data propagation between two registers that are synchronous circuits synchronized with one or a plurality of predetermined clocks. Circuit data recording means for recording circuit data, timing verification condition recording means for recording timing verification conditions, and data transmission for designating clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions Side clock edge time designation means and data reception side clock edge time designation means, circuit data and Circuit Timing verification means for performing timing verification from delay data and clock edge time, verification result output means for outputting timing verification results, time for one cycle input from the data receiving side clock edge time designating means, and the timing verification results A verification result minimum value that obtains a time difference from one cycle time before and after the data receiving clock from the verification result input from the output means, generates a plurality of verification results of at least three, and detects a minimum absolute value And detecting the timing again using the configuration for about one cycle of the data transmission side clock edge at the time of data propagation determined in the above configuration, and the three data reception side clock edge times are duplicated. Also, since there was no invalid reception, it was placed between registers. Timing verification data propagation can be without the need for manual labor, with performed accurately and appropriately, to obtain a timing verification apparatus capable also logic verification such duplicate received and invalid reception of data propagation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration according to a first embodiment of the present invention.
FIG. 2 is a flowchart showing a processing flow in the first embodiment according to the present invention.
FIG. 3 is a circuit diagram for explaining processing in the first embodiment according to the present invention;
FIG. 4 is a timing chart for explaining processing in the first embodiment according to the present invention;
FIG. 5 is a block diagram showing a configuration according to a second embodiment of the present invention.
FIG. 6 is a flowchart showing a process flow in Embodiment 2 according to the present invention.
FIG. 7 is a circuit diagram for illustrating a process according to a second embodiment of the present invention.
FIG. 8 is a timing chart for explaining processing in the second embodiment according to the present invention;
FIG. 9 is a block diagram showing a timing verification apparatus according to Embodiment 3 of the present invention.
FIG. 10 is a flowchart showing a process flow of a timing verification method according to the third embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration in the prior art.
FIG. 12 is a flowchart showing the flow of processing in the prior art.
[Explanation of symbols]
1 clock data recording unit, 2 circuit data recording unit, 3 delay data recording unit, 4 timing verification unit, 5 timing verification condition recording unit, 6 verification result output unit, 7a data transmission side clock edge time designation unit, 7b data reception side A clock edge time designation unit, 8 a verification result minimum value detection unit, 9 a clock edge time difference combination data extraction unit, and 10 a logic propagation detection unit.

Claims

Clock data recording means for recording clock data, and circuit data for recording circuit data, for verifying the timing of data propagation between two registers, which are synchronous circuits synchronized with one or a plurality of predetermined clocks Recording means, timing verification condition recording means for recording timing verification conditions, data transmission side clock edge time specifying means and data for specifying clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions comprising a receiving clock edge time specifying means, and timing verification means for performing timing verification from the delayed data and clock edge time of the circuit data and circuit, and a verification result output means for outputting the timing simulation results, the data receiving clock edge Input from time specification means A time difference between the cycle time and the verification result input from the timing verification result output means is obtained as a time difference between one cycle time before and after the data receiving clock, and at least three or more verification results are generated. A timing verification apparatus comprising: a verification result minimum value detecting means for detecting a minimum value.

The timing of data propagation between two registers that operate with two different clocks is verified. Clock data recording means for recording clock data, circuit data recording means for recording circuit data, and timing verification conditions Timing verification condition recording means for recording, data transmission side clock edge time designation means for designating clock edge times on the data transmission side and reception side from the clock data, circuit data, and timing verification conditions; and data reception side clock edge time designation means; Timing verification means for performing timing verification from circuit data and circuit delay data and clock edge time, verification result output means for outputting timing verification results, and one cycle input from the data receiving side clock edge time designation means Time and said Taimi Verification that obtains a time difference from the one cycle time before and after the data receiving clock from the verification result input from the verification result output means, generates at least three or more verification results, and detects the minimum absolute value A timing verification apparatus comprising: a result minimum value detecting means; and a clock edge time difference combination extracting means for extracting all combinations of edge time differences between two clocks.

Clock data recording means for recording clock data, and circuit data for recording circuit data, for verifying the timing of data propagation between two registers, which are synchronous circuits synchronized with one or a plurality of predetermined clocks Recording means, timing verification condition recording means for recording timing verification conditions, data transmission side clock edge time specifying means and data for specifying clock edge times on the data transmission side and reception side from clock data, circuit data, and timing verification conditions Receiving-side clock edge time specifying means, timing verification means for performing timing verification from circuit data and circuit delay data and clock edge time, verification result output means for outputting timing verification results, and data receiving-side clock edge time specification 1 size input from the means From the verification result input from the timing verification result output means, a time difference between the cycle time before and after the data reception side clock is obtained, and at least three or more verification results are generated. And a verification result minimum value detecting means for detecting a minimum value, and the timing verification is performed again using the configuration for about one cycle of the data transmission side clock edge at the time of data propagation obtained by the configuration, and the three data 3. The timing verification apparatus according to claim 1, further comprising a logic propagation detection unit configured to detect whether there is no duplicate reception or invalid reception with respect to the reception side clock edge time.