JP4566528B2 - 表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Display）等の電流駆動型の電気光学素子を用いた表示装置に関するものである。
【０００２】
【従来の技術】
近年、有機ＥＬディスプレイやＦＥＤディスプレイの研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で発光可能なディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。
【０００３】
この有機ＥＬディスプレイは単純マトリックス型から商品化が始まったが、将来アクティブマトリックス型が主流になると考えられている。この有機ＥＬ用アクティブ素子は、アモルファスシリコンＴＦＴでも実現可能であるが、ドライブ回路も同時に形成できて、より小型のＴＦＴで有機ＥＬを駆動できる（ＴＦＴの移動度が高い）、単結晶シリコンＴＦＴやポリシリコンＴＦＴやＣＧ(Continuous Grain）シリコンＴＦＴが有力視されている。特に、直視型ディスプレイ用としてガラス基板上に形成できる低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴが好まれている。
【０００４】
この低温ポリシリコンやＣＧシリコンを用いたアクティブマトリックス型有機ＥＬの画素回路は、非特許文献１等で参照されているように、基本的に図１３に示すように２つのＴＦＴ素子Ｑａ・ＱｂとコンデンサＣａと有機ＥＬ素子ＥＬａとから構成される。
【０００５】
即ち、電源配線Ｖｒｅｆと電源端子Ｖｃｏｍとの間で駆動用ＴＦＴ素子Ｑｂが有機ＥＬ素子ＥＬａと直列に配置され、その駆動用ＴＦＴ素子Ｑｂのゲート端子とソース端子との間にコンデンサＣａが接続され、ソース端子は電源配線Ｖｒｅｆに接続されている。また、選択用ＴＦＴ素子Ｑａのゲート端子はゲート配線Ｇｉに接続されており、ソース・ドレイン端子はソース配線Ｓｊと駆動用ＴＦＴ素子Ｑｂのゲート端子とを接続するように接続されている。選択用ＴＦＴ素子Ｑａを導通状態（ＯＮ状態）として、ソース配線ＳｊからコンデンサＣａへ電圧を入力することで、駆動用ＴＦＴ素子Ｑｂの導通抵抗を制御し、有機ＥＬ素子ＥＬａに流れる電流を制御し、画素の輝度を制御する構成である。また、その後、選択用ＴＦＴ素子Ｑａを非導通状態（ＯＦＦ状態）として、コンデンサＣａの電位を保持し、駆動用ＴＦＴ素子Ｑｂの導通状態を保持し、画素の輝度を維持する構成である。
【０００６】
有機ＥＬ素子の発光輝度は、有機ＥＬ素子を流れる電流値に比例するので、この構成では、有機ＥＬ素子ＥＬａの印加電圧−電流特性が変化すれば、有機ＥＬ素子ＥＬａを流れる電流値が変化するという課題がある。
【０００７】
そこで、非特許文献２で示された画素回路構成を図１４に示す。図１４の回路構成では、駆動用ＴＦＴ素子Ｑｂと有機ＥＬ素子ＥＬａとの間にスイッチ用ＴＦＴ素子Ｑｃを配置し、駆動用ＴＦＴ素子Ｑｂとスイッチ用ＴＦＴ素子Ｑｃとの接続点と、ソース配線Ｓｊとの間に選択用ＴＦＴ素子Ｑａを接続し、選択用ＴＦＴ素子ＱａとコンデンサＣａとの間にスイッチ用ＴＦＴ素子Ｑｄを配置している。選択用ＴＦＴ素子Ｑａのゲート端子およびスイッチ用ＴＦＴ素子Ｑｃ・Ｑｄのゲート端子はゲート配線Ｇｉに接続されている。
【０００８】
この構成では、スイッチ用ＴＦＴ素子ＱｃをＯＦＦ状態として、選択用ＴＦＴ素子Ｑａとスイッチ用ＴＦＴ素子ＱｄとをＯＮ状態とすることで、電源配線Ｖｒｅｆよりソース配線Ｓｊへ電流が流れる。この電流量を図示しないソースドライブ回路の電流源で制御することで、駆動用ＴＦＴ素子Ｑｂのゲート電圧が、駆動用ＴＦＴ素子Ｑｂの閾値電圧・移動度に依らず、駆動用ＴＦＴ素子Ｑｂにそのソースドライブ回路で規定された電流量が流れるような電圧に設定される。そして、選択用ＴＦＴ素子Ｑａとスイッチ用ＴＦＴ素子ＱｄとをＯＦＦ状態として、スイッチ用ＴＦＴ素子ＱｃをＯＮ状態とすることで、コンデンサＣａにこの時の電位が保持され、駆動用ＴＦＴ素子Ｑｂから設定された電流量が有機ＥＬ素子ＥＬａへ流れるよう制御される。
【０００９】
また、特許文献１で示された画素回路構成を図１５に示す。図１５の回路構成では、駆動用ＴＦＴ素子Ｑｂと電源配線Ｖｒｅｆとの間にスイッチ用ＴＦＴ素子Ｑｇが、駆動用ＴＦＴ素子Ｑｂとソース配線Ｓｊとの間にスイッチ用ＴＦＴ素子Ｑｆが、有機ＥＬ素子ＥＬａとコンデンサＣａとの間に選択用ＴＦＴ素子Ｑｅが配置されている。スイッチ用ＴＦＴ素子Ｑｆ・Ｑｇおよび選択用ＴＦＴ素子Ｑｅの各ゲート端子はゲート配線Ｇｉに接続されている。
【００１０】
この構成では、スイッチ用ＴＦＴ素子ＱｇをＯＦＦ状態として、選択用ＴＦＴ素子Ｑｅとスイッチ用ＴＦＴ素子ＱｆとをＯＮ状態とすることで、ソース配線Ｓｊより有機ＥＬ素子ＥＬａへ電流が流れる。この電流量を図示しないソースドライブ回路の電流ドライブ回路Ｐｊで制御することで、駆動用ＴＦＴ素子Ｑｂのゲート端子電圧が、駆動用ＴＦＴ素子Ｑｂの閾値電圧・移動度に依らず、駆動用ＴＦＴ素子Ｑｂにそのソースドライブ回路で規定された電流量が流れるような電圧に設定される。そして、スイッチ用ＴＦＴ素子Ｑｆと選択用ＴＦＴ素子ＱｅとをＯＦＦ状態とし、スイッチ用ＴＦＴ素子ＱｇをＯＮ状態とすることで、コンデンサＣａにこの時の電位が保持され、駆動用ＴＦＴ素子Ｑｂから設定された電流量が有機ＥＬ素子ＥＬａに流れるよう制御される。
【００１１】
なお、ＣＧシリコンＴＦＴの構成に関しては、非特許文献４等で発表されている。また、ＣＧシリコンＴＦＴプロセスに関しては、非特許文献５等で発表されている。また、有機ＥＬ素子の構成については、非特許文献６等で発表されている。
【００１２】
【特許文献１】
特表２００２−５１４３２０号公報
公表日 ２００２年５月１４日
【００１３】
【非特許文献１】
“Active Matrix Addressing of Polymer Light Emitting Diodes Using Low Temperature Poly Silicon TFTs”，ＡＭ−ＬＣＤ２０００ｐｐ２４９−２５２
【００１４】
【非特許文献２】
“Active Matrix PolyLED Displays”，ＩＤＷ‘００ｐｐ２３５−２３８
【００１５】
【非特許文献３】
“Improved Polysilicon TFT Drivers for Light Emitting Polymer Displays”，ＩＤＷ‘００ｐｐ２４３−２４６
【００１６】
【非特許文献４】
SID'00 Digest pp.924-927の "4.0-in. TFT-OLED Displays and a Novel Digital Driving Method"半導体エネルギー研究所
【００１７】
【非特許文献５】
AM-LCD 2000 pp.25-28の "Continuous Grain Silicon Technology and Its Applications for Active Matrix Display"半導体エネルギー研究所
【００１８】
【非特許文献６】
AM-LCD '01 pp.211-214の "Polymer Light-Emitting Diodes for use in Flat panel Display"
【００１９】
【発明が解決しようとする課題】
上記非特許文献２や特許文献１では、選択期間にソース配線Ｓｊから所定の電流値を供給することで有機ＥＬ素子ＥＬａを駆動するためのアクティブ素子である駆動用ＴＦＴ素子Ｑｂのゲート端子電位を設定するので、有機ＥＬ素子ＥＬａを流れる電流値がその設定された電流値で決まり、有機ＥＬ素子ＥＬａの印加電圧−電流特性が変化しても、有機ＥＬ素子ＥＬａを流れる電流値が変化せず、その発光輝度が変化し難いという利点がある。
【００２０】
しかし、上記非特許文献２や特許文献１の画素回路構成は、有機ＥＬ素子１個当たり１個のコンデンサおよび４個のＴＦＴ素子と、１本の電源配線と、１本のソース配線および１本のゲート配線とを必要とする４ＴＦＴ画素回路構成となっている。その為、これら４ＴＦＴ画素回路構成では、コンデンサや配線やＴＦＴ素子に取られる面積が増え、有機ＥＬ素子を形成する為の透明電極（例えばＩＴＯ）の面積（すなわち陽極面積）が小さくなってしまう。特に、ＴＦＴ素子サイズや配線幅の最小値はプロセスルールで決定されるので、画素サイズが小さくなっても、それらＴＦＴ素子サイズや配線幅を小さくすることはできないのが現状である。
【００２１】
この為、１００ｐｐｉ以上の高精細パネルを製造しようとすると、図１４や図１５の４ＴＦＴ画素回路構成では、確保できる透明電極の面積が図１３の２ＴＦＴ画素回路構成の半分以下になってしまう。
【００２２】
また、所定の輝度を得るための好ましい電源電圧はＲＧＢ各ドットで異なるので、前記電源配線ＶｒｅｆはＲＧＢ各色毎に異ならせることが望ましい。この場合、ＲＧＢ各色は電源配線Ｖｒｅｆに沿って形成され、図１６に示すように、画素回路Ａｉｊは電源配線Ｖｒｅｆに沿って３分割されてＲＧＢ各ドットが形成される。しかし、前記ソース配線Ｓｊもこの電源配線Ｖｒｅｆに平行に形成されるので、画素回路Ａｉｊを通る配線は、電源配線Ｖｒｅｆが３本、ソース配線Ｓｊが３本、ゲート配線Ｇｉが１本となる。
【００２３】
結局、図１４や図１５の画素回路を有する表示装置では、図１６に示すように、ＴＦＴ領域７やゲート配線Ｇｉの領域の他に、ソース配線Ｓｊの為に発光に使えなかった画素エリア（ＲＧＢの各１ドット９・１０・１１で１画素を形成する）が、
画素長×（ソース配線幅Ｙ［μｍ］＋プロセス上の抜きＰ［μｍ］）×３
と大きかった。ここで、画素長＝ＲＧＢ各ドットの長さ＝ＲＧＢ各ドットの幅Ｘ［μｍ］×３である。その結果、ＩＴＯ領域８の面積、すなわち透明電極を形成するための面積が非常に小さくなるという課題が生じていた。
【００２４】
本発明は上記課題を解決するためになされたものであり、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の表示装置は、上記課題を解決するために、第１の配線と、上記第１の配線に対し交差するように配置された第２の配線と、上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、上記第１の配線に接続され、上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子を有する、第１のアクティブ素子と、端子間に印加された印加電圧が、上記第１のアクティブ素子の制御端子に印加される制御電圧となる電荷保持手段と、上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、スイッチング状態を制御するための制御端子を有し、導通すると上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、上記第３のアクティブ素子の制御端子に接続された第３の配線と、を備えていることを特徴としている。
また、上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、マトリックス状に配置された各画素に備えられており、上記第１の配線はマトリックスの各列に設けられているとともに、同一列の各画素に共通化されており、上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続されてもよい。
【００２６】
上記の発明によれば、各画素において、第２および第３の配線からの制御端子への制御電圧印加により第２および第３のアクティブ素子を導通させると、第１の配線から第１のアクティブ素子を介して電気光学素子に所定の値の電流を流すことが可能な状態となる。このとき、電荷保持手段に上記値の電流に対応した電荷が蓄積されるようにし、この後、第３の配線からの制御電圧印加により第３のアクティブ素子を遮断すれば、上記値の電流が第１のアクティブ素子に流れるような制御電圧が第１のアクティブ素子の制御端子に印加されるように、電荷保持手段が電荷を保持する。従って、これにより電気光学素子に流す電流の値を設定することができる。
【００２７】
そして、第２の配線からの制御電圧印加により第２のアクティブ素子を遮断すれば、電荷保持手段が上記電荷を保持した状態で電気光学素子へ流れる電流を遮断することができる。この遮断期間には、例えば同一の第１配線につながる別の画素において電気光学素子に流す電流の値を設定することができる。このようにして各画素に電気光学素子の電流の値を設定し、再び第２のアクティブ素子を導通させれば、設定した値の電流で電気光学素子を駆動することができる。
【００２８】
上記の構成では、アクティブ素子は１画素につき３個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２および第３の配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、４個のＴＦＴ素子、１個のコンデンサ、１本の電源配線、１本のソース配線、および１本のゲート配線を備えた従来の４ＴＦＴ画素回路構成よりもアクティブ素子が１つ少なくて済むことから、透明電極の面積を大きくとることができる。さらに、従来の４ＴＦＴ画素回路構成ではカラー表示装置の場合にＲＧＢ各画素に対してゲート配線の共通化はできてもソース配線がそれぞれに必要であったが、本発明ではこのソース配線が不要であることから、さらに透明電極の面積を大きくとることができる。
【００２９】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができる。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善される。
【００３０】
また、本発明の表示装置は、上記課題を解決するために、第１の配線と、上記第１の配線に対し交差するように配置された第２の配線と、上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、上記第１の配線に接続され、上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子を有する、第１のアクティブ素子と、上記第１のアクティブ素子の制御端子への印加電圧を、上記印加電圧に応じた電荷を保持することにより保持する電荷保持手段と、上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、上記電荷保持手段に対する電荷供給経路上に挿入され、スイッチング状態を制御するための制御端子を有する、第３のアクティブ素子と、上記第３のアクティブ素子の制御端子に接続された第３の配線と、上記第１のアクティブ素子と上記第２のアクティブ素子との接続点と上記第２の配線との間に接続され、上記第３の配線に接続されたスイッチング状態を制御するための制御端子を有する、第４のアクティブ素子と、を備えていることを特徴としている。
【００３１】
上記の発明によれば、各画素において、第２および第３の配線からの制御端子への制御電圧印加により第３および第４のアクティブ素子を導通させると、第１の配線から第１のアクティブ素子に所定の値の電流を流すことが可能な状態となる。このとき、電荷保持手段に上記値の電流に対応した電荷が蓄積されるようにし、この後、第３の配線からの制御電圧印加により第３のアクティブ素子を遮断すれば、上記値の電流が第１のアクティブ素子に流れるような制御電圧が第１のアクティブ素子の制御端子に印加されるように、電荷保持手段が電荷を保持する。従って、これにより電気光学素子に流す電流の値を設定することができる。
【００３２】
そして、第３のアクティブ素子の遮断期間には、第４のアクティブ素子をも遮断することにより、例えば同一の第１配線につながる別の画素において電気光学素子に流す電流の値を設定することができる。このようにして各画素に電気光学素子の電流の値を設定し、次いで第２のアクティブ素子を導通させれば、設定した値の電流で電気光学素子を駆動することができる。
【００３３】
上記の構成では、アクティブ素子は１画素につき４個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２および第３の配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、４個のＴＦＴ素子、１個のコンデンサ、１本の電源配線、１本のソース配線、および１本のゲート配線を備えた従来の４ＴＦＴ画素回路構成では、カラー表示装置の場合にＲＧＢ各画素に対してゲート配線の共通化はできてもソース配線がそれぞれに必要であったが、本発明ではこのソース配線が不要であることから、透明電極の面積を大きくとることができる。
【００３４】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができる。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善される。
【００３５】
さらに本発明の表示装置は、上記課題を解決するために、上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続されることを特徴としている。
【００３６】
上記の発明によれば、各画素に電気光学素子の電流の値を設定するときには第１の配線に電流源回路を接続してこの電流源回路からの電流で電気光学素子の電流の値を設定し、電気光学素子の電流の値を設定した後に第１の配線に電圧源回路を切り替え接続してこの電圧源回路からの印加電圧により、第２のアクティブ素子が導通状態である期間に、他の画素の電気光学素子の駆動状態に関わらずに、電気光学素子を設定した値の電流で駆動することができる。
【００３７】
さらに本発明の表示装置は、上記課題を解決するために、上記電流源回路を上記第１の配線に接続して各画素に上記電気光学素子に流す電流の値を設定する第１の動作を行った後、上記電圧源回路を上記第１の配線に接続して各画素の上記電気光学素子に上記第１の動作で設定した値の電流を流す第２の動作を行うことを特徴としている。
【００３８】
上記の発明によれば、第１の動作により電流源回路からの電流で各画素に電気光学素子の電流の値を設定することができ、その後、第２の動作により、第１の動作で設定された値の電流を電圧源回路から電気光学素子に流して電気光学素子を駆動することができる。
【００３９】
さらに本発明の表示装置は、上記課題を解決するために、上記電流源回路が出力することのできる電流値は複数通りあり、上記第１の動作を行うとともに上記第１の動作の後に上記第２の動作を行うことを、所定期間に複数回行うことを特徴としている。
【００４０】
上記の発明によれば、第１の動作によって各画素に設定することのできる電気光学素子の電流値の種類、すなわち電流源回路から出力できる電流値の種類が、設定した階調数より少ない状態に制限されるような場合があっても、次のようにして多階調表示を行うことができる。すなわち、第１の動作を行うとともに第１の動作の後に第２の動作を行うことを、所定期間に複数回行う。これは、所定期間内に複数回、電流設定動作＋発光動作を行うことに等しい。これにより、所定期間に電気光学素子に電流が流された期間の長さの総和に応じて、電流源回路の電流値の数以上に細かい階調表示を確保することができる。
【００４１】
特に、第１の配線に接続される電流源回路がＴＦＴ等で作られている場合には、電流源回路から出力することのできる電流値の数に制限がある、すなわち出力電流値の数がゼロを含めて２以上のある整数値に制限される場合が多いので、本発明の階調表示が有効である。
【００４２】
さらに、本発明の表示装置は、上記課題を解決するために、電気光学素子を備える各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、上記各画素には、上記電気光学素子に上記電流を流すための第１番配線と、上記第１番配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入されるとともに導通抵抗の制御端子を有する第１番アクティブ素子と、電荷を蓄積し、蓄積した電荷に応じた電圧を上記第１番アクティブ素子の導通抵抗の制御電圧として上記第１番アクティブ素子の制御端子に印加する電荷保持手段と、上記電荷保持手段に対する電荷供給経路上に挿入されるとともに導通／遮断用の制御端子を有し、遮断によって上記電荷保持手段に蓄積した電荷を保持させる第２番アクティブ素子と、上記第２番アクティブ素子の制御端子に導通／遮断用の制御電圧を印加する第２番配線と、上記電荷保持手段の蓄積した電荷に応じた電圧に含まれる基準電圧分を上記電荷保持手段に与える第３番配線とが配置されていることを特徴としている。
【００４３】
上記の発明によれば、各画素において、第２番配線から第２番アクティブ素子の制御端子への制御電圧印加により第２番アクティブ素子を導通させると、電荷保持手段に対する電荷供給経路が電荷供給可能な状態となる。電荷保持手段は電荷を蓄積し、蓄積した電荷に応じた電圧を第１番アクティブ素子の導通抵抗の制御電圧として第１番アクティブ素子の制御端子に与える。このとき、第１番配線から第１番アクティブ素子を介して電気光学素子に所定の電流を流せば、この所定の電流に対応した電荷を電荷保持手段が蓄積する。そして、第２番配線からの制御電圧印加により第２番アクティブ素子を遮断すれば、電荷保持手段は上記電荷を保持する。従って、これにより電気光学素子に流す電流の値を設定することができる。
【００４４】
ここで、第３番配線は、電荷保持手段の蓄積した電荷に応じた電圧に含まれる基準電圧分を電荷保持手段に与えているが、この基準電圧分を適切に変えれば、電荷保持手段が上記電荷を保持した状態で第１番アクティブ素子の導通抵抗を遮断相当のものとし、電気光学素子へ流れる電流を遮断することができる。この遮断期間には、例えば同一の第１番配線につながる別の画素において電気光学素子に流す電流の値を設定することができる。このようにして各画素に電気光学素子の電流の値を設定し、第２番アクティブ素子を遮断したままで、第３番配線が与える基準電圧分を、先に電荷保持手段への電荷供給経路を電荷供給可能な状態としたときの値に戻せば、設定した値の電流で電気光学素子を駆動することができる。
【００４５】
上記の構成では、アクティブ素子は１画素につき２個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２番および第３番配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、４個のＴＦＴ素子、１個のコンデンサ、１本の電源配線、１本のソース配線、および１本のゲート配線を備えた従来の４ＴＦＴ画素回路構成よりもアクティブ素子が２つ少なくて済むことから、透明電極の面積を大きくとることができる。さらに、従来の４ＴＦＴ画素回路構成ではカラー表示装置の場合にＲＧＢ各画素に対してゲート配線の共通化はできてもソース配線がそれぞれに必要であったが、本発明ではこのソース配線が不要であることから、さらに透明電極の面積を大きくとることができる。
【００４６】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができる。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善される。
【００４７】
また、本発明の表示装置は、上記課題を解決するために、電気光学素子を備える各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、上記各画素には、上記電気光学素子に上記電流を流すための配線が配置されており、上記配線から上記電気光学素子に上記電流を流す経路に、導通抵抗の制御端子を有するアクティブ素子が、上記電気光学素子と直列に挿入されるとともに、電荷を蓄積し、蓄積した電荷に応じた電圧を上記アクティブ素子の導通抵抗の制御電圧として上記アクティブ素子の制御端子に印加する電荷保持手段とが配置され、上記電流を上記画素の回路に記憶させるために上記アクティブ素子に上記電流を流して上記電荷保持手段に上記電流に応じた電荷を蓄積させる第１の動作を行うために、上記配線に定電流を出力する電流源回路と、上記第１の動作の後に、上記回路に記憶させた上記電流を上記アクティブ素子を介して上記電気光学素子に流す第２の動作を行うために上記配線に定電圧を出力する電圧源回路とが、上記配線に切り替え可能に接続されていることを特徴としている。
【００４８】
上記の発明によれば、配線に電流源回路を接続してアクティブ素子に定電流を流せば、アクティブ素子の制御端子に接続された電荷保持手段は、上記定電流がアクティブ素子に流れるような制御電圧がアクティブ素子の制御端子に印加されるように電荷を蓄積する。従って、上記定電流を電気光学素子に流す電流として設定すれば、第１の動作によって、画素の回路が上記電流を記憶するために、アクティブ素子に流れる定電流に応じた電荷を電荷保持手段が蓄積するので、画素に電気光学素子に流す電流の値を設定することができる。次いで、配線に接続する電源回路を電流源回路から電圧源回路に切り替えれば、第２の動作によって、第１の動作の後に、画素の回路に記憶させた上記電流がアクティブ素子を介して電気光学素子に流れるので、設定した値の電流で電気光学素子を駆動することができる。
【００４９】
このように、従来は各画素の回路ごとにそれぞれ１本ずつ必要であった電源配線とソース配線とを、上記配線によって共通化しており、配線数を抑えることができるので、この構成は、透明電極の面積を大きくとる上で有用である。
【００５０】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができる。特にスイッチング素子を配置した基板側より発光を取り出す構成、すなわちボトムエミッション構造において、透明電極の面積を拡大することが期待できる。
【００５１】
【発明の実施の形態】
以下、種々の実施の形態を挙げて本発明の詳細な説明を行う。
【００５２】
本発明に用いられる各スイッチング素子は低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴなどで構成できるが、以下の実施の形態ではＣＧシリコンＴＦＴを用いることとする。
【００５３】
なお、このＣＧシリコンＴＦＴの構成に関しては、非特許文献４等で発表されているので、ここではその詳細な説明は省略する。
【００５４】
また、ＣＧシリコンＴＦＴプロセスに関しては、非特許文献５等で発表されているので、ここではその詳細な説明は省略する。
【００５５】
また、以下の実施の形態で用いる電気光学素子である有機ＥＬ素子の構成についても、非特許文献６等で発表されているので、ここではその詳細な説明は省略する。
【００５６】
〔実施の形態１〕
本発明の一実施の形態について図１ないし図４に基づいて説明すれば以下の通りである。
【００５７】
図１に、本実施の形態に係る表示装置の画素回路Ａｉｊ（１）を示す。画素回路Ａｉｊ（１）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【００５８】
画素回路Ａｉｊ（１）には、電流駆動型の有機ＥＬ素子ＥＬ１、ｐ型のＴＦＴ素子Ｑ１・Ｑ３、ｎ型のＴＦＴ素子Ｑ２、コンデンサＣ１、ゲート配線Ｇｉ（１）、ソース配線兼電源配線（以降、電源配線と記す）ＰＷ（１）、および制御配線Ｅｉ（１）が配置されている。
【００５９】
電源配線（第１の配線、配線）ＰＷ（１）にＴＦＴ素子（第１のアクティブ素子、アクティブ素子）Ｑ１とコンデンサ（電荷保持手段）Ｃ１とが接続されている。コンデンサＣ１はＴＦＴ素子Ｑ１のゲート端子とソース端子との間に接続されている。そのＴＦＴ素子Ｑ１に直列に、ＴＦＴ素子（第２のアクティブ素子）Ｑ３と有機ＥＬ素子（電気光学素子）ＥＬ１とが、ＴＦＴ素子Ｑ３をＴＦＴ素子Ｑ１側として接続されている。ＴＦＴ素子Ｑ３のゲート端子は制御配線（第２の配線）Ｅｉ（１）に接続されている。有機ＥＬ素子ＥＬ１は、陽極がＴＦＴ素子Ｑ３側となるように接続されている。
【００６０】
また、ＴＦＴ素子Ｑ１のゲート端子と、ＴＦＴ素子Ｑ１とＴＦＴ素子Ｑ３との接続点との間に、ＴＦＴ素子（第３のアクティブ素子）Ｑ２が接続されている。このＴＦＴ素子Ｑ２のゲート端子はゲート配線（第３の配線）Ｇｉ（１）に接続されている。
【００６１】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ１に流す電流の値を設定し、有機ＥＬ素子ＥＬ１を上記値の電流で駆動するものである。電源配線ＰＷ（１）は、有機ＥＬ素子ＥＬ１に電流を流すための配線である。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ１は、電源配線ＰＷ（１）から有機ＥＬ素子ＥＬ１に上記電流を流す経路に有機ＥＬ素子ＥＬ１と直列に挿入されており、そのゲートが導通抵抗の制御端子である。ゲートに印加される電圧がロー側であるほど導通抵抗は小さく、ハイ側であるほど導通抵抗は大きくなる。また、ＴＦＴ素子Ｑ３は上記経路に有機ＥＬ素子ＥＬ１およびＴＦＴ素子Ｑ１と直列に挿入されたスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にローの電圧が印加されるときに導通し、ハイの電圧が印加されるときに遮断される。
【００６２】
そしてコンデンサＣ１は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ１の導通抵抗の制御電圧としてＴＦＴ素子Ｑ１のゲート端子に印加する。ＴＦＴ素子Ｑ２は、コンデンサＣ１に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。導通している間はコンデンサＣ１への電荷供給を可能にし、遮断している間はコンデンサＣ１に蓄積した電荷を保持させる。
【００６３】
また、制御配線Ｅｉ（１）およびゲート配線Ｇｉ（１）は、各画素内で電源配線ＰＷ（１）と直交しており、制御配線Ｅｉ（１）はＴＦＴ素子Ｑ３のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ３のゲート端子に印加し、ゲート配線Ｇｉ（１）はＴＦＴ素子Ｑ２のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ２のゲート端子に印加する。
【００６４】
この画素回路Ａｉｊ（１）をｍ×ｎのマトリックス状に配置することで表示装置を形成することができるが、図２には、説明を簡単にするために、画素回路Ａｉｊ（１）が３×２配置された表示装置１２を図示する。
【００６５】
表示装置１２は、ソースドライバ回路１、ゲートドライバ回路５、および電圧源回路６を備えている。表示装置１２において、各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）および制御配線Ｅｉ（１）はゲートドライバ回路５に接続され、電源配線ＰＷ（１）はソースドライバ回路１に接続されている。ゲート配線Ｇｉ（１）および制御配線Ｅｉ（１）はマトリックスの各行に設けられ、同一行の各画素には共通化されている。電源配線ＰＷ（１）はマトリックスの各列に設けられ、同一列の各画素には共通化されている。また、ゲートドライバ５からはさらに制御配線Ｔｉｍがソースドライバ回路１へ引き回されている。
【００６６】
ソースドライバ回路１は、電流源回路２およびスイッチ素子３・４を備えている。スイッチ素子３はｎ型のＴＦＴであり、スイッチ素子４はｐ型のＴＦＴである。ソースドライバ回路１では各電源配線ＰＷ（１）がスイッチ素子３・４に接続され、いずれのスイッチ素子が導通状態になるかはゲートドライバ回路５より制御配線Ｔｉｍに出力される電圧により制御される。制御配線Ｔｉｍは各スイッチ素子３・４のゲート端子に接続されている。制御配線Ｔｉｍにハイの電圧が出力されるとスイッチ素子３は導通するとともにスイッチ素子４は遮断され、制御配線Ｔｉｍにローの電圧が出力されるとスイッチ素子３は遮断されるとともにスイッチ素子４は導通する。
【００６７】
また、スイッチ素子３のそれぞれには電流源回路２が個別に接続されており、スイッチ素子３が導通すると電源配線ＰＷ（１）が電流源回路２に接続される。電流源回路２は図示しないデータ配線および制御配線により制御され、複数の電流値を出力することが可能である。ここでは、複数の電流値の一例として、ゼロとその他の１つの値との２通りを取ることができるものとする。さらに、スイッチ素子４のそれぞれは共通の電圧源回路６に接続されており、スイッチ素子４が導通すると電源配線ＰＷ（１）が電圧源回路６に接続される。このように、電源配線ＰＷ（１）には、電流源回路２と電圧源回路６とが切り替え接続されるようになっている。
【００６８】
次に、この表示装置１２の駆動方法を図３を用いて説明する。なお、図３では、ゲート配線Ｇｉ（１）が２本だけでは動作が判りにくいので、ゲート配線Ｇｉ（１）が６本である場合を図示している。
【００６９】
同図では、横軸が時間を示し、縦軸が各配線の電圧を示す。
【００７０】
同図に示すように、表示装置１２の１フレーム期間は期間０〜３４ｔの３５ｔ期間であり、最初の９ｔ期間が第１フィールド期間であり、次の１１ｔ期間が第２フィールド期間であり、最後の１５ｔ期間が第３フィールド期間である。そして、第１フィールド期間の期間０〜７ｔに渡り制御配線Ｔｉｍがハイ状態となり、図２の電源配線ＰＷ（１）は電流源回路２に接続される。
【００７１】
この間、電流源回路２から電源配線ＰＷ（１）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第１ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（１）〜Ｇ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（１）〜Ｅ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。各ゲート配線Ｇｉ（１）がハイ状態となるときに、各制御配線Ｅｉ（１）がロー状態になり、各ゲート配線Ｇｉ（１）がロー状態となるときに、各制御配線Ｅｉ（１）がハイ状態になる。
【００７２】
この各ゲート配線Ｇｉ（１）がハイ状態で各制御配線Ｅｉ（１）がロー状態であるとき、図１の画素回路Ａｉｊ（１）ではＴＦＴ素子Ｑ２とＴＦＴ素子Ｑ３とが導通状態となり、電流源回路２より供給された電流は電源配線ＰＷ（１）とＴＦＴ素子Ｑ１とＴＦＴ素子Ｑ３とを通って、有機ＥＬ素子ＥＬ１に流れ込む。
【００７３】
このとき、ＴＦＴ素子Ｑ１のゲート・ソース間電圧は、与えられた値の電流をＴＦＴ素子Ｑ１が通すように設定される。これは、ＴＦＴ素子Ｑ１のゲート電位が低いとき（ゲート・ソース間電圧が大きいとき）、より多くの電流を流してしまうので、電源配線ＰＷ（１）の電位（ソース電位）が下がり、ＴＦＴ素子Ｑ１のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。また、これは、ＴＦＴ素子Ｑ１のゲート電位が高いとき（ゲート・ソース間電圧が低いとき）、余り電流が流れないので、電源配線ＰＷ（１）の電位（ソース電位）が上がって、ＴＦＴ素子Ｑ１のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。ＴＦＴ素子Ｑ１のゲート・ソース間電圧はコンデンサＣ１の端子間電圧として設定される。
【００７４】
また、同時に同一列の２つの画素回路Ａｉｊ（１）へ電流源回路２より電流が流れないよう、選択されていない画素回路Ａｉｊ（１）の各ゲート配線Ｇｉ（１）はロー状態となり、各制御配線Ｅｉ（１）はハイ状態となっている。これにより、同一列に設けられている各画素回路Ａｉｊ（１）への電流値設定を可能にしている。電流の値の設定が終了すると、その画素のゲート配線Ｇｉ（１）はロー状態となり、制御配線Ｅｉ（１）はハイ状態となる。このとき、ＴＦＴ素子Ｑ２・Ｑ３はともに遮断される。これにより、コンデンサＣ１は端子間電圧を保持する。
【００７５】
このように、第１フィールド期間の期間０〜８ｔにおいて各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）がハイ状態で制御配線Ｅｉ（１）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（１）に接続して各画素に有機ＥＬ素子ＥＬ１に流す電流の値を設定する第１の動作を行う期間となっている。第１の動作は、有機ＥＬ素子ＥＬ１に流す電流を各画素回路Ａｉｊ（１）に記憶させるために、ＴＦＴ素子Ｑ１に上記電流を流してコンデンサＣ１に上記電流に応じた電荷を蓄積させる動作でもある。
【００７６】
そして、第１フィールド期間の期間８ｔでは制御配線Ｔｉｍがロー状態となり、図２の電源配線ＰＷ（１）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）はロー状態のままで制御配線Ｅｉ（１）が一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（１）のＴＦＴ素子Ｑ１に設定された値の電流が、有機ＥＬ素子ＥＬ１に流れる。このとき、ＴＦＴ素子Ｑ２は遮断状態のままであり、ＴＦＴ素子Ｑ３は導通状態となる。またこのとき、各画素の有機ＥＬ素子ＥＬ１には、その他の画素の有機ＥＬ素子ＥＬ１の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【００７７】
このように、第１フィールド期間の期間８ｔは、電圧源回路６を電源配線ＰＷ（１）に接続して各画素の有機ＥＬ素子ＥＬ１に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。第２の動作は、第１の動作の後に、各画素回路Ａｉｊ（１）に記憶させた電流をＴＦＴ素子Ｑ１を介して有機ＥＬ素子ＥＬ１に流す動作でもある。
【００７８】
次に、第２フィールド期間となり、期間９ｔ〜１６ｔに渡り制御配線Ｔｉｍがハイ状態となり、図２の電源配線ＰＷ（１）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（１）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第２ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（１）〜Ｇ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（１）〜Ｅ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。各ゲート配線Ｇｉ（１）がハイ状態となるときに、各制御配線Ｅｉ（１）がロー状態になり、各ゲート配線Ｇｉ（１）がロー状態となるときに、各制御配線Ｅｉ（１）がハイ状態になる。
【００７９】
このように、第２フィールド期間の期間９ｔ〜１６ｔにおいて各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）がハイ状態で制御配線Ｅｉ（１）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（１）に接続して各画素に有機ＥＬ素子ＥＬ１に流す電流の値を設定する第１の動作を行う期間となっている。
【００８０】
そして、第２フィールド期間の期間１７ｔ〜１９ｔに渡り制御配線Ｔｉｍがロー状態となり、図２の電源配線ＰＷ（１）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）はロー状態のままで制御配線Ｅｉ（１）が一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（１）のＴＦＴ素子Ｑ１に設定された値の電流が、有機ＥＬ素子ＥＬ１に流れる。またこのとき、各画素の有機ＥＬ素子ＥＬ１には、その他の画素の有機ＥＬ素子ＥＬ１の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【００８１】
このように、第２フィールド期間の期間１７ｔ〜１９ｔは、電圧源回路６を電源配線ＰＷ（１）に接続して各画素の有機ＥＬ素子ＥＬ１に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【００８２】
最後に、第３フィールド期間となり、期間２０ｔ〜２７ｔに渡り制御配線Ｔｉｍがハイ状態となり、図２の電源配線ＰＷ（１）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（１）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第３ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（１）〜Ｇ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（１）〜Ｅ６（１）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。各ゲート配線Ｇｉ（１）がハイ状態となるときに、各制御配線Ｅｉ（１）がロー状態になり、各ゲート配線Ｇｉ（１）がロー状態となるときに、各制御配線Ｅｉ（１）がハイ状態になる。
【００８３】
このように、第３フィールド期間の期間２０ｔ〜２７ｔにおいて各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）がハイ状態で制御配線Ｅｉ（１）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（１）に接続して各画素に有機ＥＬ素子ＥＬ１に流す電流の値を設定する第１の動作を行う期間となっている。
【００８４】
そして、第３フィールド期間の期間２８ｔ〜３４ｔに渡り制御配線Ｔｉｍがロー状態となり、図２の電源配線ＰＷ（１）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（１）のゲート配線Ｇｉ（１）はロー状態のままで制御配線Ｅｉ（１）が一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（１）のＴＦＴ素子Ｑ１に設定された値の電流が、有機ＥＬ素子ＥＬ１に流れる。またこのとき、各画素の有機ＥＬ素子ＥＬ１には、その他の画素の有機ＥＬ素子ＥＬ１の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【００８５】
このように、第３フィールド期間の期間２８ｔ〜３４ｔは、電圧源回路６を電源配線ＰＷ（１）に接続して各画素の有機ＥＬ素子ＥＬ１に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【００８６】
なお、上記駆動方法では、各画素回路Ａｉｊ（１）の制御配線Ｅｉ（１）を一斉にロー状態とする期間の比率、すなわち第２の動作を行う期間の比率は１：３：７であるが、既に第１の動作においてＴＦＴ素子Ｑ１のゲート・ソース間電圧を設定するために各画素回路Ａｉｊ（１）の有機ＥＬ素子ＥＬ１が１ｔ期間だけ表示に使われているので、実質的な表示期間の比率は、２：４：８となり各ビットの重み１：２：４に対応する。
【００８７】
前述の図１に示すように本実施の形態に係る画素回路Ａｉｊ（１）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ１（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（１）と、１本のゲート配線Ｇｉ（１）および１本の制御配線Ｅｉ（１）と（すなわちゲート配線２本と）、３個のＴＦＴ素子と、１個のコンデンサＣ１とが配置されている。この為、ＴＦＴ特性のバラツキを電源配線ＰＷから供給する均一な値の電流により補償し、設定された値の電流を有機ＥＬ素子ＥＬ１へ流すことができる。そして、従来技術に示した図１４や図１５の４ＴＦＴ画素回路構成に比べてＴＦＴ素子が１つ少ないことから、ＩＴＯ面積を広く取ることができる。従って、同一の表示輝度を得るのに必要な有機ＥＬ素子ＥＬ１の発光輝度は低くて済むので、その分有機ＥＬ素子ＥＬ１の発光輝度を下げ、有機ＥＬ素子ＥＬ１の長寿命化を図ることができる。
【００８８】
また、従来技術に対して増加したゲート配線である制御配線Ｅｉ（１）は、図４に示すようにゲート配線Ｇｉ（１）とともにＲＧＢ各ドットを共通に横切る。従って、従来技術の図１４や図１５では、ＴＦＴ領域７やゲート配線Ｇｉの領域の他に、ソース配線Ｓｊの為に発光に使えなかった画素エリア（ＲＧＢ各１ドットで１画素を形成する）が図１６のように、
画素長×（ソース配線幅Ｙ［μｍ］＋プロセス上の抜きＰ［μｍ］）×３
であったのに対し、本実施の形態に係る画素回路Ａｉｊ（１）の構成では、電源配線ＰＷ（１）が電源配線とソース配線とを兼ねるため、従来の画素回路におけるソース配線が不要となり、図４のように、
画素幅×（ゲート配線幅Ｚ［μｍ］＋プロセス上の抜きＰ［μｍ］）
となる。多くの画素では画素幅≒画素長（＝ＲＧＢ各ドットの長さ＝ＲＧＢ各ドットの幅Ｘ［μｍ］×３）なので、上記差の分だけ本実施の形態の表示装置の方がＩＴＯ領域８の面積（即ち有機ＥＬ面積）を広く取ることができるので、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度をその分下げ、有機ＥＬ素子ＥＬ１の長寿命化を図ることができる。
【００８９】
また、その結果、各ＲＧＢドット辺りのドット幅を広く取ることができる。これは、インクジェットプロセスなどのバンクを形成して、ＲＧＢ各色の液滴を打ち込むプロセスに置いて、標的となる穴の形状を円形に近づけるので好ましい。
【００９０】
以上のように、本実施の形態に係る表示装置によれば、有機ＥＬ素子ＥＬ１に設定した値の電流を流す画素回路構成を備えながら、より広い面積を透明電極に割り当てることができ、特にスイッチング素子を配置した基板側より発光を取り出す構成、すなわちボトムエミッション構成の画素回路において、透明電極の面積を拡大する効果が大きい。
【００９１】
また、従来は各画素の回路ごとにそれぞれ１本ずつ必要であった電源配線とソース配線とを、本実施の形態では電源配線ＰＷ（１）によって共通化しており、配線数を抑えることができるので、この構成は、透明電極の面積を大きくとる上で有用である。これによって、有機ＥＬ素子ＥＬ１に設定した値の電流を流す画素回路構成を備えながら、より広い面積を透明電極に割り当てることができる表示装置を提供することができる。特にボトムエミッション構造において、透明電極の面積を拡大することが期待できる。
【００９２】
また、有機ＥＬ素子は流れる電流の大きさによってその明るさが変わるため，例えば、１出力からの電流のレベルが２５６段階に分かれていれば、２５６階調の表示を行うことができる。従って，単純には、設定した階調数を表現するのに、階調数と同じ個数の電流値を用いることが考えられる。しかし、実際には微小な電流を扱うため、特に電流源回路をＴＦＴ素子で構成している場合などには技術的な問題から達成できる電流値の数が階調数よりも少なくなることがある。また、最低でも発光素子が光っている状態と光っていない状態とに分ける場合には、電流値はゼロを含めて２つ以上必要になる。こうした制約の中で所定の階調数を得るためには、例えば足りない電流値の数を補うように所定期間内に複数回発光動作を繰り返し、その回数と発光時間とを掛け合わせることでビット数に対応する重みをつけて階調を表現する時間分割法を用いることが考えられる。よって、電流源回路２は、階調を表現するために、最低でも電流値を２以上の複数の値を持つようにし、本実施の形態では少なくとも発光と非発光とに分けるためにゼロの場合を含めて２以上の複数の値を持つようにしている。発光回数と共に電流値を複数の値に設定することにより、回路の設計および素子の駆動条件設定が容易になる利点が生じる。
【００９３】
これに従って、前述の例では多階調表示を行うようにしている。すなわち、図３において第１〜第３フィールド期間を設けたように、第１の動作を行うとともに第１の動作の後に第２の動作を行うことを、１フレーム期間という所定期間に複数回行う。これは、１フレーム期間内に複数回（上記例では３回）、電流設定動作＋発光動作を行うことに等しい。前述した１：２：４といった比率の期間を組み合わせることにより、１フレーム期間に有機ＥＬ素子ＥＬ１に電流が流された期間の長さの総和を変えることができるので、この総和に応じて、電流源回路２の電流値の数以上に細かい階調表示を確保することができる。例えば１：２：４では８階調表示を行うことができる。
【００９４】
特に、電源配線ＰＷ（１）に接続される電流源回路２がＴＦＴ等で作られている場合には、電流源回路２から出力することのできる電流値の数に制限がある、すなわち出力電流値の数がゼロを含めて２以上のある整数値に制限される場合が多いので、上述した階調表示が有効である。
【００９５】
なお、本実施の形態では表示装置として有機ＥＬディスプレイを例に挙げたが、ＦＥＤ（Field Emission Display）などの表示装置として実現することもできる。
【００９６】
〔実施の形態２〕
本発明の他の実施の形態について図５および図６を用いて説明すれば以下の通りである。なお、前記実施の形態１で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【００９７】
図５に、本実施の形態に係る表示装置の画素回路Ａｉｊ（２）を示す。画素回路Ａｉｊ（２）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【００９８】
画素回路Ａｉｊ（２）には、電流駆動型の有機ＥＬ素子ＥＬ２、ｎ型のＴＦＴ素子Ｑ４・Ｑ５、ｐ型のＴＦＴ素子Ｑ６、コンデンサＣ２、ゲート配線Ｇｉ（２）、電源配線ＰＷ（２）、および制御配線Ｅｉ（２）が配置されている。
【００９９】
電源配線（第１の配線、配線）ＰＷ（２）にＴＦＴ素子（第２のアクティブ素子）Ｑ６が接続されている。ＴＦＴ素子Ｑ６のゲート端子はゲート配線（第２の配線）Ｇｉ（２）に接続されている。また、ＴＦＴ素子Ｑ６の電源配線ＰＷ（２）との接続点と反対側に、ＴＦＴ素子（第１のアクティブ素子、アクティブ素子）Ｑ４と有機ＥＬ素子ＥＬ１とが、ＴＦＴ素子Ｑ４をＴＦＴ素子Ｑ６側として直列に接続されている。有機ＥＬ素子ＥＬ２の陽極はＴＦＴ素子Ｑ４側となっている。
【０１００】
コンデンサ（電荷保持手段）Ｃ２はＴＦＴ素子Ｑ４のゲート端子とソース端子との間に接続されている。ＴＦＴ素子（第３のアクティブ素子）Ｑ５はＴＦＴ素子Ｑ４のドレイン端子とゲート端子との間に接続されている。ＴＦＴ素子Ｑ５のゲート端子は制御配線（第３の配線）Ｅｉに接続されている。
【０１０１】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ２に流す電流の値を設定し、有機ＥＬ素子ＥＬ２を上記値の電流で駆動するものである。電源配線ＰＷ（２）は、有機ＥＬ素子ＥＬ２に電流を流すための配線である。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ４は、電源配線ＰＷ（２）から有機ＥＬ素子ＥＬ２に上記電流を流す経路に有機ＥＬ素子ＥＬ２と直列に挿入されており、そのゲート端子が導通抵抗の制御端子である。ゲート端子に印加される電圧がハイ側であるほど導通抵抗は小さく、ロー側であるほど導通抵抗は大きくなる。また、ＴＦＴ素子Ｑ６は上記経路に有機ＥＬ素子ＥＬ２およびＴＦＴ素子Ｑ４と直列に挿入されたスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にローの電圧が印加されるときに導通し、ハイの電圧が印加されるときに遮断される。
【０１０２】
そしてコンデンサＣ２は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ４の導通抵抗の制御電圧としてＴＦＴ素子Ｑ４のゲート・ソース間に印加する。ＴＦＴ素子Ｑ５は、コンデンサＣ２に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。導通している間はコンデンサＣ２への電荷供給を可能にし、遮断されている間はコンデンサＣ２に蓄積した電荷を保持させる。
【０１０３】
また、制御配線Ｅｉ（２）およびゲート配線Ｇｉ（２）は、各画素内で電源配線ＰＷ（２）と直交しており、制御配線Ｅｉ（２）はＴＦＴ素子Ｑ５のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ５のゲート端子に印加し、ゲート配線Ｇｉ（２）はＴＦＴ素子Ｑ６のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ６のゲート端子に印加する。
【０１０４】
上記構成の画素回路Ａｉｊ（２）も、実施の形態１で述べた図２の構成のようにｍ×ｎのマトリックスをなして表示装置を構成する。このような構成の表示装置の動作を図６を用いて説明する。図６は実施の形態１の図３に対応させて図示してある。
【０１０５】
１フレーム期間や第１〜第３フィールド期間、第１の動作および第２の動作の期間の設定は図３の場合と同じである。異なるところは、ゲート配線Ｇｉ（２）の電圧状態と制御配線Ｅｉ（２）の電圧状態とが、実施の形態１のゲート配線Ｇｉ（１）の電圧状態と制御配線Ｅｉ（１）の電圧状態とを入れ替えたものとなっていることである。このように電圧状態の入れ替わりはあるが、ＴＦＴ素子Ｑ４、ＴＦＴ素子Ｑ５、ＴＦＴ素子Ｑ６、コンデンサＣ２の動作は、順に、図１のＴＦＴ素子Ｑ１、ＴＦＴ素子Ｑ２、ＴＦＴ素子Ｑ３、コンデンサＣ１の果たす役割と同じである。
【０１０６】
本実施の形態に係る画素回路Ａｉｊ（２）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ２（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（２）と、１本のゲート配線Ｇｉ（２）と１本の制御配線Ｅｉ（２）と（すなわちゲート配線２本）、３個のＴＦＴ素子と、１個のコンデンサＣ２とが配置されている。従って、実施の形態１と同様に、透明電極の面積を広く取ることができる。また、その他の効果が実施の形態１と同様に得られることは明らかである。
【０１０７】
〔実施の形態３〕
本発明のさらに他の実施の形態について図７および図８に基づいて説明すれば以下の通りである。なお、前記実施の形態１および２で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１０８】
図７に、本実施の形態に係る表示装置の画素回路Ａｉｊ（３）を示す。画素回路Ａｉｊ（３）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【０１０９】
画素回路Ａｉｊ（３）には、電流駆動型の有機ＥＬ素子ＥＬ３、ｐ型のＴＦＴ素子Ｑ７・Ｑ９、ｎ型のＴＦＴ素子Ｑ８、コンデンサＣ３、ゲート配線Ｇｉ（３）、電源配線ＰＷ（３）、および制御配線Ｅｉ（３）が配置されている。
【０１１０】
電源配線（第１の配線、配線）ＰＷ（３）にＴＦＴ素子（第２のアクティブ素子）Ｑ９が接続されている。ＴＦＴ素子Ｑ９のゲートは制御配線（第２の配線）Ｅｉ（３）に接続されている。また、ＴＦＴ素子Ｑ９の電源配線ＰＷ（３）との接続点と反対側に、ＴＦＴ素子（第１のアクティブ素子、アクティブ素子）Ｑ７と有機ＥＬ素子ＥＬ３とが、ＴＦＴ素子Ｑ７をＴＦＴ素子Ｑ９側として直列に接続されている。有機ＥＬ素子ＥＬ３の陰極はＴＦＴ素子Ｑ７側となっている。
【０１１１】
コンデンサ（電荷保持手段）Ｃ３はＴＦＴ素子Ｑ７のゲート端子とソース端子との間に接続されている。ＴＦＴ素子（第３のアクティブ素子）Ｑ８はＴＦＴ素子Ｑ７のドレイン端子とゲート端子との間に接続されている。ＴＦＴ素子Ｑ８のゲート端子はゲート配線（第３の配線）Ｇｉ（３）に接続されている。
【０１１２】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ３に流す電流の値を設定し、有機ＥＬ素子ＥＬ３を上記値の電流で駆動するものである。電源配線ＰＷ（３）は、有機ＥＬ素子ＥＬ３に電流を流すための配線である。なお、電源配線ＰＷ（３）において電流が流れる向きは、実施の形態１の電源配線ＰＷ（１）および実施の形態２の電源配線ＰＷ（２）とは逆である。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ７は、電源配線ＰＷ（３）から有機ＥＬ素子ＥＬ３に上記電流を流す経路に有機ＥＬ素子ＥＬ３と直列に挿入されており、そのゲート端子が導通抵抗の制御端子である。ゲート端子に印加される電圧がロー側であるほど導通抵抗は小さく、ハイ側であるほど導通抵抗は大きくなる。また、ＴＦＴ素子Ｑ９は上記経路に有機ＥＬ素子ＥＬ３およびＴＦＴ素子Ｑ７と直列に挿入されたスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にローの電圧が印加されるときに導通し、ハイの電圧が印加されるときに遮断される。
【０１１３】
そしてコンデンサＣ３は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ７の導通抵抗の制御電圧としてＴＦＴ素子Ｑ７のゲート・ソース間に印加する。ＴＦＴ素子Ｑ８は、コンデンサＣ３に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。導通している間はコンデンサＣ３への電荷供給を可能にし、遮断されている間はコンデンサＣ３に蓄積した電荷を保持させる。
【０１１４】
また、制御配線Ｅｉ（３）およびゲート配線Ｇｉ（３）は、各画素内で電源配線ＰＷ（３）と直交しており、制御配線Ｅｉ（３）はＴＦＴ素子Ｑ９のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ９のゲート端子に印加し、ゲート配線Ｇｉ（３）はＴＦＴ素子Ｑ８のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ８のゲート端子に印加する。
【０１１５】
上記構成の画素回路Ａｉｊ（３）も、実施の形態１で述べた図２の構成のようにｍ×ｎのマトリックスをなして表示装置を構成する。このような構成の表示装置の動作を図８を用いて説明する。図８は実施の形態１の図３に対応させて図示してある。
【０１１６】
１フレーム期間や第１〜第３フィールド期間、第１の動作および第２の動作の期間の設定は実施の形態１と同じであり、ゲート配線Ｇｉ（３）と制御配線Ｅｉ（３）とのハイ状態およびロー状態の関係は、実施の形態１のゲート配線Ｇｉ（１）と制御配線Ｅｉ（１）とのハイ状態およびロー状態の関係と同じである。ただし、電源配線ＰＷ（３）が電圧源回路６に接続されるときには、電圧源回路６の出力端子電位は有機ＥＬ素子ＥＬ３の陽極側電位よりも低く設定され、これは、実施の形態１において電圧源回路６の出力端子電位が有機ＥＬ素子ＥＬ１の陰極側電位よりも高く設定されること、および、実施の形態２において電圧源回路６の出力端子電位が有機ＥＬ素子ＥＬ２の陰極側電位よりも高く設定されることと異なっている。このように電圧の極性について実施の形態１および２と異なっているところはあるが、ＴＦＴ素子Ｑ７、ＴＦＴ素子Ｑ８、ＴＦＴ素子Ｑ９、コンデンサＣ３の動作は、順に、図３のＴＦＴ素子Ｑ１、ＴＦＴ素子Ｑ２、ＴＦＴ素子Ｑ３、コンデンサＣ１と同じである。
【０１１７】
本実施の形態に係る画素回路Ａｉｊ（３）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ３（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（３）と、１本のゲート配線Ｇｉ（３）と１本の制御配線Ｅｉ（３）と（すなわちゲート配線２本）、３個のＴＦＴ素子と、１個のコンデンサＣ３とが配置されている。従って、実施の形態１と同様に、透明電極の面積を広く取ることができる。また、その他の効果が実施の形態１と同様に得られることは明らかである。
【０１１８】
〔実施の形態４〕
本発明のさらに他の実施の形態について図９および図１０に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし３で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１１９】
図９に、本実施の形態に係る表示装置の画素回路Ａｉｊ（４）を示す。画素回路Ａｉｊ（４）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【０１２０】
画素回路Ａｉｊ（４）には、電流駆動型の有機ＥＬ素子ＥＬ４、ｎ型のＴＦＴ素子Ｑ１０・Ｑ１１、ｐ型のＴＦＴ素子Ｑ１２、コンデンサＣ４、ゲート配線Ｇｉ（４）、電源配線ＰＷ（４）、および制御配線Ｅｉ（４）が配置されている。
【０１２１】
電源配線（第１の配線、配線）ＰＷ（４）にＴＦＴ素子（第２のアクティブ素子）Ｑ１２が接続されている。ＴＦＴ素子Ｑ１２のゲート端子はゲート配線（第２の配線）Ｇｉ（４）に接続されている。また、ＴＦＴ素子Ｑ１２の電源配線ＰＷ（４）との接続点と反対側に、ＴＦＴ素子（第１のアクティブ素子、アクティブ素子）Ｑ１０と有機ＥＬ素子ＥＬ４とが、ＴＦＴ素子Ｑ１０をＴＦＴ素子Ｑ１２側として直列に接続されている。有機ＥＬ素子ＥＬ４の陽極はＴＦＴ素子Ｑ１０側となっている。
【０１２２】
コンデンサ（電荷保持手段）Ｃ４はＴＦＴ素子Ｑ１０のゲート端子とソース端子との間に接続されている。ＴＦＴ素子（第３のアクティブ素子）Ｑ１１はＴＦＴ素子Ｑ１０のゲート端子と電源配線ＰＷ（４）との間に接続されている。ＴＦＴ素子Ｑ１１のゲート端子は制御配線（第３の配線）Ｅｉに接続されている。
【０１２３】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ４に流す電流の値を設定し、有機ＥＬ素子ＥＬ４を上記値の電流で駆動するものである。電源配線ＰＷ（４）は、有機ＥＬ素子ＥＬ４に電流を流すための配線である。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ１０は、電源配線ＰＷ（４）から有機ＥＬ素子ＥＬ４に上記電流を流す経路に有機ＥＬ素子ＥＬ４と直列に挿入されており、そのゲート端子が導通抵抗の制御端子である。ゲート端子に印加される電圧がハイ側であるほど導通抵抗は小さく、ロー側であるほど導通抵抗は大きくなる。また、ＴＦＴ素子Ｑ１２は上記経路に有機ＥＬ素子ＥＬ４およびＴＦＴ素子Ｑ１０と直列に挿入されたスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にローの電圧が印加されるときに導通し、ハイの電圧が印加されるときに遮断される。
【０１２４】
そしてコンデンサＣ４は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ１０の導通抵抗の制御電圧としてＴＦＴ素子Ｑ１０のゲート・ソース間に印加する。ＴＦＴ素子Ｑ１１は、コンデンサＣ４に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。導通している間はコンデンサＣ４への電荷供給を可能にし、遮断されている間はコンデンサＣ４に蓄積した電荷を保持させる。
【０１２５】
また、制御配線Ｅｉ（４）およびゲート配線Ｇｉ（４）は、各画素内で電源配線ＰＷ（４）と直交しており、制御配線Ｅｉ（４）はＴＦＴ素子Ｑ１１のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１１のゲート端子に印加し、ゲート配線Ｇｉ（４）はＴＦＴ素子Ｑ１２のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１２のゲート端子に印加する。
【０１２６】
上記構成の画素回路Ａｉｊ（４）も、実施の形態１で述べた図２の構成のようにｍ×ｎのマトリックスをなして表示装置を構成する。このような構成の表示装置の動作を図１０を用いて説明する。図１０は実施の形態１の図３に対応させて図示してある。
【０１２７】
１フレーム期間や第１〜第３フィールド期間、第１の動作および第２の動作の期間の設定は図３の場合と同じである。異なるところは、ゲート配線Ｇｉ（４）の電圧状態と制御配線Ｅｉ（４）の電圧状態とが、実施の形態１のゲート配線Ｇｉ（１）の電圧状態と制御配線Ｅｉ（１）の電圧状態とを入れ替えたものとなっていることである。このように電圧状態の入れ替わりはあるが、ＴＦＴ素子Ｑ１０、ＴＦＴ素子Ｑ１１、ＴＦＴ素子Ｑ１２、コンデンサＣ４の動作は、順に、図３のＴＦＴ素子Ｑ１、ＴＦＴ素子Ｑ２、ＴＦＴ素子Ｑ３、コンデンサＣ１の動作と同じである。
【０１２８】
本実施の形態に係る画素回路Ａｉｊ（４）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ４（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（４）と、１本のゲート配線Ｇｉ（４）と１本の制御配線Ｅｉ（４）と（すなわちゲート配線２本）、３個のＴＦＴ素子と、１個のコンデンサＣ４とが配置されている。従って、実施の形態１と同様に、透明電極の面積を広く取ることができる。また、その他の効果が実施の形態１と同様に得られることは明らかである。
【０１２９】
〔実施の形態５〕
本発明のさらに他の実施の形態について図１１および図１２に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし４で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１３０】
図１１に、本実施の形態に係る表示装置の画素回路Ａｉｊ（５）を示す。画素回路Ａｉｊ（５）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【０１３１】
画素回路Ａｉｊ（５）には、電流駆動型の有機ＥＬ素子ＥＬ５、ｐ型のＴＦＴ素子Ｑ１３、ｎ型のＴＦＴ素子Ｑ１４・Ｑ１５・Ｑ１６、コンデンサＣ５、ゲート配線Ｇｉ（５）、電源配線ＰＷ（５）、および制御配線Ｅｉ（５）が配置されている。
【０１３２】
電源配線（第１の配線、配線）ＰＷ（５）にＴＦＴ素子（第１のアクティブ素子、アクティブ素子）Ｑ１３とコンデンサ（電荷保持手段）Ｃ５とが接続されている。コンデンサＣ５はＴＦＴ素子Ｑ１３のゲート端子とソース端子との間に接続されている。そのＴＦＴ素子Ｑ１３に、ＴＦＴ素子（第２のアクティブ素子）Ｑ１５と有機ＥＬ素子（電気光学素子）ＥＬ５とが、ＴＦＴ素子Ｑ１５をＴＦＴ素子Ｑ１３側として順に接続されている。ＴＦＴ素子Ｑ１５のゲート端子は制御配線（第２の配線）Ｅｉ（５）に接続されている。有機ＥＬ素子ＥＬ５は、陽極がＴＦＴ素子Ｑ１５側となるように接続されている。
【０１３３】
また、ＴＦＴ素子Ｑ１３のゲート端子と、ＴＦＴ素子Ｑ１３とＴＦＴ素子Ｑ１５との接続点との間に、ＴＦＴ素子（第３のアクティブ素子）Ｑ１４が接続されている。このＴＦＴ素子Ｑ１４のゲート端子はゲート配線（第３の配線）Ｇｉ（５）に接続されている。また、ＴＦＴ素子（第４のアクティブ素子）Ｑ１６は、ＴＦＴ素子Ｑ１３とＴＦＴ素子Ｑ１５との接続点と、制御配線Ｅｉ（５）との間に接続されている。ＴＦＴ素子Ｑ１６のゲート端子はゲート配線Ｇｉ（５）に接続されている。
【０１３４】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ５に流す電流の値を設定し、有機ＥＬ素子ＥＬ５を上記値の電流で駆動するものである。電源配線ＰＷ（５）は、有機ＥＬ素子ＥＬ５に電流を流すための配線である。有機ＥＬ素子ＥＬ５に電流を流すときには、後述するようにＴＦＴ素子Ｑ１５は導通し、ＴＦＴ素子Ｑ１６は遮断される。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ１３は、電源配線ＰＷ（５）から有機ＥＬ素子ＥＬ５に上記電流を流す経路に有機ＥＬ素子ＥＬ５と直列に挿入されており、そのゲート端子が導通抵抗の制御端子である。ゲート端子に印加される電圧がロー側であるほど導通抵抗は小さく、ハイ側であるほど導通抵抗は大きくなる。また、ＴＦＴ素子Ｑ１５は上記経路に有機ＥＬ素子ＥＬ５およびＴＦＴ素子Ｑ１３と直列に挿入されたスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にローの電圧が印加されるときに導通し、ハイの電圧が印加されるときに遮断される。
【０１３５】
そしてコンデンサＣ５は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ１３の導通抵抗の制御電圧としてＴＦＴ素子Ｑ１３のゲート端子に印加する。ＴＦＴ素子Ｑ１４は、コンデンサＣ５に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。
導通している間はコンデンサＣ５への電荷供給を可能にし、遮断されている間はコンデンサＣ５に蓄積した電荷を保持させる。ＴＦＴ素子Ｑ１６は、ゲート端子を導通／遮断用の制御端子とする。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。
【０１３６】
また、制御配線Ｅｉ（５）およびゲート配線Ｇｉ（５）は、各画素内で電源配線ＰＷ（５）と直交しており、制御配線Ｅｉ（５）はＴＦＴ素子Ｑ１５のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１５のゲート端子に印加し、ゲート配線Ｇｉ（５）はＴＦＴ素子Ｑ１４・Ｑ１６のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１４・Ｑ１６のゲート端子に印加する。
【０１３７】
この画素回路Ａｉｊ（５）も、実施の形態１で図２を用いて説明したように、ｍ×ｎのマトリックス状に配置することで表示装置を形成することができる。
【０１３８】
次に、この表示装置の駆動方法を図１２を用いて説明する。なお、図１２も実施の形態１の図３に対応させて図示してある。
【０１３９】
同図に示すように、表示装置の１フレーム期間は期間０〜３７ｔの３８ｔ期間であり、最初の１０ｔ期間が第１フィールド期間であり、次の１２ｔ期間が第２フィールド期間であり、最後の１６ｔ期間が第３フィールド期間である。そして、第１フィールド期間の期間０〜７ｔに渡り制御配線Ｔｉｍがハイ状態となり、図１１の電源配線ＰＷ（５）は電流源回路２に接続される。
【０１４０】
この間、電流源回路２から電源配線ＰＷ（５）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第１ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（５）〜Ｇ６（５）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（５）〜Ｅ６（５）のそれぞれはロー状態を保つ。
【０１４１】
この各ゲート配線Ｇｉ（５）がハイ状態で各制御配線Ｅｉ（５）がロー状態であるとき、画素回路Ａｉｊ（５）ではＴＦＴ素子Ｑ１４とＴＦＴ素子Ｑ１６とが導通状態、ＴＦＴ素子Ｑ１５が遮断状態となり、電流源回路２より供給された電流は電源配線ＰＷ（５）とＴＦＴ素子Ｑ１３とＴＦＴ素子Ｑ１６とを通って、制御配線Ｅｉ（５）に流れ込む。
【０１４２】
このとき、ＴＦＴ素子Ｑ１３のゲート・ソース間電圧は、与えられた値の電流をＴＦＴ素子Ｑ１３が通すように設定される。これは、ＴＦＴ素子Ｑ１３のゲート電位が低いとき（ゲート・ソース間電圧が大きいとき）、より多くの電流を流してしまうので、電源配線ＰＷ（５）の電位（ソース電位）が下がり、ＴＦＴ素子Ｑ１３のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。また、これは、ＴＦＴ素子Ｑ１３のゲート電位が高いとき（ゲート・ソース間電圧が低いとき）、余り電流が流れないので、電源配線ＰＷ（５）の電位（ソース電位）が上がって、ＴＦＴ素子Ｑ１３のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。ＴＦＴ素子Ｑ１３のゲート・ソース間電圧はコンデンサＣ５の端子間電圧として設定される。
【０１４３】
また、同時に同一列の２つの画素回路Ａｉｊ（５）へ電流源回路２より電流が流れないよう、選択されていない画素回路Ａｉｊ（５）の各ゲート配線Ｇｉ（５）および各制御配線Ｅｉ（５）はロー状態となっている。これにより、同一列に設けられている各画素回路Ａｉｊ（１）への電流値設定を可能にしている。電流の値の設定が終了すると、その画素のゲート配線Ｇｉ（５）はロー状態となる。このとき、ＴＦＴ素子Ｑ１４・Ｑ１６はともに遮断される。これにより、コンデンサＣ５は端子間電圧を保持する。
【０１４４】
このように、第１フィールド期間の期間０〜７ｔにおいて各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）がハイ状態で制御配線Ｅｉ（５）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（５）に接続して各画素に有機ＥＬ素子ＥＬ５に流す電流の値を設定する第１の動作を行う期間となっている。第１の動作は、有機ＥＬ素子ＥＬ５に流す電流を各画素回路Ａｉｊ（５）に記憶させるために、ＴＦＴ素子Ｑ１３に上記電流を流してコンデンサＣ５に上記電流に応じた電荷を蓄積させる動作でもある。
【０１４５】
そして、第１フィールド期間の期間８ｔ〜９ｔに渡り制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（５）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）はロー状態のままで制御配線Ｅｉ（５）が一斉にハイ状態となり、電圧源回路６より、各画素回路Ａｉｊ（５）のＴＦＴ素子Ｑ１３に設定された値の電流が、有機ＥＬ素子ＥＬ５に流れる。このとき、ＴＦＴ素子Ｑ１４・Ｑ１６は遮断状態のままであり、ＴＦＴ素子Ｑ１５は導通状態となる。またこのとき、各画素の有機ＥＬ素子ＥＬ５には、その他の画素の有機ＥＬ素子ＥＬ５の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１４６】
このように、第１フィールド期間の期間８ｔ〜９ｔは、電圧源回路６を電源配線ＰＷ（５）に接続して各画素の有機ＥＬ素子ＥＬ５に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。第２の動作は、第１の動作の後に、各画素回路Ａｉｊ（５）に記憶させた電流をＴＦＴ素子Ｑ１３を介して有機ＥＬ素子ＥＬ５に流す動作でもある。
【０１４７】
次に、第２フィールド期間となり、期間１０ｔ〜１７ｔに渡り制御配線Ｔｉｍがハイ状態となり、電源配線ＰＷ（５）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（５）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第２ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（５）〜Ｇ６（５）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（５）〜Ｅ６（５）のそれぞれはロー状態を保つ。
【０１４８】
このように、第２フィールド期間の期間１０ｔ〜１７ｔにおいて各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）がハイ状態で制御配線Ｅｉ（５）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（５）に接続して各画素に有機ＥＬ素子ＥＬ５に流す電流の値を設定する第１の動作を行う期間となっている。
【０１４９】
そして、第２フィールド期間の期間１８ｔ〜２１ｔに渡りの制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（５）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）がロー状態のままで制御配線Ｅｉ（５）は一斉にハイ状態となり、電圧源回路６より、各画素回路Ａｉｊ（５）のＴＦＴ素子Ｑ１３に設定された値の電流が、有機ＥＬ素子ＥＬ５に流れる。このとき、各画素の有機ＥＬ素子ＥＬ５には、その他の画素の有機ＥＬ素子ＥＬ５の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１５０】
このように、第２フィールド期間の期間１８ｔ〜２１ｔは、電圧源回路６を電源配線ＰＷ（５）に接続して各画素の有機ＥＬ素子ＥＬ５に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【０１５１】
最後に、第３フィールド期間となり、期間２２ｔ〜２９ｔに渡り、制御配線Ｔｉｍがハイ状態となり、電源配線ＰＷ（５）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（５）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第３ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（５）〜Ｇ６（５）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｅ１（５）〜Ｅ６（５）のそれぞれはロー状態を保つ。
【０１５２】
このように、第３フィールド期間の期間２２ｔ〜２９ｔにおいて各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）がハイ状態で制御配線Ｅｉ（５）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（５）に接続して各画素に有機ＥＬ素子ＥＬ５に流す電流の値を設定する第１の動作を行う期間となっている。
【０１５３】
そして、第３フィールド期間の期間３０ｔ〜３７ｔに渡り、制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（５）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（５）のゲート配線Ｇｉ（５）がロー状態のままで制御配線Ｅｉ（５）は一斉にハイ状態となり、電圧源回路６より、各画素回路Ａｉｊ（５）のＴＦＴ素子Ｑ１３に設定された値の電流が、有機ＥＬ素子ＥＬ５に流れる。このとき、各画素の有機ＥＬ素子ＥＬ５には、その他の画素の有機ＥＬ素子ＥＬ５の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１５４】
このように、第３フィールド期間の期間３０ｔ〜３７ｔは、電圧源回路６を電源配線ＰＷ（５）に接続して各画素の有機ＥＬ素子ＥＬ５に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【０１５５】
上述の画素回路Ａｉｊ（５）の駆動方法では、第１の動作を行う期間には有機ＥＬ素子ＥＬ５には電流を流さず、第２の動作を行う期間にのみ有機ＥＬ素子ＥＬ５に電流を流すようにしている。従って、第１〜第３フィールド期間の発光可能期間の比率は第２の動作を行う期間の比率に等しく、１：２：４となっている。
【０１５６】
本実施の形態に係る画素回路Ａｉｊ（５）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ５（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（５）と、１本のゲート配線Ｇｉ（５）と１本の制御配線Ｅｉ（５）と（すなわちゲート配線２本）、４個のＴＦＴ素子と、１個のコンデンサＣ５とが配置されている。また、従来技術に対して増加したゲート配線である制御配線Ｅｉ（５）は、前述の図４に示したのと同じように、ゲート配線Ｇｉ（５）とともにＲＧＢ各ドットを共通に横切る。このことと、ソース配線が不要であることとから、ＴＦＴ素子が４つであっても本実施の形態の表示装置は、従来技術の図１４や図１５の画素回路を用いた構成の表示装置よりも、ＩＴＯ領域の面積（即ち有機ＥＬ面積）を広く取ることができる。従って、その分、有機ＥＬ素子ＥＬ５の発光輝度を下げ、有機ＥＬ素子ＥＬ５の長寿命化を図ることができる。
【０１５７】
また、その結果、各ＲＧＢドット辺りのドット幅を広く取ることができる。これは、インクジェットプロセスなどのバンクを形成して、ＲＧＢ各色の液的を打ち込むプロセスに置いて、標的となる穴の形状を円形に近づけるので好ましい。
【０１５８】
以上のように、本実施の形態に係る表示装置によれば、有機ＥＬ素子ＥＬ５に設定した値の電流を流す画素回路構成を備えながら、より広い面積を透明電極に割り当てることができる。
【０１５９】
実施の形態１で述べたその他の効果が同様に得られることは明らかである。
【０１６０】
〔実施の形態６〕
本発明のさらに他の実施の形態について図１７および図１８に基づいて説明すれば以下の通りである。なお、前記実施の形態１ないし５で述べた構成要素と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１６１】
図１７に、本実施の形態に係る表示装置の画素回路Ａｉｊ（６）を示す。画素回路Ａｉｊ（６）は画素１つ分を示し、ＲＧＢの各画素があればその１つ分を示す。
【０１６２】
画素回路Ａｉｊ（６）には、電流駆動型の有機ＥＬ素子ＥＬ６、ｐ型のＴＦＴ素子Ｑ１７、ｎ型のＴＦＴ素子Ｑ１８、コンデンサＣ６、ゲート配線Ｇｉ（６）、電源配線ＰＷ（６）、および制御配線Ｗｉ（６）が配置されている。
【０１６３】
電源配線（第１番配線、配線）ＰＷ（６）にＴＦＴ素子（第１番アクティブ素子、アクティブ素子）Ｑ１７のソース端子が接続され、ＴＦＴ素子Ｑ１７のゲート端子にはコンデンサ（電荷保持手段）Ｃ６の一方の端子とＴＦＴ素子（第２番アクティブ素子）Ｑ１８のソース端子とが接続されている。ＴＦＴ素子Ｑ１８のゲート端子はゲート配線（第２番配線）Ｇｉ（６）に接続されている。コンデンサＣ６の他方の端子は制御配線（第３番配線）Ｗｉ（６）に接続され、ＴＦＴ素子Ｑ１７・Ｑ１８のドレイン端子には有機ＥＬ素子（電気光学素子）ＥＬ６の陽極が接続されている。
【０１６４】
本実施の形態に係る表示装置は、各画素に、上記各素子および配線を用いて有機ＥＬ素子ＥＬ６に流す電流の値を設定し、有機ＥＬ素子ＥＬ６を上記値の電流で駆動するものである。電源配線ＰＷ（６）は、有機ＥＬ素子ＥＬ６に電流を流すための配線である。有機ＥＬ素子ＥＬ６に流す電流値を設定するときには、後述するようにＴＦＴ素子Ｑ１８を導通させる。従って、上述の内容から分かるように、ＴＦＴ素子Ｑ１７は、電源配線ＰＷ（６）から有機ＥＬ素子ＥＬ６に上記電流を流す経路に有機ＥＬ素子ＥＬ６と直列に挿入されており、そのゲート端子が導通抵抗の制御端子である。ゲート端子に印加される電圧がロー側であるほど導通抵抗は小さく、ハイ側であるほど導通抵抗は大きくなる。
【０１６５】
そしてコンデンサＣ６は、蓄積した電荷に応じた電圧をＴＦＴ素子Ｑ１７の導通抵抗の制御電圧としてＴＦＴ素子Ｑ１７のゲート端子に印加する。ＴＦＴ素子Ｑ１８は、コンデンサＣ６に対する電荷供給経路上に挿入されるスイッチング素子であり、そのゲート端子が導通／遮断用の制御端子である。ゲート端子にハイの電圧が印加されるときに導通し、ローの電圧が印加されるときに遮断される。導通している間はコンデンサＣ６への電荷供給を可能にし、遮断されている間はコンデンサＣ６に蓄積した電荷を保持させる。
【０１６６】
また、制御配線Ｗｉ（６）およびゲート配線Ｇｉ（６）は、各画素内で電源配線ＰＷ（６）と直交しており、ゲート配線Ｇｉ（６）はＴＦＴ素子Ｑ１８のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１８のゲート端子に印加する。制御配線Ｗｉ（６）はコンデンサＣ６の端子電位を制御し、ＴＦＴ素子Ｑ１７のスイッチング状態を決める電圧（導通／遮断用の制御電圧）をＴＦＴ素子Ｑ１７のゲート端子に印加する。
【０１６７】
この画素回路Ａｉｊ（６）も、実施の形態１で図２を用いて説明したように、ｍ×ｎのマトリックス状に配置することで表示装置を形成することができる。
【０１６８】
次に、この表示装置の駆動方法を図１８を用いて説明する。なお、図１８も実施の形態１の図３に対応させて図示してある。ただし、図３のＥｉ（１）は図１８ではＷｉ（６）となっている。
【０１６９】
同図に示すように、表示装置の１フレーム期間は期間０〜３４ｔの３５ｔ期間であり、最初の９ｔ期間が第１フィールド期間であり、次の１１ｔ期間が第２フィールド期間であり、最後の１５ｔ期間が第３フィールド期間である。そして、第１フィールド期間の期間０〜７ｔに渡り制御配線Ｔｉｍがハイ状態となり、図１７の電源配線ＰＷ（６）は電流源回路２に接続される。
【０１７０】
この間、電流源回路２から電源配線ＰＷ（６）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第１ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（６）〜Ｇ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｗ１（６）〜Ｗ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。
【０１７１】
この各ゲート配線Ｇｉ（６）がハイ状態で各制御配線Ｗｉ（６）がロー状態であるとき、画素回路Ａｉｊ（６）ではＴＦＴ素子Ｑ１８が導通状態となり、電流源回路２より供給された電流は電源配線ＰＷ（６）とＴＦＴ素子Ｑ１７とを通って有機ＥＬ素子ＥＬ６に流れ込む。
【０１７２】
このとき、ＴＦＴ素子Ｑ１７のゲート・ソース間電圧は、与えられた値の電流をＴＦＴ素子Ｑ１７が通すように設定される。これは、ＴＦＴ素子Ｑ１７のゲート電位が低いとき（ゲート・ソース間電圧が大きいとき）、より多くの電流を流してしまうので、ＴＦＴ素子Ｑ１７のドレイン電位が上がり、電流を減少させてＴＦＴ素子Ｑ１７のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。また、これは、ＴＦＴ素子Ｑ１７のゲート電位が高いとき（ゲート・ソース間電圧が低いとき）、余り電流が流れないので、ＴＦＴ素子Ｑ１７のドレイン電位が下がり、電流を増加させてＴＦＴ素子Ｑ１７のゲート・ソース間電圧が電流源回路２より供給された電流を流すよう調整されるからである。
【０１７３】
ＴＦＴ素子Ｑ１７のゲート・ソース間電圧は、コンデンサＣ６の端子間電圧と制御配線Ｗｉ（６）の電圧とで設定される。すなわち、ＴＦＴ素子Ｑ１７のゲート端子と接続されているコンデンサＣ６の端子の電位は、制御配線Ｗｉ（６）の電圧（電位）にコンデンサＣ６の端子間電圧を加えたものとなる。なお、ＴＦＴ素子Ｑ１７が導通しているときのソース端子の電位は、ＴＦＴＱ１７および有機ＥＬ素子ＥＬ６に定電流が流れることによりある所定値をとる。従って、コンデンサＣ６がＴＦＴＱ１７のゲート端子に印加する制御電圧は、コンデンサＣ６の蓄積した電荷に応じた電圧となっているが、この電圧には制御配線Ｗｉ（６）の電圧が基準電圧分として含まれていて、制御電圧はこの基準電圧分にコンデンサＣ６の端子間電圧を加えたものとなる。このように、制御配線Ｗｉ（６）はコンデンサＣ６に制御電圧の基準電圧分を与える。ＴＦＴ素子Ｑ１７の導通抵抗を遮断相当のものとするときはゲート端子に十分に大きな制御電圧を印加すればよいので、例えば基準電圧分を大きくすることで達成される。
【０１７４】
また、同時に同一列の２つの画素回路Ａｉｊ（６）へ電流源回路２より電流が流れないよう、選択されていない（ｋ≠ｉ）画素回路Ａｋｊ（６）の各ゲート配線Ｇｋ（６）はロー状態となり各制御配線Ｗｋ（６）はハイ状態となっている。これにより、同一列に設けられている各画素回路Ａｉｊ（６）への個別の電流値設定を可能にしている。電流の値の設定が終了すると、その画素のゲート配線Ｇｉ（６）はロー状態となりＴＦＴ素子Ｑ１８は遮断される。これにより、コンデンサＣ６は蓄積した電荷を保持し、端子間電圧を保持する。また、制御配線Ｗｉ（６）もハイ状態となる。制御配線Ｗｉ（６）の電位がロー状態からハイ状態へ変化したことと、コンデンサＣ６の電荷が保持されたこととに対応して、コンデンサＣ６の両端子の電位は上昇する。その結果、ＴＦＴ素子Ｑ１７のゲート端子電位も上昇し、ＴＦＴ素子Ｑ１７は遮断される。すなわち、制御配線Ｗｉ（６）が与える基準電圧分をロー状態からハイ状態というように適切に変えれば、コンデンサＣ６が上記電荷を保持した状態でＴＦＴ素子Ｑ１７の導通抵抗を遮断相当のものとし、有機ＥＬ素子ＥＬ６へ流れる電流を遮断することができる。
【０１７５】
このように、第１フィールド期間の期間０〜７ｔにおいて各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）がハイ状態で制御配線Ｗｉ（６）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（６）に接続して各画素に有機ＥＬ素子ＥＬ６に流す電流の値を設定する第１の動作を行う期間となっている。第１の動作は、有機ＥＬ素子ＥＬ６に流す電流を各画素回路Ａｉｊ（６）に記憶させるために、ＴＦＴ素子Ｑ１７に上記電流を流してコンデンサＣ６に上記電流に応じた電荷を蓄積させる動作でもある。
【０１７６】
そして、第１フィールド期間の期間８ｔでは制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（６）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）はロー状態のままで制御配線Ｗｉ（６）が一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（６）のＴＦＴ素子Ｑ１７に設定された値の電流が、有機ＥＬ素子ＥＬ６に流れる。このとき、ＴＦＴ素子Ｑ１８は遮断状態のままである。すなわち、ＴＦＴ素子Ｑ１８を遮断したままで、制御配線Ｗｉ（６）が与える基準電圧分を、先にコンデンサＣ６への電荷供給経路を電荷供給可能な状態としたときの値に戻せば、設定した値の電流で有機ＥＬ素子ＥＬ６を駆動することができる。またこのとき、各画素の有機ＥＬ素子ＥＬ６には、その他の画素の有機ＥＬ素子ＥＬ６の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１７７】
このように、第１フィールド期間の期間８ｔは、電圧源回路６を電源配線ＰＷ（６）に接続して各画素の有機ＥＬ素子ＥＬ６に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。第２の動作は、第１の動作の後に、各画素回路Ａｉｊ（６）に記憶させた電流をＴＦＴ素子Ｑ１７を介して有機ＥＬ素子ＥＬ６に流す動作でもある。
【０１７８】
次に、第２フィールド期間となり、期間９ｔ〜１６ｔに渡り制御配線Ｔｉｍがハイ状態となり、電源配線ＰＷ（６）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（６）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第２ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（６）〜Ｇ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｗ１（６）〜Ｗ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。
【０１７９】
このように、第２フィールド期間の期間９ｔ〜１６ｔにおいて各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）がハイ状態で制御配線Ｗｉ（６）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（６）に接続して各画素に有機ＥＬ素子ＥＬ６に流す電流の値を設定する第１の動作を行う期間となっている。
【０１８０】
そして、第２フィールド期間の期間１７ｔ〜１９ｔに渡り制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（６）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）がロー状態のままで制御配線Ｗｉ（６）は一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（６）のＴＦＴ素子Ｑ１７に設定された値の電流が、有機ＥＬ素子ＥＬ６に流れる。このとき、各画素の有機ＥＬ素子ＥＬ６には、その他の画素の有機ＥＬ素子ＥＬ６の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１８１】
このように、第２フィールド期間の期間１７ｔ〜１９ｔは、電圧源回路６を電源配線ＰＷ（６）に接続して各画素の有機ＥＬ素子ＥＬ６に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【０１８２】
最後に、第３フィールド期間となり、期間２０ｔ〜２７ｔに渡り、制御配線Ｔｉｍがハイ状態となり、電源配線ＰＷ（６）は電流源回路２に接続される。この間、電流源回路２から電源配線ＰＷ（６）を介して画素回路Ａ１ｊ〜Ａ６ｊに、それぞれの第３ビットに対応した電流が供給される。このとき、ゲート配線Ｇ１（６）〜Ｇ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつハイ状態となり、制御配線Ｗ１（６）〜Ｗ６（６）のそれぞれは、図示されるように対応するタイミングで順次１ｔ期間ずつロー状態となる。
【０１８３】
このように、第３フィールド期間の期間２０ｔ〜２７ｔにおいて各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）がハイ状態で制御配線Ｗｉ（６）がロー状態となる期間は、電流源回路２を電源配線ＰＷ（６）に接続して各画素に有機ＥＬ素子ＥＬ６に流す電流の値を設定する第１の動作を行う期間となっている。
【０１８４】
そして、第３フィールド期間の期間２８ｔ〜３４ｔに渡り、制御配線Ｔｉｍがロー状態となり、電源配線ＰＷ（６）は電圧源回路６に接続される。このとき、各画素回路Ａｉｊ（６）のゲート配線Ｇｉ（６）がロー状態のままで制御配線Ｗｉ（６）は一斉にロー状態となり、電圧源回路６より、各画素回路Ａｉｊ（６）のＴＦＴ素子Ｑ１７に設定された値の電流が、有機ＥＬ素子ＥＬ６に流れる。このとき、各画素の有機ＥＬ素子ＥＬ６には、その他の画素の有機ＥＬ素子ＥＬ６の駆動状態、すなわち電流を流すか否かに関わらず、設定された値の電流が流れる。
【０１８５】
このように、第３フィールド期間の期間２８ｔ〜３４ｔは、電圧源回路６を電源配線ＰＷ（６）に接続して各画素の有機ＥＬ素子ＥＬ６に上記第１の動作で設定した値の電流を流す第２の動作を行う期間となっている。
【０１８６】
上述の画素回路Ａｉｊ（６）の駆動方法では、第１の動作を行う期間でも有機ＥＬ素子ＥＬ６に各１ｔ期間ずつ電流を流す。従って、第１〜第３フィールド期間の第２の動作を行う期間の比率は１：３：７となっているが、各フィールド期間の発光可能期間の比率は上記各１ｔ期間ずつを足した比率である１：２：４となっている。
【０１８７】
本実施の形態に係る画素回路Ａｉｊ（６）では、１画素（＝１ドット）は、有機ＥＬ素子ＥＬ６（陽極電極たるＩＴＯ電極）を備える他、１本の電源配線ＰＷ（６）と、１本のゲート配線Ｇｉ（６）と１本の制御配線Ｗｉ（６）と（すなわちゲート配線２本と）、２個のＴＦＴ素子と、１個のコンデンサＣ６とが配置されている。また、ゲート配線Ｇｉ（６）および制御配線Ｗｉ（６）は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、従来の４ＴＦＴ画素回路構成よりもアクティブ素子が２つ少なくて済むことから、透明電極の面積（即ち有機ＥＬ面積）を広く取ることができる。従って、その分、有機ＥＬ素子ＥＬ６の発光輝度を下げ、有機ＥＬ素子ＥＬ６の長寿命化を図ることができる。また、実施の形態１で述べたその他の効果が同様に得られることは明らかである。
【０１８８】
【発明の効果】
本発明の表示装置は、以上のように、第１の配線と、上記第１の配線に対し交差するように配置された第２の配線と、上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、上記第１の配線に接続され、上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子を有する、第１のアクティブ素子と、上記第１のアクティブ素子の制御端子への印加電圧を、上記印加電圧に応じた電荷を保持することにより保持する電荷保持手段と、上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、上記電荷保持手段に対する電荷供給経路上に挿入され、スイッチング状態を制御するための制御端子を有する、第３のアクティブ素子と、上記第３のアクティブ素子の制御端子に接続された第３の配線と、を備えている構成である。
【０１８９】
それゆえ、アクティブ素子は１画素につき３個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２および第３の配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、従来の４ＴＦＴ画素回路構成よりもアクティブ素子が１つ少なくて済むことから、また、従来のソース配線が不要であることから、透明電極の面積を大きくとることができる。
【０１９０】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができるという効果を奏する。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善されるという効果を奏する。
【０１９１】
また、本発明の表示装置は、以上のように、第１の配線と、上記第１の配線に対し交差するように配置された第２の配線と、上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、上記第１の配線に接続され、上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子を有する、第１のアクティブ素子と、上記第１のアクティブ素子の制御端子への印加電圧を、上記印加電圧に応じた電荷を保持することにより保持する電荷保持手段と、上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、上記電荷保持手段に対する電荷供給経路上に挿入され、スイッチング状態を制御するための制御端子を有する、第３のアクティブ素子と、上記第３のアクティブ素子の制御端子に接続された第３の配線と、上記第１のアクティブ素子と上記第２のアクティブ素子との接続点と上記第２の配線との間に接続され、上記第３の配線に接続されたスイッチング状態を制御するための制御端子を有する、第４のアクティブ素子と、を備えている構成である。
【０１９２】
それゆえ、アクティブ素子は１画素につき４個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２および第３の配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、従来のソース配線が不要であることから、透明電極の面積を大きくとることができる。
【０１９３】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができるという効果を奏する。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善されるという効果を奏する。
【０１９４】
さらに本発明の表示装置は、以上のように、上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続される構成である。
【０１９５】
それゆえ、各画素に電気光学素子の電流の値を設定するときには第１の配線に電流源回路を接続してこの電流源回路からの電流で電気光学素子の電流の値を設定し、電気光学素子の電流の値を設定した後に第１の配線に電圧源回路を切り替え接続してこの電圧源回路からの印加電圧により、第２のアクティブ素子が導通状態である期間に、他の画素の電気光学素子の駆動状態に関わらずに、電気光学素子を設定した値の電流で駆動することができるという効果を奏する。
【０１９６】
さらに本発明の表示装置は、以上のように、上記電流源回路を上記第１の配線に接続して各画素に上記電気光学素子に流す電流の値を設定する第１の動作を行った後、上記電圧源回路を上記第１の配線に接続して各画素の上記電気光学素子に上記第１の動作で設定した値の電流を流す第２の動作を行う構成である。
【０１９７】
それゆえ、第１の動作により電流源回路からの電流で各画素に電気光学素子の電流の値を設定することができ、その後、第２の動作により、第１の動作で設定された値の電流を電圧源回路から電気光学素子に流して電気光学素子を駆動することができるという効果を奏する。
【０１９８】
さらに本発明の表示装置は、以上のように、上記電流源回路が出力することのできる電流値は複数通りあり、上記第１の動作を行うとともに上記第１の動作の後に上記第２の動作を行うことを、所定期間に複数回行う構成である。
【０１９９】
それゆえ、所定期間に電気光学素子に電流が流された期間の長さの総和に応じて、電流源回路の電流値の数以上に細かい階調表示を確保することができるという効果を奏する。
【０２００】
特に、第１の配線に接続される電流源回路がＴＦＴ等で作られている場合には、電流源回路から出力することのできる電流値の数に制限がある場合が多いので、上記の階調表示が有効であるという効果を奏する。
【０２０１】
また、本発明の表示装置は、以上のように、電気光学素子を備える各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、上記各画素には、上記電気光学素子に上記電流を流すための第１番配線と、上記第１番配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入されるとともに導通抵抗の制御端子を有する第１番アクティブ素子と、電荷を蓄積し、蓄積した電荷に応じた電圧を上記第１番アクティブ素子の導通抵抗の制御電圧として上記第１番アクティブ素子の制御端子に印加する電荷保持手段と、上記電荷保持手段に対する電荷供給経路上に挿入されるとともに導通／遮断用の制御端子を有し、遮断によって上記電荷保持手段に蓄積した電荷を保持させる第２番アクティブ素子と、上記第２番アクティブ素子の制御端子に導通／遮断用の制御電圧を印加する第２番配線と、上記電荷保持手段の蓄積した電荷に応じた電圧に含まれる基準電圧分を上記電荷保持手段に与える第３番配線とが配置されている構成である。
【０２０２】
それゆえ、アクティブ素子は１画素につき２個、コンデンサなどの電荷保持手段が１個、さらに配線が３本あればよく、また、第２番および第３番配線は、カラー表示装置の場合にＲＧＢ各画素に共通に設けることができる。従って、従来の４ＴＦＴ画素回路構成よりもアクティブ素子が２つ少なくて済むことから、透明電極の面積を大きくとることができる。また、従来のソース配線が不要であることから、さらに透明電極の面積を大きくとることができる。
【０２０３】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができるという効果を奏する。またこれにより、例えば同一の表示輝度を得るために必要な有機ＥＬ素子の発光輝度を低下させることができ、その輝度寿命を改善されるという効果を奏する。
【０２０４】
また、本発明の表示装置は、以上のように、電気光学素子を備える各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、上記各画素には、上記電気光学素子に上記電流を流すための配線が配置されており、上記配線から上記電気光学素子に上記電流を流す経路に、導通抵抗の制御端子を有するアクティブ素子が、上記電気光学素子と直列に挿入されるとともに、電荷を蓄積し、蓄積した電荷に応じた電圧を上記アクティブ素子の導通抵抗の制御電圧として上記アクティブ素子の制御端子に印加する電荷保持手段とが配置され、上記電流を上記画素の回路に記憶させるために上記アクティブ素子に上記電流を流して上記電荷保持手段に上記電流に応じた電荷を蓄積させる第１の動作を行うために、上記配線に定電流を出力する電流源回路と、上記第１の動作の後に、上記回路に記憶させた上記電流を上記アクティブ素子を介して上記電気光学素子に流す第２の動作を行うために上記配線に定電圧を出力する電圧源回路とが、上記配線に切り替え可能に接続されている構成である。
【０２０５】
それゆえ、従来は各画素の回路ごとにそれぞれ１本ずつ必要であった電源配線とソース配線とを、上記配線によって共通化することができ、配線数を抑えることができるので、透明電極の面積を大きくとる上で有用である。
【０２０６】
この結果、電気光学素子に設定した値の電流を流す画素回路構成の表示装置において、より広い面積を透明電極に割り当てることのできる表示装置を提供することができるという効果を奏する。特にスイッチング素子を配置した基板側より発光を取り出す構成、すなわちボトムエミッション構造において、透明電極の面積を拡大することが期待できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る表示装置の構成を示す回路ブロック図である。
【図３】本発明の第１の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【図４】図１の画素回路を備える画素のレイアウトを示す平面図である。
【図５】本発明の第２の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図６】本発明の第２の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【図７】本発明の第３の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図８】本発明の第３の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【図９】本発明の第４の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図１０】本発明の第４の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【図１１】本発明の第５の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図１２】本発明の第５の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【図１３】従来の表示装置が備える画素回路の第１の例の構成を示す回路図である。
【図１４】従来の表示装置が備える画素回路の第２の例の構成を示す回路図である。
【図１５】従来の表示装置が備える画素回路の第３の例の構成を示す回路図である。
【図１６】図１４または図１５の画素回路を備える画素のレイアウトの例を示す平面図である。
【図１７】本発明の第６の実施の形態に係る表示装置が備える画素回路の構成を示す回路図である。
【図１８】本発明の第６の実施の形態に係る表示装置の動作を示すタイミングチャートである。
【符号の説明】
２ 電流源回路
６ 電圧源回路
ＥＬ１〜ＥＬ６
有機ＥＬ素子（電気光学素子）
ＰＷ（１）〜ＰＷ（５）
ソース配線兼電源配線、電源配線（第１の配線、配線）
ＰＷ（６） ソース配線兼電源配線、電源配線（第１番配線、配線）
Ｇｉ（１）、Ｇｉ（３）、Ｇｉ（５）
ゲート配線（第３の配線）
Ｇｉ（２）、Ｇｉ（４）
ゲート配線（第２の配線）
Ｇｉ（６） ゲート配線（第２番配線）
Ｅｉ（１）、Ｅｉ（３）、Ｅｉ（５）
制御配線（第２の配線）
Ｅｉ（２）、Ｅｉ（４）
制御配線（第３の配線）
Ｑ１、Ｑ４、Ｑ７、Ｑ１０、Ｑ１３
ＴＦＴ素子（第１のアクティブ素子、アクティブ素子）
Ｑ３、Ｑ６、Ｑ９、Ｑ１２、Ｑ１５
ＴＦＴ素子（第２のアクティブ素子）
Ｑ２、Ｑ５、Ｑ８、Ｑ１１、Ｑ１４
ＴＦＴ素子（第３のアクティブ素子）
Ｑ１６ ＴＦＴ素子（第４のアクティブ素子）
Ｑ１７ ＴＦＴ素子（第１番アクティブ素子、アクティブ素子）
Ｑ１８ ＴＦＴ素子（第２番アクティブ素子）
Ｗｉ（６） 制御配線（第３番配線）

Claims (8)

1. 第１の配線と、
   上記第１の配線に対し交差するように配置された第２の配線と、
   上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、
   上記第１の配線を電源配線として上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有するとともに、上記第１の配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入された、第１のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子とソース端子との間に接続され、端子間に印加された印加電圧が、上記第１のアクティブ素子の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子とドレイン端子との間に接続され、スイッチング状態を制御するための制御端子を有し、上記第２のアクティブ素子が導通している状態で導通すると上記第１の配線を電源配線として上記第１のアクティブ素子と上記第２のアクティブ素子と上記電気光学素子とに電流が流れる経路から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、
   上記第３のアクティブ素子の制御端子に接続された第３の配線と、
   を備えており、
   上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、マトリックス状に配置された各画素に備えられており、
   上記第１の配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１のアクティブ素子と上記第２のアクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続されることを特徴とする表示装置。
2. 第１の配線と、
   上記第１の配線に対し交差するように配置された第２の配線と、
   上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、
   上記第１の配線を電源配線として上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有するとともに、上記第１の配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入された、第１のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子とソース端子との間に接続され、端子間に印加された印加電圧が、上記第１のアクティブ素子の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子と上記第１の配線との間に接続され、スイッチング状態を制御するための制御端子を有し、上記第２のアクティブ素子が導通している状態で導通すると上記第１の配線を電源配線として上記第１のアクティブ素子と上記第２のアクティブ素子と上記電気光学素子とに電流が流れる経路から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、
   上記第３のアクティブ素子の制御端子に接続された第３の配線と、
   を備えており、
   上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、マトリックス状に配置された各画素に備えられており、
   上記第１の配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１のアクティブ素子と上記第２のアクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続されることを特徴とする表示装置。
3. 第１の配線と、
   上記第１の配線に対し交差するように配置された第２の配線と、
   上記第１の配線と上記第２の配線とが交差する領域に配置され、流れる電流の値に応じた発光を行う電気光学素子と、
   上記第１の配線を電源配線として上記電気光学素子に流す電流の値を制御する電圧が印加される制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有するとともに、上記第１の配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入された、第１のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子とソース端子との間に接続され、端子間に印加された印加電圧が、上記第１のアクティブ素子の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１のアクティブ素子と直列に接続され、上記第２の配線に接続されたスイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、
   上記第１のアクティブ素子のゲート端子とドレイン端子との間に接続され、スイッチング状態を制御するための制御端子を有し、上記第２のアクティブ素子が導通している状態で導通すると上記第１の配線を電源配線として上記第１のアクティブ素子と上記第２のアクティブ素子と上記電気光学素子とに電流が流れる経路から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、
   上記第３のアクティブ素子の制御端子に接続された第３の配線と、
   上記第１のアクティブ素子と上記第２のアクティブ素子との接続点と上記第２の配線との間に接続され、上記第３の配線に接続されたスイッチング状態を制御するための制御端子を有する、第４のアクティブ素子と、
   を備えており、
   上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、マトリックス状に配置された各画素に備えられており、
   上記第１の配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１のアクティブ素子と上記第２のアクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記第１の配線には電流源回路と電圧源回路とが切り替え可能に接続されることを特徴とする表示装置。
4. 上記電流源回路を上記第１の配線に接続して各画素に上記電気光学素子に流す電流の値を設定する第１の動作を行った後、上記電圧源回路を上記第１の配線に接続して各画素の上記電気光学素子に上記第１の動作で設定した値の電流を流す第２の動作を行うことを特徴とする請求項３に記載の表示装置。
5. 上記電流源回路が出力することのできる電流値は複数通りあり、
   上記第１の動作を行うとともに上記第１の動作の後に上記第２の動作を行うことを、所定期間に複数回行うことを特徴とする請求項４に記載の表示装置。
6. 電気光学素子を備えるマトリックス状に配置された各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、
   上記電気光学素子に上記電流を流すための電源配線としての第１番配線と、
   第２番配線と、
   第３番配線と、
   上記第１番配線から上記電気光学素子に上記電流を流す経路に上記電気光学素子と直列に挿入されるとともに、導通抵抗の制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有する第１番アクティブ素子と、
   上記第１番アクティブ素子のゲート端子と上記第３番配線との間に接続され、端子間に印加された印加電圧が、上記第１番アクティブ素子の導通抵抗の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１番アクティブ素子と直列に接続されているとともに、導通／遮断用の制御端子を有し、導通すると上記第１番配線を電源配線として上記第１番アクティブ素子と上記電気光学素子とに電流が流れる経路および上記第３番配線から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第２番アクティブ素子とが配置されており、
   上記第２番配線は、上記第２番アクティブ素子の制御端子に導通／遮断用の制御電圧を印加し、
   上記第３番配線は、上記第１番アクティブ素子のスイッチング状態を決める電圧を、上記電荷保持手段の端子電位を制御して上記第１番アクティブ素子の導通抵抗の制御端子に印加し、
   上記電気光学素子と、上記第１番アクティブ素子と、上記電荷保持手段と、上記第２番アクティブ素子とは、各画素に備えられており、
   上記第１番配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１番アクティブ素子と上記第２番アクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２番配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記第１番配線には電流源回路と電圧源回路とが切り替え可能に接続されることを特徴とする表示装置。
7. 電気光学素子を備えるマトリックス状に配置された各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、
   上記電気光学素子に上記電流を流すための電源配線としての第１の配線が配置されており、
   上記第１の配線から上記電気光学素子に上記電流を流す経路に、導通抵抗の制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有する第１のアクティブ素子が、上記電気光学素子と直列に挿入されるとともに、
   上記第１のアクティブ素子のゲート端子とソース端子との間に接続され、端子間に印加された印加電圧が、上記第１のアクティブ素子の導通抵抗の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１のアクティブ素子と直列に接続され、スイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、
   上記第２のアクティブ素子の制御端子に接続された第２の配線と、
   上記第１のアクティブ素子のゲート端子とドレイン端子との間に接続され、スイッチング状態を制御するための制御端子を有し、上記第２のアクティブ素子が導通している状態で導通すると上記第１の配線を電源配線として上記第１のアクティブ素子と上記第２のアクティブ素子と上記電気光学素子とに電流が流れる経路から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、
   上記第３のアクティブ素子の制御端子に接続された第３の配線とが配置され、
   上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、各画素に備えられており、
   上記第１の配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１のアクティブ素子と上記第２のアクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記電流を順次マトリックスの行ごとに上記画素の回路に記憶させるために、上記第２のアクティブ素子および上記第３のアクティブ素子を導通させた状態で上記第１のアクティブ素子に上記電流を流して上記電荷保持手段に上記電流に応じた電荷を蓄積させる第１の動作を行うために、上記第１の配線に定電流を出力する電流源回路と、
   上記第１の動作の後に、上記回路に記憶させた上記電流を、上記第２のアクティブ素子を導通させるとともに上記第３のアクティブ素子を遮断した状態で上記第１のアクティブ素子を介して上記電気光学素子に流す第２の動作を行うために上記第１の配線に定電圧を出力する電圧源回路とが、上記第１の配線に切り替え可能に接続されていることを特徴とする表示装置。
8. 電気光学素子を備えるマトリックス状に配置された各画素に上記電気光学素子に流す電流の値を設定して、上記電気光学素子を上記電流で駆動する表示装置において、
   上記電気光学素子に上記電流を流すための電源配線としての第１の配線が配置されており、
   上記第１の配線から上記電気光学素子に上記電流を流す経路に、導通抵抗の制御端子としてのゲート端子と、ソース端子と、ドレイン端子とを有する第１のアクティブ素子が、上記電気光学素子と直列に挿入されるとともに、
   上記第１のアクティブ素子のゲート端子とソース端子との間に接続され、端子間に印加された印加電圧が、上記第１のアクティブ素子の導通抵抗の制御端子に印加される制御電圧となる電荷保持手段と、
   上記電気光学素子および上記第１のアクティブ素子と直列に接続され、スイッチング状態を制御するための制御端子を有する、第２のアクティブ素子と、
   上記第２のアクティブ素子の制御端子に接続された第２の配線と、
   上記第１のアクティブ素子のゲート端子と上記第１の配線との間に接続され、スイッチング状態を制御するための制御端子を有し、上記第２のアクティブ素子が導通している状態で導通すると上記第１の配線を電源配線として上記第１のアクティブ素子と上記第２のアクティブ素子と上記電気光学素子とに電流が流れる経路から上記電荷保持手段への上記印加電圧の印加を可能にし、遮断すると上記電荷保持手段に、印加された上記印加電圧に応じた電荷を保持させる第３のアクティブ素子と、
   上記第３のアクティブ素子の制御端子に接続された第３の配線とが配置され、
   上記電気光学素子と、上記第１のアクティブ素子と、上記電荷保持手段と、上記第２のアクティブ素子と、上記第３のアクティブ素子とは、各画素に備えられており、
   上記第１の配線は、マトリックスの各列に設けられているとともに、各画素の上記電気光学素子と上記第１のアクティブ素子と上記第２のアクティブ素子とが直列に接続された経路の一端が接続されるように同一列の各画素に共通化されており、
   上記第２の配線および上記第３の配線はマトリックスの各行に設けられているとともに、同一行の各画素に共通化されており、
   上記電流を順次マトリックスの行ごとに上記画素の回路に記憶させるために、上記第２のアクティブ素子および上記第３のアクティブ素子を導通させた状態で上記第１のアクティブ素子に上記電流を流して上記電荷保持手段に上記電流に応じた電荷を蓄積させる第１の動作を行うために、上記第１の配線に定電流を出力する電流源回路と、
   上記第１の動作の後に、上記回路に記憶させた上記電流を、上記第２のアクティブ素子を導通させるとともに上記第３のアクティブ素子を遮断した状態で上記第１のアクティブ素子を介して上記電気光学素子に流す第２の動作を行うために上記第１の配線に定電圧を出力する電圧源回路とが、上記第１の配線に切り替え可能に接続されていることを特徴とする表示装置。

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