JP4554464B2 - シミュレーション装置 - Google Patents
シミュレーション装置 Download PDFInfo
- Publication number
- JP4554464B2 JP4554464B2 JP2005225019A JP2005225019A JP4554464B2 JP 4554464 B2 JP4554464 B2 JP 4554464B2 JP 2005225019 A JP2005225019 A JP 2005225019A JP 2005225019 A JP2005225019 A JP 2005225019A JP 4554464 B2 JP4554464 B2 JP 4554464B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- simulation
- processing means
- node
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/06—Power analysis or power optimisation
Description
図1には本発明に係るシミュレーション方法の前提となる概念を結果出力区分の一例と共に示す。
上記シミュレーション方法では、図1に基づいて説明したように、回路シミュレーションによる結果データを保存する回路ノードは、階層化された設計データにおける上位側階層領域の回路ノードに限定した。本発明はそれに限定されない。即ち、図28に例示されるように、上位階層であるデータ保存領域とされる回路領域2の電流源3iと電圧源3gが、下位階層であるデータ非保存領域とされる回路領域3aの内部ノードの値又は内部素子の状態に依存するとき、当該回路領域3aの内部ノードの値と内部素子の情報も一緒に保存する。図28の例では、電流源3iの電流値Idepは、内部ノードNS3の電圧VNS3と、ノードNS4に流れる電流値INS4とに依存する。電圧源3gの電圧Vdepは、ノードN121とノードN10の差電圧とされ、これは内部ノードNS1の電圧VNS1と内部ノードNS2に流れる電流INS2とに依存する。
次に、前記オンザフライシミュレーションにおいてボルテージソースループの発生を予め抑制するための方法について説明する。
2 データ保存領域としての回路領域
3 データ非保存領域としての回路領域
4 データ保存領域2の保存結果データ
5 オンザフライシミュレーションによる結果データ
VLC 電圧源とインダクタから成る部分回路
VLCv 電圧源から成る部分回路
Vs 部分回路に含まれる電圧源
Lt 部分回路に含まれるインダクタ
N1〜NN 外部ノード
GND グランド電位
N21 内部ノード
VLP ボルテージソースループ
IN1〜INN 電流源
CIR 部分回路に結合するその他の回路
V(IN1)〜V(INN) 電圧0の電圧源
3i 下位階層の状態に依存する上位階層の電流源
3g 下位階層の状態に依存する上位階層の電圧源
Claims (23)
- 階層化回路データの上位側階層の回路ノードを結果出力ノードとするシミュレーションを行って結果を保存する第1処理手段と、
それよりも下位側階層の回路ノードに対し、前記第1処理手段で保存されているシミュレーション結果を前記下位側階層の回路ノードを含む回路領域の入出力情報に用いて、シミュレーションを行う第2処理手段と、を含み、
前記第2処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードと、前記部分回路に接続する他の回路とを有し、前記部分回路がグランド電位に接続されているとき、前記第2処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に全ての前記外部ノードをフローティングとする、シミュレーション装置。 - 階層化回路データの上位側階層の回路ノードを結果出力ノードとするシミュレーションを行って結果を保存する第1処理手段と、
それよりも下位側階層の回路ノードに対し、前記第1処理手段で保存されているシミュレーション結果を前記下位側階層の回路ノードを含む回路領域の入出力情報に用いて、シミュレーションを行う第2処理手段と、を含み、
前記第2処理手段の処理対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に接続されているとき、前記第2処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 階層化回路データの上位側階層の回路ノードを結果出力ノードとするシミュレーションを行って結果を保存する第1処理手段と、
それよりも下位側階層の回路ノードに対し、前記第1処理手段で保存されているシミュレーション結果を前記下位側階層の回路ノードを含む回路領域の入出力情報に用いて、シミュレーションを行う第2処理手段と、を含み、
前記第2処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する2個以上の外部ノードと、前記部分回路に接続する他の回路とを含み、前記部分回路がグランド電位に非接続とされているとき、前記第2処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に、一つの外部ノードに与える入出力情報を電圧源とし、残りの外部ノードをフローティングとする、シミュレーション装置。 - 階層化回路データの上位側階層の回路ノードを結果出力ノードとするシミュレーションを行って結果を保存する第1処理手段と、
それよりも下位側階層の回路ノードに対し、前記第1処理手段で保存されているシミュレーション結果を前記下位側階層の回路ノードを含む回路領域の入出力情報に用いて、シミュレーションを行う第2処理手段と、を含み、
前記第2処理手段の処理対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に非接続されているとき、前記第2処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 前記第1処理手段は、前記結果出力ノードに接続する電圧源又は電流源の値が下位側階層の回路ノードの値又は回路素子の状態に依存するときは当該下位側階層の回路ノードの値又は回路素子の情報も保存する、請求項1乃至4の何れか1項に記載のシミュレーション装置。
- 指定された上位側階層の回路ノードを階層化回路データから抽出する抽出処理手段と、
前記抽出処理手段で抽出された回路ノードを結果出力ノードとして回路シミュレーションを行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により結果出力ノードに得られた結果データを保存する保存処理手段と、
前記指定階層よりも下位側階層の回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存された結果データから取得して、回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路に接続する1個以上の外部ノードと、前記部分回路をその外部に接続する他の回路とを有し、前記部分回路がグランド電位に接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に全ての前記外部ノードをフローティングとする、シミュレーション装置。 - 指定された上位側階層の回路ノードを階層化回路データから抽出する抽出処理手段と、
前記抽出処理手段で抽出された回路ノードを結果出力ノードとして回路シミュレーションを行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により結果出力ノードに得られた結果データを保存する保存処理手段と、
前記指定階層よりも下位側階層の回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存された結果データから取得して、回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 指定された上位側階層の回路ノードを階層化回路データから抽出する抽出処理手段と、
前記抽出処理手段で抽出された回路ノードを結果出力ノードとして回路シミュレーションを行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により結果出力ノードに得られた結果データを保存する保存処理手段と、
前記指定階層よりも下位側階層の回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存された結果データから取得して、回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する2個以上の外部ノードと、前記部分回路に接続する他の回路とを含み、前記部分回路がグランド電位に非接続とされているとき、前記シミュレーション再実行処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に、一つの外部ノードに与える入出力情報を電圧源とし、残りの外部ノードをフローティングとする、シミュレーション装置。 - 指定された上位側階層の回路ノードを階層化回路データから抽出する抽出処理手段と、
前記抽出処理手段で抽出された回路ノードを結果出力ノードとして回路シミュレーションを行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により結果出力ノードに得られた結果データを保存する保存処理手段と、
前記指定階層よりも下位側階層の回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存された結果データから取得して、回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に非接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 前記シミュレーション再実行処理手段は、前記シミュレーション実行処理手段におけるシミュレーションと同等の初期条件でシミュレーションを行う、請求項6乃至9の何れか1項に記載のシミュレーション装置。
- シミュレーション処理結果の表示指令に対し、前記保存処理手段で保存された結果データの表示又は前記シミュレーション再実行処理手段で得られたシミュレーション結果の表示を行う表示処理手段を更に含む、請求項6乃至9の何れか1項に記載のシミュレーション装置。
- 前記抽出処理手段は、階層化回路データにおける下位階層への参照系列を追いながら階層レベルを下位に設定変更する毎に、設定された階層レベルで把握可能な回路ノードを登録する処理を、シミュレーション対象における全ての参照系列に対して行う、請求項6乃至9の何れか1項記載のシミュレーション装置。
- 前記保存処理手段は更に、前記結果出力ノードに接続する電圧源又は電流源の値が下位側階層の回路ノードの値又は回路素子の状態に依存するときは当該下位側階層の回路ノードの値又は回路素子の情報も保存する、請求項6乃至12の何れか1項に記載のシミュレーション装置。
- 階層化回路データを用いて回路シミュレーション処理を行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により所定の回路ノードに得られた結果データを保存する保存処理手段と、
前記階層化回路データが修正されたとき、その修正により状態が変化される回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存処理手段で保存された結果データから取得して回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードと、前記部分回路に接続する他の回路とを有し、前記部分回路がグランド電位に接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に全ての前記外部ノードをフローティングとする、シミュレーション装置。 - 階層化回路データを用いて回路シミュレーション処理を行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により所定の回路ノードに得られた結果データを保存する保存処理手段と、
前記階層化回路データが修正されたとき、その修正により状態が変化される回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存処理手段で保存された結果データから取得して回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 階層化回路データを用いて回路シミュレーション処理を行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により所定の回路ノードに得られた結果データを保存する保存処理手段と、
前記階層化回路データが修正されたとき、その修正により状態が変化される回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存処理手段で保存された結果データから取得して回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の処理対象とされる回路領域が、1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路に接続する2個以上の外部ノードと、前記部分回路をその外部に接続する他の回路とを含み、前記部分回路がグランド電位に非接続とされているとき、前記シミュレーション再実行処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に、一つの外部ノードに与える入出力情報を電圧源とし、残りの外部ノードをフローティングとする、シミュレーション装置。 - 階層化回路データを用いて回路シミュレーション処理を行うシミュレーション実行処理手段と、
前記シミュレーション実行処理手段により所定の回路ノードに得られた結果データを保存する保存処理手段と、
前記階層化回路データが修正されたとき、その修正により状態が変化される回路ノードについて、その回路ノードを含む回路領域の外部入出力情報を前記保存処理手段で保存された結果データから取得して回路シミュレーションを実行するシミュレーション再実行処理手段と、を含み、
前記シミュレーション再実行処理手段の対象とされる回路領域が、電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に非接続されているとき、前記シミュレーション再実行処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 前記シミュレーション再実行処理手段は、前記回路領域で信号経路が相互に独立する部分領域を部分領域毎に並列に回路シミュレーションを実行する、請求項14乃至17の何れか1項に記載のシミュレーション装置。
- 指定された上位側階層の結果出力点をシミュレーション対象から抽出する第1処理手段と、
抽出された結果出力点に関するシミュレーションを行う第2処理手段と、
前記第2処理手段で結果出力点に得られた結果データを保存する第3処理手段と、
前記指定階層よりも下位側階層に係るシミュレーション結果の表示指令に対し、前記下位側階層の結果出力点を含む領域の境界情報を前記第3処理手段で保存された結果データから取得して、前記第2処理手段のシミュレーションと同等の初期条件で当該下位側階層で結果出力を得る為のシミュレーションを行う第4処理手段と、を含み、
前記第4処理手段の処理対象とされる前記下位側階層の結果出力点を含む領域回路領域が1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードと、前記部分回路に接続する他の回路とを有し、前記部分回路がグランド電位に接続されているとき、前記第4処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に全ての前記外部ノードをフローティングとするシミュレーション装置。 - 指定された上位側階層の結果出力点をシミュレーション対象から抽出する第1処理手段と、
抽出された結果出力点に関するシミュレーションを行う第2処理手段と、
前記第2処理手段で結果出力点に得られた結果データを保存する第3処理手段と、
前記指定階層よりも下位側階層に係るシミュレーション結果の表示指令に対し、前記下位側階層の結果出力点を含む領域の境界情報を前記第3処理手段で保存された結果データから取得して、前記第2処理手段のシミュレーションと同等の初期条件で当該下位側階層で結果出力を得る為のシミュレーションを行う第4処理手段と、を含み、
前記第4処理手段の処理対象とされる前記下位側階層の結果出力点を含む領域回路領域が電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に接続されているとき、前記第4処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 指定された上位側階層の結果出力点をシミュレーション対象から抽出する第1処理手段と、
抽出された結果出力点に関するシミュレーションを行う第2処理手段と、
前記第2処理手段で結果出力点に得られた結果データを保存する第3処理手段と、
前記指定階層よりも下位側階層に係るシミュレーション結果の表示指令に対し、前記下位側階層の結果出力点を含む領域の境界情報を前記第3処理手段で保存された結果データから取得して、前記第2処理手段のシミュレーションと同等の初期条件で当該下位側階層で結果出力を得る為のシミュレーションを行う第4処理手段と、を含み、
前記第4処理手段の処理対象とされる前記下位側階層の結果出力点を含む領域回路領域が1個の電圧源又は2個以上の連結された電圧源から構成された部分回路と、前記部分回路をその外部に接続する2個以上の外部ノードと、前記部分回路に接続する他の回路とを含み、前記部分回路がグランド電位に非接続とされているとき、前記第4処理手段は、前記部分回路の電圧源に流れる電流の検出を必要としない場合に、一つの外部ノードに与える入出力情報を電圧源とし、残りの外部ノードをフローティングとする、シミュレーション装置。 - 指定された上位側階層の結果出力点をシミュレーション対象から抽出する第1処理手段と、
抽出された結果出力点に関するシミュレーションを行う第2処理手段と、
前記第2処理手段で結果出力点に得られた結果データを保存する第3処理手段と、
前記指定階層よりも下位側階層に係るシミュレーション結果の表示指令に対し、前記下位側階層の結果出力点を含む領域の境界情報を前記第3処理手段で保存された結果データから取得して、前記第2処理手段のシミュレーションと同等の初期条件で当該下位側階層で結果出力を得る為のシミュレーションを行う第4処理手段と、を含み、
前記第4処理手段の処理対象とされる前記下位側階層の結果出力点を含む領域回路領域が電圧源とインダクタの何れか1個の素子又は電圧源とインダクタの少なくとも2個以上の連結された素子から構成された部分回路と、前記部分回路をその外部に接続する1個以上の外部ノードとを有し、前記部分回路がグランド電位に非接続されているとき、前記第4処理手段は、前記部分回路の全ての素子に流れる電流の検出を必要としない場合に前記部分回路を削除する、シミュレーション装置。 - 前記第3処理手段は更に、前記結果出力点に接続する電圧源又は電流源の値が下位側階層の回路ノードの値又は回路素子の状態に依存するときは当該下位側階層の回路ノードの値又は回路素子の情報も保存する、請求項19乃至22の何れか1項記載のシミュレーション装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005225019A JP4554464B2 (ja) | 2005-08-03 | 2005-08-03 | シミュレーション装置 |
US11/497,301 US20070219770A1 (en) | 2005-08-03 | 2006-08-02 | Simulation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005225019A JP4554464B2 (ja) | 2005-08-03 | 2005-08-03 | シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007041839A JP2007041839A (ja) | 2007-02-15 |
JP4554464B2 true JP4554464B2 (ja) | 2010-09-29 |
Family
ID=37799764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005225019A Expired - Fee Related JP4554464B2 (ja) | 2005-08-03 | 2005-08-03 | シミュレーション装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070219770A1 (ja) |
JP (1) | JP4554464B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5057421B2 (ja) * | 2006-02-09 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | シミュレーション方法 |
US8868395B2 (en) * | 2008-10-27 | 2014-10-21 | Synopsys, Inc. | Fast simulation method for integrated circuits with power management circuitry |
WO2015015630A1 (ja) * | 2013-08-02 | 2015-02-05 | 株式会社日立製作所 | データ転送システム及び方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247468A (en) * | 1988-09-27 | 1993-09-21 | Tektronix, Inc. | System for calculating and displaying user-defined output parameters describing behavior of subcircuits of a simulated circuit |
WO2003036523A1 (fr) * | 2001-10-24 | 2003-05-01 | Renesas Technology Corp. | Procede et programme de simulation et procede d'affichage |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2884951B2 (ja) * | 1992-10-14 | 1999-04-19 | 日本電気株式会社 | 回路分割形シミュレーションの行列定式化方式 |
US6090149A (en) * | 1998-02-19 | 2000-07-18 | Advanced Micro Devices, Inc. | System and method for detecting floating nodes within a simulated integrated circuit |
US6662149B1 (en) * | 1999-05-27 | 2003-12-09 | International Business Machines Corporation | Method and apparatus for efficient computation of moments in interconnect circuits |
US6807520B1 (en) * | 2000-12-11 | 2004-10-19 | Synopsys, Inc. | System and method for simulation of an integrated circuit design using a hierarchical input netlist and divisions along hierarchical boundaries thereof |
US6941257B2 (en) * | 2000-12-30 | 2005-09-06 | International Business Machines Corporation | Hierarchical processing of simulation model events |
-
2005
- 2005-08-03 JP JP2005225019A patent/JP4554464B2/ja not_active Expired - Fee Related
-
2006
- 2006-08-02 US US11/497,301 patent/US20070219770A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5247468A (en) * | 1988-09-27 | 1993-09-21 | Tektronix, Inc. | System for calculating and displaying user-defined output parameters describing behavior of subcircuits of a simulated circuit |
WO2003036523A1 (fr) * | 2001-10-24 | 2003-05-01 | Renesas Technology Corp. | Procede et programme de simulation et procede d'affichage |
Also Published As
Publication number | Publication date |
---|---|
JP2007041839A (ja) | 2007-02-15 |
US20070219770A1 (en) | 2007-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6971320B2 (ja) | ニューラルネットワークに基づいた回路設計の物理合成 | |
US7404161B2 (en) | Fullchip functional equivalency and physical verification | |
US20070204256A1 (en) | Interconnection modeling for semiconductor fabrication process effects | |
KR101127515B1 (ko) | 집적회로 설계시스템, 집적회로 설계프로그램 및 집적회로 설계방법 | |
US8205177B2 (en) | Non-linear receiver model for gate-level delay calculation | |
US8712752B2 (en) | IR(voltage) drop analysis in integrated circuit timing | |
JP5057421B2 (ja) | シミュレーション方法 | |
US8281269B2 (en) | Method of semiconductor integrated circuit device and program | |
JP4554464B2 (ja) | シミュレーション装置 | |
US20150370957A1 (en) | Layout design method and system | |
JP5699768B2 (ja) | 回路シミュレーション方法および回路シミュレーション装置 | |
US20090228845A1 (en) | Method, design program and design system for semiconductor device | |
TW201738789A (zh) | 電腦可讀存儲介質及積體電路的電壓降和電遷移的分析方法 | |
US9507903B2 (en) | Method for estimation of delays and slews during circuit optimization | |
US20210216692A1 (en) | Techniques For Providing Optimizations Based On Categories Of Slack In Timing Paths | |
JP2006323873A (ja) | シミュレーション方法 | |
JP3905885B2 (ja) | シミュレーション方法、シミュレーションプログラム及び表示処理方法 | |
KR102038736B1 (ko) | 네트리스트 추상화 | |
US8818784B1 (en) | Hardware description language (HDL) incorporating statistically derived data and related methods | |
JP5059657B2 (ja) | マクロ内端子配線を考慮したネットリストによって信号の遅延時間を予測する設計方法、及び、プログラム | |
US10467375B2 (en) | Methods and systems to estimate power network noise | |
JP3664988B2 (ja) | 低電力lsi設計方法 | |
JP5246244B2 (ja) | 集積回路設計装置、集積回路設計方法、及び集積回路設計用プログラム | |
JP6398729B2 (ja) | 設計支援装置、および設計支援方法 | |
JP2014126897A (ja) | シミュレーション装置およびシミュレーション方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100614 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100714 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |