JP5246244B2

JP5246244B2 - 集積回路設計装置、集積回路設計方法、及び集積回路設計用プログラム

Info

Publication number: JP5246244B2
Application number: JP2010248444A
Authority: JP
Inventors: 恵祐金丸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2010-11-05
Filing date: 2010-11-05
Publication date: 2013-07-24
Anticipated expiration: 2030-11-05
Also published as: JP2012099060A

Description

本発明は、集積回路設計装置等に関し、特に論理合成の過程における二重化回路の消滅を防止する技術に関する。

各種機能を実現する集積回路において、二重（冗長）化回路はその信頼性を確保するために必要不可欠なものである。近年、デジタル回路の設計は、ハードウェア記述言語（ＨＤＬ：Hardware Description Language）を用いてレジスタ転送レベル（ＲＴＬ: Register Transfer Level）の回路構成をプログラミングすれば、ゲートレベル（論理設計）を経てトランジスタレベル以下（回路設計、レイアウト設計等）の回路構成まで、コンピュータによる演算処理により自動的に行うことが可能となっている。しかしながら、このような演算処理の過程においては、重複する機能を集約しようとする最適化が行われるため、何ら対策を講じないと、二重化回路が消滅する場合がある。

上記のような問題に対処するものとして、幾つかの先行技術が開示されている。特許文献１において、階層化を保持したままＲＴＬ記述をネットリストに変換し、階層化された二重化回路と本体回路の出力ポートまでのパスを構成する論理ゲートに重なり部分がないように回路を設計する装置等が開示されている。

特許文献２において、変更・修正の対象外となる論理素子のロケーション情報を予め指定しておき、指定された論理素子については最適化処理の対象から除外する方式が開示されている。

特許文献３において、回路設計の過程において冗長回路を検出すると共に表示可能にする方法等が開示されている。

特許文献４において、論理回路の遅延時間を考慮して設計を行う方法等が開示されている。

特許文献５に開示される装置は、論理回路の検証を支援するものであって、論理回路データと予め用意されているテストパターンとを用いて論理回路の動作のシミュレーション結果を作成するものである。

特許文献６に開示される方式は、ＨＤＬから論理回路を生成する際に最適化によりＨＤＬの情報が失われることを回避するためのものであって、ＨＤＬ中の中間信号に対応する部分の境界情報を論理合成途中の論理回路中に常に保持し、中間信号と合成した論理回路との対応表を出力するものである。

特開２００５−１６５６８１号公報特開平１１−１０２３８６号公報特開２００６−０２４００８号公報特開２００８−２１０１０９号公報特開平０６−２６６７９１号公報特開平１１−０７３４４７号公報

しかしながら、上記特許文献１に係る装置等においては、重なり部分の有無を調査する際に階層が残っていることが前提となる。従って、配置配線フェーズ（トランジスタレベル以下の設計段階）においてクロック分配処理(ＣＴＳ:Clock Tree Synthesis）が行われ、階層が展開される場合には、利用することができないという問題がある。

また、特許文献２に係る方式によれば、保存対象の回路全体が非最適化されるため、二重化回路の保存は完全となるが、他の回路の最適化が著しく阻害されるという問題がある。

そこで、本発明は、トランジスタレベルの設計時に階層が展開される場合であっても、最適化による二重化回路の消滅を防止すると共に、必要な部分に対する最適化を実行できるようにすることを目的とする。

本発明の第１の態様は、データを記憶する記憶装置と、前記記憶装置に対してデータの読み書きを行うと共に当該データに基づいて情報処理を行うデータ処理装置とを備える集積回路設計装置であって、前記データ処理装置は、前記記憶装置に記憶されたＲＴＬデータに基づいて、階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成して前記記憶装置に記憶させ、前記論理合成後ネットリスト及び前記記憶装置に記憶され前記二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定し、前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成して前記記憶装置に記憶させ、前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成して前記記憶装置に記憶させ、前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成して前記記憶装置に記憶させ、前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成して前記記憶装置に記憶させるものである。

また、本発明の第２の態様は、ＲＴＬデータに基づいて階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成するステップと、前記論理合成後ネットリスト及び前記二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定するステップと、前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成するステップと、前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成するステップと、前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成するステップと、前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成するステップとを備える集積回路設計方法である。

更に、本発明の第３の態様は、データを記憶する記憶装置と、前記記憶装置に対してデータの読み書きを行うと共に当該データに基づいて情報処理を行うデータ処理装置とを備える集積回路設計装置を制御するプログラムであって、前記データ処理装置に、前記記憶装置に記憶されたＲＴＬデータに基づいて、階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成して前記記憶装置に記憶させ、前記論理合成後ネットリスト及び前記記憶装置に記憶され前記二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定し、前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成して前記記憶装置に記憶させ、前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成して前記記憶装置に記憶させ、前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成して前記記憶装置に記憶させ、前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成して前記記憶装置に記憶させるものである。

本発明によれば、ゲートレベルのネットリストを生成する際にはＲＴＬデータの記述通りに階層が保持され、トランジスタレベル以下のネットリストを生成する際には境界セルのみについて最適化が阻止される。これにより、クロック分配処理等により階層が展開される場合であっても、二重化回路の保存と、境界セルを除くセル（二重化回路の内部セルを含む）に対する最適化とを同時に実現することが可能となる。また、最終的に二重化回路の保存状態が報告されるため、問題発生時には使用者に対処を促すことが可能となる。

本発明の実施の形態１に係る集積回路設計装置の機能的な構成を示すブロック図である。ＲＴＬデータを例示する図である。論理合成後ネットリストを例示する図である。二重化回路データを例示する図である。境界セルリストを例示する図である。非最適化指示リストを例示する図である。配置配線後ネットリストを例示する図である。実施の形態に係るデータ処理装置による処理の流れを示すフローチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係る集積回路設計装置１の機能的な構成を示している。集積回路設計装置１は、コンピュータを利用して構成され、当該コンピュータは、データ処理装置（中央処理装置）２、記憶装置３、図示しない入出力装置等から構成され、記憶装置３に記憶される制御プラグラムに従って各種処理を実行する。

データ処理装置２は、論理合成部１１、ネットリスト解析部１２、配置配線部１３、及び二重化回路チェック部１４として機能する。記憶装置３は、ＲＴＬデータ２１、論理合成後ネットリスト２２、二重化回路データ２３、境界セルリスト２４、非最適化指示リスト２５、配置配線後ネットリスト２６、及びレポート２７を記憶する。

論理合成部１１は、記憶装置３に記憶されたＲＴＬデータ２１に基づいて、ゲートレベルの回路構成を示す論理合成後ネットリスト２２を生成する。ＲＴＬデータ２１は、ＨＤＬにより設計しようとする回路の構成（動作、機能等）を規定するものである。当該構成には、階層化された二重化回路モジュールが含まれている。図２は、Ｖｅｒｉｌｏｇで記述されたＲＴＬデータを例示している。当該例においては、「ＴＯＰ」とのトップの階層下に二重化回路ＡＡＤ，ＡＡＥがそれぞれインスタンス化されている。論理合成部１１は、ＲＴＬデータ２１に含まれる階層を保持したまま論理合成を行い、論理合成後ネットリスト２２を生成する。

図３は、論理合成後ネットリスト２２を例示している。当該例においては、対応する２つの二重化回路ＡＡＤ，ＡＡＥ部分が示されている。二重化回路ＡＡＤ，ＡＡＥは、共通の境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を有している。二重化回路ＡＡＤは境界セルＩ１−Ｉ３，Ｏ１−Ｏ３の間に内部セルＧ１−Ｇ５を有し、二重化回路ＡＡＥは境界セルＩ１−Ｉ３，Ｏ１−Ｏ３の間に内部セルＧ６−ＧＡを有している。論理合成後ネットリスト２２は、階層を保持している。

ネットリスト解析部１２は、論理合成後ネットリスト２２及び二重化回路データ２３に基づいて、論理合成後ネットリスト２２中のどの部分が二重化回路ＡＡＤ，ＡＡＥに相当するかを判定する。

二重化回路データ２３は、設計しようとする回路中に存在する保存すべき二重化回路ＡＡＤ，ＡＡＥを特定するものである。図４は、二重化回路データ２３を例示している。当該例においては、二重化回路の階層名ＡＡＤ，ＡＡＥが記述されている。二重化回路データ２３は、オペレータにより事前に入力されてもよいし、ＲＴＬデータ２１から自動的に抽出されてもよい。

ネットリスト解析部１２は、上記論理合成後ネットリスト２２及び二重化回路データ２３に基づいて、上記境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を特定する境界セルリスト２４を生成すると共に、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３のみを論理合成処理における最適化の対象から外すことを指示する非最適化指示リスト２５を生成する。

図５は、境界セルリスト２４を例示している。図６は、非最適化指示リスト２５を例示している。境界セルリスト２４は、二重化回路ＡＡＤ，ＡＡＥの境界セルＩ１−Ｉ３，Ｏ−Ｏ３のインスタンス名の一覧である。非最適化指示リスト２５は、後述する配置配線部１３が論理合成処理によりトランジスタレベルの回路構成を生成する際に、最適化により境界セルＩ１−Ｉ３，Ｏ１−Ｏ３が消去されないようにする指示である。当該例に係る非最適化指示リスト２５は、ＳＤＣ(Synopsys Design Constraint)のフォーマットで記述されている。

配置配線部１３は、論理合成後ネットリスト２２及び非最適化指示リスト２５に基づいて、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３が最適化により消去されないように、トランジスタレベル以下の回路構成を示す配置配線後ネットリスト２６生成する。この時、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を除く内部セルＧ１−Ｇ５，Ｇ６−ＧＡに対しては、最適化が行われる。

図７は、配置配線後ネットリスト２６を例示している。配置配線後ネットリスト２６は、図３に示す論理合成後ネットリスト２２を入力として生成される。配置配線部１３は、配置配線後ネットリスト２６を生成する際に、上述のように、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３については最適化を行わないが、二重化回路ＡＡＤ，ＡＡＥの内部セルＧ１−Ｇ５，Ｇ６−ＧＡについては最適化を行う。この最適化により、図３に示すゲートレベルにおける二重化回路ＡＡＤの内部セルＧ３，Ｇ４が、それぞれＦＥ１，ＦＥ２に変換され、二重化回路ＡＡＥの内部セルＧ６，ＧＡが、それぞれＦＥ５，ＦＥ６に変換されている。

二重化回路チェック部１４は、配置配線後ネットリスト２６及び境界セルリスト２４に基づいて、配置配線後ネットリスト２６における二重化回路ＡＡＤ，ＡＡＥのそれぞれの内部セルＧ１，Ｇ２，ＦＥ１，ＦＥ２，Ｇ５及びＦＥ５，Ｇ７，Ｇ８，Ｇ９，ＦＥ６を抽出し、重複があるか否かを判定する。そして、二重化回路チェック部１４は、当該重複がない場合には、二重化回路ＡＡＤ，ＡＡＥは正常である旨のレポート２７を生成し、当該重複がある場合には、二重化回路ＡＡＤ，ＡＡＥは異常である旨のレポート２７を生成する。

図８は、実施の形態１に係るデータ処理装置２による処理の流れを示している。先ず、論理合成部１１は、記憶装置３に記憶されているＲＴＬデータ２１を参照し、論理合成後ネットリスト２２を生成し、記憶装置３に記憶する（Ｓ１）。この論理合成後ネットリスト２２は、ゲートレベルの回路構成を示すものであり、階層化された二重化回路ＡＡＤ，ＡＡＥの構成を含んでいる。

その後、ネットリスト解析部１２は、論理合成後ネットリスト２２及び二重化回路データ２３を参照し、論理合成後ネットリスト２２中のどの部分が二重化回路ＡＡＤ，ＡＡＥであるかを判定し（Ｓ２）、二重化回路ＡＡＤ，ＡＡＥの境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を特定する境界セルリスト２４を生成して記憶し（Ｓ３）、これらの境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を最適化の対象から外すことを指示する非最適化指示リスト２５を生成して記憶する（Ｓ４）。

その後、配置配線部１３は、論理合成後ネットリスト２２及び非最適化指示リスト２５を参照し、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３に対しては最適化を行わず、それ以外のセル（内部セルＧ１−Ｇ５，Ｇ６−ＧＡ）に対しては最適化を行って、配置配線後ネットリスト２６を生成して記憶する（Ｓ５）。この配置配線後ネットリスト２６は、論理合成後ネットリスト２２に基づいて生成されるトランジスタレベル以下の回路構成である。

その後、二重化回路チェック部１４は、配置配線後ネットリスト２２及び境界セルリスト２４を参照し、配置配線後ネットリスト２２で示される回路構成において、二重化回路ＡＡＤ，ＡＡＥの内部セルＧ１，Ｇ２，ＦＥ１，ＦＥ２，Ｇ５及びＦＥ５，Ｇ７，Ｇ８，Ｇ９，ＦＥ６を抽出し（Ｓ６）、これらの内部セルＧ１，Ｇ２，ＦＥ１，ＦＥ２，Ｇ５及びＦＥ５，Ｇ７，Ｇ８，Ｇ９，ＦＥ６に重複があるか否かを判定し（Ｓ７）、重複がない場合（Ｎ）には、二重化回路ＡＡＤ，ＡＡＥは正常である旨のレポート２７を生成して記憶し（Ｓ８）、重複がある場合（Ｙ）には、二重化回路ＡＡＤ，ＡＡＥは異常である旨のレポート２７を生成して記憶する（Ｓ９）。

上記集積回路設計装置１によれば、ＲＴＬデータ２１から配置配線後ネットリスト２６を生成する過程において、最適化による二重化回路ＡＡＤ，ＡＡＥの消滅を防止すると共に、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３を除くセル（二重化回路ＡＡＤ，ＡＡＥの内部セルを含む）に対する最適化を実行することが可能となる。この時、境界セルＩ１−Ｉ３，Ｏ１−Ｏ３がアンカー（目印）となるため、配置配線後ネットリスト２６を生成する際に階層が残っているか否かは問題とならない。そのため、クロック分配処理等により階層が展開される場合であっても適用することができる。また、配置配線後ネットリスト２６について二重化回路ＡＡＤ，ＡＡＥの保存状態が調査され報告されるため、問題発生時には使用者に対処を促すことが可能となる。

尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１集積回路設計装置
２データ処理装置
３記憶装置
１１論理合成部
１２ネットリスト解析部
１３配置配線部
１４二重化回路チェック部
２１ＲＴＬデータ
２２論理合成後ネットリスト
２３二重化回路データ
２４境界セルリスト
２５非最適化指示リスト
２６配置配線後ネットリスト
２７レポート

Claims

データを記憶する記憶装置と、前記記憶装置に対してデータの読み書きを行うと共に当該データに基づいて情報処理を行うデータ処理装置とを備える集積回路設計装置であって、
前記データ処理装置は、
前記記憶装置に記憶されたＲＴＬデータに基づいて、階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成して前記記憶装置に記憶させ、
前記論理合成後ネットリスト及び前記記憶装置に記憶され二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定し、
前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成して前記記憶装置に記憶させ、
前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成して前記記憶装置に記憶させ、
前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成して前記記憶装置に記憶させ、
前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成して前記記憶装置に記憶させる、
集積回路設計装置。
前記データ処理装置は、前記レポートを生成する際に、全ての前記内部セルが重複しない場合に前記二重化回路は正常である旨のレポートを生成し、前記内部セルの１つでも重複する場合に前記二重化回路は異常である旨のレポートを生成する、
請求項１に記載の集積回路設計装置。
前記データ処理装置は、前記境界セルを抽出する際に、前記階層の入出力ピンについてトレースを行い、当該入出力ピンの位置から内側の一段目のセルを前記境界セルと判定する、
請求項１又は２に記載の集積回路設計装置。
集積回路設計装置が集積回路を設計する集積回路設計方法であって、
前記集積回路設計装置が、ＲＴＬデータに基づいて、階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成するステップと、
前記集積回路設計装置が、前記論理合成後ネットリスト及び二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定するステップと、
前記集積回路設計装置が、前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成するステップと、
前記集積回路設計装置が、前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成するステップと、
前記集積回路設計装置が、前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成するステップと、
前記集積回路設計装置が、前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成するステップと、
を備える集積回路設計方法。
前記集積回路設計装置が前記レポートを生成する際に、全ての前記内部セルが重複しない場合に前記二重化回路は正常である旨のレポートを生成し、前記内部セルの１つでも重複する場合に前記二重化回路は異常である旨のレポートを生成する、
請求項４に記載の集積回路設計方法。
前記集積回路設計装置が前記境界セルを抽出する際に、前記階層の入出力ピンについてトレースを行い、当該入出力ピンの位置から内側の一段目のセルを前記境界セルと判定する、
請求項４又は５に記載の集積回路設計方法。
データを記憶する記憶装置と、前記記憶装置に対してデータの読み書きを行うと共に当該データに基づいて情報処理を行うデータ処理装置とを備える集積回路設計装置を制御するプログラムであって、
前記データ処理装置に、
前記記憶装置に記憶されたＲＴＬデータに基づいて、階層を保持したまま論理合成を行うことにより、ゲートレベルの回路構成を示す論理合成後ネットリストを生成して前記記憶装置に記憶させる処理と、
前記論理合成後ネットリスト及び前記記憶装置に記憶され二重化回路の階層を特定する二重化回路データに基づいて、前記論理合成後ネットリストが示す回路構成のどの部分が前記二重化回路であるか判定する処理と、
前記論理合成後ネットリストが示す回路構成において前記二重化回路の境界部分に位置する境界セルを抽出し、当該境界セルを特定する境界セルリストを生成して前記記憶装置に記憶させる処理と、
前記境界セルのみを、トランジスタレベル以下の設計を行う際の最適化の対象から外すことを指示する非最適化指示リストを生成して前記記憶装置に記憶させる処理と、
前記論理合成後ネットリスト及び前記非最適化指示リストに基づいて、前記境界セルに対しては前記最適化を行わず、前記境界セルを除くセルに対しては前記最適化を行うことにより、前記トランジスタレベル以下の回路構成を示す配置配線後ネットリストを生成して前記記憶装置に記憶させる処理と、
前記配置配線後ネットリスト及び前記境界セルリストに基づいて、前記配置配線後ネットリストが示す回路構成において前記境界セルの間に存在する前記二重化回路の内部セルを抽出し、対応する前記二重化回路間における前記内部セルの重複に基づいて、前記二重化回路が正常か否かを示すレポートを生成して前記記憶装置に記憶させる処理と、
を実行させる集積回路設計用プログラム。
前記レポートを生成する際に、全ての前記内部セルが重複しない場合に前記二重化回路は正常である旨のレポートを生成し、前記内部セルの１つでも重複する場合に前記二重化回路は異常である旨のレポートを生成する、
請求項７に記載の集積回路設計用プログラム。
前記境界セルを抽出する際に、前記階層の入出力ピンについてトレースを行い、当該入出力ピンの位置から内側の一段目のセルを前記境界セルと判定する、
請求項７又は８に記載の集積回路設計用プログラム。