JP4550453B2 - 工程管理システム、及び工程管理方法 - Google Patents

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Description

本発明は半導体装置製造の工程改善に関し、特に半導体集積回路製造の工程で発生する結晶欠陥の抑制が可能な工程管理システム及び工程管理方法に関する。
大規模集積回路(LSI)等の半導体装置製造では、工程で誘起される結晶欠陥の転位が発生すると、pn接合でのリーク等の電気的特性不良を引き起こし大幅な歩留まり低下が生じる。特に、現在では、半導体基板の直径は300mmと大型化し、半導体装置の製造コストが増大している。一旦、製品ロットの半導体装置に電気的特性不良が発生すると、不良原因の同定が試みられ、不良原因に対する対策や予防措置が究明される。現行では、不良原因の究明のため、試作ラインで工程条件を変化させて複数の試作ロットを製造して、試作ロットのそれぞれの半導体装置の電気的特性測定や応力シミュレーション等の評価が行われている。半導体装置の評価結果を参照して、転位発生原因が同定され、転位発生原因に対する対策が行われている。しかし、現行の応力シミュレーションで得られる結果は応力及び歪みの分布だけであり、実際に転位が成長するか否かは別の判断に委ねられ非常に曖昧である。したがって、膨大な応力シミュレーション結果は、転位の発生原因の究明に対してほとんど活用されていないのが現状である。
半導体装置内部の転位の評価については、転位動力学に基づいて、3次元の応力場の中での転位の運動や転位間の相互作用を取り扱う転位動力学シミュレーションが提案されている(例えば、非特許文献1参照)。転位動力学シミュレーションは高い潜在能力を有しているものの、転位動力学シミュレーションで取り扱われている事例は比較的単純なパターンでの転位の挙動に限定されている。したがって、半導体装置内部に発生する転位の原因解決の効果的手段としては未確立なままで活用されていない。
また、不良原因究明のため、多数の工程条件で試作される半導体装置の評価にも多大の時間が必要である。不良原因究明の間にも製品ロットの製造は続行されるため、不良原因に対する対策や予防措置を講じる前に多数の製品ロットが犠牲となってしまう。したがって、半導体装置の歩留りが大幅に低下し、製造コストも増大する。
ケイ・ダブリュ・シュワルツ(K. W. Schwarz)、ジャーナル・オブ・アプライド・フィジックス(J. Appl. Phys.)、1999年1月、第85巻、第1号、pp.108−119
本発明は、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能な工程管理システム、及び工程管理方法を提供することを目的とする。
本発明の第1の態様によれば、(イ)半導体基板に製造された半導体装置中の検査転位像を取得する検査情報取得部と、(ロ)半導体装置を製造した複数の工程のそれぞれの工程条件を取得する工程条件取得部と、(ハ)複数の工程の中から設定された対象工程で処理される半導体基板の構造を取得する構造取得部と、(ニ)工程条件及び構造に基づいて、構造の内部に設定された複数の節点で応力を計算する応力解析部と、(ホ)基準値以上の応力の集中が予測される位置に複数の起点を設定する起点設定部と、(ヘ)複数の起点の位置のそれぞれに対して、応力による応力場で転位の成長過程を計算し解析転位線の形態を予測する転位動力学解析部と、(ト)解析転位線の形態を検査転位像と比較して、対象工程が転位発生原因の危険工程であるか判定する転位形態比較部とを備える工程管理システムが提供される。
本発明の第2の態様によれば、(イ)半導体基板に製造された半導体装置中の検査転位像を検査情報取得部で取得し、(ロ)半導体装置を製造した複数の工程のそれぞれの工程条件を工程条件取得部で取得し、(ハ)複数の工程の中から設定された対象工程で処理される半導体基板の構造を構造取得部で取得し、(ニ)工程条件及び構造に基づいて、構造の内部に設定された複数の節点で応力を応力解析部で計算し、(ホ)基準値以上の応力の集中が予測される位置に複数の起点を起点設定部で設定し、(ヘ)複数の起点の位置のそれぞれに対して、応力による応力場で転位の成長過程を計算し解析転位線の形態を転位動力学解析部で予測し、(ト)解析転位線の形態を検査転位像と比較して、対象工程が転位発生原因の危険工程であるか転位形態比較部で判定することを含む工程管理方法が提供される。
本発明によれば、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能な工程管理システム、及び工程管理方法を提供することができる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、装置やシステムの構成等は現実のものとは異なることに留意すべきである。したがって、具体的な構成は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの構成等が異なる部分が含まれていることは勿論である。
本発明の実施の形態に係る工程管理システムは、図1に示すように、設計情報データベース31、製造情報データベース32、検査情報データベース34、及び中央処理制御装置(CPU)30等を備える。設計情報データベース31は、設計部41を管理する設計管理サーバ35に接続されている。製造情報データベース32は、製造部42を管理する製造管理サーバ36に接続されている。検査情報データベース34は、検査部44を管理する検査サーバ38に接続されている。CPU30、設計管理サーバ35、製造管理サーバ36、及び検査サーバ38等は、ローカルエーリアネットワーク(LAN)40等の通信網を介して互いに接続されている。また、CPU30には、入力装置24、出力装置26、及び外部メモリ28が接続されている。更に、CPU30は、検査情報取得部2、工程条件取得部4、工程設定部6、構造取得部8、応力解析部10、起点設定部12、転位動力学解析部14、転位形態比較部16、構造パラメータ設定部18、工程条件判定部20、及び内部メモリ22等を備えている。
設計部41には、半導体装置の回路及びフォトマスクのレイアウト等の設計及び作製を実施するコンピュータ支援設計(CAD)システムやパターンジェネレータ(PG)等が備えられている。CADシステムにより設計された半導体装置の回路の仕様や回路のレイアウトパターンは、設計管理サーバ35により設計情報データベース31に格納される。また、設計された半導体装置のレイアウトパターンに基づいて、設計部41のPGや外部のマスクメーカにより、半導体装置製造用の複数のフォトマスクが作製される。
製造部42には、各種の製造装置を備えた半導体装置の製造ラインが配置されている。製造装置には、例えば、化学気相成長(CVD)装置、酸化装置、熱処理装置、露光装置、現像装置、エッチング装置、及び蒸着装置等が含まれる。製造装置のそれぞれは、製造管理サーバ36から取得した工程条件に基づいて各種の半導体装置の製造工程を実施する。
本発明の実施の形態では、シャロートレンチ分離(STI)構造を有する90nmデザインルールの半導体装置、例えば半導体メモリが製造部42で製造されている。説明を簡単にするため、改善対象の製造工程として、半導体メモリにおけるメモリセルのnチャネル金属・酸化膜・半導体(MOS)トランジスタの試作工程を一例として、図2〜図10を用いて説明する。
(イ)まず、図2及び図3に示すように、例えばp型の半導体基板50にフォトリソグラフィ工程及び反応性イオンエッチング(RIE)等のドライエッチング工程で、所定のピッチPtでトレンチ52が形成される。例えば、トレンチ52の深さDsは250nmで、トレンチ52間に残される半導体基板50の幅Waは100nmである。
(ロ)半導体基板50の表面に絶縁膜化学気相成長(CVD)工程により酸化シリコン(SiO2)膜等の絶縁膜がトレンチ52を埋め込むように堆積される。絶縁膜CVD温度は、例えば500〜700℃である。半導体基板50の表面に堆積した不要な絶縁膜は、図4に示すように、化学機械研磨(CMP)工程で除去される。その結果、トレンチ52に埋め込まれた絶縁膜は平坦化され、STI54が形成される。その後、STI熱処理工程でSTI54の緻密化が行われる。STI熱処理温度は、例えば800〜1100℃である。
(ハ)ゲート熱酸化工程で、図5及び図6に示すように、STI54の間に露出している半導体基板50の表面に絶縁膜56が形成される。ゲート熱酸化温度は、例えば700〜1100℃である。絶縁膜56の膜厚Toは、例えば20nmである。
(ニ)ポリシリコン(poly−Si)CVD工程で、絶縁膜56が形成された半導体基板50上にpoly−Si膜が堆積される。poly−SiCVD温度は、例えば500〜800℃である。フォトリソグラフィ工程及びドライエッチング工程により、絶縁膜56及びSTI54上にストライプ状に延在するゲート電極が形成される。その後、poly−Si熱酸化工程で、ゲート電極を酸化する。poly−Si熱酸化温度は、例えば700〜1100℃である。引き続きエッチバック工程で、図7に示すように、ゲート電極58に側壁スペーサ59を形成する。図8及び図9に示すように、絶縁膜56のうち、ゲート電極58の直下部がゲート絶縁膜56a、56b、及び56cとなる。ゲート電極58のゲート長Lgは、例えば90nmである。また、側壁スペーサ59の幅Wsは、20nmである。
(ホ)イオン注入工程で、ゲート電極58及び側壁スペーサ59をマスクとして、絶縁膜56を通して半導体基板50の表面近傍に、例えば燐(P)やヒ素(As)等のV族元素不純物が添加される。イオン注入工程後に実施される活性化熱処理工程で、図10及び図11に示すように、注入された不純物を活性化し、n+型の活性領域60a〜60fが形成される。活性加熱処理温度は、例えば800〜1100℃である。活性加熱処理により不純物の拡散が生じ、活性領域60a〜60fの深さDaは、例えば120nmとなる。また、不純物は、横方向にも拡散する。図12に示すように、例えばゲート電極58を挟んで対向する活性領域60a、60eのそれぞれの横方向の端部は、側壁スペーサ59を越えてゲート電極58との境界近傍のゲート絶縁膜56bの下部まで達している。更に、試作されたnチャネルMOSトランジスタには、層間絶縁膜形成工程や配線工程等が行われる。
なお、pチャネルMOSトランジスタを製造する場合は、図4に示したSTI54の形成後に、STI54間のp型の半導体基板50にn型ウェルが形成される。更に、図10及び図11で示した活性領域60a〜60fは、硼素(B)等のIII族元素不純物をイオン注入して活性加熱処理工程で形成されたp+型の活性層である。
このように、図1に示した製造部42では半導体装置が、複数の工程により試作される。半導体装置の各工程の工程条件、及び半導体基板50に形成された半導体装置に含まれるMOSトランジスタ等の素子の構造を規定する寸法や形状等の構造パラメータの構造情報が製造情報として製造管理サーバ36により取得される。製造管理サーバ36は、試作半導体装置の製造情報を製造情報データベース32に格納する。
検査部44には、半導体装置の製造工程それぞれの終了後に処理された半導体基板50の検査や測定を実施する各種の検査装置が備えられている。検査装置としては、表面観察用の光学顕微鏡、構造解析用の透過型電子顕微鏡(TEM)、表面観察や構造解析用の走査型電子顕微鏡(SEM)、及び電気的特性測定用のテスタ等が含まれる。製造部42で試作された半導体装置は、図1の検査部44に配置されたテスタにより電気的特性が測定される。電気的特性不良が検出された不良半導体装置に対して、例えばTEM等の測定により不良原因が解析される。
例えば、図2〜図12に示した工程で試作されたMOSトランジスタでは、テスタによる電気的特性の測定で活性領域60a〜60f及び半導体基板50のn+p接合のリーク電流による不良が検出されている。活性領域60a〜60f及び半導体基板50のn+p接合近傍で、TEMを用いて転位等の欠陥が測定される。テスタやTEM等の測定で得られる電気的特性不良や転位像等の検査結果は、検査情報として検査サーバ38により取得される。検査サーバ38は、試作された不良半導体装置の検査情報を検査情報データベース34に格納する。
図1に示したCPU30の検査情報取得部2は、検査情報データベース34から、例えば図2〜図12に示した工程で試作された電気的特性不良のMOSトランジスタで測定された検査転位像を取得する。工程条件取得部4は、製造情報データベース32から各工程の工程条件を取得する。工程設定部6は、取得した工程条件に基づいて複数の工程の中から転位発生原因となる危険工程の候補を設定する。例えば、加熱処理を含む工程が転位発生原因解析の対象工程に設定される。加熱処理を含む工程としては、例えば絶縁膜CVD工程、STI熱処理工程、ゲート熱酸化工程、poly−SiCVD工程、poly−Si熱酸化工程、及び活性化熱処理工程等がある。構造取得部8は、製造情報データベース32から対象工程で処理される半導体基板50の構造を規定する構造パラメータ等の構造情報を取得する。構造情報の構造パラメータとしては、例えばSTI54の間の半導体基板50の幅Wa、トレンチの深さDs、ゲート絶縁膜56a〜56cの膜厚To、ゲート電極58のゲート長Lg、及び活性領域60a〜60fの深さDa等がある。また、構造パラメータには、ゲート電極58の形状なども含まれる。
応力解析部10は、工程条件及び構造パラメータに基づいて、各対象工程で形成されるメモリセルの最小単位のMOSトランジスタの構造を再現する。再現された構造のシリコン(Si)等の半導体結晶に対して、有限要素法による3次元応力シミュレーションを実施する。有限要素法では、形状変化のない領域では分割要素を粗く、形状変化のある領域では分割要素を細かく設定して、各分割要素の節点で応力の計算が行われる。不均等に設定された各節点は、シミュレーション対象の半導体結晶の内部で均等な間隔に補完されて応力場が求められる。また、均等な間隔で補間された節点での応力のそれぞれは、図13に示すように、Si半導体結晶の滑り面である4種の{111}面内のそれぞれで、矢印で示した滑り方向である3種の<110>方向で規定される合計12種の滑り系におけるせん断応力に変換される。なお、図13は、側面が{111}面で構成される8面体を[001]方向より見た図である。このようにして計算された応力場から、例えばSTI54に接した半導体基板50の上面端部及び底面端部、あるいはゲート電極58の端部の直下の活性領域60a〜60fの表面で100MPa以上の応力集中が確認されている。
起点設定部12は、半導体基板50表面上で基準値以上の応力の集中が確認された位置に起点を計算で自動設定する。応力の基準値として、例えば100MPaが設定されている。したがって、半導体基板50の底面端部EBa及びEBbに、図14に示すように、起点MEa、MEb、・・・、MEc、及びMEh、・・・が設定される。上面端部ETa及びETbには、起点MEd、・・・、MEe、及びMEf、・・・、MEgがそれぞれ設定される。また、点線で示したゲート電極58の端部に対応する位置EGa及びEGbには、起点MGa、MGb、MGc、及びMGd、MGe、MGfがそれぞれ設定される。各起点MEa〜MEh、MGa〜MGfは、例えば50nmの間隔で配置されている。なお、起点の設定は、任意の間隔で配置されてもよいことは勿論である。
転位動力学解析部14は、起点設定部12により設定された起点MEa〜MEh、MGa〜MGfのそれぞれに対して、応力解析部10により計算された応力場において、転位動力学シミュレーションを行う。転位動力学シミュレーションは、応力場の中で、例えば直径15nmの転位ループを転位源として起点MEa〜MEh、MGa〜MGfに置いてそれぞれ転位線の成長過程を計算する。転位動力学シミュレーションでは、転位線を素片に分割し、それぞれの素片に対して転位に働く力を次に示すピーチ・ケーラー(Peach-Koehler)の式に従って計算している。

f = σ・b×t (1)

ここで、fは素片に働く力のベクトル、σは応力テンソル、bは滑り面に存在するバーガーズベクトル、tは転位線の素片の方向ベクトルである。式(1)は、バーガーズベクトルb及び転位線の素片の方向ベクトルtの外積であるから、転位に働く力の向きは必ず転位線に垂直である。
転位動力学シミュレーションの計算が開始されると、全滑り系での転位の拡張する様子が、例えば図1に示した出力装置26の画面上に表示される。計算結果から、poly−Si熱酸化工程で転位線の成長が確認されている。例えば、図15に示すように、半導体基板50の上面端部及びゲート電極58の端部の交差する起点MGaに配置された転位源が最初はゲート電極58の端部に沿って半ループ状の転位線DLのまま{111}面上で成長していく。その後、{111}面上で半ループ状の転位線DLの両端が半導体基板50の両側の側壁を伝うように滑りながら成長していく。最終的に、解析転位線DLaは応力の高い半導体基板50の底面端部で安定化して終端している。なお、図15では、説明の簡単のため、STI54、絶縁膜56、及び側壁スペーサ59等は図示していない。
転位形態比較部16は、転位動力学解析部14で得られた解析転位線DLaの形態を検査情報取得部2で取得された検査転位像と比較して転位発生工程を判定する。解析転位線DLa及び検査転位像の終端位置及び転位の長さが、転位形態比較部16に予め設定されている判定基準値の範囲で一致すれば、同一の転位と判定される。図15に示した解析転位線DLaでは、検査転位像と同様に終端位置が半導体基板50の底面端部であり、転位の長さが判定基準値、例えば30%内で検査転位像と一致している。その結果、ゲート電極熱酸化工程が転位発生原因となる危険工程として特定される。また、半導体基板50の上面端部とゲート電極58との交差位置の起点MGaが危険転位起点として特定される。
構造パラメータ設定部18は、転位形態比較部16で特定された危険工程で処理される半導体基板50の複数の構造パラメータから対象構造パラメータを設定する。例えば、転位形態比較部16で、ゲート電極熱酸化工程が危険工程と特定された場合、図9に示した側壁スペーサ59の幅Wsやゲート電極58のゲート長Lg、図6に示したゲート絶縁膜56a〜50cとなる絶縁膜56の膜厚To、図3に示した半導体基板50の幅Waやトレンチ52の深さDs等から対象構造パラメータが設定される。構造パラメータ設定部18は、設定された対象構造パラメータの値を所定の範囲内で変化させる。応力解析部10では、構造パラメータ設定部18より対象構造パラメータの値を取得して、応力場を予測する。予測された応力場に対して、起点設定部12で、例えば図14に示したように複数の起点が設定される。複数の起点のそれぞれで、転位動力学解析部14で転位の成長過程が予測される。このようにして、応力解析及び転位動力学解析が繰り返される。その結果、図6に示した絶縁膜56の膜厚Toを対象構造パラメータとした場合に、転位動力学解析で計算される転位の形態が変化することが確認されている。
例えば、絶縁膜56の膜厚Toを20nmから14nmと薄くした場合には、転位の成長が抑制され、転位線が全く発生しない。また、絶縁膜56の膜厚Toが16nm以上では転位が成長する事が確認されている。例えば、膜厚Toが16nmでは、図16に示すように、解析転位線DLbがゲート絶縁膜56b下の活性領域60b表面から25nm近傍の浅い活性領域60bの内部にのみ発生している。活性領域60bの両端のSTI54に接する一方の上面端部から発生した解析転位線DLbは、他方のSTI54の側壁には達していない。膜厚Toが18nmでは、図17に示すように、解析転位線DLcは、深さDaが120nmの活性領域60bを越えて長さが200nm程度まで成長している。また、解析転位線DLcは活性領域60bの両端のSTI側壁まで成長している。
工程条件判定部20は、構造パラメータ設定部18で指定された対象構造パラメータの値を変化させて得られた解析転位線DLa〜DLcの形態に基づいて、電気的特性の不良原因構造パラメータを予測する。また、工程条件判定部20は、不良原因構造パラメータの工程条件を応力解析及び転位動力学解析の結果に基づいて修正し改善する。例えば、転位動力学解析の結果、ゲート絶縁膜56a〜56cの膜厚Toが18nm以上では、成長する転位線が活性領域60a〜60cの深さDaを越えているため、活性領域60a〜60f及び半導体基板50のn+p接合のリーク電流の原因となることが危惧される。実際に、図1に示した製造部42でゲート絶縁膜の膜厚を14nm〜20nmと変化させて対策検討ロットが製造される。対策検討ロットのそれぞれの半導体メモリのメモリセルのテストパターンでMOSトランジスタのリーク電流測定が実施される。その結果、ゲート絶縁膜の膜厚が18nm以上ではリーク電流不良が多発し、良品率は30%以下であることが確認されている。また、ゲート絶縁膜の膜厚が16nm以下では良品率は90%以上であることが確認されている。工程条件判定部20は、図5及び図6に示した絶縁膜56の膜厚Toが14〜16nmとなるようにゲート熱酸化工程の工程条件を修正する。修正されたゲート熱酸化工程の工程条件は、製造管理サーバ36に出力される。
入力装置24は、キーボード、マウス等の機器を指す。入力装置24から入力操作が行われると対応するキー情報がCPU30に伝達される。出力装置26は、モニタなどの画面を指し、液晶表示装置(LCD)、発光ダイオード(LED)パネル、エレクトロルミネセンス(EL)パネル等が使用可能である。出力装置26は、CPU30により制御され、検査情報取得部2で取得される検査結果、構造取得部8で取得される製造過程の半導体装置の形状や構造、及び応力解析部10や転位動力学解析部14で実施される計算結果等を表示する。外部メモリ28は、応力解析部10や転位動力学解析部14で実施されるシミュレーション等の演算をCPU30に実行させるためのプログラムを保存している。また、CPU30の内部メモリ22又は外部メモリ28は、CPU30における演算において、計算途中や解析途中のデータを一時的に保存する。
本発明の実施の形態に係る工程管理システムによれば、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能となる。
上記した転位動力学解析で、実際には転位が発生しない条件でも計算では大きく転位が成長する場合がある。そのような誤った転位成長の転位起点近傍では、応力解析で予測される応力が異常に大きくなる。例えば、誤った転位起点上の絶縁膜の粘性係数等を修正して応力場を再計算することにより、解析転位線がTEMで測定された検査転位像と整合するように改善が行われる。このように、本発明の実施の形態に係る工程管理システムでは、検査情報による検証を重ねることにより、解析転位線の予測を高精度なレベルに維持することが可能となっている。
また、上述の説明では、不良原因構造パラメータは、単一としているが、複数の構造パラメータを含んでいてもよいことは勿論である。例えば、ゲート絶縁膜56a〜56cの膜厚Toが18nm以上では転位の成長が活性領域60a〜60cの深さDaを越えて発生する。他の構造パラメータとして、ゲート電極58のゲート長Lgを、例えば90nmから80nmに変更して応力解析及び転位動力学解析を行う。その結果、転位の成長は、抑制されて50nm以内に限定されることが確認されている。図1の製造部42で、ゲート電極58のゲート長Lgを80nmとして試作したMOSトランジスタでは、良品率が95%と改善されている。また、図18に示すように、絶縁膜56及びSTI54の境界でゲート電極58aが曲げられた湾曲部158aでは、応力集中が生じる。例えば、ゲート長Lgaが90nmのゲート電極58aの湾曲部158aに対して応力解析及び転位動力学解析を実施する。ゲート絶縁膜56a〜56cの膜厚Toが20nmの場合について、図19に示すように、ゲート電極58bのゲート長Lgbを80nmと短くする。更に、図20に示すように、ゲート電極58bの湾曲部158bの形状を直線形状のゲート電極58cに変更する。その結果、転位の成長は抑制されて深さが80nm以内に限定されることが確認されている。図1に示した設計部41でゲート電極58cに対応するフォトマスクを製造して試作したMOSトランジスタでは、良品率が72%と改善されることが確認されている。このようにして、危険工程で処理される半導体基板50の構造の複数の構造パラメータを組み合わせて応力解析及び転位動力学解析を適用することにより、それぞれの構造パラメータに対する工程条件を修正し改善することが可能となる。
次に、本発明の実施の形態に係る工程管理方法を、図21及び図22に示すフローチャートを用いて説明する。
(イ)まず、図1に示した設計管理サーバ35の制御により、設計情報データベース31に格納されている半導体装置のレイアウトデータに基づいてフォトマスクが設計部41で製作される。製造管理サーバ36の制御により、製造情報データベース32に格納された工程条件に基づいて、製造部42で半導体装置の試作製造が実施される。製造部42に配置された製造装置を用いて、複数の製造工程によりフォトマスクの回路パターンが半導体基板に転写される。各製造工程で形成された半導体装置の形状や構造パラメータが構造情報として製造情報データベース32に格納されている。試作された半導体装置は、検査部44で電気的特性が測定される。pn接合のリーク電流による不良が検出された半導体装置に対して、TEMを用いて転位像が測定される。半導体装置の電気的特性不良及び測定された検査転位像等の検査情報は、検査サーバ38により検査情報データベース34に格納されている。
(ロ)図21のステップS100で、図1に示したCPU30の検査情報取得部2により、検査情報データベース34に格納されているpn接合のリーク電流による不良が検出された半導体装置が検索される。検査情報取得部2では、検索された半導体装置の検査転位像が検査情報データベース34から取得される。
(ハ)ステップS101で、工程条件取得部4により、不良半導体装置の複数の工程及び工程条件が、製造情報データベース32から取得される。ステップS102で、工程設定部6により、複数の工程の中から、加熱処理を含む工程が転位発生原因解析の対象工程として設定される。また、ステップS103で、構造取得部8により、対象製造工程で処理される半導体基板50の構造を規定する構造パラメータ等の構造情報を製造情報データベース32から取得する。
(ニ)ステップS104で、応力解析部10により、対象工程の工程条件及び対象工程で処理される半導体基板50の構造に基づいて、3次元応力シミュレーションにより半導体基板50の構造の内部に設定された複数の節点で応力を計算して応力場を予測する。ステップS105で、起点設定部12により、予測された応力場で基準値以上となる応力が集中する位置に複数の起点を設定する。複数の起点の中から転位源を配置する起点が指定される。ステップS106で、転位動力学解析部14により、転位源が配置された起点に対して、応力場において転位動力学シミュレーションにより転位の成長過程を計算し解析転位線の形態を予測する。ステップS107で、全ての設定された起点について転位動力学シミュレーションにより成長過程が計算されるまで、ステップS105及びS106の処理が繰り返される。
(ホ)ステップS108で、転位形態比較部16により、解析転位線の形態が検査転位像と比較される。比較の結果、転位起点及び転位線の長さが、予め転位形態比較部16に設定された判定基準値の範囲内で一致していれば、ステップS109で、対象工程が転位発生原因の危険工程と判定される。また、ステップS108で、解析転位線の形態が検査転位像と位置していない場合は、ステップS110で、応力解析の応力シミュレーションの改善を行う。
(ヘ)次に、図22のステップS120で、工程設定部6により、転位発生原因と判定された危険工程が対象工程として取得される。ステップS121で、構造パラメータ設定部18により、対象工程で処理される半導体基板50の構造を規定する複数の構造パラメータから対象構造パラメータが設定される。対象構造パラメータの値としては複数の異なる値が指定される。
(ト)ステップS122で、応力解析部10により、図21のステップS104と同様の処理から複数の対象構造パラメータ値のそれぞれに対する複数の応力場が予測される。ステップS123及びS124で、起点設定部12及び転位動力学解析部14で、ステップS105及びS106と同様に、複数の応力場のそれぞれに対して設定した全ての起点について転位の成長が予測される。ステップS126で、全ての設定された構造パラメータについて転位動力学解析により転位の成長が計算されるまで、ステップS121〜S125の処理が繰り返される。
(ル)ステップS127で、工程条件判定部20により、構造パラメータ設定部18で指定された対象構造パラメータの値を変化させて得られた解析転位線の形態に基づいて、電気的特性の不良原因構造パラメータが予測される。また、工程条件判定部20では、不良原因構造パラメータに対応する工程の工程条件が応力解析及び転位動力学解析の結果に基づいて修正され改善される。
本発明の実施の形態に係る工程管理方法によれば、開発製品の試作で製造された半導体装置の転位により誘起される電気的特性不良の危険工程及び危険転位起点の判定を効率的に行うことができる。更に、危険工程で処理される半導体基板50の構造の複数の構造パラメータのそれぞれについて応力解析及び転位動力学解析を適用することにより、不良原因の構造パラメータに対する工程条件を改善することが可能となる。
(その他の実施の形態)
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、半導体装置としてMOSトランジスタをメモリユニットとする半導体メモリを用いて説明している。しかし、半導体装置としては、フローティングゲートMOSトランジスタを用いるフラッシュメモリ、フリップフロップ回路を用いるスタティックランダムアクセスメモリ(SRAM)、キャパシタとMOSトランジスタの組み合わせを用いるダイナミックRAM(DRAM)等の半導体メモリでもよいことは勿論である。また、メモリ混載論理回路や論理回路等であってもよい。また、対象工程として、半導体装置に用いられるMOSトランジスタの工程だけでなく、SiO2膜以外の種々のゲート絶縁膜を有する絶縁ゲート型トランジスタ(MISトランジスタ)、バイポーラトランジスタ(BPT)、あるいはpn接合ダイオード等のpn接合を半導体基板に形成する素子であればよいことは勿論である。
また、本発明の実施の形態の説明では、加熱処理を含む工程が転位発生原因となる危険工程の候補とされている。しかし、例えばドライエッチング工程や、CVD工程等の半導体基板の形状変化を伴う工程においても、応力が発生する場合がある。半導体基板の形状変化を伴う工程を危険工程の候補として扱う場合、形状シミュレーション及び3次元応力シミュレーションが組み合わされたプロセスシミュレータを応力解析部10に用いれば、容易に応力場の予測が可能となる。
また、本発明の実施の形態では、半導体装置の試作製造を用いて説明している。しかし、量産品の製造で同様の電気的特性不良の問題が発生した場合でも、現行の不良対策で実施されているような膨大な実験や不良解析を必要とせずに、問題となる危険工程及び不良原因工程等をピンポイント、あるいは限定された範囲内で指定が可能で、工程改善が容易に実現できる。
更に、実際の転位が未発見の開発段階の半導体装置では、検査転位像の検査情報量が不十分で解析転位線の形態との比較の精度は劣る。しかし、例えば70nmデザインルールのように、上述の90nmデザインルールと近い半導体装置製品では、90nmデザインルールの検査情報及び製造情報を利用することが可能である。90nmデザインルールで判定された危険工程及び危険転位起点に基づいて、応力解析及び転位動力学解析により応力場及び転位の成長過程の予測ができる。したがって、不良原因工程に対する予防が可能となる。実際に、70nmデザインルールで設計された半導体装置を試作した結果、半導体装置の動作にも問題はなく、TEM観察でも転位の発生は認められないことが確認されている。更に、70nm以下、例えば55nm以下のデザインルールの半導体装置の開発においても、本発明の実施の形態に係る工程管理方法を適用して、危険工程及び不良原因工程等を予測することも可能である。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る工程管理システムの構成の一例を示すブロック図である。 本発明の実施の形態の説明に用いる半導体装置の製造工程の一例を示す平面図(その1)である。 図2に示した半導体基板のA−A線に沿った断面図である。 本発明の実施の形態の説明に用いる半導体装置の製造工程の一例を示す断面工程図(その2)である。 本発明の実施の形態の説明に用いる半導体装置の製造工程の一例を示す平面図(その3)である。 図5に示した半導体基板のB−B線に沿った断面図である。 本発明の実施の形態の説明に用いる半導体装置の製造工程の一例を示す平面図(その4)である。 図7に示した半導体基板のC−C線に沿った断面図である。 図7に示した半導体基板のD−D線に沿った断面図である。 本発明の実施の形態の説明に用いる半導体装置の製造工程の一例を示す平面図(その5)である。 図10に示した半導体基板のE−E線に沿った断面図である。 図10に示した半導体基板のF−F線に沿った断面図である。 本発明の実施の形態に係る応力解析の説明に用いるシリコン半導体結晶の12種の滑り系を説明する図である。 本発明の実施の形態の説明に用いる半導体基板上に設定する起点の一例を示す図である。 本発明の実施の形態に係る転位動力学解析の説明に用いる転位の成長過程の一例を示す図である。 本発明の実施の形態の説明に用いる転位線の他の例を示す図である。 本発明の実施の形態の説明に用いる転位線の他の例を示す図である。 本発明の実施の形態の説明に用いる半導体装置の一例を示す平面図である。 本発明の実施の形態の説明に用いる半導体装置の他の例を示す平面図である。 本発明の実施の形態の説明に用いる半導体装置の他の例を示す平面図である。 本発明の実施の形態に係る工程管理方法の一例を示すフローチャート(その1)である。 本発明の実施の形態に係る工程管理方法の一例を示すフローチャート(その2)である。
符号の説明
2 検査情報取得部
4 工程条件取得部
8 構造取得部
10 応力解析部
12 起点設定部
14 転位動力学解析部
16 転位形態比較部
18 構造パラメータ設定部
20 工程条件判定部
32 製造情報データベース
34 検査情報データベース

Claims (5)

  1. 半導体基板に製造された半導体装置中の検査転位像を取得する検査情報取得部と、
    前記半導体装置を製造した複数の工程のそれぞれの工程条件を取得する工程条件取得部と、
    取得した前記工程条件に基づいて前記複数の工程の中から転位発生原因となる危険工程の候補を対象工程として設定する工程設定部と、
    前記複数の工程の中から設定された前記対象工程で処理される前記半導体基板の構造を取得する構造取得部と、
    前記工程条件及び前記構造に基づいて、前記構造の内部に設定された複数の節点で応力を計算する応力解析部と、
    基準値以上の前記応力の集中が予測される位置に複数の起点を設定する起点設定部と、
    前記複数の起点の位置のそれぞれに対して、前記応力による応力場で転位の成長過程を計算し解析転位線の形態を予測する転位動力学解析部と、
    前記解析転位線の形態を前記検査転位像と比較して、前記対象工程が転位発生原因の危険工程であるか判定する転位形態比較部
    とを備えることを特徴とする工程管理システム。
  2. 前記危険工程で処理される前記構造を規定する複数の構造パラメータの中から対象構造パラメータを設定する構造パラメータ設定部と、
    前記対象構造パラメータの値を変化させて得られた新たな解析転位線の形態に基づいて、不良原因構造パラメータを予測し、前記不良原因構造パラメータに対応する前記工程条件を修正する工程条件判定部
    とを更に備えることを特徴とする請求項1に記載の工程管理システム。
  3. 前記検査転位像を含む検査情報を保管する検査情報データベースと、
    前記工程条件、及び前記構造パラメータを含む製造情報を保管する製造情報データベース
    とを更に備えることを特徴とする請求項2に記載の工程管理システム。
  4. 半導体基板に製造された半導体装置中の検査転位像を検査情報取得部で取得し、
    前記半導体装置を製造した複数の工程のそれぞれの工程条件を工程条件取得部で取得し、
    取得した前記工程条件に基づいて前記複数の工程の中から転位発生原因となる危険工程の候補を対象工程として工程設定部で設定し、
    前記複数の工程の中から設定された前記対象工程で処理される前記半導体基板の構造を構造取得部で取得し、
    前記工程条件及び前記構造に基づいて、前記構造の内部に設定された複数の節点で応力を応力解析部で計算し、
    基準値以上の前記応力の集中が予測される位置に複数の起点を起点設定部で設定し、
    前記複数の起点の位置のそれぞれに対して、前記応力による応力場で転位の成長過程を計算し解析転位線の形態を転位動力学解析部で予測し、
    前記解析転位線の形態を前記検査転位像と比較して、前記対象工程が転位発生原因の危険工程であるか転位形態比較部で判定する
    ことを含むことを特徴とする工程管理方法。
  5. 前記危険工程で処理される前記構造を規定する複数の構造パラメータの中から対象構造パラメータを構造パラメータ設定部で指定し、
    前記対象構造パラメータの値を変化させて得られた新たな解析転位線の形態に基づいて、不良原因構造パラメータを予測し、前記不良原因構造パラメータに対応する工程条件を工程条件判定部で修正する
    ことを更に含むことを特徴とする請求項4に記載の工程管理方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056412B2 (ja) * 2003-03-10 2008-03-05 株式会社東京精密 パターン検査方法及び装置
JP4577680B2 (ja) * 2004-04-13 2010-11-10 エルピーダメモリ株式会社 半導体装置の製造方法
US7713889B2 (en) * 2005-11-16 2010-05-11 Nikon Corporation Substrate processing method, photomask manufacturing method, photomask, and device manufacturing method
US8515724B2 (en) * 2010-06-22 2013-08-20 International Business Machines Corporation Technology computer-aided design (TCAD)-based virtual fabrication
KR101866448B1 (ko) * 2011-02-10 2018-06-11 삼성전자주식회사 포토마스크 형성 방법, 이를 수행하는 프로그래밍된 명령을 저장하는 컴퓨터에서 판독 가능한 저장 매체 및 마스크 이미징 시스템
JP6124287B2 (ja) * 2013-03-04 2017-05-10 一般財団法人電力中央研究所 炭化珪素基板又は炭化珪素半導体素子の検査方法及び炭化珪素基板又は炭化珪素半導体素子の製造方法
US20190155971A1 (en) * 2017-11-20 2019-05-23 Samsung Electronics Co., Ltd. Device dislocation stress simulation
CN111625918B (zh) * 2019-02-27 2023-05-09 阿里巴巴集团控股有限公司 一种工艺参数推荐方法、装置及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774164A (ja) * 1993-07-02 1995-03-17 Hitachi Ltd 半導体メモリ装置及びその製造方法
JPH1145922A (ja) * 1997-07-25 1999-02-16 Toshiba Corp 材料強度シミュレーション方法
JP2003092237A (ja) * 2001-07-12 2003-03-28 Toshiba Corp 危険プロセス/パターン検出システム、危険プロセス/パターン検出方法、危険検出プログラム、及び半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4274649B2 (ja) * 1999-10-07 2009-06-10 株式会社日立製作所 微細パターン検査方法及び装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774164A (ja) * 1993-07-02 1995-03-17 Hitachi Ltd 半導体メモリ装置及びその製造方法
JPH1145922A (ja) * 1997-07-25 1999-02-16 Toshiba Corp 材料強度シミュレーション方法
JP2003092237A (ja) * 2001-07-12 2003-03-28 Toshiba Corp 危険プロセス/パターン検出システム、危険プロセス/パターン検出方法、危険検出プログラム、及び半導体装置の製造方法

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