JP4550453B2 - 工程管理システム、及び工程管理方法 - Google Patents
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Description
本発明は半導体装置製造の工程改善に関し、特に半導体集積回路製造の工程で発生する結晶欠陥の抑制が可能な工程管理システム及び工程管理方法に関する。
大規模集積回路（ＬＳＩ）等の半導体装置製造では、工程で誘起される結晶欠陥の転位が発生すると、ｐｎ接合でのリーク等の電気的特性不良を引き起こし大幅な歩留まり低下が生じる。特に、現在では、半導体基板の直径は３００ｍｍと大型化し、半導体装置の製造コストが増大している。一旦、製品ロットの半導体装置に電気的特性不良が発生すると、不良原因の同定が試みられ、不良原因に対する対策や予防措置が究明される。現行では、不良原因の究明のため、試作ラインで工程条件を変化させて複数の試作ロットを製造して、試作ロットのそれぞれの半導体装置の電気的特性測定や応力シミュレーション等の評価が行われている。半導体装置の評価結果を参照して、転位発生原因が同定され、転位発生原因に対する対策が行われている。しかし、現行の応力シミュレーションで得られる結果は応力及び歪みの分布だけであり、実際に転位が成長するか否かは別の判断に委ねられ非常に曖昧である。したがって、膨大な応力シミュレーション結果は、転位の発生原因の究明に対してほとんど活用されていないのが現状である。
半導体装置内部の転位の評価については、転位動力学に基づいて、３次元の応力場の中での転位の運動や転位間の相互作用を取り扱う転位動力学シミュレーションが提案されている（例えば、非特許文献１参照）。転位動力学シミュレーションは高い潜在能力を有しているものの、転位動力学シミュレーションで取り扱われている事例は比較的単純なパターンでの転位の挙動に限定されている。したがって、半導体装置内部に発生する転位の原因解決の効果的手段としては未確立なままで活用されていない。
また、不良原因究明のため、多数の工程条件で試作される半導体装置の評価にも多大の時間が必要である。不良原因究明の間にも製品ロットの製造は続行されるため、不良原因に対する対策や予防措置を講じる前に多数の製品ロットが犠牲となってしまう。したがって、半導体装置の歩留りが大幅に低下し、製造コストも増大する。
ケイ・ダブリュ・シュワルツ（K. W. Schwarz）、ジャーナル・オブ・アプライド・フィジックス（J. Appl. Phys.）、１９９９年１月、第８５巻、第１号、ｐｐ.１０８−１１９
ケイ・ダブリュ・シュワルツ（K. W. Schwarz）、ジャーナル・オブ・アプライド・フィジックス（J. Appl. Phys.）、１９９９年１月、第８５巻、第１号、ｐｐ.１０８−１１９
本発明は、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能な工程管理システム、及び工程管理方法を提供することを目的とする。
本発明の第１の態様によれば、（イ）半導体基板に製造された半導体装置中の検査転位像を取得する検査情報取得部と、（ロ）半導体装置を製造した複数の工程のそれぞれの工程条件を取得する工程条件取得部と、（ハ）複数の工程の中から設定された対象工程で処理される半導体基板の構造を取得する構造取得部と、（ニ）工程条件及び構造に基づいて、構造の内部に設定された複数の節点で応力を計算する応力解析部と、（ホ）基準値以上の応力の集中が予測される位置に複数の起点を設定する起点設定部と、（ヘ）複数の起点の位置のそれぞれに対して、応力による応力場で転位の成長過程を計算し解析転位線の形態を予測する転位動力学解析部と、（ト）解析転位線の形態を検査転位像と比較して、対象工程が転位発生原因の危険工程であるか判定する転位形態比較部とを備える工程管理システムが提供される。
本発明の第２の態様によれば、（イ）半導体基板に製造された半導体装置中の検査転位像を検査情報取得部で取得し、（ロ）半導体装置を製造した複数の工程のそれぞれの工程条件を工程条件取得部で取得し、（ハ）複数の工程の中から設定された対象工程で処理される半導体基板の構造を構造取得部で取得し、（ニ）工程条件及び構造に基づいて、構造の内部に設定された複数の節点で応力を応力解析部で計算し、（ホ）基準値以上の応力の集中が予測される位置に複数の起点を起点設定部で設定し、（ヘ）複数の起点の位置のそれぞれに対して、応力による応力場で転位の成長過程を計算し解析転位線の形態を転位動力学解析部で予測し、（ト）解析転位線の形態を検査転位像と比較して、対象工程が転位発生原因の危険工程であるか転位形態比較部で判定することを含む工程管理方法が提供される。
本発明によれば、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能な工程管理システム、及び工程管理方法を提供することができる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、装置やシステムの構成等は現実のものとは異なることに留意すべきである。したがって、具体的な構成は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの構成等が異なる部分が含まれていることは勿論である。
本発明の実施の形態に係る工程管理システムは、図１に示すように、設計情報データベース３１、製造情報データベース３２、検査情報データベース３４、及び中央処理制御装置(ＣＰＵ)３０等を備える。設計情報データベース３１は、設計部４１を管理する設計管理サーバ３５に接続されている。製造情報データベース３２は、製造部４２を管理する製造管理サーバ３６に接続されている。検査情報データベース３４は、検査部４４を管理する検査サーバ３８に接続されている。ＣＰＵ３０、設計管理サーバ３５、製造管理サーバ３６、及び検査サーバ３８等は、ローカルエーリアネットワーク(ＬＡＮ)４０等の通信網を介して互いに接続されている。また、ＣＰＵ３０には、入力装置２４、出力装置２６、及び外部メモリ２８が接続されている。更に、ＣＰＵ３０は、検査情報取得部２、工程条件取得部４、工程設定部６、構造取得部８、応力解析部１０、起点設定部１２、転位動力学解析部１４、転位形態比較部１６、構造パラメータ設定部１８、工程条件判定部２０、及び内部メモリ２２等を備えている。
設計部４１には、半導体装置の回路及びフォトマスクのレイアウト等の設計及び作製を実施するコンピュータ支援設計（ＣＡＤ）システムやパターンジェネレータ（ＰＧ）等が備えられている。ＣＡＤシステムにより設計された半導体装置の回路の仕様や回路のレイアウトパターンは、設計管理サーバ３５により設計情報データベース３１に格納される。また、設計された半導体装置のレイアウトパターンに基づいて、設計部４１のＰＧや外部のマスクメーカにより、半導体装置製造用の複数のフォトマスクが作製される。
製造部４２には、各種の製造装置を備えた半導体装置の製造ラインが配置されている。製造装置には、例えば、化学気相成長（ＣＶＤ）装置、酸化装置、熱処理装置、露光装置、現像装置、エッチング装置、及び蒸着装置等が含まれる。製造装置のそれぞれは、製造管理サーバ３６から取得した工程条件に基づいて各種の半導体装置の製造工程を実施する。
本発明の実施の形態では、シャロートレンチ分離（ＳＴＩ）構造を有する９０ｎｍデザインルールの半導体装置、例えば半導体メモリが製造部４２で製造されている。説明を簡単にするため、改善対象の製造工程として、半導体メモリにおけるメモリセルのｎチャネル金属・酸化膜・半導体（ＭＯＳ）トランジスタの試作工程を一例として、図２〜図１０を用いて説明する。
（イ）まず、図２及び図３に示すように、例えばｐ型の半導体基板５０にフォトリソグラフィ工程及び反応性イオンエッチング（ＲＩＥ）等のドライエッチング工程で、所定のピッチＰｔでトレンチ５２が形成される。例えば、トレンチ５２の深さＤｓは２５０ｎｍで、トレンチ５２間に残される半導体基板５０の幅Ｗａは１００ｎｍである。
（ロ）半導体基板５０の表面に絶縁膜化学気相成長（ＣＶＤ）工程により酸化シリコン（ＳｉＯ2）膜等の絶縁膜がトレンチ５２を埋め込むように堆積される。絶縁膜ＣＶＤ温度は、例えば５００〜７００℃である。半導体基板５０の表面に堆積した不要な絶縁膜は、図４に示すように、化学機械研磨（ＣＭＰ）工程で除去される。その結果、トレンチ５２に埋め込まれた絶縁膜は平坦化され、ＳＴＩ５４が形成される。その後、ＳＴＩ熱処理工程でＳＴＩ５４の緻密化が行われる。ＳＴＩ熱処理温度は、例えば８００〜１１００℃である。
（ハ）ゲート熱酸化工程で、図５及び図６に示すように、ＳＴＩ５４の間に露出している半導体基板５０の表面に絶縁膜５６が形成される。ゲート熱酸化温度は、例えば７００〜１１００℃である。絶縁膜５６の膜厚Ｔｏは、例えば２０ｎｍである。
（ニ）ポリシリコン（ｐｏｌｙ−Ｓｉ）ＣＶＤ工程で、絶縁膜５６が形成された半導体基板５０上にｐｏｌｙ−Ｓｉ膜が堆積される。ｐｏｌｙ−ＳｉＣＶＤ温度は、例えば５００〜８００℃である。フォトリソグラフィ工程及びドライエッチング工程により、絶縁膜５６及びＳＴＩ５４上にストライプ状に延在するゲート電極が形成される。その後、ｐｏｌｙ−Ｓｉ熱酸化工程で、ゲート電極を酸化する。ｐｏｌｙ−Ｓｉ熱酸化温度は、例えば７００〜１１００℃である。引き続きエッチバック工程で、図７に示すように、ゲート電極５８に側壁スペーサ５９を形成する。図８及び図９に示すように、絶縁膜５６のうち、ゲート電極５８の直下部がゲート絶縁膜５６ａ、５６ｂ、及び５６ｃとなる。ゲート電極５８のゲート長Ｌｇは、例えば９０ｎｍである。また、側壁スペーサ５９の幅Ｗｓは、２０ｎｍである。
（ホ）イオン注入工程で、ゲート電極５８及び側壁スペーサ５９をマスクとして、絶縁膜５６を通して半導体基板５０の表面近傍に、例えば燐（Ｐ）やヒ素（Ａｓ）等のV族元素不純物が添加される。イオン注入工程後に実施される活性化熱処理工程で、図１０及び図１１に示すように、注入された不純物を活性化し、ｎ+型の活性領域６０ａ〜６０ｆが形成される。活性加熱処理温度は、例えば８００〜１１００℃である。活性加熱処理により不純物の拡散が生じ、活性領域６０ａ〜６０ｆの深さＤａは、例えば１２０ｎｍとなる。また、不純物は、横方向にも拡散する。図１２に示すように、例えばゲート電極５８を挟んで対向する活性領域６０ａ、６０ｅのそれぞれの横方向の端部は、側壁スペーサ５９を越えてゲート電極５８との境界近傍のゲート絶縁膜５６ｂの下部まで達している。更に、試作されたｎチャネルＭＯＳトランジスタには、層間絶縁膜形成工程や配線工程等が行われる。
なお、ｐチャネルＭＯＳトランジスタを製造する場合は、図４に示したＳＴＩ５４の形成後に、ＳＴＩ５４間のｐ型の半導体基板５０にｎ型ウェルが形成される。更に、図１０及び図１１で示した活性領域６０ａ〜６０ｆは、硼素（Ｂ）等のIII族元素不純物をイオン注入して活性加熱処理工程で形成されたｐ+型の活性層である。
このように、図１に示した製造部４２では半導体装置が、複数の工程により試作される。半導体装置の各工程の工程条件、及び半導体基板５０に形成された半導体装置に含まれるＭＯＳトランジスタ等の素子の構造を規定する寸法や形状等の構造パラメータの構造情報が製造情報として製造管理サーバ３６により取得される。製造管理サーバ３６は、試作半導体装置の製造情報を製造情報データベース３２に格納する。
検査部４４には、半導体装置の製造工程それぞれの終了後に処理された半導体基板５０の検査や測定を実施する各種の検査装置が備えられている。検査装置としては、表面観察用の光学顕微鏡、構造解析用の透過型電子顕微鏡（ＴＥＭ）、表面観察や構造解析用の走査型電子顕微鏡（ＳＥＭ）、及び電気的特性測定用のテスタ等が含まれる。製造部４２で試作された半導体装置は、図１の検査部４４に配置されたテスタにより電気的特性が測定される。電気的特性不良が検出された不良半導体装置に対して、例えばＴＥＭ等の測定により不良原因が解析される。
例えば、図２〜図１２に示した工程で試作されたＭＯＳトランジスタでは、テスタによる電気的特性の測定で活性領域６０ａ〜６０ｆ及び半導体基板５０のｎ+ｐ接合のリーク電流による不良が検出されている。活性領域６０ａ〜６０ｆ及び半導体基板５０のｎ+ｐ接合近傍で、ＴＥＭを用いて転位等の欠陥が測定される。テスタやＴＥＭ等の測定で得られる電気的特性不良や転位像等の検査結果は、検査情報として検査サーバ３８により取得される。検査サーバ３８は、試作された不良半導体装置の検査情報を検査情報データベース３４に格納する。
図１に示したＣＰＵ３０の検査情報取得部２は、検査情報データベース３４から、例えば図２〜図１２に示した工程で試作された電気的特性不良のＭＯＳトランジスタで測定された検査転位像を取得する。工程条件取得部４は、製造情報データベース３２から各工程の工程条件を取得する。工程設定部６は、取得した工程条件に基づいて複数の工程の中から転位発生原因となる危険工程の候補を設定する。例えば、加熱処理を含む工程が転位発生原因解析の対象工程に設定される。加熱処理を含む工程としては、例えば絶縁膜ＣＶＤ工程、ＳＴＩ熱処理工程、ゲート熱酸化工程、ｐｏｌｙ−ＳｉＣＶＤ工程、ｐｏｌｙ−Ｓｉ熱酸化工程、及び活性化熱処理工程等がある。構造取得部８は、製造情報データベース３２から対象工程で処理される半導体基板５０の構造を規定する構造パラメータ等の構造情報を取得する。構造情報の構造パラメータとしては、例えばＳＴＩ５４の間の半導体基板５０の幅Ｗａ、トレンチの深さＤｓ、ゲート絶縁膜５６ａ〜５６ｃの膜厚Ｔｏ、ゲート電極５８のゲート長Ｌｇ、及び活性領域６０ａ〜６０ｆの深さＤａ等がある。また、構造パラメータには、ゲート電極５８の形状なども含まれる。
応力解析部１０は、工程条件及び構造パラメータに基づいて、各対象工程で形成されるメモリセルの最小単位のＭＯＳトランジスタの構造を再現する。再現された構造のシリコン（Ｓｉ）等の半導体結晶に対して、有限要素法による３次元応力シミュレーションを実施する。有限要素法では、形状変化のない領域では分割要素を粗く、形状変化のある領域では分割要素を細かく設定して、各分割要素の節点で応力の計算が行われる。不均等に設定された各節点は、シミュレーション対象の半導体結晶の内部で均等な間隔に補完されて応力場が求められる。また、均等な間隔で補間された節点での応力のそれぞれは、図１３に示すように、Ｓｉ半導体結晶の滑り面である４種の｛１１１｝面内のそれぞれで、矢印で示した滑り方向である３種の＜１１０＞方向で規定される合計１２種の滑り系におけるせん断応力に変換される。なお、図１３は、側面が｛１１１｝面で構成される８面体を［００１］方向より見た図である。このようにして計算された応力場から、例えばＳＴＩ５４に接した半導体基板５０の上面端部及び底面端部、あるいはゲート電極５８の端部の直下の活性領域６０ａ〜６０ｆの表面で１００ＭＰａ以上の応力集中が確認されている。
起点設定部１２は、半導体基板５０表面上で基準値以上の応力の集中が確認された位置に起点を計算で自動設定する。応力の基準値として、例えば１００ＭＰａが設定されている。したがって、半導体基板５０の底面端部ＥＢａ及びＥＢｂに、図１４に示すように、起点ＭＥａ、ＭＥｂ、・・・、ＭＥｃ、及びＭＥｈ、・・・が設定される。上面端部ＥＴａ及びＥＴｂには、起点ＭＥｄ、・・・、ＭＥｅ、及びＭＥｆ、・・・、ＭＥｇがそれぞれ設定される。また、点線で示したゲート電極５８の端部に対応する位置ＥＧａ及びＥＧｂには、起点ＭＧａ、ＭＧｂ、ＭＧｃ、及びＭＧｄ、ＭＧｅ、ＭＧｆがそれぞれ設定される。各起点ＭＥａ〜ＭＥｈ、ＭＧａ〜ＭＧｆは、例えば５０ｎｍの間隔で配置されている。なお、起点の設定は、任意の間隔で配置されてもよいことは勿論である。
転位動力学解析部１４は、起点設定部１２により設定された起点ＭＥａ〜ＭＥｈ、ＭＧａ〜ＭＧｆのそれぞれに対して、応力解析部１０により計算された応力場において、転位動力学シミュレーションを行う。転位動力学シミュレーションは、応力場の中で、例えば直径１５ｎｍの転位ループを転位源として起点ＭＥａ〜ＭＥｈ、ＭＧａ〜ＭＧｆに置いてそれぞれ転位線の成長過程を計算する。転位動力学シミュレーションでは、転位線を素片に分割し、それぞれの素片に対して転位に働く力を次に示すピーチ・ケーラー（Peach-Koehler）の式に従って計算している。
f = σ・b×t （１）
ここで、ｆは素片に働く力のベクトル、σは応力テンソル、ｂは滑り面に存在するバーガーズベクトル、ｔは転位線の素片の方向ベクトルである。式（１）は、バーガーズベクトルｂ及び転位線の素片の方向ベクトルｔの外積であるから、転位に働く力の向きは必ず転位線に垂直である。
転位動力学シミュレーションの計算が開始されると、全滑り系での転位の拡張する様子が、例えば図１に示した出力装置２６の画面上に表示される。計算結果から、ｐｏｌｙ−Ｓｉ熱酸化工程で転位線の成長が確認されている。例えば、図１５に示すように、半導体基板５０の上面端部及びゲート電極５８の端部の交差する起点ＭＧａに配置された転位源が最初はゲート電極５８の端部に沿って半ループ状の転位線ＤＬのまま｛１１１｝面上で成長していく。その後、｛１１１｝面上で半ループ状の転位線ＤＬの両端が半導体基板５０の両側の側壁を伝うように滑りながら成長していく。最終的に、解析転位線ＤＬａは応力の高い半導体基板５０の底面端部で安定化して終端している。なお、図１５では、説明の簡単のため、ＳＴＩ５４、絶縁膜５６、及び側壁スペーサ５９等は図示していない。
転位形態比較部１６は、転位動力学解析部１４で得られた解析転位線ＤＬａの形態を検査情報取得部２で取得された検査転位像と比較して転位発生工程を判定する。解析転位線ＤＬａ及び検査転位像の終端位置及び転位の長さが、転位形態比較部１６に予め設定されている判定基準値の範囲で一致すれば、同一の転位と判定される。図１５に示した解析転位線ＤＬａでは、検査転位像と同様に終端位置が半導体基板５０の底面端部であり、転位の長さが判定基準値、例えば３０％内で検査転位像と一致している。その結果、ゲート電極熱酸化工程が転位発生原因となる危険工程として特定される。また、半導体基板５０の上面端部とゲート電極５８との交差位置の起点ＭＧａが危険転位起点として特定される。
構造パラメータ設定部１８は、転位形態比較部１６で特定された危険工程で処理される半導体基板５０の複数の構造パラメータから対象構造パラメータを設定する。例えば、転位形態比較部１６で、ゲート電極熱酸化工程が危険工程と特定された場合、図９に示した側壁スペーサ５９の幅Ｗｓやゲート電極５８のゲート長Ｌｇ、図６に示したゲート絶縁膜５６ａ〜５０ｃとなる絶縁膜５６の膜厚Ｔｏ、図３に示した半導体基板５０の幅Ｗａやトレンチ５２の深さＤｓ等から対象構造パラメータが設定される。構造パラメータ設定部１８は、設定された対象構造パラメータの値を所定の範囲内で変化させる。応力解析部１０では、構造パラメータ設定部１８より対象構造パラメータの値を取得して、応力場を予測する。予測された応力場に対して、起点設定部１２で、例えば図１４に示したように複数の起点が設定される。複数の起点のそれぞれで、転位動力学解析部１４で転位の成長過程が予測される。このようにして、応力解析及び転位動力学解析が繰り返される。その結果、図６に示した絶縁膜５６の膜厚Ｔｏを対象構造パラメータとした場合に、転位動力学解析で計算される転位の形態が変化することが確認されている。
例えば、絶縁膜５６の膜厚Ｔｏを２０ｎｍから１４ｎｍと薄くした場合には、転位の成長が抑制され、転位線が全く発生しない。また、絶縁膜５６の膜厚Ｔｏが１６ｎｍ以上では転位が成長する事が確認されている。例えば、膜厚Ｔｏが１６ｎｍでは、図１６に示すように、解析転位線ＤＬｂがゲート絶縁膜５６ｂ下の活性領域６０ｂ表面から２５ｎｍ近傍の浅い活性領域６０ｂの内部にのみ発生している。活性領域６０ｂの両端のＳＴＩ５４に接する一方の上面端部から発生した解析転位線ＤＬｂは、他方のＳＴＩ５４の側壁には達していない。膜厚Ｔｏが１８ｎｍでは、図１７に示すように、解析転位線ＤＬｃは、深さＤａが１２０ｎｍの活性領域６０ｂを越えて長さが２００ｎｍ程度まで成長している。また、解析転位線ＤＬｃは活性領域６０ｂの両端のＳＴＩ側壁まで成長している。
工程条件判定部２０は、構造パラメータ設定部１８で指定された対象構造パラメータの値を変化させて得られた解析転位線ＤＬａ〜ＤＬｃの形態に基づいて、電気的特性の不良原因構造パラメータを予測する。また、工程条件判定部２０は、不良原因構造パラメータの工程条件を応力解析及び転位動力学解析の結果に基づいて修正し改善する。例えば、転位動力学解析の結果、ゲート絶縁膜５６ａ〜５６ｃの膜厚Ｔｏが１８ｎｍ以上では、成長する転位線が活性領域６０ａ〜６０ｃの深さＤａを越えているため、活性領域６０ａ〜６０ｆ及び半導体基板５０のｎ+ｐ接合のリーク電流の原因となることが危惧される。実際に、図１に示した製造部４２でゲート絶縁膜の膜厚を１４ｎｍ〜２０ｎｍと変化させて対策検討ロットが製造される。対策検討ロットのそれぞれの半導体メモリのメモリセルのテストパターンでＭＯＳトランジスタのリーク電流測定が実施される。その結果、ゲート絶縁膜の膜厚が１８ｎｍ以上ではリーク電流不良が多発し、良品率は３０％以下であることが確認されている。また、ゲート絶縁膜の膜厚が１６ｎｍ以下では良品率は９０％以上であることが確認されている。工程条件判定部２０は、図５及び図６に示した絶縁膜５６の膜厚Ｔｏが１４〜１６ｎｍとなるようにゲート熱酸化工程の工程条件を修正する。修正されたゲート熱酸化工程の工程条件は、製造管理サーバ３６に出力される。
入力装置２４は、キーボード、マウス等の機器を指す。入力装置２４から入力操作が行われると対応するキー情報がＣＰＵ３０に伝達される。出力装置２６は、モニタなどの画面を指し、液晶表示装置（ＬＣＤ）、発光ダイオード（ＬＥＤ）パネル、エレクトロルミネセンス（ＥＬ）パネル等が使用可能である。出力装置２６は、ＣＰＵ３０により制御され、検査情報取得部２で取得される検査結果、構造取得部８で取得される製造過程の半導体装置の形状や構造、及び応力解析部１０や転位動力学解析部１４で実施される計算結果等を表示する。外部メモリ２８は、応力解析部１０や転位動力学解析部１４で実施されるシミュレーション等の演算をＣＰＵ３０に実行させるためのプログラムを保存している。また、ＣＰＵ３０の内部メモリ２２又は外部メモリ２８は、ＣＰＵ３０における演算において、計算途中や解析途中のデータを一時的に保存する。
本発明の実施の形態に係る工程管理システムによれば、転位発生原因となる危険工程や電気的特性不良の原因となる構造を同定して迅速な改善を施すことができ、歩留まり低下の防止及び製造コストの抑制が可能となる。
上記した転位動力学解析で、実際には転位が発生しない条件でも計算では大きく転位が成長する場合がある。そのような誤った転位成長の転位起点近傍では、応力解析で予測される応力が異常に大きくなる。例えば、誤った転位起点上の絶縁膜の粘性係数等を修正して応力場を再計算することにより、解析転位線がＴＥＭで測定された検査転位像と整合するように改善が行われる。このように、本発明の実施の形態に係る工程管理システムでは、検査情報による検証を重ねることにより、解析転位線の予測を高精度なレベルに維持することが可能となっている。
また、上述の説明では、不良原因構造パラメータは、単一としているが、複数の構造パラメータを含んでいてもよいことは勿論である。例えば、ゲート絶縁膜５６ａ〜５６ｃの膜厚Ｔｏが１８ｎｍ以上では転位の成長が活性領域６０ａ〜６０ｃの深さＤａを越えて発生する。他の構造パラメータとして、ゲート電極５８のゲート長Ｌｇを、例えば９０ｎｍから８０ｎｍに変更して応力解析及び転位動力学解析を行う。その結果、転位の成長は、抑制されて５０ｎｍ以内に限定されることが確認されている。図１の製造部４２で、ゲート電極５８のゲート長Ｌｇを８０ｎｍとして試作したＭＯＳトランジスタでは、良品率が９５％と改善されている。また、図１８に示すように、絶縁膜５６及びＳＴＩ５４の境界でゲート電極５８ａが曲げられた湾曲部１５８ａでは、応力集中が生じる。例えば、ゲート長Ｌｇａが９０ｎｍのゲート電極５８ａの湾曲部１５８ａに対して応力解析及び転位動力学解析を実施する。ゲート絶縁膜５６ａ〜５６ｃの膜厚Ｔｏが２０ｎｍの場合について、図１９に示すように、ゲート電極５８ｂのゲート長Ｌｇｂを８０ｎｍと短くする。更に、図２０に示すように、ゲート電極５８ｂの湾曲部１５８ｂの形状を直線形状のゲート電極５８ｃに変更する。その結果、転位の成長は抑制されて深さが８０ｎｍ以内に限定されることが確認されている。図１に示した設計部４１でゲート電極５８ｃに対応するフォトマスクを製造して試作したＭＯＳトランジスタでは、良品率が７２％と改善されることが確認されている。このようにして、危険工程で処理される半導体基板５０の構造の複数の構造パラメータを組み合わせて応力解析及び転位動力学解析を適用することにより、それぞれの構造パラメータに対する工程条件を修正し改善することが可能となる。
次に、本発明の実施の形態に係る工程管理方法を、図２１及び図２２に示すフローチャートを用いて説明する。
（イ）まず、図１に示した設計管理サーバ３５の制御により、設計情報データベース３１に格納されている半導体装置のレイアウトデータに基づいてフォトマスクが設計部４１で製作される。製造管理サーバ３６の制御により、製造情報データベース３２に格納された工程条件に基づいて、製造部４２で半導体装置の試作製造が実施される。製造部４２に配置された製造装置を用いて、複数の製造工程によりフォトマスクの回路パターンが半導体基板に転写される。各製造工程で形成された半導体装置の形状や構造パラメータが構造情報として製造情報データベース３２に格納されている。試作された半導体装置は、検査部４４で電気的特性が測定される。ｐｎ接合のリーク電流による不良が検出された半導体装置に対して、ＴＥＭを用いて転位像が測定される。半導体装置の電気的特性不良及び測定された検査転位像等の検査情報は、検査サーバ３８により検査情報データベース３４に格納されている。
（ロ）図２１のステップＳ１００で、図１に示したＣＰＵ３０の検査情報取得部２により、検査情報データベース３４に格納されているｐｎ接合のリーク電流による不良が検出された半導体装置が検索される。検査情報取得部２では、検索された半導体装置の検査転位像が検査情報データベース３４から取得される。
（ハ）ステップＳ１０１で、工程条件取得部４により、不良半導体装置の複数の工程及び工程条件が、製造情報データベース３２から取得される。ステップＳ１０２で、工程設定部６により、複数の工程の中から、加熱処理を含む工程が転位発生原因解析の対象工程として設定される。また、ステップＳ１０３で、構造取得部８により、対象製造工程で処理される半導体基板５０の構造を規定する構造パラメータ等の構造情報を製造情報データベース３２から取得する。
（ニ）ステップＳ１０４で、応力解析部１０により、対象工程の工程条件及び対象工程で処理される半導体基板５０の構造に基づいて、３次元応力シミュレーションにより半導体基板５０の構造の内部に設定された複数の節点で応力を計算して応力場を予測する。ステップＳ１０５で、起点設定部１２により、予測された応力場で基準値以上となる応力が集中する位置に複数の起点を設定する。複数の起点の中から転位源を配置する起点が指定される。ステップＳ１０６で、転位動力学解析部１４により、転位源が配置された起点に対して、応力場において転位動力学シミュレーションにより転位の成長過程を計算し解析転位線の形態を予測する。ステップＳ１０７で、全ての設定された起点について転位動力学シミュレーションにより成長過程が計算されるまで、ステップＳ１０５及びＳ１０６の処理が繰り返される。
（ホ）ステップＳ１０８で、転位形態比較部１６により、解析転位線の形態が検査転位像と比較される。比較の結果、転位起点及び転位線の長さが、予め転位形態比較部１６に設定された判定基準値の範囲内で一致していれば、ステップＳ１０９で、対象工程が転位発生原因の危険工程と判定される。また、ステップＳ１０８で、解析転位線の形態が検査転位像と位置していない場合は、ステップＳ１１０で、応力解析の応力シミュレーションの改善を行う。
（ヘ）次に、図２２のステップＳ１２０で、工程設定部６により、転位発生原因と判定された危険工程が対象工程として取得される。ステップＳ１２１で、構造パラメータ設定部１８により、対象工程で処理される半導体基板５０の構造を規定する複数の構造パラメータから対象構造パラメータが設定される。対象構造パラメータの値としては複数の異なる値が指定される。
（ト）ステップＳ１２２で、応力解析部１０により、図２１のステップＳ１０４と同様の処理から複数の対象構造パラメータ値のそれぞれに対する複数の応力場が予測される。ステップＳ１２３及びＳ１２４で、起点設定部１２及び転位動力学解析部１４で、ステップＳ１０５及びＳ１０６と同様に、複数の応力場のそれぞれに対して設定した全ての起点について転位の成長が予測される。ステップＳ１２６で、全ての設定された構造パラメータについて転位動力学解析により転位の成長が計算されるまで、ステップＳ１２１〜Ｓ１２５の処理が繰り返される。
（ル）ステップＳ１２７で、工程条件判定部２０により、構造パラメータ設定部１８で指定された対象構造パラメータの値を変化させて得られた解析転位線の形態に基づいて、電気的特性の不良原因構造パラメータが予測される。また、工程条件判定部２０では、不良原因構造パラメータに対応する工程の工程条件が応力解析及び転位動力学解析の結果に基づいて修正され改善される。
本発明の実施の形態に係る工程管理方法によれば、開発製品の試作で製造された半導体装置の転位により誘起される電気的特性不良の危険工程及び危険転位起点の判定を効率的に行うことができる。更に、危険工程で処理される半導体基板５０の構造の複数の構造パラメータのそれぞれについて応力解析及び転位動力学解析を適用することにより、不良原因の構造パラメータに対する工程条件を改善することが可能となる。
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、半導体装置としてＭＯＳトランジスタをメモリユニットとする半導体メモリを用いて説明している。しかし、半導体装置としては、フローティングゲートＭＯＳトランジスタを用いるフラッシュメモリ、フリップフロップ回路を用いるスタティックランダムアクセスメモリ（ＳＲＡＭ）、キャパシタとＭＯＳトランジスタの組み合わせを用いるダイナミックＲＡＭ（ＤＲＡＭ）等の半導体メモリでもよいことは勿論である。また、メモリ混載論理回路や論理回路等であってもよい。また、対象工程として、半導体装置に用いられるＭＯＳトランジスタの工程だけでなく、ＳｉＯ2膜以外の種々のゲート絶縁膜を有する絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）、バイポーラトランジスタ（ＢＰＴ）、あるいはｐｎ接合ダイオード等のｐｎ接合を半導体基板に形成する素子であればよいことは勿論である。
また、本発明の実施の形態の説明では、加熱処理を含む工程が転位発生原因となる危険工程の候補とされている。しかし、例えばドライエッチング工程や、ＣＶＤ工程等の半導体基板の形状変化を伴う工程においても、応力が発生する場合がある。半導体基板の形状変化を伴う工程を危険工程の候補として扱う場合、形状シミュレーション及び３次元応力シミュレーションが組み合わされたプロセスシミュレータを応力解析部１０に用いれば、容易に応力場の予測が可能となる。
また、本発明の実施の形態では、半導体装置の試作製造を用いて説明している。しかし、量産品の製造で同様の電気的特性不良の問題が発生した場合でも、現行の不良対策で実施されているような膨大な実験や不良解析を必要とせずに、問題となる危険工程及び不良原因工程等をピンポイント、あるいは限定された範囲内で指定が可能で、工程改善が容易に実現できる。
更に、実際の転位が未発見の開発段階の半導体装置では、検査転位像の検査情報量が不十分で解析転位線の形態との比較の精度は劣る。しかし、例えば７０ｎｍデザインルールのように、上述の９０ｎｍデザインルールと近い半導体装置製品では、９０ｎｍデザインルールの検査情報及び製造情報を利用することが可能である。９０ｎｍデザインルールで判定された危険工程及び危険転位起点に基づいて、応力解析及び転位動力学解析により応力場及び転位の成長過程の予測ができる。したがって、不良原因工程に対する予防が可能となる。実際に、７０ｎｍデザインルールで設計された半導体装置を試作した結果、半導体装置の動作にも問題はなく、ＴＥＭ観察でも転位の発生は認められないことが確認されている。更に、７０ｎｍ以下、例えば５５ｎｍ以下のデザインルールの半導体装置の開発においても、本発明の実施の形態に係る工程管理方法を適用して、危険工程及び不良原因工程等を予測することも可能である。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
２ 検査情報取得部
４ 工程条件取得部
８ 構造取得部
１０ 応力解析部
１２ 起点設定部
１４ 転位動力学解析部
１６ 転位形態比較部
１８ 構造パラメータ設定部
２０ 工程条件判定部
３２ 製造情報データベース
３４ 検査情報データベース
４ 工程条件取得部
８ 構造取得部
１０ 応力解析部
１２ 起点設定部
１４ 転位動力学解析部
１６ 転位形態比較部
１８ 構造パラメータ設定部
２０ 工程条件判定部
３２ 製造情報データベース
３４ 検査情報データベース
Claims (5)
- 半導体基板に製造された半導体装置中の検査転位像を取得する検査情報取得部と、
前記半導体装置を製造した複数の工程のそれぞれの工程条件を取得する工程条件取得部と、
取得した前記工程条件に基づいて前記複数の工程の中から転位発生原因となる危険工程の候補を対象工程として設定する工程設定部と、
前記複数の工程の中から設定された前記対象工程で処理される前記半導体基板の構造を取得する構造取得部と、
前記工程条件及び前記構造に基づいて、前記構造の内部に設定された複数の節点で応力を計算する応力解析部と、
基準値以上の前記応力の集中が予測される位置に複数の起点を設定する起点設定部と、
前記複数の起点の位置のそれぞれに対して、前記応力による応力場で転位の成長過程を計算し解析転位線の形態を予測する転位動力学解析部と、
前記解析転位線の形態を前記検査転位像と比較して、前記対象工程が転位発生原因の危険工程であるか判定する転位形態比較部
とを備えることを特徴とする工程管理システム。 - 前記危険工程で処理される前記構造を規定する複数の構造パラメータの中から対象構造パラメータを設定する構造パラメータ設定部と、
前記対象構造パラメータの値を変化させて得られた新たな解析転位線の形態に基づいて、不良原因構造パラメータを予測し、前記不良原因構造パラメータに対応する前記工程条件を修正する工程条件判定部
とを更に備えることを特徴とする請求項１に記載の工程管理システム。 - 前記検査転位像を含む検査情報を保管する検査情報データベースと、
前記工程条件、及び前記構造パラメータを含む製造情報を保管する製造情報データベース
とを更に備えることを特徴とする請求項２に記載の工程管理システム。 - 半導体基板に製造された半導体装置中の検査転位像を検査情報取得部で取得し、
前記半導体装置を製造した複数の工程のそれぞれの工程条件を工程条件取得部で取得し、
取得した前記工程条件に基づいて前記複数の工程の中から転位発生原因となる危険工程の候補を対象工程として工程設定部で設定し、
前記複数の工程の中から設定された前記対象工程で処理される前記半導体基板の構造を構造取得部で取得し、
前記工程条件及び前記構造に基づいて、前記構造の内部に設定された複数の節点で応力を応力解析部で計算し、
基準値以上の前記応力の集中が予測される位置に複数の起点を起点設定部で設定し、
前記複数の起点の位置のそれぞれに対して、前記応力による応力場で転位の成長過程を計算し解析転位線の形態を転位動力学解析部で予測し、
前記解析転位線の形態を前記検査転位像と比較して、前記対象工程が転位発生原因の危険工程であるか転位形態比較部で判定する
ことを含むことを特徴とする工程管理方法。 - 前記危険工程で処理される前記構造を規定する複数の構造パラメータの中から対象構造パラメータを構造パラメータ設定部で指定し、
前記対象構造パラメータの値を変化させて得られた新たな解析転位線の形態に基づいて、不良原因構造パラメータを予測し、前記不良原因構造パラメータに対応する工程条件を工程条件判定部で修正する
ことを更に含むことを特徴とする請求項４に記載の工程管理方法。
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