JP4545272B2

JP4545272B2 - Digital attenuator and digital attenuation processing method

Info

Publication number: JP4545272B2
Application number: JP2000099181A
Authority: JP
Inventors: 直人尾▲崎▼; 哲郎杉本
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2010-09-15
Anticipated expiration: 2020-03-31
Also published as: JP2001282296A

Abstract

PROBLEM TO BE SOLVED: To actualize a digital attenuator with smaller layout area without using any large-capacity memory. SOLUTION: A fine coefficient multiplication part 1 performs multiplication by a fine coefficient which enables an attenuation quantity to be set in 255 stages as to 0.5 dB steps. When a digital value is shifted by one digit, the value represented in decimal notation becomes 1/2 time or twice, so bit shift pulses are generated by using as a shift quantity the value of the quotient obtained by dividing an 8-bit attenuation quantity by 12 (=6dB/0.5dB) to perform bit shifting processing by a bit shift part 2. A rough coefficient multiplication part 3 which performs multiplication by a rough coefficient uses the value of the remainder of the mentioned division as addresses of a ROM and reads a 9-bit value '111111111' to '100001111' corresponding to remainder values '0' to '11' as the addresses out of the ROM, so that the attenuation quantity can be set in 0.5dB steps.

Description

【０００１】
【発明の属する技術分野】
本発明はデジタルアッテネータに関し、特にＰＣＭ（Pulse Code Modulation）信号等のデジタルデータを減衰させるデジタルアッテネータに関する。
【０００２】
【従来の技術】
一般に、デジタルアッテネータは、図１１に示されているように、入力されたデジタルデータに対して１以下の係数データを乗じることによって、減衰されたデータを出力する機能を有している。このデジタルアッテネータを実現する場合、最も簡単な構成は、予め係数データをメモリに記憶しておき、このメモリから対応するデータを読出す構成である。
【０００３】
例えば、減衰させるべく入力される２４ビットのデジタルデータ（符号ビットを含む）に対して、−０．５ｄＢ刻みで−１２７ｄＢの深さまで減衰をコントロールしようとする場合、データに乗じるための２５ビットの係数データを生成する必要がある。係数データを選択するために外部から設定されるデータが８ビットである場合、図１２に示されているように、係数データの「１１１１１１１１」を−０ｄＢに対応させ、同じく「１１１１１１１０」を−０．５ｄＢに対応させ、以下同様に０．５ｄＢ刻みで減衰量を割当てる。ただし、係数データ「００００００００」に対しては−∞ｄＢの減衰量を割当てる。
【０００４】
この場合、同図に示されているように、減衰量０ｄＢについては、２０ｌｏｇ（３３５５４４３２／２²⁵）＝０ｄＢであり、係数データは「３３５５４４３２」（１０進数）である。また、減衰量−０．５ｄＢについては２０ｌｏｇ（３１６７４４２６／２²⁵）＝−０．５ｄＢであり、係数データは「３１６７４４２６」である。以下同様に、０．５ｄＢ刻みの減衰量に対応する係数データを用意する必要がある。
【０００５】
【発明が解決しようとする課題】
上述した図１１に示されている構成によるアッテネータにおいて、係数データを予め記憶しておくには、２５ビット×２５６個のデータを記憶できるメモリを用意する必要がある。したがって、記憶容量が大きく、チップサイズも大きいメモリを用いなければならず、レイアウト面積が大きくなる。したがって、より小さいレイアウト面積で実現することのできるデジタルアッテネータの実現が望まれる。
【０００６】
また、減衰させる場合、所望の値までいきなり減衰させると、聴感上耳障りになる。すなわち、図１３（ａ）に示されているように、所望の値までいきなり減衰させると、聴感上違和感がある。これを防止するために、グランドレベルと交わる零クロス点で所望の値まで減衰させる手法が採用されるのが通常である。しかしながら、音声信号を符号化したデジタルデータについては零クロス点が長時間生じない場合もあり、所望の値まで速やかに減衰させることができないという欠点もある。したがって、所望の値まで徐々に、なめらかにかつ、速やかに変化させることのできるデジタルアッテネータの実現が望まれる。
【０００７】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的はより少ないレイアウト面積で実現できるデジタルアッテネータを提供することである。また、本発明の他の目的は、聴感上耳障りにならずに所望の値まで減衰させることのできるデジタルアッテネータを提供することである。
【０００８】
本発明によるデジタルアッテネータは、入力されるデジタルデータについて外部から指定される指定減衰量に応じて減衰処理を行うデジタルアッテネータであって、現在の減衰量と前記指定減衰量との比較結果に応じて前記デジタルデータに乗算すべきファイン係数を変化させるファイン係数乗算手段と、前記指定減衰量を減衰しうるステップ数で除算した商の値に応じて前記デジタルデータについてビットシフトを行うビットシフト手段と、前記除算による余りの値に応じて前記デジタルデータに乗算すべきラフ係数を変化させるラフ係数乗算手段とを含み、
前記ファイン係数乗算手段及び前記ラフ係数乗算手段において共用する乗算器を設け、これら乗算手段により該乗算器を時分割に用いることを特徴とする。また、前記ファイン係数乗算手段は、前記比較結果に応じてカウント値が変化するアップダウンカウンタと、このカウント値を前記デジタルデータに乗算する乗算器とを含むことを特徴とする。さらに、前記ビットシフト手段は、前記デジタルデータを入力とするシフトレジスタを含み、前記シフトレジスタを前記商の値に応じてシフト制御するようにしたことを特徴とする。そして、前記ラフ係数乗算手段は、前記余りの値をアドレスとして前記ラフ係数を出力するメモリと、このメモリから出力されるラフ係数を前記デジタルデータに乗算する乗算器とを含むことを特徴とする。
【００１０】
また、本発明による別のデジタルアッテネータは、デジタルデータに係数データを乗算してデジタルデータを減衰するデジタルアッテネータであって、ｎビットの入力された減衰設定値と下位に拡張されたｍビットのデータを（ｎ＋ｍ）ビットの係数設定値として記憶する第１の記憶手段と、現在の（ｎ＋ｍ）ビットの係数設定値を記憶する第２の記憶手段と、前記第１の記憶手段と前記第２の記憶手段とに記憶された係数設定値の大小に基づいて前記係数設定値を更新する更新手段と、前記係数設定値の下位ｍビットと上位の固定されたｋビットとによって第１の係数データを生成する手段と、前記第１の係数データを入力された第１のデジタルデータに乗算して第２のデジタルデータを出力する第１の乗算手段と、前記更新手段により更新された係数設定値の上位ｎビットと前記第２のデジタルデータとから第３のデジタルデータを出力する演算手段とを含み、
前記演算手段は、前記係数設定値の上位ｎビットを所定の値で除算する除算手段と、前記除算の商の値に基づいて前記第２のデジタルデータをビットシフトするビットシフト手段と、前記除算の余りの値に基づいて所定の係数データを前記ビットシフト手段のビットシフト出力に乗算し、第３のデジタルデータを出力する第２の乗算手段とを含み、
前記第１の乗算手段及び前記第２の乗算手段において共用する乗算器を設け、これら乗算手段により該乗算器を時分割に用いることを特徴とする。そして、前記固定されたｋビットのデータは全て「１」であることを特徴とする。さらに、前記第２の乗算手段において乗算される係数データは、前記除算手段の余りの値をアドレスとし係数が記憶された記憶手段とから出力されることを特徴とする。
【００１１】
本発明によるデジタル減衰処理方法は、入力されるデジタルデータについて外部から指定される指定減衰量に応じて減衰処理を行うデジタル減衰処理方法であって、現在の減衰量と前記指定減衰量との比較結果に応じて前記デジタルデータに乗算すべきファイン係数を変化させるファイン係数乗算ステップと、前記指定減衰量を減衰しうるステップ数で除算した商の値に応じて前記デジタルデータについてビットシフトを行うビットシフトステップと、前記除算による余りの値に応じて前記デジタルデータに乗算すべきラフ係数を変化させるラフ係数乗算ステップとを含み、前記ファイン係数乗算ステップ及び前記ラフ係数乗算ステップにおいて、これらの乗算を時分割で行うことを特徴とする。
【００１２】
要するに、ファイン係数の乗算、ビットシフト処理、及びラフ係数の乗算によってデジタル値の減衰処理を実現しているので、大容量のメモリを用いる必要がなく、より少ないレイアウト面積でデジタルアッテネータを実現できるのである。
また、本デジタルアッテネータでは、聴感上耳障りにならないように減衰させるために、乗算する係数データは固定の上位ビットと変化自在な下位ビットとから構成され、この下位ビットのみを変化させるように制御しているのである。
【００１３】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
図１は本発明によるデジタルアッテネータの実施の一形態を示すブロック図である。同図に示されているように、本実施形態によるデジタルアッテネータは、現在の減衰量と外部から指定された減衰量との比較結果に応じて生成したファイン係数を、入力されたデジタルデータに乗算するファイン係数乗算部１と、デジタルデータについて減衰ステップ数で除算した商に応じてビットシフト処理を行うビットシフト部２と、上記除算した余りに応じて生成したラフ係数を、デジタルデータに乗算するラフ係数乗算部３とを含んで構成されている。このように、本アッテネータでは、ファイン係数の乗算、ビットシフト処理、及びラフ係数の乗算によってデジタル値の減衰処理を実現しているのである。本例では、ファイン係数乗算部１でのファイン係数の乗算において（０．５／２９）ｄＢステップの減衰を実現している。また、ビットシフト部２でのビットシフト処理において６ｄＢステップの減衰を実現している。さらに、ラフ係数乗算部３でのラフ係数の乗算において０．５ｄＢステップの減衰を実現している。
【００１４】
まず、ファイン係数の乗算は、図１２に示されているように、０．５ｄＢステップで２５５段階に減衰量を設定できるものとする。すなわち、０ｄＢに「１１１１１１１１」を、−０．５ｄＢに「１１１１１１１０」をそれぞれ対応させる。同様に、−１２７ｄＢに「０００００００１」を、−∞ｄＢに「００００００００」を対応させる。
【００１５】
ファイン乗算に２９進カウンタを用いる場合、０．５ｄＢ遷移は、０．５ｄＢ／２９ステップでソフト遷移させることができる。この２９進カウンタは、２９＜２⁵であるから、５ビットのカウンタで実現することができる。本実施形態においては、この５ビットを下位ビットとし、更に上位に４ビット追加し、合計９ビットとする。ただし、上位４ビットは「１１１１」に固定するものとする。このため、０．５ｄＢについて、０ｄＢに対応する「１１１１１１１１１」から−０．４８９ｄＢに対応する「１１１１０００１１」まで、約０．０１７ｄＢ刻みで変化させることができる。
【００１６】
この２９進カウンタの出力値が図２に示されている。同図に示されているように、カウンタのカウント値「０」〜「２８」に対してデジタルデータ「１１１１１１１１１」〜「１１１１０００１１」（十進数の「５１１」〜「４８３」）が対応する。この２９進カウンタはアップダウンカウンタとして構成する。このため、カウントアップによって出力値が「１１１１１１１１１」になった場合、次のカウント値は「１１１１０００１１」である。また、カウントダウンによって出力値が「１１１１０００１１」になった場合、次のカウント値は「１１１１１１１１１」である。この２９進カウンタを用いることによって得られる減衰量は、−０．００００ｄＢ〜−０．４８９５ｄＢまで、約０．０１７ｄＢステップで得られる。この場合、同図に示されているように、得られる減衰量に対応するデジタルデータ「１１１１１１１１１」〜「１１１１０００１１」は、上位４ビットが「１１１１」に固定されている。このように、上位４ビットを「１」に固定した状態で、下位５ビットを変化させているので、後述するように、所望の値までソフトに遷移させることができるのである。
【００１７】
ビットシフト部２が行うビットシフト処理においては、周知のシフトレジスタを用いてビットシフトを行う。このビットシフト処理においては、デジタル値を１桁シフトさせると１０進数で表した場合の値が１／２又は２倍になる。よって、２０ｌｏｇ（１／２）＝−６ｄＢ、２０ｌｏｇ２＝６ｄＢであり、振幅が１／２又は２倍になる６ｄＢ刻みで減衰値を変化させることができる。本例では、８ビットの減衰量を１２（＝６ｄＢ／０．５ｄＢ）で除算した商の値をシフト量としてビットシフトパルスを発生させる。
【００１８】
また、ラフ係数乗算処理では、上記除算の余りの値をＲＯＭのアドレスとする。１２で除算する場合の余りは「０」〜「１１」のいずれかの値になるので、余り「０」に０ｄＢ、余り「１」に−０．５ｄＢを対応させる。同様に、０．５ｄＢステップ刻みで対応させ、余り「１１」には−５．５ｄＢを対応させることになる。このため、余りの値をアドレス値とし、余りの値に応じて対応するｄＢ値が読出されるように、各データをＲＯＭに記憶させておく。
【００１９】
このＲＯＭに記憶させておくデータが図３に示されている。同図に示されているように、アドレスである余りの値「０」〜「１１」に、９ビットの値「１１１１１１１１１」〜「１００００１１１１」が対応し、これらの値をＲＯＭに記憶させておくことになる。したがって、メモリの容量は、従来よりもはるかに小さくなる。
【００２０】
以上の３つの処理についてのより詳細なフローチャートが図４に示されている。同図に示されているように、ファイン係数乗算部１には、２９進のアップダウンカウンタが用いられる。このカウンタは、０．５ｄＢステップの設定値間をソフトに遷移させるために用いられる。係数９ビットのうちの下位５ビットを１ずつ変化させると、０．５ｄＢの範囲を０．０１７ｄＢ刻みで遷移させることができる。すなわち、「１１１１１１１１１」から「１１１１１１１１０」にダウンカウントさせた場合、その間には−０．０１７ｄＢの差がある。同様に、「１１１１０００１１」から「１１１１００１００」にアップカウントさせた場合、その間には０．０１７ｄＢの差がある。この場合、上位４ビットは「１１１１」に固定しておく。なお、アップカウント動作中にカウント値が「１１１１１１１１１」になった場合、あるいはダウンカウント動作中にカウント値が「１１１１００００１」になった場合は、後述するようにラフ係数が１段階変化するものとする。
【００２１】
カウンタをアップカウント動作させるかダウンカウント動作させるかについては、減衰量についての新たな設定値と現在の減衰量との比較結果によって決定する。すなわち、新しい設定値（Ａ）８ビットを上位ビットとし下位ビット側に５ビットに「０００００」を付加して拡張した合計１３ビットと、現在の減衰量（Ｂ）８ビットを上位ビットとし下位ビット側にファイン係数５ビットを付加した合計１３ビット（Ｃ）との大小比較を行う。そして、新しい設定値の方が現在の減衰量よりも大であればアップカウント動作を行う。逆に、新しい設定値が現在の減衰量よりも小であればダウンカウント動作を行う。両者が等しい場合は、アップカウント及びダウンカウントのいずれも行わず、現在のカウント値を維持する。
【００２２】
以上のようにアップカウントやダウンカウントを行うことにより、現在の減衰量（Ｂ）８ビットを上位ビットとし下位ビット側にファイン係数５ビットを付加した合計１３ビット（Ｃ）のＬＳＢ（Least Significant Bit）について＋１、＋０又は−１を行う。この更新された１３ビット（Ｃ）については、下位５ビットを次の時刻の計算に用い、上位８ビットはビットシフト処理及びラフ乗算処理における除算に用いる。
【００２３】
すなわち、更新された１３ビット（Ｃ）のうちの上位８ビットに対応する十進数を「２５５」から減算し、この減算結果を１２で除算する。そして、この除算における商をビットシフト処理に用い、余りをラフ係数の乗算に用いるのである。
ビットシフト部２は、上記除算の商をビットシフト数とし、その数だけデータを下位ビット側あるいは上位ビット側にシフトする。また、ラフ係数乗算部３は、上記除算の余りに応じて６ｄＢの範囲を０．５ｄＢ刻みで設定する。
【００２４】
例えば、上記の更新された１３ビットの上位８ビットが「１１１１０００１」（十進数で「２４１」）の場合、（２５５−２４１）／１２の乗算を行い、商＝１、余り＝２となる。これにより、ビットシフト部２及びラフ係数乗算部３は、同図中の☆印で示されている設定になる。したがって、ビットシフト部２で−６．０ｄＢ、ラフ係数乗算部３で−１．０ｄＢの減衰処理が行われ、合計の減衰量は−７．０ｄＢとなる。
【００２５】
以上のように、図４に示されている減衰処理を行うので、現在の減衰量と前記指定減衰量との比較結果に応じて前記デジタルデータに乗算すべきファイン係数を変化させるファイン係数乗算ステップと、指定減衰量を減衰しうるステップ数で除算した商の値に応じてデジタルデータについてビットシフトを行うビットシフトステップと、上記除算による余りの値に応じてデジタルデータに乗算すべきラフ係数を変化させるラフ係数乗算ステップとを含むデジタル減衰処理方法が、図１のデジタルアッテネータによって実現されていることになる。
【００２６】
図１に示されているデジタルアッテネータの詳細な構成例が図５及び図６に示されている。まず図５を参照すると、デジタルアッテネータは、外部から設定された減衰値をデジタルデータで出力するＣＰＵインタフェース１０１と、ＣＰＵインタフェース１０１から出力される左チャンネル及び右チャンネルの各８ビットのデジタルデータをそれぞれ保持するレジスタ１０２Ｌ及び１０２Ｒと、このレジスタ１０２Ｌ及び１０２Ｒにそれぞれ保持されたデジタルデータを選択するセレクタ１０３と、このセレクタ１０３によって選択されたデジタルデータを加算入力の一方とする１３ビット加算器１０４とを含んで構成されている。セレクタ１０３は、セレクト信号ＳＥＬＬがハイレベルのときに左チャンネルレジスタ１０２Ｌの出力を選択し、ローレベルのときに右チャンネルレジスタ１０２Ｒの出力を選択するものとする。
【００２７】
また、同図を参照すると、デジタルアッテネータは、１３ビットカウンタ１０５と、このカウンタ１０５の出力の上位８ビットを入力とするセレクタ１０６と、このセレクタ１０６の出力を入力の一方とする８ビット加算器１０７と、この加算器１０７の出力を保持するレジスタ１０８とを含んで構成されている。１３ビットカウンタ１０５は、クロックＣＬＫを６４分周したクロックＣＬＫ２の遷移タイミングでカウント値が変化するものとする。セレクタ１０６は、セレクト信号ＳＥＬＡＴＴがハイレベルのときにカウンタ１０５の出力を選択し、ローレベルのときにレジスタ１０８の出力を選択するものとする。レジスタ１０８は、リセット信号ＲＳＴが入力されると、その保持内容がリセットされるものとする。
【００２８】
さらに、同図を参照すると、デジタルアッテネータは、上位４ビットが「１１１１」に固定され１３ビットカウンタ１０５の下位５ビットを保持するレジスタ１０９と、レジスタ１０８の下位４ビットをアドレスとして先述したラフ係数が読出されるＲＯＭ１１１と、レジスタ１０９の保持データ及びＲＯＭ１１１から読出されるデータについてパラレルシリアル変換を行うパラシリ変換器１１０とを含んで構成されている。
【００２９】
１３ビット加算器１０４は、上位８ビットにセレクタ１０３の出力が入力され、残りの下位５ビットはオール「１」に固定されているものとする。この１３ビット加算器１０４のもう一方の加算入力には１３ビットカウンタ１０５の出力が入力される。この加算器１０４は２つの入力の差を出力し、両者の差に応じてキャリ信号ＣＡＲＲＹを出力し、１３ビットカウンタ１０５をアップカウント動作又はダウンカウント動作させる。すなわち、この加算器１０４は現在の減衰量と所望の減衰量という、２つの入力値を比較する比較器として動作する。そして、両者の差が零より大であれば１３ビットカウンタ１０５をアップカウント動作させる。一方、両者の差が零より小であれば１３ビットカウンタ１０５をダウンカウント動作させる。そして、両者の差がオール零すなわち両者が一致している場合は、ストップ信号ＳＴＯＰを生成し、１３ビットカウンタ１０５のカウント動作を停止させる。
【００３０】
１３ビットカウンタ１０５の上位８ビットは、セレクタ１０６を介して８ビット加算器１０７に入力される。８ビット加算器１０７では、「１２」を減算し、その減算結果をレジスタ１０８及びセレクタ１０６を介して再び入力側に戻す処理を順次繰返すことによって除算器の機能を実現しているのである。この場合、「１２」を減算できる限りパルスが出力され、先述したビットシフト処理のためのシフトクロックとなる。つまり、８ビット加算器１０７による除算処理結果の商がビットシフトクロックとして先述したビットシフト部２に入力されることになる。「１２」を減算できなくなった場合には、アンドゲート１１２の出力によってレジスタ１０８に与えるクロックを抑止する。この抑止により、レジスタ１０８には上記除算処理結果の余りが保持されることになる。
【００３１】
８ビット加算器１０７は、「１２」を減算した結果を入力側に戻す処理を繰返している期間においてはもう一方の入力に「−１２」が入力され、それ以外の期間においては「０」が入力されているものとする。
アンドゲート１１２の入力側には、クロックＣＬＫ及びビットシフト動作期間を定めるシフト信号ＳＦＴを入力とするアンドゲート１１３が設けられている。
アンドゲート１１２を介してレジスタ１０８にクロックが与えられている限り、アンドゲート１１４からビットシフト用クロックＳＦＴＣＫが出力される。このため、アンドゲート１１３にクロックＣＬＫ及びシフト信号ＳＦＴが共に入力されている状態で、かつ、上記の除算処理が行われている場合に限り、ビットシフト用クロックＳＦＴＣＫが出力されることになる。
【００３２】
また、この除算処理結果の余り（４ビット）は、アドレスとしてＲＯＭ１１１に入力される。このＲＯＭ１１１からは先述したラフ係数が読出される。この合計９ビットのデータはパラシリ変換器１１０に入力され、シリアルデータに変換された後、先述したラフ係数として出力される。なお、所定時間経過後、レジスタ１０８に保持データはリセット信号RSTによってリセットされる。
【００３３】
１３ビットカウンタ１０５の下位５ビットは、レジスタ１０９に入力される。
このレジスタ１０９の上位４ビットは、「１１１１」に固定されている。この合計９ビットのデータはパラシリ変換器１１０に入力され、シリアルデータに変換された後、先述したファイン係数として出力される。
一方、図６には、ファイン係数及びラフ係数の乗算処理並びにビットシフト処理を行うためのより具体的な回路構成が示されている。同図には、ビットシフト処理を行うためのシフトレジスタ１１３と、加算器１１４と、この加算結果を保持するワーキングレジスタ１１５と、ファイン係数やラフ係数を乗算するためのアンドゲート回路１１６と、このアンドゲート回路１１６の入力の一方を選択するセレクタ１１７とが示されている。
【００３４】
図７は、図６をデータのビットごとに書き表したものである。このような構成の回路を用いれば、デジタルデータとシリアル入力される係数９ビットを係数のＬＳＢから順に乗算することができる。
減衰されるべきデジタルデータ（Ｌチャンネル又はＲチャンネルのデータ）が入力されると、このデータはセレクタ１１７を介してアンドゲート回路１１６の入力の一方となり、その入力の他方に入力される９ビットのファイン係数のＬＳＢ１ビットとまず乗算される。このファイン係数のＬＳＢ１ビットとデータの乗算結果は、加算器１１４ａの入力の一方となり、その入力の他方には、最初は「０」が入力される。よって、乗算結果は、そのまま通過しシフトレジスタ１１３ａに入力され保持される。このシフトレジスタ１１３ａに予めシフトクロックを入力して、保持内容を１ビット下位側へシフトして出力する。このシフトされたデータは、加算器１１４ａの入力の一方となり、その入力の他方に入力されるデータと９ビットのファイン係数の下位から２ビット目との乗算結果と加算される。そして、再びシフトレジスタ１１３ａに入力され保持され、保持内容を１ビット下位側へシフトして出力し、同様のくり返し加算を９回行った結果を、デジタルデータとファイン係数との最終乗算結果として、シフトレジスタ１１３ａへ保持しておく。
【００３５】
次に、シフトレジスタ１１３ａは、前述した除算の商の数だけ、ビットシフト処理を行う。ビットシフト用クロックが入力されるごとに保持内容を１ビット下位側又は上位側にシフトして出力する。このシフトされたデータは、加算器１１４ａを介して、再びシフトレジスタ１１３ａに保持される。ビットシフト処理を行っている期間においては、アンドゲート１１６ａの出力はオール「０」にしているので、ビットシフト用クロックのパルス数と同じだけ、データのビットシフトのみが行われる。ビットシフト処理後のデータは、ワーキングレジスタ１１５ａに入力され、保持される。
【００３６】
このビットシフトされてワーキングレジスタ１１５に保持されたデータは、セレクタ１１７を介して再びアンドゲート回路１１６の入力の一方となる。このとき、アンドゲート回路１１６の入力の他方にはラフ係数が入力され、両者がファイン係数の場合と同様にくり返し乗算される。このデータとラフ係数の最終乗算結果は、再びワーキングレジスタ１１５に入力されて保持される。この保持されたデータは減衰されたデータであり、減衰出力として導出される。
【００３７】
以上の動作において、アップダウンカウンタである図５中のカウンタ１０５、乗算器である図６中のアンドゲート回路１１６等によって図１中のファイン係数乗算部１が実現されていることになる。また、シフトクロックに応じてビットシフト処理を行う図６中のシフトレジスタによって、図１中のビットシフト部２が実現されていることになる。さらに、余りの値をアドレスとしてラフ係数を出力するメモリである図５中のＲＯＭ１１１、この出力されるラフ係数を乗算する乗算器である図６中のアンドゲート回路１１６等によって図１中のラフ係数乗算部３が実現されていることになる。
【００３８】
なお、以上の動作において、アンドゲート回路１１６やワーキングレジスタ１１５は、ファイン係数乗算処理及びラフ係数乗算処理の２つの処理において共用される。つまり、これらの両乗算処理は同時に行われることがないので、図１に示されているように、物理的に別々の回路を用意するよりも、単一の回路を時分割で使用するのである。これにより、回路のレイアウトの小規模化、低コスト化を実現できる。
【００３９】
上述した図５及び図６の各部の動作について、更に図８のタイムチャートを参照して説明する。同図には、図５及び図６中の各部の信号が示されている。ただし、同図には左チャンネル信号についての動作のみが示されており、右チャンネルも同様の動作であるものとする。
同図を参照すると、本アッテネータは、ファイン係数作成期間、シフトクロック作成期間、及びラフ係数作成期間の３つの動作期間を有している。ファイン係数作成期間はクロック１６個分の期間、シフトクロック作成期間はクロック３２個分の期間、ラフ係数作成期間はクロック１６個分の期間であるものとする。
【００４０】
まず、ファイン係数作成期間においては、上述したレジスタ１０９に保持されたデータがパラシリ変換器１１０によってシリアルデータに変換され、この変換後のデータがファイン係数として出力される。
次に、シフトクロック作成期間においては、シフト信号ＳＦＴがハイレベルの期間において、上述した除算の結果得られる商の値に応じて最大２１個のパルス数のシフトクロックが生成される。この生成されたシフトクロックが先述したシフトレジスタ１１３に入力され、下位ビット側又は上位ビット側へのビットシフト処理が行われる。
【００４１】
そして、ラフ係数作成期間においては、上述した除算の結果得られる余りの値に応じて最大１１個のパルス数のデータが生成され、このデータをアドレス値としてＲＯＭ１１１からラフ係数が出力される。このラフ係数はパラシリ変換器１１０によってシリアルデータに変換され、この変換後のデータがラフ係数として出力される。
【００４２】
以上の動作の間、１３ビットカウンタ１０５の現在値と目標とする減衰値との比較処理が先述した１３ビット加算器１０４において行われる。そして、この比較結果に応じて、１３ビットカウンタ１０５をカウントアップ又はカウントダウンさせるか、カウント動作を停止させるための信号が生成される。
ところで、上述したように、全部で９ビットのうちの上位４ビットをオール「１」に固定し、下位５ビットを２９進カウンタで変化させている。このため、０．０１７ｄＢ刻みで、図９に示されているように少しずつ減衰させることができる。同図を参照するとわかるように、減衰量が僅かである範囲Ｌにおいては、ほとんどリニアに近い僅かな変化をし、減衰量が段々大きくなる範囲Ｖにおいては徐々に大きく変化することになる。つまり、上位ビットを固定し、それ以外の下位ビットを増減することによって、図９中のＬの部分のみを使ってソフトに遷移させていることになる。上述した図１３（ａ）に示されているように所望の値までいきなり減衰させるのではなく、同図（ｂ）に示されているように段階的に徐々に、かつ、速やかに減衰させることができるのである。
【００４３】
この場合、固定の上位ビットは、図５に示されている加算器１０４のように、入力側に固定値を付加して拡張したものである。そして、変化自在な下位ビットは、同図に示されているアップダウンカウンタであるカウンタ１０５によって発生させているのである。
図１０には、デジタルデータとして、ＤＣ４．８Ｖを入力した場合の、減衰出力の電圧値の変化が示されている。同図には、−∞ｄＢまで減衰させる場合、すなわちフェードアウトする場合の時間経過に対する減衰出力の電圧値の変化が示されている。同図中の実線Ｄが減衰出力であり、外部から−∞ｄＢへ減衰させるべく減衰値を設定してから、徐々に４．８Ｖから約１．０Ｖまでなめらかに減衰してゆく様子がわかる。
【００４４】
同図中の実線Ｆは、ファイン係数乗算処理の様子を縦軸の目盛とは無関係に相対的に表したものである。同図中の実線Ｒは、ラフ係数乗算処理の様子を縦軸の目盛とは無関係に相対的に表したものである。同図中の実線Ｓは、ビットシフト処理の様子を縦軸の目盛とは無関係に相対的に表したものである。
まず、ファイン係数乗算処理においては、上述したように０．５ｄＢの範囲を２９ステップで変化させている。このため、この処理単独では、同図中の実線Ｆで示されているように、ラフ係数乗算処理の１ステップの間を、くり返し電圧値が変化することになる。
【００４５】
また、ラフ係数乗算処理においては、上述したように０．５ｄＢステップで１２段階に変化させている。このため、この処理単独では、同図中の実線Ｒで示されているように、「１１１１１１１１１」なら「１００００１１１１」まで、１２段の階段状に電圧値が変化することになる。
さらに、ビットシフト処理においては、上述したように１ビットのシフトで６ｄＢ変化させることができる。このため、この処理単独では、同図中の実線Ｓで示されているように、ラフ係数乗算処理の１２ステップ、すなわち６ｄＢごとにビットシフト数が変化することになる。
【００４６】
これら３つの処理、すなわちファイン係数乗算処理、ビットシフト処理、ラフ係数乗算処理全てによって実現できる減衰特性は、同図中の実線Ｄで示されているような曲線になる。
なお、上述した図１においては、ファイン係数乗算処理、ビットシフト処理、ラフ係数乗算処理の順序で処理が行われている。しかしながら、処理の順序が、この順序に限定されることはなく、順不同で以上の３つの処理が行われれば良い。
【００４７】
ところで、本デジタルアッテネータでは、聴感上耳障りにならないように減衰させるために、乗算する係数データは固定の上位ビットと変化自在な下位ビットとから構成され、この下位ビットのみを変化させるように制御している。そして、この下位ビットは、アップダウンカウンタである図５中のカウンタ１０５によって発生させているのである。
【００４８】
また、本デジタルアッテネータでは、図５中のレジスタ１０２Ｌ（１０２Ｒ）」及び加算器１０４の入力部分によって、ｎビットの入力された減衰設定値と下位に拡張されたｍビットのデータを（ｎ＋ｍ）ビットの係数設定値として記憶する第１の記憶手段を実現し、同図中のカウンタ１０５によって現在の（ｎ＋ｍ）ビットの係数設定値を記憶する第２の記憶手段を実現している。さらに、同図中の加算器１０４の出力に応じてカウンタ１０５をアップカウント又はダウンカウント動作させることによって、係数設定値を更新する更新手段を実現している。
この係数設定値の下位ｍビットは、固定された上位ｋビットを有する図５中のレジスタ１０９に保持されることによってファイン係数を生成することになる。
【００４９】
上記係数設定値の上位ｎビットは、減衰しうる所定のステップ数で除算され、この除算の商の値に基づいて図６中のシフトレジスタによるビットシフトが行われ、この除算の余りの値に基づいて図５中のＲＯＭからラフ係数を生成してデジタルデータとの乗算が行われるのである。
なお、上記のｋ、ｍ、ｎはいずれも任意の自然数であるものとし、上記の各数値に限定されるものではない。
【００５０】
【発明の効果】
以上説明したように本発明は、ファイン係数の乗算、ビットシフト処理、及びラフ係数の乗算によってデジタル値の減衰処理を行うことにより、大容量のメモリが不要で、より少ないレイアウト面積でデジタルアッテネータを実現できるという効果がある。また、上位ビットを固定した状態で、下位ビットを変化させることにより、所望の値までソフトに遷移させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明によるデジタルアッテネータの実施の一形態を示すブロック図である。
【図２】２９進カウンタの出力値に対応する減衰量を示す図である。
【図３】除算結果の余りに対応する減衰量を示す図である。
【図４】図１のデジタルアッテネータによる処理についてのより詳細なフローチャートである。
【図５】本発明によるデジタルアッテネータを実現するためのより具体的な回路構成の一部を示すブロック図である。
【図６】本発明によるデジタルアッテネータを実現するためのより具体的な回路構成の一部を示すブロック図である。
【図７】図６中のアンドゲート回路の内部構成を示す図である。
【図８】図５及び図６の各部の動作を示すタイムチャートである。
【図９】本発明のデジタルアッテネータによる減衰動作を示す図である。
【図１０】本発明によるデジタルアッテネータによって−∞ｄＢまで減衰させる場合の各部の動作を示す図である。
【図１１】従来のデジタルアッテネータの回路構成を示すブロック図である。
【図１２】外部からの設定値と減衰量との対応関係を示す図である。
【図１３】（ａ）は従来のデジタルアッテネータによる減衰開始時の動作を示す図、（ｂ）は本発明のデジタルアッテネータによる減衰開始時の動作を示す図である。
【符号の説明】
１ファイン係数乗算部
２ビットシフト部
３ラフ係数乗算部
１０１ＣＰＵインタフェース
１０２Ｌ、１０２Ｒ、１０８、１０９レジスタ
１０３、１０６、１１７セレクタ
１０４１３ビット加算器
１０５１３ビットカウンタ
１０７８ビット加算器
１１０パラシリ変換器
１１１ＲＯＭ
１１３シフトレジスタ
１１４加算器
１１５ワーキングレジスタ
１１６アンドゲート回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital attenuator, and more particularly to a digital attenuator that attenuates digital data such as a PCM (Pulse Code Modulation) signal.
[0002]
[Prior art]
Generally, as shown in FIG. 11, the digital attenuator has a function of outputting attenuated data by multiplying input digital data by coefficient data of 1 or less. When realizing this digital attenuator, the simplest configuration is a configuration in which coefficient data is stored in a memory in advance and the corresponding data is read from the memory.
[0003]
For example, when 24-bit digital data (including a sign bit) input to be attenuated is to be controlled to a depth of -127 dB in steps of -0.5 dB, a 25-bit data to be multiplied by the data Coefficient data needs to be generated. When the data set from the outside to select coefficient data is 8 bits, as shown in FIG. 12, “11111111” of coefficient data is made to correspond to −0 dB, and “11111110” is also set to −0. Corresponding to 5 dB, the attenuation is assigned in 0.5 dB steps in the same manner. However, an attenuation amount of −∞ dB is assigned to the coefficient data “00000000”.
[0004]
In this case, as shown in the figure, for the attenuation of 0 dB, 20 log (335544432/2)^{twenty five}) = 0 dB, and the coefficient data is “33555432” (decimal number). Moreover, about 20-log (31674426/2) about attenuation amount -0.5dB.^{twenty five}) = − 0.5 dB, and the coefficient data is “31674426”. Similarly, it is necessary to prepare coefficient data corresponding to the attenuation amount in 0.5 dB steps.
[0005]
[Problems to be solved by the invention]
In the attenuator having the configuration shown in FIG. 11 described above, in order to store the coefficient data in advance, it is necessary to prepare a memory capable of storing 25 bits × 256 data. Therefore, a memory having a large storage capacity and a large chip size must be used, resulting in a large layout area. Therefore, it is desired to realize a digital attenuator that can be realized with a smaller layout area.
[0006]
In addition, in the case of attenuation, if it is attenuated suddenly to a desired value, it becomes harsh on hearing. That is, as shown in FIG. 13A, if the sound is suddenly attenuated to a desired value, there is a sense of discomfort in terms of hearing. In order to prevent this, it is usual to employ a technique of attenuating to a desired value at the zero cross point that intersects the ground level. However, the digital data obtained by encoding the audio signal may not have a zero cross point for a long time, and has a disadvantage that it cannot be quickly attenuated to a desired value. Therefore, it is desired to realize a digital attenuator that can be changed gradually, smoothly and quickly to a desired value.
[0007]
The present invention has been made to solve the above-described drawbacks of the prior art, and an object thereof is to provide a digital attenuator that can be realized with a smaller layout area. Another object of the present invention is to provide a digital attenuator that can be attenuated to a desired value without causing an audible disturbance.
[0008]
  The digital attenuator according to the present invention is a digital attenuator that performs attenuation processing on input digital data according to a designated attenuation amount designated from the outside, and according to a comparison result between the current attenuation amount and the designated attenuation amount. Fine coefficient multiplication means for changing a fine coefficient to be multiplied to the digital data, bit shift means for performing bit shift on the digital data according to a quotient value obtained by dividing the designated attenuation amount by the number of steps that can be attenuated, Rough coefficient multiplication means for changing a rough coefficient to be multiplied by the digital data in accordance with a remainder value obtained by the division.See
A multiplier shared by the fine coefficient multiplication means and the rough coefficient multiplication means is provided, and the multiplier is used for time division by these multiplication means.It is characterized by that. Further, the fine coefficient multiplication means includes an up / down counter whose count value changes according to the comparison result, and a multiplier which multiplies the digital data by the count value. Further, the bit shift means includes a shift register that receives the digital data, and shift-controls the shift register in accordance with the quotient value. The rough coefficient multiplication means includes a memory that outputs the rough coefficient using the remainder value as an address, and a multiplier that multiplies the digital data by the rough coefficient output from the memory..
[0010]
  Another digital attenuator according to the present invention is a digital attenuator for attenuating digital data by multiplying the digital data by coefficient data, and an n-bit input attenuation setting value and m-bit data expanded downward. Is stored as an (n + m) -bit coefficient setting value, second storage means for storing the current (n + m) -bit coefficient setting value, the first storage means, and the second storage means First coefficient data is updated by updating means for updating the coefficient setting value based on the magnitude of the coefficient setting value stored in the storage means, and lower m bits and upper fixed k bits of the coefficient setting value. A first multiplication unit that multiplies the first coefficient data by the first coefficient data and outputs a second digital data; and a updating unit that updates the first coefficient data. Containing an arithmetic unit for outputting a third digital data from the higher-order n bits of the coefficient set value and the second digital dataSee
The arithmetic means comprises: dividing means for dividing upper n bits of the coefficient setting value by a predetermined value; bit shifting means for bit-shifting the second digital data based on a quotient value of the division; and the division A second multiplying means for multiplying the bit shift output of the bit shift means by a predetermined coefficient data based on the remainder of the output and outputting third digital data;
A multiplier shared by the first multiplier and the second multiplier is provided, and the multiplier is used for time division by the multiplier.It is characterized by that. The fixed k-bit data is all “1”.. TheFurthermore, the coefficient data multiplied by the second multiplication means is output from the storage means storing the coefficient with the remainder value of the division means as an address.
[0011]
  A digital attenuation processing method according to the present invention is a digital attenuation processing method for performing attenuation processing on input digital data according to a designated attenuation amount designated from the outside, and compares a current attenuation amount with the designated attenuation amount. A fine coefficient multiplying step for changing a fine coefficient to be multiplied with the digital data according to a result, and a bit for performing a bit shift on the digital data according to a quotient value obtained by dividing the designated attenuation amount by the number of steps that can be attenuated A shift step, and a rough coefficient multiplication step for changing a rough coefficient to be multiplied by the digital data in accordance with a remainder value obtained by the division.In the fine coefficient multiplication step and the rough coefficient multiplication step, these multiplications are performed in a time division manner.It is characterized by that.
[0012]
In short, because digital value attenuation processing is realized by fine coefficient multiplication, bit shift processing, and rough coefficient multiplication, it is not necessary to use a large-capacity memory, and a digital attenuator can be realized with a smaller layout area. is there.
In addition, in this digital attenuator, the coefficient data to be multiplied is composed of a fixed upper bit and a variable lower bit in order to attenuate so as not to disturb the hearing, and control is performed so that only this lower bit is changed. -ing
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the drawings referred to in the following description, the same parts as those in the other drawings are denoted by the same reference numerals.
FIG. 1 is a block diagram showing an embodiment of a digital attenuator according to the present invention. As shown in the figure, the digital attenuator according to the present embodiment multiplies the input digital data by the fine coefficient generated according to the comparison result between the current attenuation amount and the attenuation amount designated from the outside. A fine coefficient multiplying unit 1 that performs bit shift processing according to a quotient obtained by dividing the digital data by the number of attenuation steps, and a rough that multiplies the digital data by a rough coefficient generated according to the remainder obtained by the division. The coefficient multiplication unit 3 is included. In this way, in the present attenuator, digital value attenuation processing is realized by fine coefficient multiplication, bit shift processing, and rough coefficient multiplication. In this example, attenuation of (0.5 / 29) dB steps is realized in the fine coefficient multiplication in the fine coefficient multiplication unit 1. In addition, the bit shift processing in the bit shift unit 2 realizes 6 dB step attenuation. Further, attenuation of 0.5 dB step is realized in the rough coefficient multiplication in the rough coefficient multiplication unit 3.
[0014]
First, as shown in FIG. 12, in the multiplication of the fine coefficient, it is assumed that the attenuation can be set in 255 steps in 0.5 dB steps. That is, “11111111” corresponds to 0 dB, and “11111110” corresponds to −0.5 dB. Similarly, “00000001” corresponds to −127 dB, and “00000000” corresponds to −∞ dB.
[0015]
When a 29-ary counter is used for fine multiplication, the 0.5 dB transition can be softly shifted in 0.5 dB / 29 steps. This 29-digit counter is 29 <2^FiveTherefore, it can be realized by a 5-bit counter. In the present embodiment, these 5 bits are set as the lower bits, and 4 bits are further added to the upper bits, for a total of 9 bits. However, the upper 4 bits are fixed to “1111”. For this reason, 0.5 dB can be changed in steps of about 0.017 dB from “111111111” corresponding to 0 dB to “111100011” corresponding to −0.489 dB.
[0016]
The output value of the 29-ary counter is shown in FIG. As shown in the figure, digital data “111111111” to “111100011” (decimal numbers “511” to “483”) correspond to the count values “0” to “28” of the counter. This 29-digit counter is configured as an up / down counter. Therefore, when the output value becomes “111111111” due to the count-up, the next count value is “111100011”. When the output value becomes “111100011” due to the countdown, the next count value is “111111111”. The attenuation obtained by using this 29-ary counter is obtained in steps of about 0.017 dB from −0.0000 dB to −0.4895 dB. In this case, as shown in the figure, the upper 4 bits of the digital data “111111111” to “111100011” corresponding to the obtained attenuation amount are fixed to “1111”. Thus, since the lower 5 bits are changed while the upper 4 bits are fixed to “1”, it is possible to make a soft transition to a desired value as will be described later.
[0017]
In the bit shift processing performed by the bit shift unit 2, bit shift is performed using a known shift register. In this bit shift processing, when the digital value is shifted by one digit, the value expressed in decimal number becomes 1/2 or double. Therefore, 20 log (1/2) = − 6 dB, 20 log 2 = 6 dB, and the attenuation value can be changed in increments of 6 dB at which the amplitude is halved or doubled. In this example, a bit shift pulse is generated using a quotient value obtained by dividing the 8-bit attenuation by 12 (= 6 dB / 0.5 dB) as a shift amount.
[0018]
In the rough coefficient multiplication process, the remainder of the division is used as the ROM address. Since the remainder when dividing by 12 is any value from “0” to “11”, the remainder “0” corresponds to 0 dB, and the remainder “1” corresponds to −0.5 dB. Similarly, correspondence is made in steps of 0.5 dB, and the remainder “11” is made to correspond to −5.5 dB. For this reason, the remainder value is used as an address value, and each data is stored in the ROM so that the corresponding dB value is read according to the remainder value.
[0019]
Data stored in the ROM is shown in FIG. As shown in the figure, 9-bit values “111111111” to “100001111” correspond to the remaining values “0” to “11” which are addresses, and these values are stored in the ROM. It will be. Therefore, the capacity of the memory is much smaller than before.
[0020]
A more detailed flowchart for the above three processes is shown in FIG. As shown in the figure, the fine coefficient multiplication unit 1 uses a 29-ary up / down counter. This counter is used to make a soft transition between set values of 0.5 dB steps. If the lower 5 bits of the coefficient 9 bits are changed one by one, the range of 0.5 dB can be changed in increments of 0.017 dB. That is, when down-counting from “111111111” to “111111110”, there is a difference of −0.017 dB between them. Similarly, when the up-count is performed from “111100011” to “111100100”, there is a difference of 0.017 dB between them. In this case, the upper 4 bits are fixed to “1111”. When the count value becomes “111111111” during the up-count operation or when the count value becomes “111100001” during the down-count operation, the rough coefficient is changed by one step as described later. .
[0021]
Whether the counter is to be up-counted or down-counted is determined by a comparison result between a new set value for the attenuation and the current attenuation. That is, the new setting value (A) 8 bits are the upper bits and the lower bits are added by adding “00000” to the 5 bits and a total of 13 bits, and the current attenuation (B) 8 bits are the upper bits and the lower bits Comparison is made with a total of 13 bits (C) with a fine coefficient of 5 bits added to the side. If the new set value is larger than the current attenuation, an up-count operation is performed. On the contrary, if the new set value is smaller than the current attenuation, the down-counting operation is performed. When both are equal, neither up-counting nor down-counting is performed, and the current count value is maintained.
[0022]
By performing up-counting and down-counting as described above, a total of 13 bits (C) LSB (Least Significant Bit) in which the current attenuation amount (B) is 8 bits and the fine bit is added to the lower bits. ), +1, +0 or -1. For the updated 13 bits (C), the lower 5 bits are used for calculation of the next time, and the upper 8 bits are used for division in the bit shift process and the rough multiplication process.
[0023]
That is, the decimal number corresponding to the upper 8 bits of the updated 13 bits (C) is subtracted from “255”, and the subtraction result is divided by 12. The quotient in this division is used for bit shift processing, and the remainder is used for multiplication of rough coefficients.
The bit shift unit 2 uses the division quotient as the bit shift number, and shifts the data to the lower bit side or the upper bit side by that number. The rough coefficient multiplication unit 3 sets a range of 6 dB in 0.5 dB increments according to the remainder of the division.
[0024]
For example, if the upper 8 bits of the updated 13 bits are “11110001” (decimal number “241”), multiplication of (255-241) / 12 is performed, and the quotient = 1 and the remainder = 2. As a result, the bit shift unit 2 and the rough coefficient multiplication unit 3 are set as indicated by asterisks in FIG. Therefore, attenuation processing of −6.0 dB is performed in the bit shift unit 2 and −1.0 dB is performed in the rough coefficient multiplication unit 3, so that the total attenuation amount is −7.0 dB.
[0025]
As described above, since the attenuation process shown in FIG. 4 is performed, a fine coefficient multiplication step for changing the fine coefficient to be multiplied with the digital data in accordance with the comparison result between the current attenuation amount and the designated attenuation amount. A bit shift step for performing a bit shift on the digital data according to a quotient value obtained by dividing the designated attenuation amount by the number of steps that can be attenuated, and a rough coefficient to be multiplied with the digital data according to the remainder value obtained by the division The digital attenuation processing method including the rough coefficient multiplication step to be changed is realized by the digital attenuator of FIG.
[0026]
Detailed configuration examples of the digital attenuator shown in FIG. 1 are shown in FIGS. First, referring to FIG. 5, the digital attenuator outputs a CPU interface 101 for outputting attenuation values set from the outside as digital data, and 8-bit digital data for each of the left channel and the right channel output from the CPU interface 101. Registers 102L and 102R to be held, a selector 103 for selecting digital data held in the registers 102L and 102R, respectively, and a 13-bit adder 104 having the digital data selected by the selector 103 as one of addition inputs It is configured to include. The selector 103 selects the output of the left channel register 102L when the select signal SELL is high level, and selects the output of the right channel register 102R when it is low level.
[0027]
Referring to the figure, the digital attenuator includes a 13-bit counter 105, a selector 106 having the higher 8 bits of the output of the counter 105 as an input, and an 8-bit adder having the output of the selector 106 as one of its inputs. 107 and a register 108 that holds the output of the adder 107. The 13-bit counter 105 is assumed to change the count value at the transition timing of the clock CLK2 obtained by dividing the clock CLK by 64. The selector 106 selects the output of the counter 105 when the select signal SELATT is at a high level, and selects the output of the register 108 when it is at a low level. The register 108 is reset when the reset signal RST is input.
[0028]
Further, referring to the figure, the digital attenuator includes the register 109 that holds the lower 5 bits of the 13-bit counter 105 with the upper 4 bits fixed to “1111” and the rough coefficient described above using the lower 4 bits of the register 108 as an address. Is read out, and the parallel-serial converter 110 that performs parallel-serial conversion on the data held in the register 109 and the data read out from the ROM 111 is configured.
[0029]
In the 13-bit adder 104, the output of the selector 103 is input to the upper 8 bits, and the remaining lower 5 bits are fixed to all “1”. The output of the 13-bit counter 105 is input to the other addition input of the 13-bit adder 104. The adder 104 outputs a difference between the two inputs, outputs a carry signal CARRY according to the difference between the two, and causes the 13-bit counter 105 to perform an up-count operation or a down-count operation. That is, the adder 104 operates as a comparator that compares two input values, the current attenuation amount and the desired attenuation amount. If the difference between the two is greater than zero, the 13-bit counter 105 is up-counted. On the other hand, if the difference between the two is smaller than zero, the 13-bit counter 105 is down-counted. If the difference between them is all zero, that is, they match, a stop signal STOP is generated, and the counting operation of the 13-bit counter 105 is stopped.
[0030]
The upper 8 bits of the 13-bit counter 105 are input to the 8-bit adder 107 via the selector 106. In the 8-bit adder 107, the function of the divider is realized by sequentially repeating the process of subtracting “12” and returning the result of the subtraction to the input side again via the register 108 and the selector 106. In this case, a pulse is output as much as “12” can be subtracted, and becomes a shift clock for the bit shift processing described above. That is, the quotient of the division processing result by the 8-bit adder 107 is input to the bit shift unit 2 described above as a bit shift clock. When “12” cannot be subtracted, the clock supplied to the register 108 is suppressed by the output of the AND gate 112. Due to this suppression, the remainder of the division processing result is held in the register 108.
[0031]
The 8-bit adder 107 receives “−12” as the other input during the period when the process of returning the result of subtracting “12” to the input side is repeated, and “0” during the other periods. It is assumed that it has been entered.
On the input side of the AND gate 112, an AND gate 113 that receives a clock CLK and a shift signal SFT that determines a bit shift operation period is provided.
As long as the clock is supplied to the register 108 via the AND gate 112, the bit shift clock SFTCK is output from the AND gate 114. For this reason, the bit shift clock SFTCK is output only when the clock CLK and the shift signal SFT are both input to the AND gate 113 and the above division processing is being performed.
[0032]
Further, the remainder (4 bits) of the division processing result is input to the ROM 111 as an address. From the ROM 111, the aforementioned rough coefficients are read out. The total 9-bit data is input to the parallel-serial converter 110, converted into serial data, and then output as the rough coefficient described above. Note that the data held in the register 108 is reset by a reset signal RST after a predetermined time has elapsed.
[0033]
The lower 5 bits of the 13-bit counter 105 are input to the register 109.
The upper 4 bits of the register 109 are fixed to “1111”. The total 9-bit data is input to the parallel-serial converter 110, converted into serial data, and then output as the fine coefficient described above.
On the other hand, FIG. 6 shows a more specific circuit configuration for performing a multiplication process and a bit shift process of a fine coefficient and a rough coefficient. The figure shows a shift register 113 for performing bit shift processing, an adder 114, a working register 115 for holding the addition result, an AND gate circuit 116 for multiplying a fine coefficient and a rough coefficient, A selector 117 for selecting one of the inputs of the AND gate circuit 116 is shown.
[0034]
FIG. 7 shows FIG. 6 written for each bit of data. If a circuit having such a configuration is used, digital data and 9-bit coefficient input serially can be sequentially multiplied from the LSB of the coefficient.
When digital data (L channel or R channel data) to be attenuated is input, this data becomes one of the inputs of the AND gate circuit 116 via the selector 117, and a 9-bit input to the other of the inputs. The LSB1 bit of the fine coefficient is first multiplied. The multiplication result of the LSB1 bit of the fine coefficient and the data becomes one of the inputs of the adder 114a, and “0” is initially input to the other input. Therefore, the multiplication result passes as it is and is input and held in the shift register 113a. A shift clock is input to the shift register 113a in advance, and the stored contents are shifted to the lower side by 1 bit and output. This shifted data becomes one of the inputs of the adder 114a, and is added to the multiplication result of the data input to the other of the inputs and the second bit from the lower order of the 9-bit fine coefficient. Then, the result is again input and held in the shift register 113a, and the held content is shifted to the lower side by 1 bit and output, and the result of performing the same repeated addition nine times is the final multiplication result of the digital data and the fine coefficient, The data is held in the shift register 113a.
[0035]
Next, the shift register 113a performs bit shift processing for the number of divisions described above. Each time a bit shift clock is input, the stored content is shifted to the lower side or the upper side by one bit and output. The shifted data is again held in the shift register 113a via the adder 114a. Since the output of the AND gate 116a is all “0” during the period during which the bit shift process is being performed, only the bit shift of data is performed as much as the number of pulses of the bit shift clock. The data after the bit shift processing is input to the working register 115a and held.
[0036]
The data shifted by this bit shift and held in the working register 115 becomes one of the inputs of the AND gate circuit 116 again via the selector 117. At this time, a rough coefficient is input to the other input of the AND gate circuit 116, and both are repeatedly multiplied in the same manner as in the case of the fine coefficient. The final multiplication result of the data and the rough coefficient is input again to the working register 115 and held. This retained data is attenuated data and is derived as an attenuated output.
[0037]
In the above operation, the fine coefficient multiplication unit 1 in FIG. 1 is realized by the counter 105 in FIG. 5 which is an up / down counter, the AND gate circuit 116 in FIG. 6 which is a multiplier, and the like. Further, the bit shift unit 2 in FIG. 1 is realized by the shift register in FIG. 6 that performs the bit shift processing in accordance with the shift clock. Further, the ROM 111 in FIG. 5 which outputs a rough coefficient using the remainder value as an address, the AND gate circuit 116 in FIG. 6 which is a multiplier for multiplying the output rough coefficient, etc. The coefficient multiplication unit 3 is realized.
[0038]
In the above operation, the AND gate circuit 116 and the working register 115 are shared in two processes, the fine coefficient multiplication process and the rough coefficient multiplication process. In other words, since both of these multiplication processes are not performed simultaneously, as shown in FIG. 1, a single circuit is used in a time division manner rather than preparing physically separate circuits. . As a result, the circuit layout can be reduced in size and cost.
[0039]
The operation of each part of FIGS. 5 and 6 described above will be further described with reference to the time chart of FIG. In the same figure, signals of respective parts in FIGS. 5 and 6 are shown. However, only the operation for the left channel signal is shown in the figure, and the same operation is performed for the right channel.
Referring to the figure, the attenuator has three operation periods: a fine coefficient creation period, a shift clock creation period, and a rough coefficient creation period. It is assumed that the fine coefficient generation period is a period of 16 clocks, the shift clock generation period is a period of 32 clocks, and the rough coefficient generation period is a period of 16 clocks.
[0040]
First, in the fine coefficient generation period, the data held in the register 109 is converted into serial data by the parallel-serial converter 110, and the converted data is output as a fine coefficient.
Next, in the shift clock generation period, a shift clock having a maximum number of 21 pulses is generated in accordance with the value of the quotient obtained as a result of the above-described division while the shift signal SFT is at a high level. The generated shift clock is input to the shift register 113 described above, and bit shift processing to the lower bit side or the upper bit side is performed.
[0041]
In the rough coefficient generation period, data of a maximum of 11 pulses is generated according to the remainder value obtained as a result of the division described above, and the rough coefficient is output from the ROM 111 using this data as an address value. The rough coefficient is converted into serial data by the parallel-serial converter 110, and the converted data is output as a rough coefficient.
[0042]
During the above operation, a comparison process between the current value of the 13-bit counter 105 and the target attenuation value is performed in the 13-bit adder 104 described above. Then, a signal for counting up or counting down the 13-bit counter 105 or stopping the counting operation is generated according to the comparison result.
By the way, as described above, the upper 4 bits of all 9 bits are fixed to all “1”, and the lower 5 bits are changed by the 29-ary counter. For this reason, it can be gradually attenuated in increments of 0.017 dB as shown in FIG. As can be seen from the figure, in the range L where the amount of attenuation is small, there is a slight change almost linear, and in the range V where the amount of attenuation gradually increases, the value gradually changes greatly. In other words, the upper bits are fixed, and the other lower bits are increased / decreased, so that only the portion L in FIG. 9 is used for transition to software. Rather than suddenly attenuating to a desired value as shown in FIG. 13 (a), it is gradually and quickly attenuated step by step as shown in FIG. 13 (b). Can do it.
[0043]
In this case, the fixed upper bits are expanded by adding a fixed value to the input side, like the adder 104 shown in FIG. The changeable lower bits are generated by the counter 105, which is an up / down counter shown in FIG.
FIG. 10 shows a change in the voltage value of the attenuated output when DC 4.8 V is input as digital data. This figure shows a change in the voltage value of the attenuated output with respect to time when attenuation is performed to −∞ dB, that is, when fading out. A solid line D in the figure is an attenuation output, and it can be seen that the attenuation value is gradually attenuated from 4.8 V to about 1.0 V after the attenuation value is set to be attenuated to −∞ dB from the outside.
[0044]
A solid line F in the figure relatively represents the state of the fine coefficient multiplication process regardless of the scale on the vertical axis. A solid line R in the figure relatively represents the rough coefficient multiplication process regardless of the scale on the vertical axis. A solid line S in the figure relatively represents the state of the bit shift processing regardless of the scale on the vertical axis.
First, in the fine coefficient multiplication process, the range of 0.5 dB is changed in 29 steps as described above. For this reason, in this process alone, the repeated voltage value changes during one step of the rough coefficient multiplication process as indicated by the solid line F in FIG.
[0045]
Further, in the rough coefficient multiplication process, as described above, it is changed in 12 steps in 0.5 dB steps. For this reason, in this process alone, as indicated by a solid line R in the figure, if “111111111”, the voltage value changes in a stepped manner of 12 steps up to “100001111”.
Further, in the bit shift processing, 6 dB can be changed by 1-bit shift as described above. For this reason, in this process alone, as indicated by the solid line S in the figure, the bit shift number changes every 12 steps of the rough coefficient multiplication process, that is, every 6 dB.
[0046]
The attenuation characteristics that can be realized by these three processes, that is, the fine coefficient multiplication process, the bit shift process, and the rough coefficient multiplication process are curves as indicated by the solid line D in FIG.
In FIG. 1 described above, processing is performed in the order of fine coefficient multiplication processing, bit shift processing, and rough coefficient multiplication processing. However, the order of processing is not limited to this order, and the above three processes may be performed in any order.
[0047]
By the way, in this digital attenuator, coefficient data to be multiplied is composed of a fixed upper bit and a variable lower bit in order to attenuate so as not to disturb the hearing, and control is performed so that only this lower bit is changed. ing. This lower bit is generated by the counter 105 in FIG. 5 which is an up / down counter.
[0048]
Further, in the present digital attenuator, the input portion of the register 102L (102R) ”and the adder 104 in FIG. 5 converts the n-bit input attenuation setting value and the m-bit data expanded to the lower order to (n + m) bits. The first storage means for storing the coefficient setting value is realized, and the second storage means for storing the current (n + m) -bit coefficient setting value is realized by the counter 105 in FIG. Furthermore, an updating means for updating the coefficient set value is realized by causing the counter 105 to perform an up-counting or down-counting operation according to the output of the adder 104 in FIG.
The lower m bits of the coefficient set value are held in the register 109 in FIG. 5 having a fixed upper k bits, thereby generating a fine coefficient.
[0049]
The upper n bits of the coefficient setting value are divided by a predetermined number of steps that can be attenuated, and bit shift is performed by the shift register in FIG. 6 based on the quotient value of the division, and the remainder of the division is obtained. Based on this, rough coefficients are generated from the ROM in FIG. 5 and multiplied with the digital data.
In addition, said k, m, and n shall all be arbitrary natural numbers, and are not limited to said each numerical value.
[0050]
【The invention's effect】
As described above, the present invention performs digital value attenuation processing by fine coefficient multiplication, bit shift processing, and rough coefficient multiplication, thereby eliminating the need for a large-capacity memory and providing a digital attenuator with a smaller layout area. There is an effect that it can be realized. Further, there is an effect that it is possible to make a soft transition to a desired value by changing the lower bits while the upper bits are fixed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a digital attenuator according to the present invention.
FIG. 2 is a diagram illustrating an attenuation amount corresponding to an output value of a 29-ary counter.
FIG. 3 is a diagram illustrating an attenuation amount corresponding to a remainder of a division result.
4 is a more detailed flowchart for processing by the digital attenuator of FIG. 1; FIG.
FIG. 5 is a block diagram showing a part of a more specific circuit configuration for realizing a digital attenuator according to the present invention.
FIG. 6 is a block diagram showing a part of a more specific circuit configuration for realizing the digital attenuator according to the present invention.
7 is a diagram showing an internal configuration of an AND gate circuit in FIG. 6. FIG.
FIG. 8 is a time chart showing the operation of each part in FIG. 5 and FIG. 6;
FIG. 9 is a diagram showing an attenuation operation by the digital attenuator of the present invention.
FIG. 10 is a diagram illustrating the operation of each unit when the digital attenuator according to the present invention attenuates to −∞ dB.
FIG. 11 is a block diagram showing a circuit configuration of a conventional digital attenuator.
FIG. 12 is a diagram illustrating a correspondence relationship between an externally set value and an attenuation amount.
13A is a diagram showing an operation at the start of attenuation by a conventional digital attenuator, and FIG. 13B is a diagram showing an operation at the start of attenuation by a digital attenuator of the present invention.
[Explanation of symbols]
1 Fine coefficient multiplier
2-bit shift section
3 Rough coefficient multiplier
101 CPU interface
102L, 102R, 108, 109 registers
103, 106, 117 selector
104 13-bit adder
105 13-bit counter
107 8-bit adder
110 Parasiri converter
111 ROM
113 Shift register
114 adder
115 Working register
116 AND Gate Circuit

Claims

A digital attenuator for performing attenuation processing on input digital data according to a designated attenuation amount designated from the outside, and the digital data should be multiplied according to a comparison result between the current attenuation amount and the designated attenuation amount Fine coefficient multiplication means for changing the fine coefficient, bit shift means for performing bit shift on the digital data in accordance with a quotient value obtained by dividing the designated attenuation amount by the number of steps that can be attenuated, depending look contains a rough coefficient multiplying means for varying the rough coefficients to be multiplied by the digital data,
A digital attenuator characterized in that a multiplier shared by the fine coefficient multiplication means and the rough coefficient multiplication means is provided, and the multiplier is used for time division by these multiplication means .

2. The digital attenuator according to claim 1, wherein the fine coefficient multiplication means includes an up / down counter whose count value changes according to the comparison result, and a multiplier which multiplies the digital data by the count value. .

2. The digital attenuator according to claim 1, wherein the bit shift means includes a shift register that receives the digital data, and shift-controls the shift register in accordance with the quotient value.

The rough coefficient multiplying unit includes a memory that outputs the rough coefficient using the remainder value as an address, and a multiplier that multiplies the digital data by the rough coefficient output from the memory. The digital attenuator according to 1.

A digital attenuator that multiplies digital data by coefficient data to attenuate the digital data, and stores the n-bit input attenuation setting value and the m-bit data expanded in the lower order as the (n + m) -bit coefficient setting value Of the coefficient setting values stored in the first storage means, the second storage means for storing the current (n + m) bit coefficient setting value, the first storage means and the second storage means. Updating means for updating the coefficient setting value based on magnitude, means for generating first coefficient data by lower m bits and upper fixed k bits of the coefficient setting value, and the first coefficient data Is multiplied by the input first digital data and the second digital data is output, and the upper n bits of the coefficient set value updated by the updating means and the second data And arithmetic means for outputting a third digital data from the barrel data seen including,
The arithmetic means comprises: dividing means for dividing upper n bits of the coefficient setting value by a predetermined value; bit shifting means for bit-shifting the second digital data based on a quotient value of the division; and the division A second multiplying means for multiplying the bit shift output of the bit shift means by a predetermined coefficient data based on the remainder of the output and outputting third digital data;
A digital attenuator characterized in that a multiplier shared by the first multiplier and the second multiplier is provided, and the multiplier is used for time division by these multipliers .

6. The digital attenuator according to claim 5, wherein all of the fixed k-bit data are “1”.

7. The digital attenuator according to claim 5, wherein the coefficient data multiplied by the second multiplication means is output from a storage means in which a remainder value of the division means is used as an address and a coefficient is stored. .

A digital attenuation processing method for performing attenuation processing on input digital data according to a designated attenuation amount designated from the outside, and multiplying the digital data according to a comparison result between a current attenuation amount and the designated attenuation amount A fine coefficient multiplication step for changing a fine coefficient to be performed, a bit shift step for performing a bit shift on the digital data in accordance with a quotient value obtained by dividing the designated attenuation amount by the number of steps that can be attenuated, and a remainder of the division A rough coefficient multiplication step for changing a rough coefficient to be multiplied with the digital data according to a value, and performing the multiplication by time division in the fine coefficient multiplication step and the rough coefficient multiplication step. Digital attenuation processing method.