JP4554855B2 - Digital signal processing circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、入力される1ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路に関するものである。
さらに詳しくは、DSD(ダイレクト・ストリーム・デジタル)方式により音声信号を1ビットのデジタル信号に変換し、この変換されたデジタル信号から音声信号を再生する信号再生装置に使用されるデジタル信号処理回路に関するものである。
【0002】
【従来の技術】
従来、この種のデジタル信号処理回路の一例として、図3に示すようなものが知られている。
このデジタル信号処理回路1は、図3に示すように、1ビットデジタル信号を減衰させる減衰処理部2と、この減衰させた1ビットデジタル信号のフィルタリングを行う加算平均処理部3とからなる。
【0003】
ここで、減衰処理部2に入力される1ビットデジタル信号は、音声信号のようなアナログ信号を、「1」と「0」の疎密波で表したものである。
このような構成のデジタル信号処理回路1では、減衰処理部2が入力される1ビットデジタル信号を減衰させ、加算平均処理部3がその1ビットデジタル信号を加算平均処理することで高域のノイズを低下させ、後段のΔΣ変調器(デルタシグマ変調器)4が発振しないようにしている。
【0004】
次に、図3に示す従来のデジタル信号処理部1の詳細な構成について、図4を参照して説明する。
減衰処理部2は、減衰係数発生部5とセレクタ6とからなる。また、加算平均処理部3は、レジスタ7と、減算器8と、加算器9と、レジスタ10等からなり、全体としてデジタルフィルタを形成している。
【0005】
このような構成からなるデジタル信号処理回路1では、減衰係数発生部5が、外部からの設定に基づいて減衰係数の絶対値(|ATT|)を発生し、これをセレクタ6に出力する。
セレクタ6は、入力される1ビットデジタル信号が「1」のときには、その信号と減衰係数の正の値(+ATT)とで乗算を行ってその結果を出力し、その1ビットデジタル信号が「0」のときには、その信号と減衰係数の負の値(−ATT)とで乗算を行ってその結果を出力する。
【0006】
加算平均処理部3では、セレクタ6の出力の加算平均処理を行い、その結果を出力する。ここで、加算平均処理部3はデジタルフィルタを形成し、その伝達係数H(z)は、次の(1)式で表される。
H(z)=(1/8)×〔(1−z-8)/(1−z-1)〕・・・・(1)
【0007】
【発明が解決しようとする課題】
ところで、このような従来のデジタル信号処理回路では、加算平均処理部3の構成素子は、図4に示すように、レジスタ7、減算器8、加算器9、およびレジスタ10などからなる。
そして、レジスタ7の必要個数は、(8×ビット数)個となる。また、減算器8と加算器9の必要個数はそれぞれ(ビット数+拡張分)個となり、レジスタ10の必要個数は(8×ビット数)個となる。
【0008】
ここで 上記の必要個数を示すための「8」や「1」の数字は、入力される1ビットデジタルデータを8単位の遅延時間または1単位の遅延時間だけ遅らせるために必要なレジスタの数である。また、「ビット数」は、その入力デジタルデータのビット数である。さらに、「拡張分」は、加算によって生ずる桁上がりの分である。
【0009】
このため、セレクタ6から出力されるデジタル信号が、例えば10ビットであるとすると、レジスタ7、10だけでも90個必要となり、全体として回路が大規模化するという不都合があった。
そこで、本発明の目的は、上記の点に鑑み、全体として回路の小規模化を実現できるようにしたデジタル信号処理回路を提供することにある。
【0010】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項1〜請求項4に記載の各発明は、以下のように構成した。
すなわち、請求項1に記載の発明は、入力される1ビット表示形式のデジタル信号を減衰処理するデジタル信号処理回路であって、前記1ビット表示形式のデジタル信号を累積加算する加算処理部と、前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、を備え、前記減衰処理部は、デジタル信号からなる減衰係数を発生する減衰係数発生部と、前記加算処理部の出力信号に基づいて2の補数を生成する補数生成部と、前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記2の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、前記加算された減衰係数を出力する出力部と、を備えたことを特徴とするものである。
【0012】
請求項2に記載の発明は、請求項1に記載のデジタル信号処理回路において、前記減衰係数発生部は、減衰係数の絶対値を発生する減衰係数発生手段と、前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、を備えたことを特徴とするものである。
請求項3に記載の発明は、請求項1または請求項2に記載のデジタル信号処理回路において、前記補数生成部は、前記加算処理部の出力信号に基づいて前記2の補数の他に出力選択信号を生成し、かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とするものである。
【0013】
請求項4に記載の発明は、請求項1乃至請求項3のいずれかに記載のデジタル信号処理回路において、前記加算処理部は、前記入力される1ビット表示形式のデジタル信号をN個分保持する第1のレジスタと、その入力されるデジタル信号から前記第1レジスタの出力信号を減算する減算手段と、前記加算処理部の1個前の出力信号を保持する第2のレジスタと、前記減算手段の出力信号と前記第2のレジスタの出力信号を加算する加算手段と、を備えたことを特徴とするものである。
【0014】
このような構成からなる本発明では、加算処理部の入力を1ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【0015】
【発明の実施の形態】
以下、本発明のデジタル信号処理回路の実施形態の構成について、図1を参照して説明する。
本発明のデジタル信号処理回路の実施形態は、図1に示すように、1ビットのデジタル信号を累積加算する加算処理部20と、その累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部30とを備えている。
【0016】
加算処理部20は、図1に示すように、レジスタ201と、減算器202と、加算器203と、レジスタ204とからなり、全体でデジタルフィルタを形成する。
レジスタ201は、入力される1ビットデジタル信号をN単位の遅延時間(この例では8単位の遅延時間)だけ遅らせるためのものであり、具体的には1ビットのレジスタが8個直列に接続されている。減算器202は、入力される1ビットデジタル信号とレジスタ201の出力との減算を行うものである。加算器203は、減算器202の出力とレジスタ204の出力との加算を行うものである。
レジスタ204は、加算器203の出力を1単位時間分だけ遅延させ、その遅延させた出力を加算器203に帰還させるものである。
【0017】
減衰処理部30は、図1に示すように、減衰係数発生部301と、補数生成部302と、符号付与部303と、加算器304と、出力選択部305とを備えている。
減衰係数発生部301は、外部からの設定に基づいて減衰係数の絶対値(|ATT|)を発生し、その減衰係数の絶対値を符号付与部303に出力するものである。
【0018】
補数生成部302は、後述のように、加算処理部20からの4ビットの出力に基づき、2進数の2の補数と出力選択信号(carry)をそれぞれ生成し(図2参照)、その2の補数を加算器304に出力し、その出力選択信号(carry)を出力選択部305に出力するものである。
符号付与部303は、後述のように、加算処理部20からの出力に応じて、減衰係数発生部301からの減衰係数の絶対値に正(+)または負(−)の符号を付し、その符号を付与した減衰係数ATTを加算器304と出力選択部305にそれぞれ出力するものである。
【0019】
加算器304は、符号付与部303から出力される減衰係数ATTを、第1の入力aおよび第2の入力bとしてそれぞれ取り入れ、その両入力a,bの値を、補数生成部302からの2の補数の値に応じてシフトさせ、そのシフトさせた各値を加算し、その加算値を出力選択部305に出力するものである。
出力選択部305は、加算処理部20の出力および補数生成部302から出力される出力選択信号(carry)に基づき、符号付与部303の出力または加算器304の出力を選択的に取り出すものである。
【0020】
次に、このような構成からなる実施形態の動作例について、図1および図2を参照して説明する。
加算処理部20に1ビットデジタル信号が入力されると、その信号は累積加算されていく。ここで、加算処理部20の伝達関数(z)は、次の(2)式で表される。
【0021】
H(z)=(1−z-8)/(1−z-1)・・・・(2)
加算処理部20からは、図2に示すように例えば4ビットのデジタル信号が出力される。
ここで、図2の加算処理部20の出力の欄において、S〔0〕〜S〔3〕は、加算処理部20から出力される4ビット(9値)のデータのうちの1ビット目〜4ビット目(1桁目〜4桁目)の各出力を意味する。そして、例えば図1において、S〔3:2:1:0〕は、1ビット目〜4ビット目の各出力を意味し、S〔3:2〕は、3ビット目と4ビット目の各出力を意味する。
【0022】
補数生成部302は、加算処理部20の4ビットの出力のうち3ビット目と4ビット目の出力S〔3:2〕が「00」の場合に、その出力のうち1ビット目と2ビット目の出力S〔1:0〕に基づき2の補数を生成して加算器304に出力する。また、補数生成部302は、加算処理部20の出力S〔3:2〕が「00」以外の場合に、その出力のうち1ビット目と2ビット目の出力S〔1:0〕を、そのまま加算器304に出力する。さらに、補数生成部302は、加算処理部20の出力に基づいて出力選択信号(carry)を生成し、これを出力選択部305に出力する。
【0023】
ここで、このような動作により補数生成部302で生成される2の補数と、出力選択信号(carry)の一例を示すと図2に示すようになる。なお、図2において、補数生成部302の出力の欄のS* [0] 、S* [1] は、補数生成部302で生成する2の補数の1ビット目と2ビット目を表す。
一方、減衰係数発生部301は、外部からの設定に基づいて減衰係数の絶対値(|ATT|)を発生し、これを符号付与部303に出力する。
【0024】
符号付与部303は、加算処理部20からの出力のうち4ビット目の出力S〔3〕または3ビット目の出力S〔2〕の値が「1」の場合には、減衰係数発生部301からの減衰係数の絶対値(|ATT|)に正(+)の符号を付して出力する。一方、符号付与部303は、加算処理部20からの出力が上記以外の場合には、減衰係数発生部301からの減衰係数の絶対値(|ATT|)に負(−)の符号を付して出力する。
【0025】
加算器304は、符号付与部303から出力される符号が付された減衰係数ATTを、第1の入力aおよび第2の入力bとしてそれぞれ取り入れるとともに、その両入力a,bの値を、補数生成部302からの2の補数の値に応じてシフトさせ、そのシフトさせた各値を加算する。
例えば、図2に示すように、補数生成部302から出力される2の補数S* [1:0] の値が「11」の場合には、その第1入力aを1ビットシフトすると同時に、その第2入力bを2ビットシフトし、このシフトした値を加算する。その結果、加算器304の出力SUMは、次の(3)式のようになる(図2の出力選択部の欄を参照)。
SUM=+(1/2+1/4)×|ATT|=+(3/4)×|ATT|・・・・(3)
ここで、(3)式において、係数1/2は、第1入力aを1ビットシフトしたためにその第1入力aの値が1/2に減少した結果である。また、係数1/4は、第2入力bを2ビットシフトしたためにその第2入力bの値が1/4に減少した結果である。従って、例えば第1入力aを1ビットシフトするのは、第1入力aの値を1/2倍することに相当する。
【0026】
また、補数生成部302から出力される2の補数S* [1:0] の値が「10」の場合には、その第1入力aのみが1ビットシフトされ、これが加算器304の出力SUMとして取り出される。同様に、補数生成部302から出力される2の補数S* [1:0] の値が「01」の場合には、その第2入力bのみが2ビットシフトされ、これが加算器304の出力SUMとして取り出される(図2参照)。
【0027】
出力選択部305は、加算処理部20の出力および補数生成部302から出力される出力選択信号(carry)に基づき、符号付与部303の出力または加算器304の出力を選択的に取り出す。
すなわち、出力選択部305は、図2に示すように、加算処理部20の出力のうち4ビット目の出力S〔3〕が「1」の場合、または補数生成部302からの出力選択信号(carry)が「1」の場合には、符号付与部303からの出力を選択して出力する。他方、出力選択部は、加算処理部20の出力のうち4ビット目の出力S〔3〕が「1」の場合、または補数生成部302からの出力選択信号(carry)が「1」の場合には、符号付与部303からの出力を選択して出力する。
【0028】
以上説明したように、この実施形態によれば、加算処理部20の入力を1ビットのデジタル信号とすることができるので、加算処理部20の回路規模を小型化でき、その結果、デジタル信号処理回路の全体の回路規模を小型化できる。
【0029】
【発明の効果】
以上説明したように、本発明は、加算処理部の入力を1ビットのデジタル信号とすることができるので、加算処理部の回路規模を小型化でき、その結果、全体の回路規模を小型化できる。
【図面の簡単な説明】
【図1】本発明のデジタル信号処理回路の実施形態の構成を示すブロック図である。
【図2】その実施形態の動作を説明する真理値表を示す図である。
【図3】従来回路の説明図である。
【図4】その詳細な構成を示すブロック図である。
【符号の簡単な説明】
20 加算処理部
30 減衰処理部
201 レジスタ
202 減算器
203 加算器
204 レジスタ
301 減衰係数発生部
302 補数生成部
303 符号付与部
304 加算器
305 出力選択部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital signal processing circuit for attenuating an input 1-bit display format digital signal.
More specifically, the present invention relates to a digital signal processing circuit used in a signal reproduction device that converts an audio signal into a 1-bit digital signal by a DSD (direct stream digital) method and reproduces the audio signal from the converted digital signal. Is.
[0002]
[Prior art]
Conventionally, an example of this type of digital signal processing circuit is known as shown in FIG.
As shown in FIG. 3, the digital
[0003]
Here, the 1-bit digital signal input to the
In the digital
[0004]
Next, a detailed configuration of the conventional digital
The
[0005]
In the digital
When the input 1-bit digital signal is “1”, the selector 6 multiplies the signal by a positive value (+ ATT) of the attenuation coefficient and outputs the result, and the 1-bit digital signal is “0”. ", The signal is multiplied by the negative value (-ATT) of the attenuation coefficient, and the result is output.
[0006]
The addition
H (z) = (1/8) × [(1-z -8 ) / (1-z -1 )] (1)
[0007]
[Problems to be solved by the invention]
By the way, in such a conventional digital signal processing circuit, the components of the addition
The required number of
[0008]
Here, the number “8” or “1” for indicating the necessary number is the number of registers necessary for delaying the input 1-bit digital data by the delay time of 8 units or 1 unit of delay time. is there. “Number of bits” is the number of bits of the input digital data. Furthermore, the “expansion” is a carry generated by addition.
[0009]
For this reason, assuming that the digital signal output from the selector 6 is, for example, 10 bits, 90 registers are required for the
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a digital signal processing circuit capable of realizing a reduction in the size of the circuit as a whole in view of the above points.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems and achieve the object of the present invention, each invention described in
That is, the invention described in
[0012]
According to a second aspect of the invention, in the digital signal processing circuit according to
According to a third aspect of the present invention, in the digital signal processing circuit according to the first or second aspect , the complement generation unit selects an output in addition to the two's complement based on an output signal of the addition processing unit. And the output unit selectively outputs the output of the attenuation coefficient generation unit and the output of the addition unit based on the output signal of the addition processing unit and the output selection signal. It is characterized by being.
[0013]
According to a fourth aspect of the invention, in the digital signal processing circuit according to any one of
[0014]
In the present invention having such a configuration, since the input of the addition processing unit can be a 1-bit digital signal, the circuit scale of the addition processing unit can be reduced, and as a result, the overall circuit scale can be reduced. .
[0015]
DETAILED DESCRIPTION OF THE INVENTION
The configuration of the embodiment of the digital signal processing circuit of the present invention will be described below with reference to FIG.
As shown in FIG. 1, the embodiment of the digital signal processing circuit of the present invention generates an
[0016]
As shown in FIG. 1, the
The
The
[0017]
As shown in FIG. 1, the
The attenuation
[0018]
As will be described later, the
As will be described later, the
[0019]
The
The
[0020]
Next, an operation example of the embodiment having such a configuration will be described with reference to FIGS. 1 and 2.
When a 1-bit digital signal is input to the
[0021]
H (z) = (1-z −8 ) / (1-z −1 ) (2)
From the
Here, in the column of the output of the
[0022]
The
[0023]
Here, FIG. 2 shows an example of the 2's complement generated by the
On the other hand, the attenuation
[0024]
When the value of the output S [3] of the fourth bit or the output S [2] of the third bit among the outputs from the
[0025]
The
For example, as shown in FIG. 2, when the value of 2's complement S * [1: 0] output from the
SUM = + (1/2 + 1/4) × | ATT | = + (3/4) × | ATT | (3)
Here, in the expression (3), the
[0026]
When the value of the two's complement S * [1: 0] output from the
[0027]
The
That is, as shown in FIG. 2, the
[0028]
As described above, according to this embodiment, since the input of the
[0029]
【The invention's effect】
As described above, according to the present invention, since the input of the addition processing unit can be a 1-bit digital signal, the circuit scale of the addition processing unit can be reduced, and as a result, the overall circuit scale can be reduced. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a digital signal processing circuit of the present invention.
FIG. 2 is a diagram showing a truth table for explaining the operation of the embodiment;
FIG. 3 is an explanatory diagram of a conventional circuit.
FIG. 4 is a block diagram showing the detailed configuration thereof.
[Brief description of symbols]
20
Claims (4)
前記1ビット表示形式のデジタル信号を累積加算する加算処理部と、
前記累積加算された出力値に対応する所定の減衰値を生成して出力する減衰処理部と、
を備え、
前記減衰処理部は、
デジタル信号からなる減衰係数を発生する減衰係数発生部と、
前記加算処理部の出力信号に基づいて2の補数を生成する補数生成部と、
前記減衰係数をそれぞれ入力するとともに、その入力した各減衰係数を前記2の補数の値に応じてシフトさせ、そのシフトさせた減衰係数の加算を行う加算部と、
前記加算された減衰係数を出力する出力部と、
を備えたことを特徴とするデジタル信号処理回路。A digital signal processing circuit for attenuating an input 1-bit display format digital signal,
An addition processing unit for cumulatively adding the digital signals in the 1-bit display format;
An attenuation processing unit that generates and outputs a predetermined attenuation value corresponding to the cumulatively added output value;
Equipped with a,
The attenuation processing unit
An attenuation coefficient generator for generating an attenuation coefficient comprising a digital signal;
A complement generation unit that generates a two's complement based on the output signal of the addition processing unit;
Each of the attenuation coefficients is input, and an adding unit that shifts the input attenuation coefficients according to the two's complement value and adds the shifted attenuation coefficients,
An output unit for outputting the added attenuation coefficient;
Digital signal processing circuit, characterized in that it comprises a.
減衰係数の絶対値を発生する減衰係数発生手段と、A damping coefficient generating means for generating an absolute value of the damping coefficient;
前記加算処理部の出力信号に応じて前記発生した減衰係数の絶対値に符号を付与する符号付与手段と、Sign providing means for assigning a sign to the absolute value of the generated attenuation coefficient according to the output signal of the addition processing unit;
を備えたことを特徴とする請求項1に記載のデジタル信号処理回路。The digital signal processing circuit according to claim 1, further comprising:
かつ、前記出力部は、前記加算処理部の出力信号および前記出力選択信号に基づき、前記減衰係数発生部の出力と前記加算部の出力を選択的に出力するようになっていることを特徴とする請求項1または請求項2に記載のデジタル信号処理回路。The output unit selectively outputs the output of the attenuation coefficient generation unit and the output of the addition unit based on the output signal of the addition processing unit and the output selection signal. The digital signal processing circuit according to claim 1 or 2.
前記入力される1ビット表示形式のデジタル信号をN個分保持する第1のレジスタと、A first register for holding N input digital signals in a 1-bit display format;
その入力されるデジタル信号から前記第1レジスタの出力信号を減算する減算手段と、Subtracting means for subtracting the output signal of the first register from the input digital signal;
前記加算処理部の1個前の出力信号を保持する第2のレジスタと、A second register for holding an output signal immediately before the addition processing unit;
前記減算手段の出力信号と前記第2のレジスタの出力信号を加算する加算手段と、Adding means for adding the output signal of the subtracting means and the output signal of the second register;
を備えたことを特徴とする請求項1乃至請求項3のいずれかに記載のデジタル信号処理回路。The digital signal processing circuit according to any one of claims 1 to 3, further comprising:
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