JP4538668B2 - プログラマブル・スイッチを使用した記憶チャネルの区分化 - Google Patents

プログラマブル・スイッチを使用した記憶チャネルの区分化 Download PDF

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Description

【0001】
発明の背景
発明の分野
本発明はデータ記憶システムに関し、詳細には新規な記憶チャネル・アーキテクチャに関する。
【0002】
関連技術
記憶アレイはディスク・ドライブ、RAMディスク、テープ・ドライブ、メモリ・チップなどの多数の装置を含むことが多く、それらは、バスやケーブルなどの記憶チャネルによってコントローラに接続されている。コントローラは、外部アクセス・インタフェースを備え、外部アクセス・インタフェースと記憶装置との間のデータの転送を管理する。
【0003】
ディスク・ドライブおよびRAMディスクの場合、記憶アレイは一般にディスク・アレイと呼ばれ、ディスク・コントローラがホスト・コンピュータを複数のディスク・ドライブに接続する。ディスク・コントローラは、JBOD(Just a bunch of drives)構成の実際のドライブへアクセスすることができ、独立した複数のディスクから成る冗長アレイ(RAID)のドライブにわたってデータのストライプを行うこともできる。記憶チャネルはATアタッチメント(AT Attachment:ATA)、スモール・コンピュータ・システム・インタフェース(small computer system interface:SCSI)、ファイバ・チャネル、またはストレージ・システム・アーキテクチャ(storage system architecture:SSA)を含むことが多い。外部アクセス・インタフェースは、業界標準アーキテクチャ(industry standard archtecture:ISA)、バスまたはペリフェラル・コンポーネント相互接続(peripheral component interconnect:PCI)バス(ホスト・アダプタ用)、SCSI、ファイバ・チャネル、またはSSAを含むことが多い。
【0004】
テープ・ドライブの場合、記憶アレイは、一般に、個別のテープまたはテープ・サイロを含む。コントローラは、テープ間のデータ・ストライプ機能を備えることができる。記憶チャネルと外部アクセス・インタフェースは、通常ディスク・ドライブの場合と同じである。
【0005】
メモリ・チップ記憶装置の場合、記憶アレイは、一般にメイン・プロセッサ・メモリ、キャッシュ、メモリ、またはその他のメモリ・サブシステムである。コントローラは、一般に、誤り検出および訂正(パリティおよびECC)を行い、データ・ストライプ(通常はインターリーブと呼ばれる)機能を備える。記憶チャネルはメモリ・バスである。外部アクセス・インタフェースは一般にPCIバスまたはプロセッサ・バスである。
【0006】
単一コントローラの障害が発生した場合に(高可用性をもたせるように)記憶装置へのアクセスを維持するために、「二重コントローラ」構成で同じ記憶装置に2つのコントローラを接続することができる。一方のコントローラは、一方の記憶装置セットへのアクセスを可能にし、他方のコントローラは他方の記憶装置セットへのアクセスを可能にする。このような構成は、一方のコントローラが障害を起こした場合、存続している方のコントローラから記憶装置へアクセスできる。
【0007】
図1(従来の技術)に、各コントローラが1つの外部アクセス・インタフェース12を有する2つのコントローラ10を備えた記憶アレイを示す。両方のコントローラ10は、3本の共用記憶チャネル、たとえばチャネル14を介して6個の(単一ポートSCSIドライブ)記憶装置、たとえば記憶装置16に接続されている。図2(従来の技術)に、各コントローラが1つの外部アクセス・インタフェース12を有する2つのコントローラ10を備えた記憶アレイを示す。両方のコントローラ10は、2本の共用記憶チャネル、たとえば記憶チャネル14を介して6個の(二重ポートFC−ALドライブ)記憶装置、たとえば記憶装置16に接続されている。両方のアーキテクチャにおいて、すべての記憶チャネルが両方のコントローラに接続され、任意のコントローラが任意の記憶チャネルを介して任意の記憶装置にアクセスすることができるようになっている。二重ポート記憶装置の場合、この構成により、単一の記憶チャネルが障害を起こしても、いずれかのコントローラからドライブへのアクセスを維持することができる。
【0008】
特定の1つのコントローラが最大数の記憶チャネルをサポートする。これによって、記憶装置とコントローラとの間のデータ転送のための最大帯域幅「B」が決まる。二重コントローラ構成では、潜在的には2つのコントローラによってこの帯域幅の2倍(B×2)をサポートすることが可能である。しかし、高可用性のために記憶チャネルが両方のコントローラに接続されているため、これらの共用記憶チャネルは統合帯域幅「B」しかサポートしない。
【0009】
各コントローラはそれ自体の記憶装置にのみアクセスするため、通常時には、各コントローラは最大帯域幅の約半分(B/2)を使用する。コントローラ障害の場合にのみ、存続コントローラが、すべての記憶チャネル上のそのすべての潜在帯域幅「B」を使用する。したがって、障害時以外の通常の場合には、コントローラ上の記憶チャネル帯域幅の半分と、それに付随するハードウェア機能は使用されず、それによってコントローラのコストが増大している。
【0010】
さらに、記憶アレイに追加の記憶装置を追加しても最大帯域幅は変化せず、したがって、いずれかの時点で記憶装置を追加しても単に合計記憶データ容量が増えるに過ぎず、記憶アレイのパフォーマンスは向上しない。
【0011】
新しい記憶装置は、新しい一対のコントローラに接続することができる。しかし、これによって、元の記憶アレイとは独立した第2の記憶アレイができる。複数の記憶アレイがあると、管理と維持の両方の点で記憶サブシステム全体の複雑さとコストが増す。さらに、一方の記憶アレイ内のコントローラが他方の記憶アレイ内の記憶装置にアクセスすることはできない。したがって、2つの独立した記憶アレイがある場合、外部アクセス・インタフェースが記憶装置のうちのいずれの記憶装置との間でもデータを転送することができるようにするために、外部アクセス・インタフェースに外部スイッチング機構(たとえばファイバ・チャネル・スイッチ)が必要になることがある。
【0012】
概要
本発明の一実施態様によると、データ記憶システムは、第1の記憶チャネルと、第1の記憶チャネルに結合された第1のコントローラと、第1の記憶チャネルに結合された第1の記憶装置と、第2の記憶チャネルと、第2の記憶チャネルに結合された第2の記憶装置と、第1の記憶チャネルと第2の記憶チャネルとに結合されたスイッチとを有する。スイッチは、第1の状態では第1の記憶チャネルを第2の記憶チャネルから分離し、第2の状態では第1の記憶チャネルと第2の記憶チャネルとを接続する。
【0013】
本発明の他の実施態様によると、データ記憶システムは、第1の記憶チャネルと、第1の記憶チャネルに結合された第1のコントローラと、第1の記憶チャネルに結合された第1の記憶装置と、第2の記憶チャネルと、第2の記憶チャネルに結合された第2のコントローラと、第2の記憶チャネルに結合された第2の記憶装置と、第1のコントローラと第1の記憶装置とに結合された第3の記憶チャネルと、第2のコントローラと第2の記憶装置とに結合された第4の記憶チャネルと、第1の記憶チャネルと第2の記憶チャネルとに結合されたスイッチとを含む。スイッチは、第1の状態では第1の記憶チャネルを第2の記憶チャネルから分離し、第2の状態では第1の記憶チャネルと第2の記憶チャネルを接続する。
【0014】
本発明の他の実施態様によると、データ記憶システムは、第1の記憶チャネルと、第1の記憶チャネルに結合された第1の記憶装置と、第1の記憶チャネルに結合されたスイッチとを含む。スイッチは、第2の記憶装置に結合された第2の記憶チャネルに結合するインタフェースに結合されている。スイッチは、第1の状態では第1の記憶チャネルを第2の記憶チャネルから分離し、第2の状態では第1の記憶チャネルと第2の記憶チャネルとを接続する。
【0015】
本発明の他の実施態様によると、データ記憶システムは、ファイバ・チャネル・ループと、ファイバ・チャネル・ループに結合された第1の複数の記憶装置と、ファイバ・チャネル・ループに結合されたループ回復回路とを含む。ループ回復回路は、第2の複数の記憶装置に結合された第2の記憶チャネルに結合するインタフェースを有し、第1の状態ではファイバ・チャネル・ループを第2の記憶チャネルから分離し、第2の状態ではファイバ・チャネル・ループと第2の記憶チャネルとを接続する。
【0016】
本発明の他の実施態様は、第1の記憶チャネルと、第1の記憶チャネルに結合された第1の記憶装置と、第1の記憶チャネルに結合された動作可能コントローラと、第2の記憶チャネルと、第2の記憶チャネルに結合された第2の記憶装置と、第1の記憶チャネルと第2の記憶チャネルとに結合されたスイッチとを有するデータ記憶システムを制御する方法に関する。この方法は、動作可能コントローラが第2の記憶チャネルに結合されているか否かを検出するステップと、動作可能コントローラが第2の記憶チャネルに結合されている場合にスイッチを開くステップとを含む。
【0017】
本発明の他の実施態様によると、データ記憶システムは、第1の記憶チャネルと、第1の記憶チャネルに結合された第1のコントローラと、第1の記憶チャネルに結合された第1の記憶装置と、第2の記憶チャネルと、第2の記憶チャネルに結合された第2の記憶装置と、第1の記憶チャネルと第2の記憶チャネルとに結合されたスイッチと、動作可能コントローラが第2の記憶チャネルに結合されているか否かに従ってスイッチを制御するロジックとを含む。
【0018】
詳細な説明
本発明は、プログラマブル・ハードウェア・スイッチを使用して、単一の記憶チャネルを複数の独立した区分に分割することができるようにする。記憶装置のセットとコントローラとから成る記憶アレイを各区分に接続することができる。スイッチが閉じられると、スイッチは2つの隣接する区分を結合して1つの区分にし、スイッチを介してデータ転送を行うことができるようにする。スイッチは開かれると、区分を2つに分割し、それによって合計記憶チャネル帯域幅を二倍にする。
【0019】
図3に、2本の記憶チャネルと二重ポート記憶装置とを有するアーキテクチャにおいて接続された2つの記憶アレイを示す。記憶アレイ20aは、1つの外部アクセス・インタフェース12aを備えたコントローラ10aを有する。コントローラ10aは、2本の記憶チャネル14a1および14a2を介して二重ポート記憶装置、たとえば16aに接続されている。同様に、記憶アレイ20bは、1つの外部アクセス・インタフェース12bを備えたコントローラ10bを有する。コントローラ10bは、2本の記憶チャネル14b1および14b2を介して二重ポート記憶装置、たとえば16bに接続されている。記憶チャネル14a1は、ハードウェア・スイッチ18a1を介して記憶チャネル14b1に接続されている。同様に、記憶チャネル14a2は、ハードウェア・スイッチ18a2を介して記憶チャネル14b2に接続されている。この2つのスイッチ18a1および18a2は、2つの記憶アレイ20aおよび20bに接続する。他の記憶アレイに接続されていない4本の記憶チャネル14a1、14a2、14b1、および14b2の他端には、ハードウェア・スイッチ18がある。
【0020】
この構成によって、各コントローラは、コントローラがドライブの一部のみを処理しているときにも、すべてのドライブを処理しているときにも、その潜在帯域幅を使用することができる。したがって、この構成は、従来技術の不使用ハードウェア能力の犠牲をなくす。記憶アレイの合計帯域幅は、コントローラの数に比例して増大する。本発明の実施形態によると、既存のアレイに記憶装置を追加することができるだけでなく、既存のアレイにコントローラも追加することができ、それによって、既存の記憶装置と新規の記憶装置の両方からパフォーマンスが向上する。本発明の一実施態様により既存の記憶アレイに新規のコントローラまたは記憶装置を追加しても、その結果として単一の記憶アレイになる。
【0021】
本発明の一実施形態の利点は、物理的移動や再配線を行わず、データ・アクセスへの割込みも行わずに(システム停止時間なしに)、コントローラと記憶装置の追加を行うことができることである。本発明の一実施態様によると、記憶アレイは3個以上のコントローラを有する。コントローラの数に比例して合計帯域幅が増大するため、記憶アレイの総パフォーマンスを拡大縮小することができる。さらに、本発明の他の実施態様によると、すべてのコントローラがすべての記憶装置にアクセスすることができ、それによって外部スイッチング機構が不要になる。
【0022】
図4に、各コントローラがそれ自体の記憶装置にアクセスする通常の構成で接続された2つの記憶アレイを示す。2つの記憶アレイの間のスイッチ18a1および18a2が開いているため、各記憶チャネルが全帯域幅で動作することができる、合計4本の独立記憶チャネル14a1、14a2、14b1、および14b2がある。
【0023】
図5に、1つのコントローラ10bが障害を起こした場合の2つの記憶アレイを示す。記憶アレイの間のスイッチ18a1および18a2は閉じており、その結果、2本の記憶チャネル14b1および14b2しかない。存続コントローラ10aは、記憶チャネル14ab1と14ab2の両方を使用してすべての記憶装置にアクセスすることができる。
【0024】
記憶チャネル上のスイッチは、異なる構成(開状態または閉状態)にすることができる。図6に、スイッチ18a1が閉じて1本の記憶チャネル14ab1を形成し、スイッチ18a2が開いて2本の独立した記憶チャネル14a2および14b2を形成する2つの記憶アレイを示す。これによって、コントローラ10aは、それ自体の記憶装置にアクセスするためのそれ自体の独立した記憶チャネル14a2が与えられる。また、コントローラ10bにも、それ自体の記憶装置にアクセスするためのそれ自体の独立した記憶チャネル14b2が与えられる。両方のコントローラ10aおよび10bは、共用記憶チャネル14ab1を使用してそれぞれ他方の記憶装置にもアクセスすることができる。コントローラ10aおよび10bはこの共用記憶チャネル14ab1を使用して互いに通信したり、互いの間でデータを転送したりすることができる。コントローラ間のデータ転送が有用な一例は、冗長独立ディスク・アレイ(RAID)コントローラにおけるキャッシュ・ミラーリングである。パフォーマンス上の理由から、RAIDコントローラは、一般に、データをドライブに書き込む前にコントローラ内でキャッシュに入れる。コントローラ障害から保護するために、このデータは他のコントローラでミラーリング(またはコピー)される。共用記憶チャネルは、コントローラ間のキャッシュ・ミラーリング専用にすることもできる。
【0025】
本発明の一実施形態では、一部の記憶アレイがコントローラを備えない。図7に、4つの記憶アレイのうちの2つの記憶アレイがコントローラを有し、2つの記憶アレイが記憶装置のみを有する、4つの記憶アレイを示す。記憶アレイ20aは、コントローラ10aを有し、記憶アレイ20dはコントローラ10dを有する。記憶アレイ20bおよび20cはコントローラを持たない。スイッチ18a1、18b1、18c1、18a2、および18c2は閉じており、スイッチ18b2は開いている。記憶チャネル14ad1は2つのコントローラ10aおよび10dの間で(たとえばキャッシュ・ミラーリングのために)共用される。コントローラ10aは、記憶アレイ20aおよび20b内の記憶装置にアクセスする記憶チャネル14ab2も有する。コントローラ10dは、記憶アレイ20cおよび20d内の記憶装置にアクセスする記憶チャネル14cd2も有する。
【0026】
このような記憶システムのパフォーマンスを向上させるために、コントローラを持たない記憶アレイにコントローラを付加することができる。コントローラを付加し、スイッチをそれに応じて更新して、各コントローラに必要帯域幅をもたせることができる。図8に、さらに2つのコントローラ10bおよび10cが追加されたシステムの例を示す。3つのスイッチ18b1、18a2、および18c2が、コントローラの各対が共通の記憶チャネルを共用し、各コントローラがそれ自体の記憶装置への記憶チャネルも有するように構成されている。コントローラ10aと10bは記憶チャネル14ab1を共用する。コントローラ10cと10dは記憶チャネル14cd1を共用する。各コントローラ10a、10b、10c、および10dは、それ自体のドライブにアクセスするための(それぞれ)記憶チャネル14a2、14b2、14c2、および14d2も有する。
【0027】
1つの記憶チャネル区分しか接続されていない開いたスイッチに接続することによって、既存の記憶アレイのセットに追加の記憶アレイを追加することもできる。たとえば図7で、記憶アレイのセットの右「端部」にもう一つの記憶アレイを接続し、スイッチ18d1および18d2を適切に更新することができる。
【0028】
スイッチの再構成(開閉)は、ユーザの介入による手動でも自動的にも行うことができる。たとえば、コントローラが動作可能か障害があるかということや、コントローラ間のキャッシュ・ミラーリングが使用可能になっているか否かに基づいて、スイッチ構成を自動的に設定するソフトウェア・コードのフローチャートを、図9に示す。コントローラが動作可能か否かの判断は、コントローラ間のハートビート・メッセージなどの様々な機構に基づいて行うことができる。キャッシュ・ミラーリングが使用可能になっているか否かは、静的構成パラメータとすることができる。
【0029】
まず、他方のコントローラが動作可能か否かを検査する100。動作可能でない場合、スイッチ18a1と18a2は両方とも閉じられ108、それによってコントローラは図5に示すようにすべての記憶装置にアクセスすることができる。その後、周期的なポーリングによって、他方のコントローラが動作可能になったか否かを調べる112。100または112から、他方のコントローラが動作可能な場合、キャッシュ・ミラーリングが使用可能か否かを調べる検査を行う102。キャッシュ・ミラーリングが使用可能な場合102、スイッチ18a1を閉じ、スイッチ18a2を開く104。図6に示すように、スイッチ18a1が閉じられることによってコントローラ間に共用記憶チャネル14ab1ができ、スイッチ18a2が開かれることによって2本の独立した記憶チャネル14a2および14b2ができる。キャッシュ・ミラーリングが使用可能でない場合102、スイッチ18a1と18a2の両方を開く106。これによって、図4に示すように4本の独立した記憶チャネル14a1、14a2、14b1、および14b2ができる。その後、周期的ポーリングによって、他方のコントローラが動作不能110になったか否かを調べ、動作不能になった場合、これらのスイッチを閉じて108、存続コントローラがすべての記憶装置にアクセスすることができるようにする。
【0030】
このソフトウェアの一実施形態は、既存のコントローラが動作可能か障害状態かを検査するほかに、新規コントローラの存在を検査する。既存のシステムに新規のコントローラが追加された場合、ハードウェア・スイッチが自動的に再構成される。たとえば、本発明の一実施形態によると、図7のシステムに2つの新規コントローラが追加されると、自動的に図8のような構成になる。
【0031】
本発明の一実施形態の利点は、高可用性構成を作り出すことができることである。たとえば、本発明の一実施形態によると、単一の記憶装置が、システムの必要に応じて2個を超えるコントローラ、たとえば3個のコントローラ、4個のコントローラ、またはそれ以上のコントローラを有する。
【0032】
以下の例示の実施形態は、ディスク・アレイを使用する適用例である。記憶チャネルにはファイバ・チャネル・アービトレーテド・ループ(Fiber Channel Arbitrated Loop:FC−AL)が使用される。
【0033】
図10に、9つのディスク・ドライブ、たとえばディスク・ドライブ16と、1つのコントローラ・カード10と、2つのループ・カード30−1および30−2とをサポートする単一のユニット32である記憶アレイを示す。ユニット32は、電源/パッケージング/冷却機構(図示せず)も含む。ドライブ、たとえばドライブ16と、コントローラ・カード10と、ループ・カード30−1および30−2は、受動バックプレーン(図示せず)からホットプラグおよびホットスワップすることができ、高い可用性が得られる。
【0034】
コントローラ・カード10およびすべてのディスク・ドライブ、たとえばディスク・ドライブ16は二重ポートであり、2つの独立したFC−ALループ14−1および14−2に接続される。ループ14−1のハードウェア回路はループ・カード30−1上にある。ループ14−2のハードウェア回路はループ・カード30−2上にある。
【0035】
コントローラ・カード10は、外部アクセス・インタフェース12を有する。この例の実施態様は、ホスト・コンピュータに接続するためのFC−ALアクセス・インタフェースをサポートする。コントローラ・カード10は、RAIDコントローラの標準機能をサポートする。
【0036】
ループ・カード30−1は、他のユニットに接続するためのケーブル(図示せず)をサポートする2つの外部コントローラ28L1および28R1を有する。同様にループ・カード30−2は、2つの外部コントローラ28L2および28R2を有する。一方のユニット上の28L1が左側のユニット上の28R1に接続し、一方のユニット上の28L2が左側のユニット上の28R2に接続するように、各ループ・カード上の2つのコネクタを介して(左右の)2つの隣接するユニットにユニットを配線することができる。各外部コネクタ28L1、28R1、28L2、および28R2と各相互接続ケーブルが、FC−ALループおよびシリアル通信チャネルをサポートする。
【0037】
ドライブ、たとえばドライブ16、コントローラ・カード10、およびループ・カード30−1および30−2からの状況信号26によって、これらの構成要素が物理的に存在するか否かが示される。これらの状況信号26は、ループ・カード30−1と30−2の両方にルーティングされる。コントローラ10と各ループ・カード30−1および30−2との間には別個のシリアル通信チャネル24Cが通っている。
【0038】
ループ・カードの詳細
図11に、ループ・カード30のブロック図を示す。ループ回復回路(LRC、ポート・バイパス回路とも呼ぶ)38を使用して、コントローラ10およびディスク・ドライブ、たとえばドライブ16をファイバ・チャネル・ループ14に接続する。各ループ上で追加の2つのLRC38Lおよび38Rを使用して、隣接するユニットを、ループ・カード・コネクタ28Lおよび28Rを介してこのユニットの両側(左と右)に接続する。LRC38Lおよび38Rは、本発明に記載のプログラマブル・ハードウェア・スイッチを実装する。
【0039】
図12に、典型的なLRC38のブロック図を示し、この装置が信号50によってスイッチ可能であることを示す。信号50がアサートされた場合、信号線42および44を介して接続された装置(図示せず)が迂回され、入力シリアル・ビット・ストリーム40が、出力線46に直接ルーティングされる。信号50がアサート解除された場合、入力ビット・ストリーム40を信号線42を介して装置にルーティングし、戻りビット・ストリーム44を装置から出力線46にルーティングすることによって、信号線42および44を介して接続された装置(図示せず)がループに接続される。
【0040】
図11に示すように、LRC制御信号50は、制御/センス・バス34を介してハードウェア・レジスタ回路36によって駆動される。ドライブ、コントローラ・カード、およびループ・カードからの「構成要素有り」状況信号26も、制御/センス・バス34を介してハードウェア・レジスタ回路36にルーティングされる。ケーブルがあるか否かを示す左右の各コネクタ28Lおよび28Rからの状況信号26もある。これらの状況信号26も、電源/冷却システム(図示せず)からの様々な制御信号および状況信号と共に、制御/センス・バス34を介してハードウェア・レジスタ回路36にルーティングされる。
【0041】
3本の双方向シリアル通信チャネル24C、24L、および24Rが、ハードウェア・レジスタ回路36に接続されている。チャネル24Cはコントローラ10に通じている。チャネル24Lは、隣接する左側のユニットへの接続のためのループ・カード・コネクタ28Lに接続されている。チャネル24Rは、隣接する右側ユニットへの接続のためのもう一つのループ・カード・コネクタ28Rに接続されている。
【0042】
ハードウェア・レジスタ回路の詳細
図13に、ループ・カード30内のハードウェア・レジスタ回路36のブロック図を示す。ハードウェア・レジスタ56は状況および制御信号線34に接続されている。8051マイクロコントローラ52内のUARTが、コントローラ通信チャネル24Cに接続されている。別個の二重UART58が、隣接ユニットとの通信のためのシリアル通信チャネル24Lおよび24Rを備える。フラッシュROM54には8051ファームウェアが入っている。ハードウェア・レジスタ56、二重UART58、フラッシュROM54、およびマイクロコントローラ52はデータ・バス60によって接続されている。
【0043】
8051マイクロコントローラ52内のファームウェアは、シリアル通信チャネル24R、24L、および24Cにシリアル・プロトコルを実装する。このプロトコルは、任意のシリアル・チャネル24R、24L、または24Cからのハードウェア・レジスタ56の読取りと書き込みを可能にする。フラッシュROM54も、シリアル・プロトコルを介して再プログラム可能である。
【0044】
動作
以下の説明では、特に明記のない限り、図10を参照する。ソフトウェアを使用して、ユニット32、ドライブ16、およびコントローラ10の存在に基づきループ14−1および14−2を自動的に再構成する。この例示の実施態様では、ソフトウェアは、ユニット32内のコントローラ・カード10で実行される。これにより、修正を容易にすることができ、柔軟性を向上させることができる。あるいは、コントローラ・カード上で実行されるプロセスは、ループ・カード30−1および30−2上で8051マイクロコントローラ52(図13)ファームウェアによって実行することもできる。
【0045】
ソフトウェア・タスクが、状況信号26を周期的にポーリングして、ユニット32内にどのような構成要素があるかを判断する。このポーリングは、ユニット内のハードウェア・レジスタ56(図13)の読取りと書込みをサポートするシリアル・プロトコルを介して行われる。コントローラ10は、シリアル通信チャネル24Cを介してローカル・ユニット・ループ・カード30−1および30−2上の8051マイクロコントローラ52(図13)と通信する。要求が他のユニットに対するものである場合、これらの8051マイクロコントローラはその要求をユニット相互接続ケーブル上のシリアル通信チャネル24Lおよび24R(図13)を介して次のユニットに転送する。必要であれば、これらの8051コントローラは、その要求をさらに次のユニットに転送する。
【0046】
LRC回路38Lおよび38R(図11)は、ユニットの構成と、コントローラ間でキャッシュ・ミラーリングが必要か否かに応じた様々な規則に従って更新される。たとえば、コントローラ・カードを持たない新しいユニットが追加された場合、LRC回路38Lおよび38Rは、そのユニットのループをそのユニットが接続されたユニット上の既存のループに接続するように更新される。これは、新規ユニットの位置に応じてスイッチ38Lまたは38R(図11)を閉じることによって行われる。あるいは、ユーザ制御による手動で、または自動的に、既存のユニット32にコントローラ・カード10が既存のユニット32に追加される場合、その新規コントローラにそれ自体のドライブのための独立したドライブ・ループを設けるようにLRC回路38Lおよび38Rを更新することができる。これは、LRC回路38Lおよび38R(図11)をしかるべくスイッチングすることによって行われる。
【0047】
代替実施形態
上述の説明では、特定の実施態様、たとえば、ファイバ・チャネル・ディスク記憶アレイに関して詳述したが、これは本発明の範囲の制限と解釈すべきではない。他の多くの変形態様も可能であり、例としては以下のものがある。
【0048】
本発明の実施形態には、任意の数の記憶装置、およびRAMディスク、テープ・ドライブ、メモリ装置などの任意のタイプの記憶装置を使用した構成が含まれる。本発明の実施形態には、単一または複数の記憶チャネル、単一または複数ポート記憶装置、および様々なトポロジが含まれる。
【0049】
代替トポロジには、一次元アレイの相互接続記憶アレイのほかに、N−Nおよびハイパーキューブなど様々な相互接続アーキテクチャを備えた二次元、三次元、またはN次元アレイが含まれる。
【0050】
他のトポロジとして、非接続スイッチを持つ自由「端」がない、閉じたリングの記憶アレイも考えられる。一次元アレイの場合、リングは円を形成する。N次元アレイの場合、リングはドーナツ形または環状体を形成する。
【0051】
他のトポロジは、やはり任意の数の次元のスター構成の記憶アレイである。その他のトポロジも、図面を検討すれば明らかになろう。
【0052】
本発明の実施形態は、FC−AL記憶チャネルに加えて、ATA、SCSI、SSAなどの任意のタイプの記憶チャネルを含む。
【0053】
本発明のハードウェア・スイッチは、様々な形態のものとすることができる。これらのスイッチの自動構成を可能にするために、ある種の実施形態では、スイッチは電子装置を含む。これらのスイッチは、構成のためにユーザの介入を必要とする機械装置とすることも可能である。スイッチのほかに、記憶アレイは、バス、コネクタ、ケーブルなど様々なタイプの相互接続を介して接続することができる。
【0054】
コントローラおよび記憶装置は、本発明の恩恵を受けるために取り外し可能または交換可能である必要はない。ハードウェア・スイッチは、任意のアクセス・インタフェースから記憶装置への代替アクセス経路を可能にする。また、ハードウェア・スイッチによって、帯域幅を何らかのデータ帯域幅要件に合わせてスケーリングするために記憶チャネルを様々な構成で区分化することができる。
【0055】
以上、本明細書では例示のために様々な実施形態を開示した。本発明の主旨から逸脱することなく、変更および代用が可能である。したがって、本発明の範囲は、例示した実施形態には限定されず、特許請求の範囲およびその法的同等物によって判断すべきである。
【図面の簡単な説明】
【図1】 (従来の技術)SCSIベースのRAID記憶システムのアーキテクチャを示す図である。
【図2】 (従来の技術)FC−ALベースのRAID記憶システムのアーキテクチャを示す図である。
【図3】 プログラマブル・スイッチによって相互接続された2つの記憶アレイを示す図である。
【図4】 4本の独立記憶チャネルを有する2つの記憶アレイを示す図である。
【図5】 2本の共用記憶チャネルを有する2つの記憶アレイを示す図である。
【図6】 2本の独立記憶チャネルと1本の共用記憶チャネルを有する2つの記憶アレイを示す図である。
【図7】 2つの記憶アレイのみがコントローラを有する4つの記憶アレイを示す図である。
【図8】 4本の独立記憶チャネルと2本の共用記憶チャネルを有する4つの記憶アレイを示す図である。
【図9】 スイッチ構成を自動的に設定するソフトウェア・コードのフローチャートである。
【図10】 ディスク・ドライブとコントローラ・カードとループ・カードを有するディスク・アレイの実施形態を示す図である。
【図11】 LRC回路とハードウェア・レジスタ回路を有するループ・カードの詳細ブロック図である。
【図12】 LRC回路の詳細ブロック図である。
【図13】 ハードウェア・レジスタ回路の詳細ブロック図である。

Claims (15)

  1. 第1の記憶チャネルと、
    第2の記憶チャネルと、
    前記第1の記憶チャネルと前記第2の記憶チャネルとに結合された第1のコントローラと、
    前記第1の記憶チャネルに結合された第1のポートと第2の記憶チャンネルに結合されたと第2のポートを有する第1の記憶装置と、
    の記憶チャネルと、
    第4の記憶チャネルと、
    前記第の記憶チャネルと前記第4の記憶チャンネルに結合された第2の記憶装置と、
    前記第の記憶チャネルに結合された第1のポートと前記第4の記憶チャンネルに結合された第2ポートを有する第2のコントローラと、
    前記第1の記憶チャネルと前記第の記憶チャネルとに結合され、第1の状態で前記第1の記憶チャネルを前記第の記憶チャネルから分離し、第2の状態で前記第1の記憶チャネルと前記第の記憶チャネルとを接続する第1のスイッチと、
    前記第2の記憶チャネルと前記第4の記憶チャネルとに結合され、第1の状態で前記第2の記憶チャネルを前記第4の記憶チャネルから分離し、第2の状態で前記第2の記憶チャネルと前記第4の記憶チャネルとを接続する第2のスイッチと、
    スイッチ・コントローラ手段と、
    から構成され;
    上記スイッチ・コントローラ手段は、
    前記第2のコントローラが動作していることを検知すると、前記第1のスイッチを第1の状態にし、
    前記第2のコントローラが動作しており且つ前記第1のコントローラと前記第2のコントローラの間でキャッシュ・ミラーリングが可能になっていることを検出すると、前記第2のスイッチを第2の状態にし、これによって前記第1のコントローラ内でキャッシュされたデータを前記第2のコントローラにミラーリングし、
    前記第2コントローラが動作しており、且つ前記第1のコントローラと前記第2のコントローラの間でキャッシュ・ミラーリングが可能であることが明確でないときは前記第2のスイッチを第1の状態にし、
    前記第2のコントローラが動作不能であることを検出すると前記第1のスイッチを第2の状態に且つ前記第2のスイッチを第2の状態にすることにより、
    前記第1のコントローラは、前記第2のコントローラが故障の場合に、前記第1の記憶装置と前記第2の記憶装置を制御するように構成したことを特徴とするデータ記憶システム。
  2. 前記第1の記憶装置がディスク・ドライブを含むことを特徴とする請求項1に記載のデータ記憶システム。
  3. 前記第1の記憶装置がランダム・アクセス・メモリ(RAM)ディスクを含むことを特徴とする請求項1に記載のデータ記憶システム。
  4. 前記第1の記憶装置がテープ・ドライブを含むことを特徴とする請求項1に記載のデータ記憶システム。
  5. 前記第1の記憶装置がメモリ・チップを含むことを特徴とする請求項1に記載のデータ記憶システム。
  6. 前記第1の記憶チャネルがファイバ・チャネル・バスを含むことを特徴とする請求項1に記載のデータ記憶システム。
  7. 前記第1の記憶チャネルがスモール・コンピュータ・システム(SCSI)バスを含むことを特徴とする請求項1に記載のデータ記憶システム。
  8. 前記第1の記憶チャネルがストレージ・システム・アーキテクチャ(SSA)バスを含むことを特徴とする請求項1に記載のデータ記憶システム。
  9. 前記第1の記憶チャネルがATアタッチメント(ATA)バスを含むことを特徴とする請求項1に記載のデータ記憶システム。
  10. 前記第1の記憶チャネルがメモリ・バスを含むことを特徴とする請求項1に記載のデータ記憶システム。
  11. 前記第1の記憶チャネルに結合された複数の記憶装置を含むことを特徴とする請求項1に記載のデータ記憶システム。
  12. 前記複数の記憶装置がディスク・ドライブを含むことを特徴とする請求項11に記載のデータ記憶システム。
  13. 前記第1のコントローラがRAIDコントローラを含むことを特徴とする請求項1に記載のデータ記憶システム。
  14. 前記第1のコントローラがメモリ・コントローラを含むことを特徴とする請求項1に記載のデータ記憶システム。
  15. 前記第1のコントローラがディスク・コントローラを含むことを特徴とする請求項1に記載のデータ記憶システム。
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