JP4535025B2 - 記憶装置 - Google Patents

Description

本発明は、記憶装置に関する。

従来より、主電源の停止等に起因してＲＡＭなどの記憶手段上のデータ（情報）が消去されてしまうことを、バックアップ電源を用いて防止する技術が提案されている（特許文献１）。
特開平９−２２３２１号公報

しかしながら、バックアップ電源等の蓄電方式の電源は、電力の供給が有限であるので、長時間使用状態が続くと電源電圧のレベルが低下し、場合によっては、記憶手段の動作電圧を下回ることがある。電源電圧のレベルが記憶手段の動作電圧を下回ってしまうと、情報の記憶を保証できないので、情報の読み出しを行なうに際し、情報の正・否を判定することが望ましく、係る手法として、ＲＡＭに記憶された情報の一部を読み出し、それを照合することが考えられる。
しかし、この種の判断方法は、読み出した一部を代表させて情報の正否を判断しているに過ぎず、読み出されていない情報については、正否を確認することは出来ない。
本発明は上記のような事情に基づいて完成されたものであって、記憶された情報の正否について信頼性に優れる判定機能を備えた記憶装置を提供することを目的とする。

上記の目的を達成するための手段として、請求項１の発明は、情報を記憶する記憶手段と、前記記憶手段に電力を供給する蓄電手段と、前記蓄電手段の電源電圧の変動を検出する電圧検出手段と、前記電圧検出手段の検出結果に基づいて、前記記憶手段に記憶されている情報の正否を判定する判定手段と、を備えた記憶装置であって、前記蓄電手段を通じて前記記憶手段に電力を供給する電力供給系統とは別に、主電源を通じての電力供給系統が設けられるとともに、前記主電源が駆動しているときには、前記主電源側から前記蓄電手段に充電電流が供給されて前記蓄電手段が充電されるよう回路構成され、前記主電源を通じての電力の供給が停止したときに、前記蓄電手段を通じて前記記憶手段に電力の供給がなされるものであって、前記電圧検出手段は、前記蓄電手段の電源電圧のレベルが所定基準値を下回ることを条件として、前記検出信号として第一レベルの信号を出力し、前記蓄電手段の電源電圧のレベルが所定基準値を上回ることを条件として、前記検出信号として第二レベルの信号を出力し、かつ前記蓄電手段の電源電圧のレベルが所定基準値を下回っている状態から上回る状態に変化した場合には、電源電圧のレベルが所定基準値を上回った以降も、前記第一レベルの信号を所定時間Ｔ１の間持続して出力し、当該所定時間Ｔ１が経過した後に第二レベルの信号を出力する遅延機能を有するところに特徴を有する。尚、ここでいう、「記憶手段に記憶されている情報の正否を判定する」というのは「記憶手段に記憶された情報が、正しく記憶され続けていたのか（情報の一部に破損の恐れはないか）、どうかを判定する」という意味である。

請求項２の発明は、請求項１に記載のものにおいて、前記主電源側の電力供給系統を通じて判定手段に印加される電圧値を監視して、同電圧値のレベルが所定レベルを下回ったときに、前記判定手段にリセット信号を与えて同判定手段をリセット状態に制御するリセット回路を備えるとともに、このリセット回路に、前記電圧値のレベルが所定レベルを下回った状態から上回った状態に変化したときに、所定の遅延時間Ｔ２は前記リセット状態を持続させ、その後に前記リセット状態を解除する遅延機能が設けられたものにおいて、前記電圧検出手段による所定時間Ｔ１は少なくとも、前記リセット回路の遅延時間Ｔ２より長く設定され、前記判定手段のリセット状態が解除された以降も、前記第一レベルの信号の出力が維持されるところに特徴を有する。

請求項３の発明は、請求項１又は請求項２に記載のものにおいて、前記記憶手段の電源電圧の入力段に定電圧回路が設けられて、前記主電源、並びに前記蓄電手段の電源電圧が前記定電圧回路により定電圧化された後に、前記記憶手段に印加されるように回路構成されるとともに、前記電圧検出手段は、前記蓄電手段の電源電圧の変動として定電圧回路の出力電圧の変化を検出するところに特徴を有する。

請求項４の発明は、請求項２又は請求項３に記載のものにおいて、前記リセット回路並びに前記電圧検出手段は共に、入力された電圧の大きさを基準値と比較し、比較結果に応じた２値信号を出力するリセットＩＣより構成されるところに特徴を有する。

請求項５の発明は、請求項４に記載のものにおいて、前記リセット回路としてのリセットＩＣ、並びに電圧検出手段としてのリセットＩＣは共に、コンデンサの外付けが可能とされた遅延機能付きのものであり、同コンデンサの静電容量の選択により、前記所定時間Ｔ１、並びに前記遅延時間Ｔ２が決定されるところに特徴を有する。

請求項６の発明は、請求項１ないし請求項５のいずれかに記載のものにおいて、時刻を計時する時計手段を備えるとともに、この時計手段は前記記憶手段に電力を供給する電力供給ラインに前記記憶手段と共通接続される回路構成とされ、前記判定手段による前記記憶情報の正否判断により、前記時計手段が正常に動作しているか否かの判定が兼用されているところに特徴を有する。

＜請求項１の発明＞
請求項１の発明では、電源電圧の変動を監視し、これに基づいて記憶手段についての不具合、すなわち記憶情報の正否を判定することとした。電源電圧の変動は、記憶手段について不具合を生じさせる根本原因となるものであるので、これに基づいて情報の正否を判定してやれば、必然的に信頼性の高い判定結果が得られる。

また、請求項１の発明によれば、記憶装置は、主電源を通じて蓄電手段が充電されるように回路構成されている。そのため、使用中に蓄電手段の電源電圧が所定基準値を下回っている状態であったとしても、主電源が立ち上がったときには、蓄電手段に対する充電が開始される結果、主電源起動後、蓄電手段の電源電圧は上昇して所定基準値を上回る状態になる。一方、判定手段は主電源の起動後に立ち上がるので、判定は、必然的に主電源の起動後に行われることとなる。そのため、実際に使用されていたときの蓄電手段の電源電圧のレベルについて判定を行なうには、電圧検出手段の検出結果を主電源起動後まで保持（ラッチ）しておく必要がある。

これには、検出結果をラッチしておく専用の回路を設けてもよいが、請求項２の発明では、電圧検出手段に遅延機能を持たせて、蓄電手段の電源電圧のレベルが所定基準値を下回っている状態から上回る状態に変化した場合には、電源電圧のレベルが所定基準値を上回った以降も、前記第一レベルの信号を所定時間Ｔ１の間持続して出力させることとした。このような構成であれば、主電源の起動後も、一定時間は、主電源起動前の検出結果（蓄電手段の電圧レベルが所定基準値を下回った状態にあった事）をラッチしておくことが事実上可能となり、この一定時間内に、検出結果を読み取ってやれば、支障なく記憶情報の正否を判定出来る。

＜請求項２の発明＞
このような構成であれば、リセット回路のパワーＯＮリセット機能にも対応することが可能となる。

＜請求項３の発明＞
請求項３の発明によれば、記憶手段を動作させる電源電圧について、記憶手段に最も近いところの電圧を監視することとしたので、信頼性の高い判定結果が得られる。

＜請求項４の発明＞
電圧検出手段が汎用ＩＣにより構成されているので、低コスト化の推進に好適である。

＜請求項５の発明＞
このような構成であれば、所定時間Ｔ１、並びに遅延時間Ｔ２の設定（調整）を、コンデンサの選択という簡単な作業で行なうことが出来る。

＜請求項６の発明＞
時計手段が正常に動作しているか、否かの判定を、記憶情報の正否判定に兼用させているので、時計手段に対しても電圧検出・判定手段を専用に設ける場合に比べて、回路構成を簡素化することが出来、低コスト化に寄与する。

本発明の一実施形態を図１ないし図２によって説明する。
本実施形態は、本発明の記憶装置を複合機（ファクシミリ機能付きのプリンタ）に適用したものであり、図１は複合機の電気的構成を示すブロック図である。図１に示す符号１０はＡＳＩＣ（Application Specific Integrated Circuit）、符号２０はＳＤＲＡＭ（シンクロナスＤＲＡＭ）、符号３０は時計ＩＣである。

ＡＳＩＣ１０は、複合機を構成する各装置（図示していないが画像読取部、通信部、画像形成部など）を統括制御するものである。また、ＡＳＩＣ１０は、本発明の判定手段の機能を担っている。ＳＤＲＡＭ２０は、画像データなどの情報を一時記憶するものであり、時計ＩＣ３０は時刻を計時するものである。また、符号４０は電源回路である。電源回路４０は図示しない電源コードを介して供給された主電源からの交流電圧（商用電圧１００ボルト〜１２０ボルト）を整流した後、所定の低い直流電圧に降圧して各装置に供給するためのものである。本実施形態では、電源回路４０は直流５Ｖの出力と、直流３．３Ｖの出力が可能とされている。

電源回路４０の出力端子（３．３Ｖ出力用）ＯＵＴ１の出力ラインＬ１は、ＡＳＩＣ１０の電源端子Ｖｃｃに連なっており、同電源回路４０を通じてＡＳＩＣ１０に電源電圧として３．３Ｖの電圧が印加されるように構成されている。

また、同図に示す符号５０は主電源監視用リセットＩＣ（本発明のリセット回路の一例であって、以下、単にリセットＩＣと呼ぶ）である。リセットＩＣ５０は、電源回路４０の出力電圧（３．３Ｖ）を監視するものであって、リセットＩＣ５０のＶＤＤ端子には、出力ラインＬ１を通じて電源回路４０の出力電圧（３．３Ｖ）が印加されるよう回路構成されている。

リセットＩＣ５０は、内部に参照電圧（本発明の所定レベルに相当する）２．８Ｖを設けており（図示せず）、電源回路４０の出力端子ＯＵＴ１の電圧が参照電圧２．８Ｖを上回っている間は、出力端子ＯＵＴ３の電圧レベルを「Ｈレベル」に設定するが、電源回路４０の出力端子ＯＵＴ１の電圧が参照電圧２．８Ｖを下回ると、出力端子ＯＵＴ３の電圧レベルを「Ｌレベル」に設定する。

そして、リセットＩＣ５０の出力端子ＯＵＴ３と、ＡＳＩＣ１０のシステムリセット端子Ａとの間が信号線によって接続されており、リセットＩＣ５０の出力が、ＡＳＩＣ１０に信号として入力されるようになっている。

システムリセット入力端子ＡはＡＳＩＣ１０をリセット状態（初期状態）に制御するためのものであり、同入力端子Ａにシステムリセット信号Ｓａとして「Ｌレベル」の信号が入力されると、ＡＳＩＣ１０はリセット状態となる。すなわち、システムリセット信号Ｓａが入力されている期間中、ＡＳＩＣ１０はリセット状態に維持され、システムリセット信号Ｓａの入力が停止されたときに、初めてリセット状態が解除され、ＡＳＩＣ１０は起動する。

また、このリセットＩＣ５０は、いわゆるパワーＯＮディレイ機能を備えている。パワーＯＮディレイ機能については、後述するが、リセットの解除タイミングを遅延させるものであり、遅延時間Ｔ２を、ＣＤ端子とグランド端子ＶＳＳとの間に接続する遅延用コンデンサＣにより調整（より具体的に言えば、コンデンサの静電容量の大小により調整）することが出来るようになっている。

電源回路４０の出力端子（５Ｖ出力用）ＯＵＴ２からは出力ラインＬ２が引き出されている。出力ラインＬ２の途中には、レギュレータ（本発明の定電圧回路の一例）７０が設けられている。レギュレータ７０は、電源回路４０の出力電圧を、それよりも低い所定電圧値（ここでは、３．３Ｖ）に定電圧化して出力するものである。すなわち、レギュレータ７０の入力端子ＩＮに印加される入力電圧が３．３Ｖ以上であれば、そのときには、レギュレータ７０の出力端子ＯＵＴの電圧が３．３Ｖに調整される。尚、この実施形態では、レギュレータ７０として、３端子レギュレータが使用されているが、他のレギュレータでもよい。

そして、３端子レギュレータ７０の出力端子ＯＵＴには、ＳＤＲＡＭ２０並びに時計ＩＣ３０が共通接続されている。ＳＤＲＡＭ２０の動作を保証する電源電圧は３．０Ｖ以上であり、時計ＩＣ３０の動作を保証する電源電圧は１．８Ｖ以上である。そのため、電源回路４０を通じて正常に電源電圧が供給される間は、ＳＤＲＡＭ２０並びに時計ＩＣ３０に、動作を保証する電圧レベルよりも高いレベルの電圧３．３Ｖが印加される結果、ＳＤＲＡＭ２０並びに時計ＩＣ３０とも正常に動作する。

また、電源回路４０と３端子レギュレータ７０との間には、ダイオードＤ１が順方向接続（アノード端子が電源回路４０のＯＵＴ２に接続され、カソード端子が３端子レギュレータ７０の入力端子ＩＮにそれぞれ接続されている）されている。尚、電源回路４０→ダイオードＤ１→３端子レギュレータ７０の経路でＳＤＲＡＭ２０に電力を供給する系統が、本発明の主電源を通じての電力系統に相当する。

また、図１における符号８０は、バックアップ電源（本発明の蓄電手段の一例）である。バックアップ電源８０は、例えば、ニッケル水素電池などの充電可能な二次電池より構成される。バックアップ電源８０は充電抵抗Ｒを介してダイオードＤ１のカソード端子Ｋに接続されており、充電抵抗Ｒを通じて電源回路４０より充電電流が供給される回路構成になっている。尚、充電抵抗Ｒの大きさは、充電電流の大きさが所望の値になるように定められる。

充電抵抗Ｒには、ダイオードＤ２が並列接続されている。ダイオードＤ２は、バックアップ電源８０のプラス側にアノード端子が接続され、３端子レギュレータ７０の入力端子ＩＮ側にカソード端子が接続されている。これにより、例えば、主電源が停止して電源回路４０を通じての電源電圧の供給が断たれても、バックアップ電源８０によりＳＤＲＡＭ２０、時計ＩＣ３０に電源電圧が供給される。具体的には、ＳＤＲＡＭ２０、時計ＩＣ３０に対して、バックアップ電源８０→ダイオードＤ２→３端子レギュレータ７０の経路（本発明の蓄電手段を通じての電力供給系統に相当）で電力の供給がなされる。

仮に、ダイオードＤ２を設けないとすると、バックアップ電源８０によってＳＤＲＡＭ２０に電源電圧を供給しようとしても、充電抵抗Ｒで電圧降下が生じて３端子レギュレータ７０の入力電圧が下がってしまう。その結果、ＳＤＲＡＭ２０に供給される電源電圧のレベルも下がってしまい、バックアップ電源８０を使用することが出来ない。また、ダイオードＤ１はバックアップ電源８０から電源回路４０への電流の流入を規制するものである。

また、図１における符号６０は、バックアップ電源監視用ＩＣである。バックアップ電源監視用ＩＣ６０は、バックアップ電源８０の電源電圧ＶＢの変動を３端子レギュレータ７０の出力電圧の変化に基づいて監視するものであって、リセットＩＣ５０と同種のリセットＩＣを使用している。

図１に示すように、バックアップ電源監視用ＩＣ６０のＶＤＤ端子には、３端子レギュレータ７０の出力電圧が印加されるよう回路構成されている。バックアップ電源監視用ＩＣ６０は、内部に参照電圧（本発明の所定基準値に相当）として３．０Ｖを備え（図示せず）、これを３端子レギュレータ７０の出力電圧と比較する。そして、３端子レギュレータ７０の出力電圧が３．０Ｖを下回ると、バックアップ電源監視用ＩＣ６０の出力端子ＯＵＴ４の電圧レベルが「Ｌレベル」に設定され、それ以外の状態、すなわち３端子レギュレータ７０出力電圧が３．０Ｖ以上である場合には、これとは反対に、バックアップ電源監視用ＩＣ６０の出力端子ＯＵＴ４の電圧レベルが「Ｈレベル」に設定される。

尚、バックアップ電源監視用ＩＣ６０は、本発明の「電圧検出手段」の一例であり、同バックアップ電源監視用ＩＣ６０の出力端子ＯＵＴ４の電圧レベルが「Ｌレベル」に設定された状態が、本発明の「前記検出信号として第一レベルの信号を出力し」に相当し、電圧レベルが「Ｈレベル」に設定された状態が、本発明の「前記検出信号として第二レベルの信号を出力し」に相当している。

また、バックアップ電源用監視用ＩＣ６０の参照電圧が３．０Ｖに設定されているのは、ＳＤＲＡＭ２０並びに時計ＩＣ３０の双方の動作を保証する電圧値が３．０Ｖであり、３端子レギュレータ７０の出力電圧が３．０Ｖを下回ると、ＳＤＲＡＭ２０の記憶状態に不具合（すなわち、記憶されたデータの破損）が起こる恐れがあるためである。

そして、バックアップ電源監視用ＩＣ６０の出力端子ＯＵＴ４と、ＡＳＩＣ１０の信号入力端子Ｂとの間が信号線によって接続されており、バックアップ電源監視用ＩＣ６０の出力がＡＳＩＣ１０に検出信号として取り込まれるようになっている。

ＡＳＩＣ１０では、検出信号の電圧レベル（出力端子ＯＵＴ４の電圧レベル）に基づいて、ＳＤＲＡＭ２０に記憶されている情報の正否を判定する判定処理が行なわれる。すなわち、信号の電圧レベルが「Ｈレベル」であれば、「記憶状態は良好であり情報は正」と判定し、信号の電圧レベルが「Ｌレベル」であれば「記憶情報は否（破損の恐れがある）」と判定する。

また、バックアップ電源監視用ＩＣ６０にも、ＣＤ端子が設けられ、同ＣＤ端子とグランド端子ＶＳＳとの間にコンデンサＣを接続することが出来るようになっている。バックアップ電源監視用ＩＣ６０に外付けされるコンデンサも信号の切り換えタイミング（ＬレベルからＨレベルへの切り替え）を遅延させるものであり、その遅延時間（本発明の所定時間に相当）Ｔ１は、ＡＳＩＣ１０の起動タイミングとの関係に基づいて定められる。

続いて、ＡＳＩＣ１０による画像データ（記憶情報）の正否判定処理を以下の２段階に分けて説明する。
（１）バックアップ電源８０によるバックアップ動作
（２）ＡＳＩＣ１０による判定処理
尚、ここでは、複合機を使用してメモリ送信を行なう場合を例にとり、また、主電源→電源回路４０を通じて各装置に電力が供給されて、すでに、複合機全体が起動状態にあるものとして説明を開始する。

（１）バックアップ電源８０によるバックアップ動作
メモリ送信を行なうときには、まず、画像読取部（図示せず）によって原稿について読み取りが行なわれ、読み取られた原稿の画像データはＳＤＲＡＭ２０に記憶される。そして、全頁について、画像データがＳＤＲＡＭ２０に記憶されると、今度は、ＳＤＲＡＭ２０から各頁ごとに画像データの読み出しが行なわれ、これが通信部を通じて相手側の装置に送信される。

このように、ＳＤＲＡＭ２０に画像データを一時記憶しておくことで、ＦＡＸ送信が何らかの理由で不調に終わったとしても、その後、ＳＤＲＡＭ２０から画像データを再び読み出して、データの送信を試みることが出来るようになっている。

そして、係るメモリ送信中に何らかの理由（例えば、停電など）で主電源がダウンすると、電源回路４０を通じての電源電圧の供給が断たれる結果、ＡＳＩＣ１０並びに他の装置は停止状態になる。一方、係る場合であっても、ＳＤＲＡＭ２０並びに時計ＩＣ３０に対しては、バックアップ電源８０→ダイオードＤ２→３端子レギュレータ７０を経て電源電圧が供給されるので、ＳＤＲＡＭ２０は画像データなどの記憶情報を保持し続け、時計ＩＣ３０は時刻を計時し続ける。

ここで、主電源のダウン直後、バックアップ電源８０は満充電状態にあり、電源電圧ＶＢは、例えば、３．６Ｖ以上の電圧レベルにあるが、主電源が復旧せず使用状態が続くと、次第に電源電圧ＶＢの値が下がってゆく。

一方、３端子レギュレータ７０は先にも述べたように、入力された電圧をそれより低い電圧値に定電圧化して出力するものであり、入力端子ＩＮに印加される入力電圧（すなわち、バックアップ電源８０の電源電圧ＶＢ）が３．３Ｖ以上であれば、そのときには出力電圧として３．３Ｖの値を保証できるが、入力端子ＩＮに印加される電圧が３．３Ｖを下回ると、図２のａに示すように、出力電圧もそれ応じて低下する。

そして、３端子レギュレータ７０の出力電圧が３．０Ｖを下回ると、それが、バックアップ電源監視用ＩＣ６０により検出されて、バックアップ電源監視用ＩＣの出力端子ＯＵＴ４の電圧レベルが「Ｈレベル」から「Ｌレベル」に切り換えられる（時刻ｔａ）。

一方、主電源がダウンしている間、ＡＳＩＣ１０は停止状態にあるので、ＳＤＲＡＭ２０の記憶情報の正否判定は、主電源の復旧後に、以下に説明する要領でなされることとなる。

（２）ＡＳＩＣ１０による判定処理
主電源が復旧すると、電源回路４０を通じてＡＳＩＣ１０などの各装置に電源電圧が再び供給され始める。リセットＩＣ５０は、先にも述べたように、電源回路４０のＯＵＴ１の出力電圧を監視しており、主電源が復旧しても、電源回路４０のＯＵＴ１の出力電圧が２．８Ｖ以下の場合には、出力端子ＯＵＴ３のレベルを「Ｌレベル」に設定することで、ＡＳＩＣ１０にシステムリセット信号Ｓａを与え続けてＡＳＩＣ１０をリセット状態に制御する。

一方、主電源の復旧後、電源回路４０の出力電圧は、図２のｂに示すように、ゆるやかに上昇し規定値の３．３Ｖ或いは、５Ｖに達する。そのため、電源回路４０のＯＵＴ１の出力電圧が２．８Ｖを上回る時点ｔｂにおいて、リセットＩＣ５０の出力も「Ｌレベル」から「Ｈレベル」に切り替わる筈ですが、本実施形態のものは、そこに遅延を持たせて、遅延時間Ｔ２後に、出力端子ＯＵＴ３のレベルが「Ｌレベル」から「Ｈレべル」に切り替わるようになっている（パワーＯＮディレー）。

このように、主電源の復帰後遅れてＡＳＩＣ１０を起動させるのは、ＡＳＩＣ１０に動作クロックを与える発振回路（図示せず）などの動作が安定するのを待つことで、ＡＳＩＣ１０を正常スタートさせるためである。

尚、この遅延時間Ｔ２は、以下の式により与えられる。
Ｔ２＝α×Ｃ２
α・・・係数（ＩＣ固有の定数）
Ｃ２・・・・ＩＣ５０に外付けされるコンデンサの静電容量

かくして、電源回路４０のＯＵＴ１の出力電圧が２．８Ｖ以上になり、その後、Ｔ２時間を経過すると、図２に示すように、時刻ｔｄの時点で、リセットＩＣ５０の出力端子ＯＵＴ３のレベルが「Ｈレベル」となる。これにより、リセット状態が解除され、ＡＳＩＣ１０は起動する。

一方、主電源が復旧すると、それまでは、３．０Ｖを下回っていた３端子レギュレータ７０の出力電圧についても、ゆるやかに上昇を始める。これは、主電源の復旧により、電源回路４０のＯＵＴ２より充電電流が供給される結果、バックアップ電源８０の電源電圧ＶＢが上昇することで、３端子レギュレータ７０への入力電圧が上昇するためである。

そして、バックアップ電源監視用ＩＣ６０は、先にも述べたように、３端子レギュレータ７０の出力電圧を監視しており、出力電圧が３．０Ｖ以下の場合には、出力端子ＯＵＴ４のレベルを「Ｌレベル」に設定し、それ以外のときには「Ｈレベル」に設定する。

そのため、３端子レギュレータ７０の出力電圧が３．０Ｖを上回る時点ｔｃにおいて、出力端子ＯＵＴ４のレベルも、「Ｌレベル」から「Ｈレベル」に切り替わる筈ですが、本実施形態のものは、そこに遅延を持たせて、遅延時間Ｔ１後に、出力端子ＯＵＴ４の電圧レベルが「Ｌレベル」から「Ｈレべル」に切り替わるようになっている。

尚、上述の構成により、本発明の「前記蓄電手段の電源電圧のレベルが所定基準値を下回っている状態から上回る状態に変化した場合には、電源電圧のレベルが所定基準値を上回った以降も、前記第一レベルの信号（ここでは、Ｌレベルの信号）を所定時間（ここでは、遅延時間）Ｔ１の間持続して出力し、当該所定時間Ｔ１が経過した後に第二レベルの信号（ここでは、Ｈレベルの信号）を出力する遅延機能を有する」が実現されている。

遅延時間Ｔ１は、ＡＳＩＣ１０が起動した時刻ｔｄ以降も、所定期間Ｔ３は、バックアップ電源監視用ＩＣ６０の出力として主電源が復旧する以前（充電が開始される以前）の出力状態が維持されるような時間に設定されている。すなわち、主電源がダウンしている間に３端子レギュレータ７０の出力電圧が３．０Ｖを下回った場合には、ＡＳＩＣ１０が起動した時刻ｔｄ以降も、所定期間Ｔ３は、バックアップ電源監視用Ｉｃ６０の出力として「Ｌレベル」の出力状態が維持される。

尚、本実施形態において遅延時間Ｔ１は、遅延時間Ｔ２よりも長い時間に設定され、以下の式により与えられる。
Ｔ１＝α×Ｃ１
α・・・係数（ＩＣ固有の定数）
Ｃ１・・ＩＣ６０に外付けされるコンデンサの静電容量

上述の構成により、本発明の「前記電圧検出手段（ここでは、バックアップ電源監視用ＩＣ６０）による所定時間（ここでは、遅延時間）Ｔ１は少なくとも、前記リセット回路（ここでは、リセットＩＣ５０）の遅延時間Ｔ２より長く設定され、前記判定手段（ここでは、ＡＳＩＣ１０）のリセット状態が解除された以降も、前記第一レベルの信号（ここでは、Ｌレベルの信号）の出力が維持される」が実現されている。

かくして、同期間Ｔ３内に信号入力端子Ｂのポートレベルを読み取ることでバックアップ電源監視用ＩＣ６０の出力端子ＯＵＴ４の電圧レベル、すなわちバックアップ中における、電源電圧低下の有無がＡＳＩＣ１０により検出される。

ＡＳＩＣ１０は、出力端子ＯＵＴ４の電圧レベルが「Ｌレベル」であった場合には、「記憶情報は否」と判定する。ＡＳＩＣ１０により「記憶情報は否」と判定されると、ＳＤＲＡＭ２０中に画像データが記憶されていたとしても、それについての読み出しは行なわれず、その旨を知らせる処理が行なわれる。その旨を知られる処理とは、例えば、表示部（図示せず）上に「バックアップ不良」などが表示されるなどである。尚、このとき、時計ＩＣ３０に対しては、時刻情報を初期設定に変更する処理が行なわれる。

一方、これとは、反対に主電源がダウンしている時において、３端子レギュレータ７０の出力（すなわち、バックアップ電源８０の電源電圧ＶＢ）がＳＤＲＡＭ２０の記憶に支障を来たすようなレベル（３．０Ｖ以下）にまで低下しなかった場合には、図２において点線で示すように、バックアップ電源監視用ＩＣ６０の出力は、常に、「Ｈレベル」状態となる。

そのため、係る場合には上述のＡＳＩＣ１０による判定により、「記憶情報は正」と判定される。そして、「記憶情報は正」と判定されると、ＳＤＲＡＭ２０中の画像データがＡＳＩＣ１０の指示で読み出され、その後、中断していたメモリ送信が再び開始され、読み出された画像データを相手先の装置に送信する処理が行なわれることとなる。

このように、本実施形態のものは、バックアップ中における電源電圧の変動を監視し、これに基づいて、バックアップ中におけるＳＤＲＡＭ２０の記憶情報の正否を判定することとした。電源電圧の変動は、ＳＤＲＡＭ２０による情報の記憶について不具合を生じさせる根本原因となるものであるので、これに基づいて記憶情報の正否を判定してやれば、必然的に信頼性の高い判定結果が得られる。

また、本実施形態のものは、ＳＤＲＡＭ２０の記憶情報の正否判定を、バックアップ（ＳＤＲＡＭ２０などにバックアップ電源８０より電源供給がされているとき）中の電源電圧のレベルに基づいて行なっているが、ＡＳＩＣ１０は主電源の起動後に立ち上がるので、係る判定処理は、必然的に主電源の起動後に行われることとなる。

これに対して、本実施形態のものは、電源回路４０を通じてバックアップ電源８０が充電されるように構成されている。そのため、バックアップ中に、バックアップ電源８０の電源電圧ＶＢ、ひいては３端子レギュレータ７０の出力電圧が基準を下回っていたとしても、主電源が立ち上がったときには、バックアップ電源８０に対する充電が開始される結果、バックアップ電源８０の電源電圧ＶＢは上昇して基準を上回る状態になる。

従って、バックアップ電源８０が充電される回路構成である場合には、バックアップ中に検出されたバックアップ電源監視用ＩＣ６０の検出結果を、ＡＳＩＣ１０によって実際に判定処理がなされるまで保持（ラッチ）しておく必要がある。

これには、検出結果をラッチしておく専用の回路を設けてもよいが、本実施形態では、バックアップ電源監視用ＩＣ６０に遅延機能（遅延時間Ｔ１）を持たせて、ＡＳＩＣ１０が起動した時刻ｔｄ以降も、所定期間Ｔ３はバックアップ電源監視用ＩＣ６０の出力として「Ｌレベル」の出力状態が維持されるようにした。このような構成であれば、主電源の復旧後も、所定期間Ｔ３は、バックアップ電源監視用ＩＣ６０で検出したバックアップ中の検出結果をラッチしておくことが事実上可能となるので、上述した専用の回路を設ける必要がない。

また、本実施形態では、時計ＩＣ３０が正常に動作しているか、否かの判定を、ＳＤＲＡＭ２０の記憶情報の正否判定に兼用させているので、時計ＩＣ３０専用に電圧検出・判定手段を設ける場合に比べて、回路構成を簡素化することが出来、低コスト化に寄与する。加えて、バックアップ電源監視用ＩＣ６０を汎用のリセットＩＣを使用しているので、この点も、低コスト化に寄与する。また、本実施形態は、記憶情報の正否を、電源電圧の変化に基づいて判定することとしているが、電源電圧としてＳＤＲＡＭ２０に最も近いところの電圧、すなわち３端子レギュレータ７０の出力電圧を監視することとしたので信頼性の高い判定結果が得られる。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態では、バックアップ電源として、充電式の二次電池を例にとって説明したが、蓄電が可能なものであれば適用可能であり、例えば、一次電池や、静電容量の大きなコンデンサ（いわゆるスーパーキャパシタ）などであってもよい。

（２）上記実施形態では、ＳＤＲＡＭ２０並びに時計ＩＣ３０に安定して電源電圧を供給するべく、３端子レギュレータ７０を用いたが、これに変えて、スイッチチングレギュレータや、ＤＣ・ＤＣコンバータなどを用いてもよい。

（３）上記実施形態では、３端子レギュレータ７０の出力電圧を監視し、これに基づいてＳＤＲＡＭ２０の記憶情報を正否判定することとしたが、電圧の監視場所は、３端子レギュレータ７０の出力電圧に限らず、例えば、バックアップ電源８０の電源電圧ＶＢそのものを監視してもよい。

本発明の一実施形態に係る複合機の電気的構成を示すブロック図 ＡＳＩＣによる判定タイミングを示すタイミングチャート図

１０...ＡＳＩＣ（本発明の判定手段の一例）
２０...ＳＤＲＡＭ（本発明の記憶手段の一例）
３０...時計ＩＣ（本発明の時計手段の一例）
５０...リセットＩＣ（本発明のリセット回路の一例）
６０...バックアップ電源監視用ＩＣ（本発明の電圧検出手段の一例）
７０...レギュレータ（本発明の定電圧回路の一例）
８０...バックアップ電源（本発明の蓄電手段の一例）

Claims (6)

1. 情報を記憶する記憶手段と、
   前記記憶手段に電力を供給する蓄電手段と、
   前記蓄電手段の電源電圧の変動を検出する電圧検出手段と、
   前記電圧検出手段の検出結果に基づいて、前記記憶手段に記憶されている情報の正否を判定する判定手段と、を備えた記憶装置であって、
   前記蓄電手段を通じて前記記憶手段に電力を供給する電力供給系統とは別に、主電源を通じての電力供給系統が設けられるとともに、前記主電源が駆動しているときには、前記主電源側から前記蓄電手段に充電電流が供給されて前記蓄電手段が充電されるよう回路構成され、
   前記主電源を通じての電力の供給が停止したときに、前記蓄電手段を通じて前記記憶手段に電力の供給がなされるものであって、
   前記電圧検出手段は、前記蓄電手段の電源電圧のレベルが所定基準値を下回ることを条件として、前記検出信号として第一レベルの信号を出力し、
   前記蓄電手段の電源電圧のレベルが所定基準値を上回ることを条件として、前記検出信号として第二レベルの信号を出力し、
   かつ前記蓄電手段の電源電圧のレベルが所定基準値を下回っている状態から上回る状態に変化した場合には、電源電圧のレベルが所定基準値を上回った以降も、前記第一レベルの信号を所定時間Ｔ１の間持続して出力し、当該所定時間Ｔ１が経過した後に第二レベルの信号を出力する遅延機能を有することを特徴とする記憶装置。
2. 前記主電源側の電力供給系統を通じて判定手段に印加される電圧値を監視して、同電圧値のレベルが所定レベルを下回ったときに、前記判定手段にリセット信号を与えて同判定手段をリセット状態に制御するリセット回路を備えるとともに、
   このリセット回路に、前記電圧値のレベルが所定レベルを下回った状態から上回った状態に変化したときに、所定の遅延時間Ｔ２は前記リセット状態を持続させ、その後に前記リセット状態を解除する遅延機能が設けられたものにおいて、
   前記電圧検出手段による所定時間Ｔ１は少なくとも、前記リセット回路の遅延時間Ｔ２より長く設定され、前記判定手段のリセット状態が解除された以降も、前記第一レベルの信号の出力が維持されることを特徴とする請求項１に記載の記憶装置。
3. 前記記憶手段の電源電圧の入力段に定電圧回路が設けられて、前記主電源、並びに前記蓄電手段の電源電圧が前記定電圧回路により定電圧化された後に、前記記憶手段に印加されるように回路構成されるとともに、
   前記電圧検出手段は、前記蓄電手段の電源電圧の変動として定電圧回路の出力電圧の変化を検出することを特徴とする請求項１又は請求項２に記載の記憶装置。
4. 前記リセット回路並びに前記電圧検出手段は共に、入力された電圧の大きさを基準値と比較し、比較結果に応じた２値信号を出力するリセットＩＣより構成されることを特徴とする請求項２又は請求項３に記載の記憶装置。
5. 前記リセット回路としてのリセットＩＣ、並びに電圧検出手段としてのリセットＩＣは共に、コンデンサの外付けが可能とされた遅延機能付きのものであり、同コンデンサの静電容量の選択により、前記所定時間Ｔ１、並びに前記遅延時間Ｔ２が決定されることを特徴とする請求項４に記載の記憶装置。
6. 時刻を計時する時計手段を備えるとともに、この時計手段は前記記憶手段に電力を供給する電力供給ラインに前記記憶手段と共通接続される回路構成とされ、
   前記判定手段による前記記憶情報の正否判断により、前記時計手段が正常に動作しているか否かの判定が兼用されていることを特徴とする請求項１ないし請求項５のいずれかに記載の記憶装置。

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