JP4529414B2 - 電気光学装置用基板の製造方法 - Google Patents

Description

本発明は、製造プロセス中において基板表面に傷等が生じることを防止するようにした電気光学装置用基板及びその製造方法並びに電気光学装置に関する。

一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。

ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。

このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。即ち、半導体装置の製造プロセスと同様に、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。

このような積層構造を有する液晶装置としては、特許文献１に記載のものがある。
特開２００２−１２３１９２号公報

ところで、製造プロセス中の各工程を実施するために、基板は、各プロセス用のステージに順次搬送される。ところが、この搬送に際して、基板の裏面は搬送部材やステージ等に摺接することになり、基板裏面に傷がついてしまうという問題があった。この傷は、製造プロセスの終了まで残存する。例えば、透過型の液晶装置では、基板裏面を光が通過するようになっており、基板裏面に形成された傷によって、画質が劣化してしまう。

本発明はかかる問題点に鑑みてなされたものであって、アモルファスカーボン膜で被覆することによって、耐傷性等を向上させることができる電気光学装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。

本発明にかかる電気光学装置用基板の製造方法は、素子が形成される素子形成面とアモルファスルカーボン膜が形成される非素子形成面とを有する基板材料を用いた電気光学装置用基板の製造方法であって、前記基板材料の素子形成面側に前記アモルファスカーボン膜の融点よりも処理温度が高い高温プロセスによって素子を形成する工程と、前記高温プロセス終了後に、前記基板材料の非素子形成面側に前記アモルファスカーボン膜を形成する工程と、前記アモルファスカーボン膜の形成工程後に、前記基板材料の素子形成面側に前記アモルファスカーボン膜の融点よりも処理温度が低い低温プロセスによって素子を形成する工程と、を具備し、前記アモルファスカーボン膜の形成工程後には、前記アモルファスカーボン膜の融点よりも処理温度が高い高温プロセスで前記基板材料の素子形成面側に素子を形成する工程を実施しないことを特徴とする。

このような構成によれば、アモルファスカーボン膜は、高温プロセス終了後に形成する。これにより、高温プロセス終了後において、基板材料の非素子形成面側にアモルファスカーボン膜を残存させることができる。

このような構成によれば、高温プロセス終了後であれば、いつでもアモルファスカーボン膜を形成することができ、アモルファスカーボン膜形成後に低温プロセスによる素子形成が可能である。

前記アモルファスカーボン膜は、ＥＣＲプラズマのＣＶＤにより形成されることを特徴とする。

前記アモルファスカーボン膜の形成工程前に、前記基板材料の素子形成面側に低温プロセスによって素子を形成する工程を具備したことを特徴とする。

前記アモルファスカーボン膜の形成工程前には、前記基板材料の素子形成面側の最上面には絶縁膜が形成された状態であることを特徴とする。

上記のような構成によれば、絶縁性透明基板の非素子形成面側は傷等が付きにくいアモルファスカーボン膜で保護されているので、傷等のない電気光学用基板を形成することができる。そのため、例えば、特に透過型表示装置や反射半透過型表示装置の画質劣化防止に大きな効果を有する。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る電気光学装置用基板を用いて構成した電気光学装置を示す断面図である。本実施の形態は電気光学装置用基板としてＴＦＴ基板（素子基板）等の電気光学装置用基板に適用したものである。図２は本実施の形態における電気光学装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。なお、図１は図２のＨ−Ｈ'線の位置で切断して示す断面図であり、素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を示している。図３は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図４は液晶装置の画素構造を詳細に示す断面図である。また、図５は本実施の形態の素子基板上に形成する隣接した複数の画素について各層の成膜パターンのうち要部の成膜パターンを示す平面図である。図６及び図７は本実施の形態における電気光学装置用基板の製造方法を断面図によって工程順に示す工程図である。また、図８及び図９は本実施の形態に係る電気光学装置用基板の製造方法を示すフローチャートである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。

先ず、図１乃至図３を参照して本実施の形態の電気光学装置用基板を用いて構成した電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図１及び図２に示すように、例えば、石英基板、ガラス基板、シリコン基板等の基板材料１０’を用いて構成した素子基板１０と、これに対向配置される、例えばガラス基板や石英基板等の基板材料２０’を用いて構成した対向基板２０との間に液晶５０を封入して構成される。対向配置された素子基板１０と対向基板２０とは、シール材５２によって貼り合わされている。

素子基板１０の基板材料１０’上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０の基板材料２０’上には全面に対向電極（ＩＴＯ）２１が設けられる。素子基板１０の画素電極９ａ上には、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０上の全面に渡って形成された対向電極２１上にも、ラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えば、ポリイミド膜等の透明な有機膜からなる。

図３は画素を構成する素子基板１０上の素子の等価回路を示している。図３に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。

ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。

本実施の形態においては、液晶装置は、図１に示すように、ＴＦＴ３０等の素子形成面の反対側の面（以下、非素子形成面という）に、ダイヤモンドライクカーボン（以下、ＤＬＣともいう）等のアモルファスカーボン膜９１が形成されている。アモルファスカーボン膜９１は、摩擦係数が小さく、高密度であり、傷がつきにくく且つピンホールが生じ難い。また、アモルファスカーボン膜９１は、耐食性にも優れている。

なお、本実施の形態においては、素子基板１０の基板材料１０’の裏面にのみアモルファスカーボン膜９１を形成した例を示しているが、対向基板２０についても基板材料２０’の非素子形成面にアモルファスカーボン膜を形成するようにしてもよい。

（製造プロセス）
次に、図１乃至図３で説明した電気光学装置用基板の製造方法を図４乃至図９を参照して説明する。図４は一つの画素に着目した液晶装置の模式的断面図であり、図５は各層の成膜パターンを示す平面図である。なお、図４は図５のＡ−Ａ’線断面図である。図６及び図７は画素領域における製造工程を工程順に示している。図８及び図９は全製造プロセス中におけるアモルファスカーボン膜による被膜工程のタイミングを示している。

電気光学装置用基板の製造方法としては、例えば、シリコンウェハ又は石英及びガラス等のマザー基板材料上に、分断することなく成膜及びフォトリソグラフィ工程を繰返して、複数の基板用の各素子を同時に形成するアレイ製造を採用する。アレイ製造では、マザー基板材料にアレイ状に形成された各基板を分断することで、チップ毎の基板を得る。本実施の形態はこのようなアレイ製造を採用してもよく、また、チップ単体毎の製造方法を採用してもよい。

図５において、画素電極９ａは、素子基板１０の基板材料１０’上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。図５では所定の２×２画素の画素領域のみを示してある。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。

基板材料１０’の一方の面（素子形成面）上には、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図４に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。

更に、本実施の形態においては、基板材料１０’の素子形成面の反対側の非素子形成面には、アモルファスカーボン膜９１が形成されている。
まず、図８のステップＳ1 において、図６の工程（１）に示すように、石英基板、ガラス、シリコン基板等の基板材料１０’を用意する。次に、基板材料１０’に対してステップＳ2 以降で各種製造プロセスを実施する。例えば、先ず、基板材料１０’に対して、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスで基板材料１０’に生じる歪が少なくなるように前処理しておく。

次に、このように処理された基板材料１０’の素子形成面の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。そして、金属合金膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する。

次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。

次に、半導体層１ａが形成される。即ち、先ず、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によってアモルファスシリコン膜が形成される。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。

次に、図６の工程（２）に示すように、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。

次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。

次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。

次に、図６の工程（３）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。

次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。

ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０^１３ ｃｍ₂のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５ ／ｃｍ₂のドーズ量にて）ドープする。

なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。

次に、図６の工程（４）に示すように、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。

次に、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。

次に、図６の工程（５）に示すように、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の金属膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。

次いで、下部電極７１上に、誘電体膜７５の膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の金属膜を形成する。

次に、図７の工程（６）に示すように、下部電極７１、誘電体膜７５及び容量電極３００の膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。次に、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。

第２層間絶縁膜４２の形成工程までが図８の高温プロセスを含む１つ以上の製造プロセス（ステップＳ2 ）である。液晶基板を製造するための次の工程以降においては、アモルファスカーボン膜の融点を超える高温プロセスは存在しない。従って、第２層間絶縁膜４２の形成工程終了後に、アモルファスカーボン膜９１を形成する。なお、アモルファスカーボン膜の融点を超える高温プロセス終了後であれば、いずれのタイミングにおいても、アモルファスカーボン膜の被膜処理が可能である。

図８のステップＳ3 において、非素子形成面にアモルファスカーボン膜９１を形成する。図１０はアモルファスカーボン膜９１であるダイヤモンドライクカーボン（ＤＬＣ）の製造装置の構成を示す説明図である。

図１０の装置はマイクロ波と磁場を利用したＥＣＲ（Electron Cyclotron Resonance : 電子サイクロトロン共鳴）プラズマによるＣＶＤ法を採用したものであり、非特許文献「島津評論Vol.54 No2(1997.8)１３６ページに記載されたものである。

第２層間絶縁膜４２が形成された素子基板１０は、第２層間絶縁膜４２側を基板ホルダ１１１に向けて基板ホルダ１１１に取り付けられる。基板ホルダ１１１は、素子基板１０の取付面側が反応室１１２内に導入され、他端側は、反応室１１２外に配置されて容量１１３を介してマッチングボックス１１４に接続される。マッチングボックス１１４は、ＲＦ発振器１１５に接続されており、基板ホルダ１１１に高周波バイアスを印加する。

反応室１１２にはガス導入口１１６及び排気口１１７が設けられており、反応室１１２の前面は開口されて円筒形のプラズマ室１１８に接続される。プラズマ室１１８の前面には石英ガラス窓１２０及び導波管１２１が取り付けられ、プラズマ室１１８は導波管１２１を介してマイクロ波発振器１２３に接続される。プラズマ室１１８の周囲にはマグネットコイル１１９が配置されている。

反応室１１２を高真空排気後、ガス導入口１１６から原料ガスを反応室１１２内に一定流量流す。次に、マイクロ波発振器１２３で発振されたマイクロ波を、導波管及び石英ガラス窓１２０を介してプラズマ室１１８に導入する。プラズマ室１１８は空洞共振器として作用し、マグネットコイル１１９でプラズマ室１１８に磁場を印加すると、電子はサイクロトロン運動を開始する。適宜の設定により、電子サイクロトロン運動とマイクロ波との共鳴が発生する。これにより、電子と気体分子との衝突が増大して、プラズマ室１１８に高密度プラズマが得られる。

一方、ＲＦ発振器１１５が発生した高周波信号はマッチングボックス１１４に与えられ、マッチングボックス１１４は、容量及び基板ホルダ１１１を介して素子基板１０に負自己バイアスを印加する。プラズマ室１１８に発生した高密度プラズマは、発散磁場によって、図１０の斜線部に示すように、反応室１１２内の素子基板１０方向に引き出される。こうして、素子基板１０の非素子形成面に、アモルファスカーボン膜９１である例えば厚さが１０〜１００ｎｍのダイヤモンドライクカーボンが形成される。

素子基板１０の非素子形成面にアモルファスカーボン膜９１を形成した後、図８のステップＳ4 において、低温プロセスのみを含む１つ以上の製造プロセスを実施する。即ち、基板材料１０’の素子形成面側に形成した第２層間絶縁膜４２に対して、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。

次に、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。

次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する（図７の工程（７）における符号４１ＴＮ参照）。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によっては素子基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。

次に、図７の工程（８）に示すように、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。次に、図４にも示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。

次に、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。

次に、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００の金属膜を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料を用いて下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料を用いて上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。

次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。

次に、図４にも示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。

次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する。なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。

このように画素が構成された素子基板１０の画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される（図４参照）。

一方、対向基板２０については、ガラス基板等の基板材料２０’がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。

次に、基板材料２０’の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。

最後に、図１及び図２に示すように、各層が形成された素子基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端において素子基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。

そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。

なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。液晶装置の使用時には、外部接続端子にＦＰＣの銅箔パターンを接続する。

なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。

また、素子基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。

また、上述した実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４を素子基板１０上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding）基板上に実装された駆動用ＬＳＩに、素子基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及び素子基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dispersed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。

このように本実施の形態においては、第２層間絶縁膜４２の形成工程終了後に、基板材料１０’の非素子形成面にアモルファスカーボン膜９１を形成している。このアモルファスカーボン膜９１は、摩擦係数が充分に小さいことから、傷が付きにくい。従って、アモルファスカーボン膜９１形成工程以降の工程において、素子基板１０の搬送等に伴って素子基板１０の非素子形成面が図示しない搬送部材等が摺接する場合でも、アモルファスカーボン膜９１に傷がつくことはない。また、アモルファスカーボン膜９１の密度は極めて高く、ピンホール等の欠陥の発生は少ない。また、アモルファスカーボン膜９１は耐食性に優れており、アモルファスカーボン膜９１の形成工程以降の各製造プロセス或いは液晶装置のモジュール内への組み込み等に際して薬液による腐食を防ぐことができる。また、ＤＬＣは透明膜であるので、光の透過に悪影響を与えることはないことから、基板完成後及び完成した基板を用いた電気光学装置の完成後においても、除去する必要はない。

なお、画素電極９ａの形成後において、アモルファスカーボン膜９１を除去することも可能である。

上述したように、高温プロセス終了後であれば、アモルファスカーボン膜９１の形成工程を、いずれのタイミングで実施しても良い。例えば、図９はステップＳ11の低温プロセスのみを含む１つ以上の製造プロセスとステップＳ12の低温プロセスのみを含む１つ以上の製造プロセスとの間に、アモルファスカーボン膜９１の形成工程（ステップＳ3 ）を設けた例を示している。この場合でも、アモルファスカーボン膜９１形成後において、素子基板１０を傷等から保護することが可能である。

なお、ＤＬＣの成膜工程では、素子基板１０を基板ホルダ１１１に取り付けるようになっていることから、素子基板１０の素子形成面側の最上面に層間絶縁膜が形成された状態で、アモルファスカーボン膜９１を形成することが望ましい。

また、上記実施の形態においては、素子基板１０の非素子形成面にアモルファスカーボン膜を被覆する例を説明したが、対向基板２０の非素子形成面（共通電極２１形成面の反対側の面）にアモルファスカーボン膜を被覆することによって、対向基板２０を傷等から保護することができることは明らかである。この場合には、完成した液晶装置は、光の入出射面の両面がアモルファスカーボン膜９１で被覆されていることから、保護効果が高いという利点がある。

本実施の形態において形成するアモルファスカーボン膜９１は、例えば、下記表１に示す物性範囲のものである。

［表１］
密度[g/cm³] １．５−１．８ 〜 ２．２３
膜中水素濃度[at.%] ３３−４０ 〜 ０．３
硬度[GPa] ２１ 〜 ３３
ヤング弾性率[GPa] １６０ 〜 ２２５
屈折率[λ=270nm/633nm] ２．０／１．９ 〜 ２．７／２．６
ＳＰ３比 ６０％ 〜 ９０％
また、上記実施の形態おいては、電気光学装置用の基板の例について説明したが、半導体基板等にも適用可能であることは明らかである。

なお、上記実施の形態においては、ＥＣＲプラズマＣＶＤ装置によってアモルファスカーボン膜であるＤＬＣ膜を形成する例を説明したが、アモルファスカーボン膜は、スパッタ、アーク放電を使った製法、イオンビームを用いた成膜方法等によって構成可能である。

例えば、ＤＬＣ膜は公知のカソーディックアークプロセスを利用して形成することができる。カソーディックアークプロセスは、真空中にてカソードとなる材料に高電流をもつ電気放電をかけることによってプラズマを引き出す手法であり、イオンエネルギーのコントロールが容易であるという特徴を有する。更に、カソーディックアークプロセスは、ソレノイドで構成される磁気フィルタによって、選択されたイオンエネルギーを有する元素イオンのみを基板まで誘導するシステムを備えている。

第２層間絶縁膜４２が形成された素子基板１０を、第２層間絶縁膜４２をステージ側に向けて、即ち素子基板１０の非素子形成面を上方に向けてステージ上に載置する。そして、カソーディックアークプロセスにより素子基板１０の非素子形成面にプラズマＣ＋イオンを供給する。この場合には、磁気フィルタによって、カソード材から同時に発生する不要なクラスタ粒子及び中性原子を排除することができ、より純粋な元素イオンのみを素子基板１０に供給することができる。カソーディックアークプロセスを採用することで、ＳＰ３結合比が高い膜構造を生成することができ、高純度、高密度、高硬質なＤＬＣ膜を素子基板１０の非素子形成面に成膜することができる。

（電子機器）
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１１は、投射型カラー表示装置の説明図である。

図１１において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。

なお、本発明は、上述したＴＦＴ液晶装置用の基板だけでなく、種々の電気光学装置用基板に適用することができる。電気光学装置としては、パッシブマトリクス型の液晶表示パネルだけでなく、アクティブマトリクス型の液晶パネル（例えば、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネル）にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）などの各種の電気光学装置においても本発明を同様に適用することが可能である。更に、本発明は電気光学装置用基板だけでなく、種々の半導体基板にも適用可能である。

本発明の第１の実施の形態に係る電気光学装置用基板を用いて構成した電気光学装置を示す断面図。 本実施の形態における電気光学装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。 液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。 液晶装置の画素構造を詳細に示す断面図。 本実施の形態の素子基板上に形成する隣接した複数の画素について各層の成膜パターンのうち要部の成膜パターンを示す平面図。 本実施の形態における電気光学装置用基板の製造方法を断面図によって工程順に示す工程図。 本実施の形態における電気光学装置用基板の製造方法を断面図によって工程順に示す工程図。 本実施の形態に係る電気光学装置用基板の製造方法を示すフローチャート。 本実施の形態に係る電気光学装置用基板の製造方法を示すフローチャート。 アモルファスカーボン膜９１であるダイヤモンドライクカーボン（ＤＬＣ）の製造装置の構成を示す説明図。 投射型カラー表示装置の説明図。

符号の説明

９ａ…画素電極、１０…素子基板、２０…対向基板、２１…対向電極、５２…シール材、９１…アモルファスカーボン膜。

Claims (4)

1. 素子が形成される素子形成面とアモルファスルカーボン膜が形成される非素子形成面とを有する基板材料を用いた電気光学装置用基板の製造方法であって、
   前記基板材料の素子形成面側に前記アモルファスカーボン膜の融点よりも処理温度が高い高温プロセスによって素子を形成する工程と、
   前記高温プロセス終了後に、前記基板材料の非素子形成面側に前記アモルファスカーボン膜を形成する工程と、
   前記アモルファスカーボン膜の形成工程後に、前記基板材料の素子形成面側に前記アモルファスカーボン膜の融点よりも処理温度が低い低温プロセスによって素子を形成する工程と、を具備し、
   前記アモルファスカーボン膜の形成工程後には、前記アモルファスカーボン膜の融点よりも処理温度が高い高温プロセスで前記基板材料の素子形成面側に素子を形成する工程を実施しないことを特徴とする電気光学装置用基板の製造方法。
2. 前記アモルファスカーボン膜は、ＥＣＲプラズマのＣＶＤにより形成されることを特徴とする請求項１に記載の電気光学装置用基板の製造方法。
3. 前記アモルファスカーボン膜の形成工程前に、前記基板材料の素子形成面側に低温プロセスによって素子を形成する工程を具備したことを特徴とする請求項１または２に記載の電気光学装置用基板の製造方法。
4. 前記アモルファスカーボン膜の形成工程前には、前記基板材料の素子形成面側の最上面には絶縁膜が形成された状態であることを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置用基板の製造方法。

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