JP4501048B2 - Shift register circuit, drive control method thereof, display drive device, and read drive device - Google Patents

Shift register circuit, drive control method thereof, display drive device, and read drive device Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ回路及びその駆動制御方法に関し、特に、液晶表示装置又は画像読取装置の駆動回路に適用して良好なシフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置に関する。
【０００２】
【従来の技術】
近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の画像処理関連機器の普及が著しい。このような機器においては、表示手段として液晶表示装置（Liquid Crystal Display；ＬＣＤ）が、また、画像読取手段又は撮像手段としてフォトセンサアレイを備えた画像読取装置が多用されるようになっている。
【０００３】
例えば、アクティブマトリクス液晶表示装置においては、薄膜トランジスタ等の画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、走査ドライバにより各走査ラインを順次選択状態とし、データドライバにより各データラインに所定の信号電圧を印加して、選択状態にある表示画素に対して画像情報に応じた信号電圧を書き込むことにより、各表示画素における液晶の配向状態を制御して所望の画像情報を所定のコントラストで表示するように構成されている。ここで、走査ドライバには、各走査ラインを選択状態にするための走査信号を順次出力する構成としてシフトレジスタ回路が設けられている。
【０００４】
また、フォトセンサ（読取画素）をマトリクス状に配列して構成されたフォトセンサアレイを備えた画像読取装置においても、フォトセンサのリセット動作や画像読取動作の際に、各行のフォトセンサを順次選択状態にするための走査ドライバが備えられており、上記液晶表示装置の走査ドライバと同様に、シフトレジスタ回路が設けられている。
【０００５】
このようなシフトレジスタ回路は、概略的には、図２４に示すように、複数個（複数段）のフリップフロップ回路・・・ＲＰｋ−１、ＲＰｋ、ＲＰｋ＋１、ＲＰｋ＋２・・・が、直列に配置され、相互の出力端子ＯＵＴと入力端子ＩＮが順次接続された構成を有し、図２５に示すように、クロック信号ＣＫＰの印加タイミングに同期して、入力端子ＩＮから取り込まれた信号が各フリップフロップ回路・・・ＲＰｋ−１、ＲＰｋ、ＲＰｋ＋１、ＲＰｋ＋２・・・を介して、順次、転送（シフト）されるとともに、各フリップフロップ回路・・・ＲＰｋ−１、ＲＰｋ、ＲＰｋ＋１、ＲＰｋ＋２・・・から出力される出力信号・・・ＯＵＴｋ− １、ＯＵＴｋ、ＯＵＴｋ＋１、ＯＵＴｋ＋２・・・に基づく走査信号が上記液晶表示装置や画像読取装置の走査ラインに順次印加される。これにより、各走査ラインに接続された表示画素やフォトセンサが行毎に選択状態となる線順次選択動作が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような従来のシフトレジスタ回路にあっては、次に示すような問題を有していた。
（１）すなわち、シフトレジスタ回路を含む走査ドライバは、近年の表示画像や読取画像の高精細化や微細化加工技術の進展、搭載機器の小型軽量化、あるいは、表示パネルやフォトセンサアレイと同一の基板上への形成によるモジュール化等に伴って、大幅な微細化が可能であり、かつ、ＯＮ−ＯＦＦ動作特性に優れた電界効果トランジスタを用いた回路構成が適用されるようになっている。
【０００７】
ところで、電界効果トランジスタにおいては、ゲート電極、ソース電極、ドレイン電極間の相対的な電位の関係によって、ゲート電極に制御信号（ゲート信号）を繰り返し印加することにより、しきい値特性が変動することが実験的に知られている。
【０００８】
具体的には、例えば、ｎチャネル型の電界効果トランジスタにおいては、図２６に示すように、ドレイン電圧Ｖｄに対するゲート電圧Ｖｇ（ゲート−ドレイン電圧Ｖgd）の関係を、ゲート電圧Ｖｇが相対的に小さくなるように設定（条件Ｖｇ＜Ｖｄ）して、ゲート電極に制御信号を継続的に印加した場合、ドレイン電流Ｉｄの変化を示すＶｇ−Ｉｄ特性曲線ＳＰ１が、初期の特性曲線ＳＰ０に比較して、ゲート電圧Ｖｇの負方向（図面左方向）に変化する現象が観測される。このようなＶｇ−Ｉｄ特性曲線の変化が生じると、薄膜トランジスタのゲート電極に印加されるゲート電圧Ｖｇを０Ｖに設定した場合であっても、ドレイン電流Ｉｄ０が流下する現象が生じる。
【０００９】
また、ゲート−ドレイン電圧Ｖgdの関係を、ゲート電圧Ｖｇが相対的に大きくなるように設定（条件Ｖｇ＞Ｖｄ）して、ゲート電極に継続的に印加した場合、Ｖｇ−Ｉｄ特性曲線ＳＰ２が、初期の特性曲線ＳＰ０に比較して、ゲート電圧Ｖｇの正方向（図面右方向）に変化する現象が観測される。このようなＶｇ−Ｉｄ特性曲線の変化が生じると、高いゲート電圧Ｖｇ１を印加した場合であっても、所望のドレイン電流Ｉｄ１が流下せず、電流量が低くなる（ドレイン電流Ｉｄ２）現象が生じる。
【００１０】
すなわち、このような現象は、換言すれば、電界効果トランジスタのゲート電極に印加される信号レベルの時間積分値（又は、積算電圧）の正負極性の偏りに起因して、電界効果トランジスタのしきい値特性が変動することを意味している。そのため、このような電界効果トランジスタを用いてシフトレジスタ回路を構成した場合、出力信号（ドレイン電流Ｉｄ）の信号レベルが経時的に変化して、電界効果トランジスタの良好なスイッチング動作が行われなくなるため、シフトレジスタ回路の誤動作や動作特性の劣化を生じるおそれがあるという問題を有していた。
【００１１】
（２）また、画像読取装置においては、フォトセンサアレイを構成するフォトセンサとして電界効果トランジスタ（薄膜トランジスタ）構造を有するものがあり、このようなフォトセンサ（すなわち、電界効果トランジスタのゲート電極に相当）に対して、リセットパルスや読み出しパルスを順次印加（走査）することにより２次元画像を読み取る駆動制御が行われている。
【００１２】
ここで、フォトセンサに印加される各パルスは、特定の行のフォトセンサのみを選択してリセット動作や読み出し動作等を行うものであるため、例えば、図２７に示すように、各パルスφＧ１、φＧ２、φＧ３、φＧ４・・・の電圧波形は、ゲート電極に対して極めて短い期間Ｔｇだけ比較的高い信号レベルＶgh（例えば、＋１５Ｖ）が印加され、他の期間は比較的低い信号レベルＶgl（例えば、−１５Ｖ）が印加される。フォトセンサ（電界効果トランジスタ）に対して、このような大きな電位差（信号振幅；概ね２５〜３０Ｖ程度）を有するパルスを印加することにより、ＯＮ−ＯＦＦ動作が瞬時に行われてデジタル的な駆動が可能となる。
【００１３】
そのため、図２７に示すように、所定の動作期間（走査期間）に着目した場合、フォトセンサに印加される各パルスφＧ１、φＧ２、φＧ３、φＧ４・・・の電圧波形は、０Ｖ（ＧＮＤレベル）に対して対称ではなく、その時間積分値（積算電圧）の平均値Ｖｐは、負電圧側に大きく偏っていた。
このような時間積分値の平均値Ｖｐの極性の偏りは、図２６に示した場合と同様に、電界効果トランジスタのしきい値特性の変動を生じることになるため、画像読取装置の誤動作や読取感度特性の劣化等を生じるおそれがあるという問題を有していた。なお、画像読取装置及びフォトセンサの具体的な構成については、後述する。
【００１４】
そこで、本発明は、上記問題点に鑑み、電界効果トランジスタを用いて構成されるシフトレジスタ回路や画像読取装置において、ゲート電極に印加される信号レベルの時間積分値の極性の偏りに起因するトランジスタ特性の変動を抑制して、誤動作や動作特性の改善を図ることができるシフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１乃至３記載の発明はいずれも、直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、前記シフトレジスタ回路は、前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から第１の出力信号を順次出力する第１の信号出力動作と、所定の出力制御信号を入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、を選択的に実行することを特徴としている。
【００１６】
請求項１にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記信号保持手段は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（ＶＨ）とローレベル（ＶＬ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（ＶSS）の第２の電圧信号（ＳＥＴ）が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴ）に基づいた第１の出力信号を出力する第１の信号出力動作（シフト動作）と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の信号出力動作（積算電圧調整動作）と、
を選択的に実行し、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力動作において前記ローレベル（ＶSS）の前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力することを特徴とする。
すなわち、第１の信号出力動作においては、各段の信号保持手段から所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力されて、通常のシフト動作が実現される。一方、第２の信号出力動作においては、出力制御信号の入力をトリガーとして、各段の信号保持手段から所定の信号波形（信号レべル及び信号幅）を有する第２の出力信号（調整信号）が同時に出力されて、第１の信号出力動作における第１の出力信号の時間積分値の極性の偏りを調整する積算電圧調整動作が実行される。
請求項１０にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路の駆動制御方法において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（ＶＨ）とローレベル（ＶＬ）のクロック信号とハイレベル（Ｖａ）とローレベル（ＶSS）の第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記ハイレベルの前記第２の電圧信号に基づいて第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴ）に基づいた第１の出力信号を出力する第１の信号出力ステップと、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力ステップによって出力された前記第１の出力信号の信号レベルの時間積分値の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力ステップと、
を所定の順序で実行し、
前記第４のトランジスタは制御端子（ＣＴＬ）に接続され、前記制御端子（ＣＴＬ）には、前記第１の信号出力ステップにおいて前記ローレベル（ＶSS）の前記第２の電圧信号が印加され、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力することを特徴とする。
【００１７】
このような第１及び第２の信号出力動作を選択的に繰り返し実行することにより、シフト動作（第１の信号出力動作）において、各段の信号保持手段を構成する電界効果トランジスタのゲート電極に、正負極性の偏ったゲート信号（第１の出力信号）が印加されることに起因して、電界効果トランジスタのしきい値特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各段の信号保持手段の電界効果トランジスタのゲート電極に同時に印加されるので、シフト動作における上記ゲート信号の信号レベルの時間積分値（積算電圧）の正又は負極性への偏りを相殺又は調整することができ、上記電界効果トランジスタのしきい値特性の変動に起因するシフトレジスタ回路の誤動作や動作特性の劣化を抑制して、信頼性の高いシフトレジスタ回路を提供することができる。
【００１８】
また、このような構成を有するシフトレジスタ回路を、電界効果トランジスタ構造を有するフォトセンサを画像読取手段に用いた画像読取装置の読取駆動装置に適用した場合、上記第１及び第２の信号出力動作を選択的に繰り返し実行することにより、画像読取動作（第１の信号出力動作）において、各フォトセンサを走査する際に、各フォトセンサに正負極性の偏った走査信号（第１の出力信号）が印加されることに起因して、フォトセンサの素子特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各フォトセンサに同時に印加されるので、画像読取動作における上記走査信号の信号レベルの時間積分値（積算電圧）の正又は負極性への偏りを相殺又は調整することができ、上記フォトセンサの素子特性の変動に起因する画像読取装置の誤動作や読取感度の劣化を抑制して、信頼性の高い画像読取装置を提供することができる。
【００１９】
また、請求項１乃至請求項３記載の発明はいずれも、上記シフトレジスタ回路において、複数の信号保持手段の各々は、第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、前記保持された信号レベルに基づいて、所定の信号レベルを有する前記第１又は第２の出力信号を出力する出力制御部と、第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、を備えていることを特徴としている。

【００２０】
このような構成によれば、入力制御部及び出力制御部により、所定のタイミングで入力信号の取り込み、出力が行われて、第１の出力信号を順次次段の信号保持手段にシフトさせることができるとともに、放電制御部により、上記第１又は第２の出力信号の出力後に保持されている入力信号の信号レベルを良好に放電して、各段の信号保持手段を初期化（リセット）することができる。
【００２１】
また、上記シフトレジスタ回路において、信号保持手段は、第１の信号出力動作の際、入力制御部に印加される入力制御信号の印加タイミング、又は、入力信号の入力タイミングに基づいて、入力信号を取り込むように構成することができる。
【００２２】
このような構成によれば、前者においては、第１又は第２の信号出力動作に応じて、入力信号の取り込みを制御することができ、第２の信号出力動作において、入力信号の信号レベルに影響されることがないので、各段の信号保持手段の設計自由度を向上させることができる。また、後者においては、入力信号の入力タイミングのみに依存して入力信号が取り込まれるので、入力信号の入力制御が簡素化されるとともに、入力制御部を構成する電界効果トランジスタへのゲート信号の印加を極力少なくして、電界効果トランジスタのしきい値特性の変動を抑制することができる。
【００２３】
また、上記シフトレジスタ回路において、前記信号保持手段は、周期的に所定の高い信号レベルを有する第１の電圧信号と、少なくとも信号レベルの変更が可能な第２の電圧信号が、前記出力制御部に供給され、前記第１の信号出力動作の際、前記第１の電圧信号に基づく信号レベルを有する前記第１の出力信号を出力し、前記第２の信号出力動作の際、前記第２の電圧信号を前記出力制御信号として入力することにより、前記第２の電圧信号に基づく任意の信号レベルを有する前記第２の出力信号を出力するように構成することができる。
ここで、前記第１の信号出力動作の際に、前記出力制御部に供給される前記第２の電圧信号は、所定の低い信号レベルを有するように設定される。
【００２４】
このような構成によれば、第１の信号出力動作（シフト動作）においては、予め設定された高い信号レベルを有する第１の電圧信号と所定の低い信号レベルに設定された第２の電圧信号に基づいて、所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、任意に設定された信号レベル及び信号幅を有する第２の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第１の出力信号の時間積分値に応じた信号レベル及び信号幅を有する調整信号を適宜生成、出力して、上記時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２５】
請求項２にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
所定の周期を有する第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
ハイレベル（ＶＨ）とローレベル（ＶＬ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（ＶＬ）の第２の電圧信号（ＳＥＴＡ）が供給され、前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号（ＶＨ、ＶＬ）を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴＡ）に基づいた第１の出力信号を出力する第１の信号出力動作（シフト動作）と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する前記第２の出力信号を同時に出力する第２の信号出力動作（積算電圧調整動作）と、
を選択的に実行し、
前記第２の信号出力動作の際、前記ハイレベルの前記第２の電圧信号（ＳＥＴＡ）を前記出力制御信号として入力することにより、前記ハイレベルの前記第２の電圧信号に基づいて前記第２の出力信号を出力する第１の出力状態と、前記ハイレベルの前記クロック信号（ＣＫ１,ＣＫ２）に基づいて前記第２の出力信号を出力する第２の出力状態と、を切り換えて、所定の信号レベル及び信号幅を有する前記第２の出力信号を出力し、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル（Ｖａ）の前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧（Ｖａ）に基づいて前記第２の出力信号を出力し、
前記第６のトランジスタのゲートは第２制御端子に接続され、前記第６のトランジスタは、前記第１の信号出力動作において、前記第２制御端子に印加されたハイレベルの電圧に基づいてオンし、前記第２の信号出力動作において前記第２制御端子に印加されたローレベルの電圧に基づいてオフすることを特徴とする。

【００２６】
このような構成によれば、第１の信号出力動作（シフト動作）においては、所定の高い信号レベルに設定された第３の電圧信号と所定の低い信号レベルに設定された第２の電圧信号に基づいて、所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、所定の高い信号レベルに設定された第２の電圧信号をトリガーとして、実質的に任意に設定された信号レベル及び信号幅を有する第３の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第１の出力信号の時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２７】
また、上記シフトレジスタ回路において、前記信号保持手段は、少なくとも信号幅の変更が可能な第３の電圧信号と、所定の低い信号レベルを有する第４の電圧信号が、前記出力制御部に供給され、前記第１の信号出力動作の際、前記第３の電圧信号に基づく第１の信号幅を有する前記第１の出力信号を出力し、前記第２の信号出力動作の際、前記第３の電圧信号に基づく第２の信号幅を有する前記第２の出力信号を出力するように構成することができる。
【００２８】
このような構成によれば、第１の信号出力動作（シフト動作）においては、所定の信号幅に設定された第３の電圧信号に基づいて、第１の信号幅を有する第１の出力信号（シフト信号）が順次出力され、第２の信号出力動作（積算電圧調整動作）においては、任意に変更設定された信号幅を有する第３の電圧信号に基づいて、任意の信号波形を有する第２の出力信号（調整信号）が同時に出力されるので、第３の電圧信号の信号幅を調整する簡易な制御方法により、第１の出力信号の時間積分値の極性の偏りを相殺又は調整することができ、電界効果トランジスタのしきい値特性の変動を良好に抑制することができる。
【００２９】
請求項３にかかる発明では、
直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベル（ＶＨ）とローレベル（ＶＬ）のクロック信号（ＣＫ１,ＣＫ２）とハイレベル（Ｖａ）とローレベル（ＶＬ）第２の電圧信号（ＳＥＴＡ）が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベル（ＶＨ）を有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号（ＳＥＴＡ）に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給され、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とする。
これにより、直列に接続された複数の信号保持手段において、奇数段及び偶数段毎に、入力信号の取り込み、保持動作、出力信号（第１の出力信号）の出力動作が交互に行われるので、入力信号の次段以降の信号保持手段へのシフト動作が良好に実行される。
【００３０】
そして、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記第１の電圧信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて第１又は第２の出力信号を出力する第４のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備えた構成を適用することができる。
【００３１】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて第１又は第２の出力信号を出力する第４のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３２】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第４の電圧信号に基づいて第１の出力信号を出力する第４のトランジスタと、前記第２の電圧信号の信号レベルに基づいてオン動作し、前記第５の電圧信号に基づく高い信号レベルを前記電圧保持接点側に供給する第７のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３３】
また、本発明に係るシフトレジスタ回路は、複数の信号保持手段の各々において、前記入力制御部が、前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、前記出力制御部が、前記電圧保持接点側の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、前記電圧保持接点側の信号レベルに基づいてオン動作し、前記第３の電圧信号に基づいて前記第１又は第２の出力信号を出力する第３のトランジスタと、前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第４の電圧信号に基づいて第１の出力信号を出力する第４のトランジスタと、前記第２の電圧信号の信号レベルに基づいてオン動作し、前記第２の電圧信号に基づく信号レベルを前記電圧保持接点側に供給する第８のトランジスタと、を備え、前記放電制御部が、次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、前記第５のトランジスタに直列に接続され、少なくとも信号レベルの変更が可能な第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、を備えた構成を適用することができる。
【００３４】
また、上記シフトレジスタ回路において、前記第６の電圧信号は、前記第２の電圧信号と反転関係を有するように設定することができる。これにより、第２の信号出力動作のトリガーとなる第２の電圧信号を出力制御部に印加するタイミングに同期して、電圧保持接点の信号レベルの放電状態を制御することができるので、第２の信号出力動作における第２の出力信号を所定の信号レベルに保持することができる。
【００３５】
また、上記シフトレジスタ回路において、前記信号保持手段を構成する前記各トランジスタは、同一のチャネル型の電界効果トランジスタを適用することができる。このような構成によれば、ｐチャネル型及びｎチャネル型の両方の電界効果トランジスタを混在させた回路構成に比較して、回路設計上の効率化、製造プロセスの簡略化及び効率化を図ることができるので、製品コストを低減することができる。
【００３６】
なお、上述したシフトレジスタ回路の構成及び駆動制御方法は、液晶表示装置や画像読取装置のドライバ（表示駆動装置、読取駆動装置）に良好に適用することができる。このような構成によれば、シフトレジスタ回路の誤動作や、各信号保持手段から出力されるシフト信号（第１の出力信号）の信号レベルが変動することがなくなるので、ドライバから表示手段や読取手段に出力される駆動信号の異常等に伴う誤動作や表示画質、読取感度の劣化を抑制して、信頼性の高い液晶表示装置や画像読取装置を提供することができる。
【００３７】
また、特に、電界効果トランジスタ構造を有するフォトセンサ（読取画素）を用いた読取手段を備えた画像読取装置においては、画像読取動作（第１の信号出力動作）の際にフォトセンサに印加される走査信号の時間積分値の極性の偏りに起因してフォトセンサの動作特性の劣化が生じるが、積算電圧調整動作（第２の信号出力動作）により、所定の信号レベル及び信号幅を有する調整信号を印加することにより、上記時間積分値の極性の偏りを相殺又は調整することができるので、画像読取装置の誤動作や感度特性の劣化を防止することができる。
【００３８】
【発明の実施の形態】
以下、本発明に係るシフトレジスタ回路及びその駆動制御方法の実施の形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【００３９】
まず、シフトレジスタの全体構成について、図１を参照して説明する。ここでは、説明の都合上、シフトレジスタ回路を構成するｎ段（ｎは２以上の整数）の信号保持ブロック（信号保持手段）のうち、便宜的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示して説明する。
【００４０】
図１に示すように、本実施形態に係るシフトレジスタ回路は、フリップフロップ回路と同等の信号保持機能を有する各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２が直列に配置され、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２の入力端子ＩＮと出力端子ＯＵＴが順次接続された構成を有し、各出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の次段の信号保持ブロックＲＳＡｋ〜ＲＳＡｋ＋３の入力信号として供給される。
【００４１】
各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２の出力端子ＯＵＴは、各々の前段の信号保持ブロックＲＳＡｋ−２〜ＲＳＡｋ＋１のリセット端子ＲＳＴに接続され、各出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の前段の信号保持ブロックＲＳＡｋ−２〜ＲＳＡｋ＋１のリセット信号として供給される。
また、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２には、高電位側の動作電圧として高電位電源Ｖdd、及び、低電位側の動作電圧として低電位電源Ｖssが共通に供給されている。
【００４２】
また、複数の信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２のうち、奇数段目の信号保持ブロック（例えば、ＲＳＡｋ、ＲＳＡｋ＋２）には、所定の周期を有するパルス信号ＣＫ１が、また、偶数段目の信号保持ブロック（例えば、ＲＳＡｋ−１、ＲＳＡｋ＋１）には、パルス信号ＣＫ１の反転波形を有するパルス信号ＣＫ２が、各々出力信号を出力する際の周期を規定する信号として供給される。
【００４３】
また、奇数段目の信号保持ブロック（例えば、ＲＳＡｋ、ＲＳＡｋ＋２）には、パルス信号ＣＫ２の印加タイミングに対応する所定の周期を有するパルス信号φ１（入力制御信号）が、また、偶数段目の信号保持ブロック（例えば、ＲＳＡｋ−１、ＲＳＡｋ＋１）には、パルス信号ＣＫ１の印加タイミングに対応する所定の周期を有するパルス信号φ２（入力制御信号）が、各々入力信号を取り込む際の周期を規定する信号として供給される。
【００４４】
さらに、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２の制御端子ＣＴＬには、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２から出力信号ＯＴｋ−１〜ＯＴｋ＋２（第１の出力信号）を順次出力するシフト動作（第１の信号出力動作；詳しくは、後述する）と、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２から、任意の信号レベル及び信号幅を有する出力信号ＯＴｋ−１〜ＯＴｋ＋２（第２の出力信号）を同時に出力する積算電圧調整動作（第２の信号出力動作；詳しくは、後述する）と、を切り換え制御する出力制御信号ＳＥＴが共通に供給される。
【００４５】
なお、図示を省略したが、本実施形態に係るシフトレジスタ回路を構成する信号保持ブロックのうち、シフトレジスタとしての出力信号を出力する最終段の信号保持ブロックＲＳＡｎの次段には、例えば、各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２の少なくとも１つと同等の回路構成を有するダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＡｎのリセット端子ＲＳＴにリセット信号として供給される。ここで、最終段の信号保持ブロックＲＳＡｎのリセット端子ＲＳＴにリセット信号を供給する方法は、上記ダミーの信号保持ブロックによる構成に限定されるものではなく、後述するシフト動作及び積算電圧調整動作において、所定のタイミングで各信号保持ブロックＲＳＡｋ−１〜ＲＳＡｋ＋２をリセットするものであれば、他の構成を有するものであってもよい。
【００４６】
次いで、本実施形態に係るシフトレジスタに適用される各信号保持ブロックの具体的な回路構成について、図面を参照して説明する。
図２は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、図１に示したシフトレジスタ回路の構成と対応させるため、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成を示して説明する。
【００４７】
図２に示すように、信号保持ブロックＲＳＡｋは、基本構成として、６個の電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と記す）Ｔ１１〜Ｔ１６を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＡｋ−１からの出力信号ＯＴｋ−１（初段の信号保持ブロックの場合は、スタート信号；以下、「入力信号」と総称する）が供給される入力端子ＩＮと接点ＮＡ（電圧保持接点）との間にソース、ドレイン端子が接続され、ゲート端子に所定のパルス信号φ１（又はφ２；入力制御信号）が印加されるＭＯＳトランジスタＴ１１（第１のトランジスタ）と、接点ＮＡと一定の低電位電源Ｖss（第４の電圧信号）との間にソース、ドレイン端子が接続され、ゲート端子に次段の出力信号保持ブロックＲＳＡｋ＋１からの出力信号ＯＴｋ＋１が印加されるＭＯＳトランジスタＴ１５（第５のトランジスタ）と、一定の高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続され、負荷として機能するＭＯＳトランジスタＴ１６（負荷）、及び、接点ＮＡにゲート端子が接続されたＭＯＳトランジスタＴ１２（第２のトランジスタ）と、所定のパルス信号ＣＫ１（又はＣＫ２；第１の電圧信号）が印加される入力端子ＣＬＫと出力制御信号ＳＥＴ（第２の電圧信号）が印加される制御端子ＣＴＬとの間に直列に接続され、接点ＮＡにゲート端子が接続されたＭＯＳトランジスタＴ１３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ１２とＴ１６の接続接点ＮＢにゲート端子が接続されたＭＯＳトランジスタＴ１４（第４のトランジスタ）と、ＭＯＳトランジスタＴ１３とＴ１４の接続接点に設けられた出力接点Ｎout（出力端子ＯＵＴ）と、を有して構成されている。
【００４８】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ１１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ１２、Ｔ１３、Ｔ１４、Ｔ１６により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ１５により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ１１〜Ｔ１６は、全てｎチャネル型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）により構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ０（実線）と同等であるものとする。
【００４９】
次いで、上述したような信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ１１〜Ｔ１６）の動作と、各端子及び接点（ＩＮ、φ、ＣＬＫ、ＮＡ、ＮＢ、ＣＬＴ、ＯＵＴ、ＲＳＴ）の電位の関係について、図面を参照して説明する。
図３は、本実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。ここでは、上述した信号保持ブロックの構成（図２）を適宜参照しながら説明する。
【００５０】
上述したような構成を有する信号保持ブロックＲＳＡｋにおいて、ＭＯＳトランジスタＴ１１は、ハイレベルＶＨ（≒Ｖdd）のパルス信号φ１（又はφ２）が供給されたときにオン動作するので、図３に示すように、このパルス信号φ１の印加タイミングに基づいて、入力端子ＩＮに供給されるハイレベルＶＨの入力信号（前段の信号保持ブロックＲＳＡｋ−１の出力信号ＯＴｋ−１）が取り込まれ、接点ＮＡの電位が該入力信号の信号レベルに応じて上昇する。
【００５１】
一方、ＭＯＳトランジスタＴ１２は、ＭＯＳトランジスタＴ１１を介してハイレベルＶＨの入力信号が取り込まれ、接点ＮＡの電位が高い状態になるとオン動作するので、ＭＯＳトランジスタＴ１２に接続された低電位電源Ｖssにより、接続接点ＮＢの電位は低い状態となる。なお、接点ＮＡの電位が低い状態ＶＬ（≒Ｖss）では、ＭＯＳトランジスタＴ１２はオフ状態となり、ＭＯＳトランジスタＴ１６を介して供給される高電位電源Ｖddにより、接続接点ＮＢの電位は高い状態となる。
【００５２】
また、ＭＯＳトランジスタＴ１３は、ＭＯＳトランジスタＴ１１を介してハイレベルＶＨの入力信号が取り込まれ、接点ＮＡの電位が高い状態になるとオン動作する。このとき、上記ＭＯＳトランジスタＴ１２はオン状態にあって、接続接点ＮＢの電位が低い状態にあり、ＭＯＳトランジスタＴ１４がオフ状態となるので、ＭＯＳトランジスタＴ１３に接続された入力端子ＣＬＫを介して供給されるパルス信号ＣＫ１の信号レベル（ＶＬ→ＶＨ）に応じて、出力接点Ｎout（出力端子ＯＵＴ）の電位が上昇する。なお、接点ＮＡの電位が低い状態では、ＭＯＳトランジスタＴ１３はオフ状態となり、出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断される。
【００５３】
ここで、ＭＯＳトランジスタＴ１３は、接点ＮＡの電位が高い状態となってオン状態にあるとき、ハイレベルＶＨのパルス信号ＣＫ１が供給されることにより、ゲート電極とソース電極間の寄生容量への電荷の蓄積（チャージアップ）が生じてゲート−ソース間電圧が上昇し、ゲート電圧、すなわち、接点ＮＡの電位が相対的にさらに上昇するブートストラップ現象が生じる。これにより、ゲート電圧が飽和電圧にまで達すると、ソース−ドレイン電流が飽和して、出力接点Ｎoutの電位（出力信号ＯＴｋの信号レベル）は、迅速且つ実質的にパルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベルＶＨ）と略同等となる。
【００５４】
なお、パルス信号ＣＫ１に設定されるハイレベル側の信号レベルＶＨは、シフトレジスタ回路に接続され、出力信号ＯＴｋにより駆動される装置側の回路設計に基づいて適宜設定することができる。具体的には、本実施形態に係るシフトレジスタ回路を、後述する液晶表示装置や画像読取装置の走査ドライバに適用する場合には、例えば、ＶＨ＝＋１５Ｖ程度になるように設定される。
【００５５】
また、ＭＯＳトランジスタＴ１４は、接続接点ＮＢの電位が高い状態ではオン状態となり、このとき、接点ＮＡの電位が低い状態にあって、ＭＯＳトランジスタＴ１３がオフ状態にあるので、制御端子ＣＴＬを介して供給される出力制御信号ＳＥＴに応じた信号レベルを有する出力信号ＯＴｋが出力される。ここで、出力制御信号ＳＥＴは、後述するシフト動作においては、低電位電源Ｖssと同等のローレベルに設定され、積算電圧調整動作においては、所定のハイレベルを有する信号波形に設定される。詳しくは、後述する。
【００５６】
なお、出力制御信号ＳＥＴに設定されるローレベル側の信号レベルＶＬについても、シフトレジスタ回路に接続され、出力信号ＯＴｋにより駆動される装置側の回路設計に基づいて適宜設定することができ、具体的には、本実施形態に係るシフトレジスタ回路を後述する液晶表示装置や画像読取装置の走査ドライバに適用する場合には、例えば、ＶＬ＝−５Ｖ〜−１５Ｖ程度に設定される。
【００５７】
また、ＭＯＳトランジスタＴ１５は、次段の信号保持ブロックＲＳＡｋ＋１からハイレベルＶＨの出力信号ＯＴｋ＋１が出力されたときにオン動作し、接点ＮＡの電位（蓄積された電荷）を低電位電源Ｖssに放電する。これにより、上記ＭＯＳトランジスタＴ１２、Ｔ１３がオフ動作するとともに、ＭＯＳトランジスタＴ１４がオン動作して、出力制御信号ＳＥＴに設定された信号レベルが出力信号ＯＴｋとして出力される。したがって、出力制御信号ＳＥＴがローレベルに設定されるシフト動作においては、ＭＯＳトランジスタＴ１５がオン動作することにより、出力信号ＯＴｋの信号レベルがハイレベルＶＨからローレベルＶＬに切り替わる。なお、積算電圧調整動作における出力信号ＯＴｋの信号レベルについては、後述する。
【００５８】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図４は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図１）及び信号保持ブロックの構成、動作（図２、図３）を適宜参照しながら説明する。
【００５９】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作について説明する。
まず、図４に示すように、シフト動作の開始に先立って、制御端子ＣＴＬを介して供給される出力制御信号ＳＥＴをローレベルＶssに設定する。
【００６０】
次いで、図示を省略した初段（１段目）又は＜ｋ＞段目の信号保持ブロックＲＳＡｋの入力端子ＩＮに、スタート信号又は前段（＜ｋ−１＞段目）の信号保持ブロックＲＳＡｋ−１の出力信号ＯＴｋ−１が供給された状態で、所定のタイミングで入力制御信号φ１が印加されると、図３に示した場合と同様に、入力信号の信号レベルに応じて接点ＮＡの電位が上昇する。これにより、ＭＯＳトランジスタＴ１２及びＴ１３がオン動作し、ＭＯＳトランジスタＴ１４がオフ動作する。
【００６１】
次いで、入力端子ＣＬＫに供給されるパルス信号ＣＫ１の信号レベルがローレベルＶＬからハイレベルＶＨに切り替わると、ブートストラップ効果により接点ＮＡの電位がさらに上昇するため、ＭＯＳトランジスタＴ１３を流下するドレイン−ソース電流が飽和して、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋが出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＡｋ＋１に出力される。
【００６２】
次いで、次段の信号保持ブロックＲＳＡｋ＋１において、所定のタイミングで入力制御信号φ２が入力されると、上記出力信号ＯＴｋが入力信号として取り込まれ、上記信号保持ブロックＲＳＡｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがローレベルＶＬからハイレベルＶＨに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋ＋１が出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＡｋ＋２に出力される（信号シフト動作）。
【００６３】
ここで、信号保持ブロックＲＳＡｋ＋１から出力される出力信号ＯＴｋ＋１は、前段の信号保持ブロックＲＳＡｋにリセット信号として供給され、信号保持ブロックＲＳＡｋにおけるＭＯＳトランジスタＴ１５をオン動作させて、接点ＮＡに蓄積された電荷を低電位電源Ｖssに放出して接点ＮＡの電位をローレベルＶssにする。これにより、ＭＯＳトランジスタＴ１２及びＴ１３がオフ動作し、ＭＯＳトランジスタＴ１４がオン動作するので、信号保持ブロックＲＳＡｋの出力端子ＯＵＴからは制御端子ＣＴＬに供給される出力制御信号ＳＥＴの信号レベル（ローレベルＶss）に応じたローレベルＶＬの出力信号ＯＴｋが出力される（リセット動作）。
【００６４】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶＨ）を有する出力信号が順次出力され、シフトレジスタ回路の外部に設けられた特定の構成（例えば、後述する液晶表示パネルやフォトセンサアレイ）に走査信号として供給される。
【００６５】
なお、図示を省略したが、最終段の信号保持ブロックＲＳＡｎの出力端子ＯＵＴから出力された出力信号ＯＴｎは、次段に設けられたダミーの信号保持ブロックＲＳＡｄに入力される。そして、パルス信号ＣＫ１（又はＣＫ２）の印加タイミングでダミーの信号保持ブロックＲＳＡｄから出力される出力信号ＯＴｄが、最終段の信号保持ブロックＲＳＡｎのリセット信号として供給されて、ローレベルＶssの出力信号ＯＴｎを出力するリセット動作が行われる。
【００６６】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図４に示すように、入力制御信号φ１及びφ２をローレベルＶＬに設定することにより、各段の信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・の入力制御部を構成するＭＯＳトランジスタＴ１１をオフ状態に保持する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・はリセットされて、接点ＮＡの電位がローレベルＶssに設定されているので、ＭＯＳトランジスタＴ１２及びＴ１３はオフ状態に保持され、また、接続接点ＮＢの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ１４はオン状態に保持される。
【００６７】
このとき、各信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・の出力接点Ｎoutには出力制御信号ＳＥＴの信号レベル（ローレベルＶss）に応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶＬの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【００６８】
このような初期状態において、出力制御信号ＳＥＴの信号波形を制御して、任意の信号レベルＶａ（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形を、任意のタイミングで全ての各信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・の制御端子ＣＴＬに印加する。
【００６９】
これにより、信号レベルＶａを有する出力制御信号ＳＥＴが印加されている期間（信号幅Ｔｗ）のみ、各信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・の出力端子ＯＵＴからは、制御端子ＣＴＬに印加された制御信号ＳＥＴの信号レベルＶａ及び信号幅Ｔｗに対応した信号波形を有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力され、シフトレジスタ回路の外部に設けられた特定の構成（例えば、後述するフォトセンサアレイ）に調整信号として供給される。
【００７０】
ここで、積算電圧調整動作において、各信号保持ブロック・・・ＲＳＡｋ−１、ＲＳＡｋ、ＲＳＡｋ＋１、ＲＳＡｋ＋２・・・から出力される出力信号の信号波形について、図面を参照して具体的に説明する。
図５は、本実施形態に係るシフトレジスタ回路のシフト動作及び積算電圧調整動作における出力信号の信号波形の関係を示す図である。なお、ここでは、＜ｋ＞段目の信号保持ブロックから出力される出力信号ＯＴｋの信号波形を例として示す。
【００７１】
図５に示すように、上述したシフト動作において、＜ｋ＞段目の信号保持ブロックからハイレベルＶＨの出力信号ＯＴｋが出力される時間（出力時間）Ｔｆは、シフト動作期間全体の時間（すなわち、全ｎ段の信号保持ブロックにおいて順次出力信号が出力される際の合計時間）Ｔtotalに対して短い時間（Ｔtotal／ｎ以下）になる。ここで、シフトレジスタ回路を、例えば、高精度の画像読取装置の走査ドライバに適用した場合、シフトレジスタ回路からの出力信号数（信号保持ブロックの段数ｎ）は膨大な数になるため、極めて短い時間Ｔｆ（＝Ｔtotal／ｎ以下）のみ、信号保持ブロックＳＲＡｋからハイレベルＶＨの出力信号が出力され、この出力動作時（出力時間Ｔｆ）以外のシフト動作期間のほとんどの時間（Ｔtotal−Ｔｆ）は、ローレベルＶＬの出力信号ＯＴｋが出力されることになる。
【００７２】
これにより、信号保持ブロックＳＲＡｋにおけるシフト動作期間中の出力信号ＯＴｋの時間積分値の平均値Ｖｅは、次式のように表される。
Ｖｅ＝｛ＶＨ×Ｔｆ＋ＶＬ×（Ｔtotal−Ｔｆ）｝／Ｔtotal・・・（１）
ここで、Ｔtotal≫Ｔｆであり、かつ、ＶＬは、負の信号レベルであるので、シフト動作期間における時間積分値｛ＶＨ×Ｔｆ＋ＶＬ×（Ｔtotal−Ｔｆ）｝は、負電圧側に大きく偏っていることになる。
【００７３】
そのため、このような特定の極性に偏った出力信号ＯＴｋが印加される状態が継続することにより、例えば、シフトレジスタ回路を画像読取装置の走査ドライバに適用した場合にあっては、画像読取装置のフォトセンサを構成する電界効果トランジスタのゲート電極に電荷（正孔または電子）がトラップされることになり、フォトセンサの誤動作や素子特性の劣化が生じる。
【００７４】
同様に、ＭＯＳトランジスタＴ１５のゲートやＭＯＳトランジスタＴ１１のドレインにも、トータルとして極性の偏った出力信号ＯＴｋ＋１、ＯＴｋ−１が印加される状態が継続するので、ＭＯＳトランジスタＴ１１、１５のしきい値等の素子特性も経時変化していた。
【００７５】
特に、ＭＯＳトランジスタＴ１１では、シフト動作一度につき、ゲートにはハイレベルＶＨの入力制御信号φ１、φ２が頻繁に入力されるにもかかわらず、ドレインには前段の信号保持ブロックから入力される出力信号ＯＴｋ−１が一度だけハイレベルＶＨになるだけでその前後は常にローレベルＶＬとなってしまうため、図２６に示すように、しきい値が正方向にシフトしてしまい、ゲートにハイレベルＶＨの入力制御信号φ１（φ２）が入力されてもＭＯＳトランジスタＴ１１がオン状態になりにくくなるといった問題を抱えていた。
【００７６】
そして、ＭＯＳトランジスタＴ１４では、シフト動作中、そのゲートがほぼハイレベルＶddに近い電位が続くのに対し、そのドレイン（制御端子ＣＴＬ側）はローレベルＶssが続くため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ２になる傾向があった。
【００７７】
そこで、本実施形態においては、シフト動作期間における時間積分値に対して、積算電圧調整期間に、例えば、ＧＮＤレベル（０Ｖ）を基準にして、上記時間積分値の極性の偏り（又は、時間積分値の平均値Ｖｅ）を相殺する信号波形、すなわち、次式に示すような関係を有する信号レベルＶａ及び信号幅Ｔｗの任意の組合せを有する出力信号を調整信号として生成して出力信号ＯＴｋとして出力し、上記電界効果トランジスタのゲート電極に印加する。
｛ＶＨ×Ｔｆ＋ＶＬ×（Ｔtotal−Ｔｆ）｝＋Ｖａ×Ｔｗ＝０・・・（２）
ここで、調整信号の信号レベルＶａとして、例えば、シフトレジスタ回路に供給される一定の高電位電源Ｖddを用いる場合（Ｖａ＝Ｖdd）には、調整信号の信号波形は、信号幅Ｔｗのみを任意の長さ（時間）に調整して、上記（２）式の関係を満たす、或いは、近づくように設定すればよい。
【００７８】
このように、本実施形態に係るシフトレジスタ回路及びその駆動制御方法においては、シフト動作期間及び積算電圧調整期間からなるシフトレジスタ回路の全体の出力動作において、各信号保持ブロックから出力される各出力信号並びに出力制御信号ＳＥＴの時間積分値が、正負いずれの極性への偏りを緩和するように、調整信号が所定の信号波形を有するように設定されている。したがって、例えば、当該出力信号を走査信号として利用する画像読取装置において、フォトセンサを構成する電界効果トランジスタやＭＯＳトランジスタＴ１１、Ｔ１４、Ｔ１５のしきい値特性の変動（図２６参照）を抑制することができるので、フォトセンサやＭＯＳトランジスタＴ１１、Ｔ１４、Ｔ１５の素子特性の劣化や画像読取装置の誤動作、読取感度の劣化を抑制することができ、信頼性の高い画像読取装置を提供することができる。
【００７９】
なお、上述した実施形態においては、上記（２）式に示したように、ＧＮＤレベル（０Ｖ）を基準にして、上記時間積分値Ｖｅの極性の偏りを相殺又は調整することができる信号波形を有する調整信号を、積算電圧調整期間に印加する例について説明したが、本発明はこの構成に限定されるものではない。すなわち、図２６に示したしきい値特性の変動を抑制することができるものであれば、ＧＮＤレベルを基準にする必要はなく、調整の対象となる電界効果トランジスタのしきい値特性に対応した特性の基準レベルを用いるものであってもよい。
【００８０】
また、上述した実施形態においては、上記（２）式に示すような関係を有する信号波形（信号レベルＶａ及び信号幅Ｔｗ）を有する調整信号を印加する積算電圧調整動作（積算電圧調整期間）を、一連のシフト動作（シフト動作期間）の直後に設けた場合について説明したが、本発明はこれに限定されるものではなく、例えば、積算電圧調整動作をシフト動作の直前に実行するものであってもよいし、所定の時間間隔で定期的にシフト動作を実行するものであってもよい。
【００８１】
＜第２の実施形態＞
次に、本発明に係るシフトレジスタ回路の第２の実施形態について、図面を参照して説明する。
図６は、本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。ここでは、説明の都合上、シフトレジスタ回路を構成するｎ段（ｎは２以上の整数）の信号保持ブロックのうち、便宜的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示して説明する。また、上述したシフトレジスタ回路（図１）と同等の構成については、同一の符号を付して、その説明を簡略化又は省略する。
【００８２】
図６に示すように、本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２が直列に接続され、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２の出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の次段の信号保持ブロックＲＳＢｋ〜ＲＳＢｋ＋３の入力信号として供給される構成を有している。
また、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２からの出力信号ＯＴｋ−１〜ＯＴｋ＋２は、各々の前段の信号保持ブロックＲＳＢｋ−２〜ＲＳＢｋ＋１のリセット信号として供給される。
【００８３】
また、複数の信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２のうち、奇数段目の信号保持ブロック（例えば、ＲＳＢｋ、ＲＳＢｋ＋２）には、所定の周期を有するパルス信号ＣＫ１が、また、偶数段目の信号保持ブロック（例えば、ＲＳＢｋ−１、ＲＳＢｋ＋１）には、パルス信号ＣＫ１の反転波形を有するパルス信号ＣＫ２が、各々出力信号を出力する際の周期を規定する信号として供給される。
【００８４】
さらに、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２の制御端子ＣＴＬＡ、ＣＴＬＢには、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２から出力信号ＯＴｋ−１〜ＯＴｋ＋２（第１の出力信号）を順次出力するシフト動作（第１の信号出力動作）と、各信号保持ブロックＲＳＢｋ−１〜ＲＳＢｋ＋２から、任意の信号レベル及び信号幅を有する出力信号ＯＴｋ−１〜ＯＴｋ＋２（第２の出力信号）を同時に出力する積算電圧調整動作（第２の信号出力動作；詳しくは、後述する）と、を切り換え制御する出力制御信号ＳＥＴＡ、ＳＥＴＢが供給される。ここで、出力制御信号ＳＥＴＡと出力制御信号ＳＥＴＢとは、互いに反転信号の関係にある。
【００８５】
なお、図示を省略したが、上述した第１の実施形態と同様に、最終段の信号保持ブロックＲＳＢｎの次段には、例えば、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＢｎのリセット端子ＲＳＴにリセット信号として供給される。
【００８６】
次いで、本実施形態に係るシフトレジスタに適用される各信号保持ブロックの具体的な回路構成について、図面を参照して説明する。
図７は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。
図７に示すように、信号保持ブロックＲＳＢｋは、基本構成として、７個のＭＯＳトランジスタＴ２１〜Ｔ２７を有して構成されている。
【００８７】
具体的には、前段の出力信号保持ブロックＲＳＢｋ−１からの入力信号（出力信号ＯＴｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＣ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ２１（第１のトランジスタ）と、接点ＮＣと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＢｋ＋１からの出力信号ＯＴｋ＋１が印加されるＭＯＳトランジスタＴ２５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ２６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ２７（負荷）、及び、接点ＮＣにゲート端子が接続されたＭＯＳトランジスタＴ２２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＡとの間に直列に接続され、接点ＮＣにゲート端子が接続されたＭＯＳトランジスタＴ２３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ２２とＴ２７の接続接点ＮＤにゲート端子が接続されたＭＯＳトランジスタＴ２４（第４のトランジスタ）と、ＭＯＳトランジスタＴ２３とＴ２４の接続接点に設けられた出力接点Ｎoutと、を有して構成されている。
【００８８】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ２１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ２２、Ｔ２３、Ｔ２４、Ｔ２７により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ２５、Ｔ２６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ２１〜Ｔ２７は、上述した第１の実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ０（実線）と同等であるものとする。
【００８９】
次いで、上述したような信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ２１〜Ｔ２７）の動作と各端子及び接点（ＩＮ、ＣＬＫ、ＮＣ、ＮＤ、ＣＬＴＡ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係について、図面を参照して説明する。
図８は、本実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。ここでは、上述した信号保持ブロックの構成（図７）を適宜参照しながら説明する。
【００９０】
上述したような構成を有する信号保持ブロックＲＳＢｋにおいて、図８に示すように、ＭＯＳトランジスタＴ２１は、入力端子ＩＮを介してハイレベルＶＨの入力信号（前段の信号保持ブロックＲＳＢｋ−１の出力信号ＯＴｋ−１）が供給されるとオン動作して、このハイレベルＶＨの入力信号が取り込まれ、接点ＮＣの電位が該入力信号の信号レベルに応じて上昇する。
【００９１】
一方、ＭＯＳトランジスタＴ２２〜Ｔ２５は、上述した実施形態に示した信号保持ブロックＲＳＡｋにおけるＭＯＳトランジスタＴ１２〜Ｔ１５と同等の動作を行う。すなわち、ＭＯＳトランジスタＴ２２は、ＭＯＳトランジスタＴ２１を介して入力信号が取り込まれ、接点ＮＣの電位が高い状態になるとオン動作して、接点ＮＢの電位を低電位電源Ｖssに基づく低い状態にする。なお、接点ＮＣの電位が低い状態では、ＭＯＳトランジスタＴ２２はオフ状態となり、接続接点ＮＤの電位はＭＯＳトランジスタＴ２７を介して供給される高電位電源Ｖddに基づいて高い状態となる。
【００９２】
また、ＭＯＳトランジスタＴ２３は、ＭＯＳトランジスタＴ２１を介して入力信号が取り込まれ、接点ＮＣの電位が高い状態になるとオン動作する。このとき、接続接点ＮＤの電位は低い状態にあって、ＭＯＳトランジスタＴ２４はオフ状態になるので、ＭＯＳトランジスタＴ２３を介して供給されるパルス信号ＣＫ１の信号レベルに応じて、出力接点Ｎout（出力端子ＯＵＴ）の電位が変化する。なお、接点ＮＣの電位が低い状態では、ＭＯＳトランジスタＴ２３はオフ状態となり、出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断される。
【００９３】
ここで、ＭＯＳトランジスタＴ２３は、上述したＭＯＳトランジスタＴ１３における場合と同様に、接点ＮＣの電位が高い状態となってオン状態にあるとき、ハイレベルＶＨのパルス信号ＣＫ１が供給されることにより、ゲート電圧（接点ＮＡの電位）が相対的にさらに上昇するブートストラップ現象を生じ、これにより、出力接点Ｎoutの電位（出力信号ＯＴｋの信号レベル）は、迅速且つ実質的にパルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベルＶＨ）と略同等となる。
【００９４】
また、ＭＯＳトランジスタＴ２４は、接続接点ＮＤの電位が高い状態になるとオン動作する。このとき、接点ＮＣの電位が低い状態にあって、ＭＯＳトランジスタＴ２３はオフ状態になるので、出力制御信号ＳＥＴＡに応じた信号レベルを有する出力信号ＯＴｋが出力される。ここで、出力制御信号ＳＥＴＡは、後述するシフト動作においては、ローレベルＶＬ（＝Ｖss）に設定され、積算電圧調整動作においては、所定のハイレベルＶＨを有する信号波形に設定される。
【００９５】
また、ＭＯＳトランジスタＴ２５は、次段の信号保持ブロックＲＳＢｋ＋１からハイレベルＶＨの出力信号ＯＴｋ＋１が出力されるとオン動作し、接点ＮＣの電位を放電可能状態とする。このとき、出力制御信号ＳＥＴＢに応じてＭＯＳトランジスタＴ２６がオン動作すると、接点ＮＣの電位が放電される。これにより、上記ＭＯＳトランジスタＴ２２、Ｔ２３がオフ動作するとともに、ＭＯＳトランジスタＴ２４がオン動作するので、出力制御信号ＳＥＴＡに設定された信号レベルが出力信号ＯＴｋとして出力される。
【００９６】
ここで、出力制御信号ＳＥＴＢは、後述するシフト動作においては、ハイレベルＶddに設定され、積算電圧調整動作においては、ローレベルＶssを有する信号波形に設定される。したがって、出力制御信号ＳＥＴＢがハイレベルＶddに設定されるシフト動作においては、ＭＯＳトランジスタＴ２５及びＴ２６がオン動作することにより、出力信号ＯＴｋの信号レベルがハイレベルＶＨからローレベルＶＬに切り替わる。また、出力制御信号ＳＥＴＢがローレベルＶssに設定される積算電圧調整動作においては、ＭＯＳトランジスタＴ２６がオフ動作することにより、出力信号ＯＴｋの信号レベルが接点ＮＣの電位に応じて所定の信号レベルを有する出力信号ＯＴｋが出力される。なお、積算電圧調整動作における出力信号ＯＴｋの信号レベルについては、後述する。
【００９７】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図９は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図６）及び信号保持ブロックの構成、動作（図７、図８）を適宜参照しながら説明する。
【００９８】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作について説明する。
まず、図９に示すように、シフト動作の開始に先立って、制御端子ＣＴＬＡを介して供給される出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、制御端子ＣＴＬＢを介して供給される出力制御信号ＳＥＴＢをハイレベルＶddに設定する。
【００９９】
次いで、図示を省略した初段（１段目）又は＜ｋ＞段目の信号保持ブロックＲＳＢｋの入力端子ＩＮに、ハイレベルの入力信号（スタート信号又は前段の信号保持ブロックＲＳＢｋ−１の出力信号ＯＴｋ−１）が印加されると、図８に示した場合と同様に、ＭＯＳトランジスタＴ２１がオン動作して、入力信号の信号レベルに応じて接点ＮＣの電位が上昇する。これにより、ＭＯＳトランジスタＴ２２及びＴ２３がオン動作し、ＭＯＳトランジスタＴ２４がオフ動作する。
【０１００】
次いで、入力端子ＣＬＫに供給されるパルス信号ＣＫ１の信号レベルがローレベルＶＬからハイレベルＶＨに切り替わると、ブートストラップ効果により接点ＮＣの電位がさらに上昇するため、ＭＯＳトランジスタＴ２３を流下するドレイン−ソース電流が飽和して、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋが出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＢｋ＋１に出力される。
【０１０１】
次いで、次段の信号保持ブロックＲＳＢｋ＋１において、入力端子ＩＮにハイレベルの出力信号ＯＴｋが印加されると、該出力信号ＯＴｋが入力信号として取り込まれ、上記信号保持ブロックＲＳＢｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがローレベルＶＬからハイレベルＶＨに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋ＋１が出力端子ＯＵＴを介して、次段の信号保持ブロックＲＳＢｋ＋２に出力される（信号シフト動作）。
【０１０２】
ここで、信号保持ブロックＲＳＢｋ＋１から出力される出力信号ＯＴｋ＋１は、前段の信号保持ブロックＲＳＢｋにリセット信号として供給され、ＭＯＳトランジスタＴ２５をオン動作させる。このとき、ＭＯＳトランジスタＴ２５に直列に接続されされたＭＯＳトランジスタＴ２６は、ゲート端子にハイレベルＶddの出力制御信号ＳＥＴＢが印加されて、シフト動作期間中、常時オン状態にあるので、接点ＮＣの電位は低電位電源Ｖssに放電されてローレベルＶssになる。これにより、ＭＯＳトランジスタＴ２２及びＴ２３がオフ動作し、ＭＯＳトランジスタＴ２４がオン動作するので、信号保持ブロックＲＳＢｋの出力端子ＯＵＴからは制御端子ＣＴＬＡに供給される出力制御信号ＳＥＴＡの信号レベル（ローレベルＶss）に応じたローレベルＶＬの出力信号ＯＴｋが出力される（リセット動作）。
【０１０３】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶＨ）を有する出力信号が順次出力される。
【０１０４】
なお、図示を省略したが、上述した第１の実施形態と同様に、最終段の信号保持ブロックＲＳＡｎの出力端子ＯＵＴから出力された出力信号ＯＴｎは、次段に設けられたダミーの信号保持ブロックＲＳＡｄに入力され、パルス信号ＣＫ１（又はＣＫ２）の印加タイミングでダミーの信号保持ブロックＲＳＡｄから出力される出力信号ＯＴｄにより、最終段の信号保持ブロックＲＳＡｎがリセットされる。
【０１０５】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図９に示すように、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＣの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ２２及びＴ２３はオフ状態に保持され、また、接続接点ＮＤの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ２４はオン状態に保持される。また、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶＬに設定する。
【０１０６】
このとき、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力接点Ｎoutには出力制御信号ＳＥＴＡの信号レベル（ローレベルＶＬ）に応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶＬの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【０１０７】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶａ（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｂ（例えば、Ｖｂ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１０８】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の制御端子ＣＴＬＡ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１０９】
これにより、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力端子ＯＵＴからは、上記印加タイミング直後においては、制御端子ＣＴＬＡに印加された制御信号ＳＥＴＡの信号レベルに対応した出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力された（第１の出力状態）後、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベル及び信号幅に対応した信号波形を有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される（第２の出力状態）。
【０１１０】
ここで、各信号保持ブロックにおける上記第１及び第２の出力状態の切り換え制御について、図面を参照して詳しく説明する。
図１０は、本実施形態に係るシフトレジスタ回路の積算電圧調整動作の詳細な電圧変化を示すタイミングチャートである。ここでは、説明の都合上、＜ｋ＞段目の信号保持ブロックの回路構成のみを示して説明する。
【０１１１】
上述したように、積算電圧調整動作の開始前の初期状態においては、接点ＮＣの電位がローレベルＶssにあって、ＭＯＳトランジスタＴ２２及びＴ２３はオフ状態に保持され、また、接続接点ＮＤの電位がハイレベルＶddにあって、ＭＯＳトランジスタＴ２４はオン状態に保持されている。
【０１１２】
そして、図１０に示すように、積算電圧調整動作を開始する任意のタイミングで、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の制御端子ＣＴＬＡを介してハイレベルＶａを有する出力制御信号ＳＥＴＡ、制御端子ＣＴＬＢを介してローレベルＶssを有する出力制御信号ＳＥＴＢ、及び、入力端子ＣＬＫを介してハイレベルＶｂを有するパルス信号ＣＫ１（又はＣＫ２）を同時に印加すると、積算電圧調整動作の開始直後においては、ＭＯＳトランジスタＴ２４がオン状態にあるので、制御端子ＣＴＬＡのハイレベルＶａに応じた信号レベルが出力接点Ｎoutに印加され、ハイレベルＶＨの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される。また、このとき、ＭＯＳトランジスタＴ２６がオフ動作することにより、接点ＮＣの電位は放電されることなく保持される。
【０１１３】
これにより、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の前段の出力信号（ハイレベルＶＨ）が入力端子ＩＮに供給されて、ＭＯＳトランジスタＴ２１がオン動作し、接点ＮＣの電位が上昇する。ここで、図１０においては、接点ＮＣの電位変化について、説明の都合上、緩やかな曲線で示しているが、実際には瞬時に電位が所定のハイレベルに達する。
【０１１４】
このような接点ＮＣの電位の上昇過程において、当該電位がＭＯＳトランジスタＴ２２、Ｔ２３のしきい値電圧Ｖｔ１に達すると、ＭＯＳトランジスタＴ２２、Ｔ２３がオン動作することにより、接続接点ＮＤの電位がＭＯＳトランジスタＴ２２を介して低電位電源Ｖssに放電されて下降を始めるとともに、パルス信号ＣＫ１の信号レベルがＭＯＳトランジスタＴ２３を介して出力接点Ｎoutに供給される。
【０１１５】
そして、接続接点ＮＤの電位の下降過程において、当該電位がＭＯＳトランジスタＴ２４のしきい値電圧Ｖｔ２以下に達すると、ＭＯＳトランジスタＴ２４がオフ動作することにより、出力制御信号ＳＥＴＡの出力接点Ｎoutへの供給が遮断される。ここで、図１０においては、接点ＮＤの電位変化について、説明の都合上、緩やかな曲線で示しているが、実際には瞬時に電位が所定のローレベルに達する。
【０１１６】
すなわち、積算電圧調整動作の開始直後のＭＯＳトランジスタＴ２２〜Ｔ２４の動作状態が切り替わるまでの極短い期間Ｔthにおいては、制御端子ＣＴＬＡを介して供給されるハイレベルＶａの出力制御信号ＳＥＴＡに応じた信号レベル（ハイレベルＶＨ）を有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力端子ＯＵＴから出力される（第１の出力状態）。
【０１１７】
一方、上述した期間Ｔthの経過後においては、接点ＮＣの電位がハイレベルに、また、接続接点ＮＤの電位がローレベルに保持されることにより、ＭＯＳトランジスタＴ２２、Ｔ２３がオン状態を保持するとともに、ＭＯＳトランジスタＴ２４がオフ状態を保持するので、ＭＯＳトランジスタＴ２３を介して供給されるハイレベルＶｂのパルス信号ＣＫ１に応じた信号レベル（ハイレベルＶＨ）を有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力端子ＯＵＴから出力される（第２の出力状態）。
【０１１８】
これにより、積算電圧調整動作期間における各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・からの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・は、出力制御信号ＳＥＴＡ及びパルス信号ＣＫ１（又はＣＫ１）が瞬時的に切り替わって供給される。
【０１１９】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶａからローレベルＶＬに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｂからローレベルＶＬに同時に切り替わることにより、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力端子ＯＵＴからは、パルス信号ＣＫ１（又はＣＫ２）の信号レベルに基づくローレベルＶＬを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【０１２０】
これにより、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・において、接点ＮＣの電極が下降してＭＯＳトランジスタＴ２２、Ｔ２３がオフ動作し、接続接点ＮＤの電極が上昇してＭＯＳトランジスタＴ２４がオン動作すると、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、出力制御信号ＳＥＴＡが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２・・・の出力端子ＯＵＴからは、出力制御信号ＳＥＴＡの信号レベル（ローレベルＶss）に基づくローレベルを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【０１２１】
なお、本実施形態においても、上述した第１の実施形態（図５参照）と同様に、積算電圧調整期間に出力される出力信号（調整信号）は、シフト動作期間に印加される出力信号の時間積分値の極性の偏りを相殺又は調整することができる信号波形（信号レベルＶＨ及び信号幅Ｔｗ）を有するように設定される。ここで、調整信号の信号レベルＶＨを実質的に規定するパルス信号ＣＫ１、ＣＫ２の信号レベルとして、シフト動作において通常用いられるハイレベルＶddを適用する場合には、パルス信号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整期間）を制御することにより、上記時間積分値の極性の偏りを相殺又は調整することができる信号波形を設定するものであってもよい。
【０１２２】
このように、本実施形態に係るシフトレジスタ回路の駆動制御方法によれば、各段の信号保持ブロックに対してハイレベルの入力信号が印加されることにより、該信号レベルを取り込んで、シフト動作を実行することができる。また、このようなシフトレジスタ回路（入力制御部）の構成によれば、シフト動作において各信号保持ブロックに入力信号が印加されるタイミングでのみ、入力制御部を構成するＭＯＳトランジスタのゲート電極にハイレベルの電圧（ゲート信号）が印加されるので、ゲート電極にゲート信号が繰り返し印加されることを回避して、ＭＯＳトランジスタのしきい値特性の変動を抑制することができる。
【０１２３】
さらに、積算電圧調整動作により、所定の信号波形（信号レベルＶＨ及び信号幅Ｔｗ）を有する調整信号を、各信号保持ブロックを構成するＭＯＳトランジスタのゲート電極、又は、シフトレジスタ回路からの出力信号により駆動する装置（例えば、フォトセンサアレイ）を構成するＭＯＳトランジスタのゲート電極に対して印加することにより、シフト動作期間に印加されるゲート信号の時間積分値の極性の偏りを相殺又は緩和する方向に調整することができる。
【０１２４】
特に、ＭＯＳトランジスタＴ２６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ２になる傾向があったが積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１２５】
さらに、ＭＯＳトランジスタＴ２４では、シフト動作中、そのゲートがほぼハイレベルＶddに近い電位が続くのに対し、そのドレイン（制御端子ＣＴＬＡ側）はローレベルＶssが続くため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ２になる傾向があったが、積算電圧調整動作中にドレイン電位をハイレベルＶａとすることにより特性変化を緩和させることができる。
【０１２６】
したがって、本実施形態に係る構成を有するシフトレジスタ回路においては、各信号保持ブロックを構成するＭＯＳトランジスタのしきい値特性の変動を一層抑制することができ、誤動作や動作特性の劣化が生じにくいシフトレジスタ回路を実現することができる。また、本実施形態に係るシフトレジスタ回路を走査ドライバに適用した液晶表示装置や画像読取装置においては、走査信号（シフトレジスタ回路からの出力信号）の電圧変動等が抑制されるので、信頼性の高い液晶表示装置や画像読取装置を提供することができる。
【０１２７】
さらに、本実施形態に係るシフトレジスタ回路を走査ドライバに適用した画像読取装置においては、画像読取装置のフォトセンサを構成するＭＯＳトランジスタに対して、通常の画像読取動作時に繰り返し印加される走査信号（ゲート信号）に起因するしきい値特性の変動が生じた場合であっても、上記所定の信号波形を有する調整信号を前記走査ラインに一括して同時印加することにより、しきい値特性を一時（瞬時）に改善することができるので、フォトセンサの素子特性の劣化や画像読取装置の誤動作、読取感度の劣化を抑制することができ、信頼性の高い画像読取装置を提供することができる。
【０１２８】
なお、上述した実施形態においては、制御端子ＣＴＬＡ及びＣＴＬＢに印加される出力制御信号ＳＥＴＡ及びＳＥＴＢとして、互いに反転関係を有する信号波形に設定した場合について説明したが、これらの出力制御信号ＳＥＴＡ及びＳＥＴＢを独立した信号波形に設定するものであってもよい。
【０１２９】
この場合、上述した積算電圧調整動作において説明したように、出力制御信号ＳＥＴＡは、積算電圧調整動作の開始直後に次段の各信号保持ブロックに対してハイレベルの出力信号を出力して、次段の各信号保持ブロックの接点ＮＣの電位を高い状態にして、パルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベル）を出力接点Ｎoutに供給して、この信号レベルに基づく出力信号を継続的に出力するための、いわゆる、トリガーとしての機能を有するものである。
【０１３０】
したがって、積算電圧調整動作の開始直後に当該トリガーとしての機能を果たした後は、出力制御信号ＳＥＴＡの信号レベルが各信号保持ブロックの積算電圧調整動作に影響を及ぼすことはないので、出力制御信号ＳＥＴＡの信号波形を、図９中、破線Ｐａで示すように信号幅の極短い瞬時的なパルスに設定するものであってもよい。
【０１３１】
＜第３の実施形態＞
次に、本発明に係るシフトレジスタ回路の第３の実施形態について、図面を参照して説明する。
図１１は、第３の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。なお、ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。
【０１３２】
また、本実施形態に係るシフトレジスタ回路の全体構成は、上述した第２の実施形態（図６）と略同等であるので、以下の説明においては、適宜図６を参照することとし、その際、各信号保持ブロックの符号ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２を、各々ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２と読み替えるものとする。さらに、上述した第２の実施形態と同等の構成については、同一の符号を付して、その説明を省略又は簡略化する。
【０１３３】
本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＣｋ−１〜ＲＳＣｋ＋２が直列に接続され、各信号保持ブロックＲＳＣｋ−１〜ＲＳＣｋ＋２の出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の次段の信号保持ブロックＲＳＣｋ〜ＲＳＣｋ＋３の入力信号として供給される構成を有している。（図６参照）。
【０１３４】
また、各信号保持ブロックＲＳＣｋ−１〜ＲＳＣｋ＋２からの出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の前段の信号保持ブロックＲＳＣｋ−２〜ＲＳＣｋ＋１のリセット信号として供給される構成を有している。したがって、本実施形態に係るシフトレジスタ回路においても、上述した第２の実施形態と同様に、最終段の信号保持ブロックＲＳＣｎの次段に、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＣｎのリセット端子ＲＳＴにリセット信号として供給される。
【０１３５】
ここで、各信号保持ブロックＲＳＣｋ−１〜ＲＳＣｋ＋２は、図１１に示すように、基本構成として、８個のＭＯＳトランジスタＴ３１〜Ｔ３８を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＣｋ−１からの入力信号（出力信号ＯＴｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＥ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ３１（第１のトランジスタ）と、接点ＮＥと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＣｋ＋１からの出力信号ＯＴｋ＋１が印加されるＭＯＳトランジスタＴ３５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ３６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ３８（負荷）、及び、接点ＮＥにゲート端子が接続されたＭＯＳトランジスタＴ３２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、接点ＮＥにゲート端子が接続されたＭＯＳトランジスタＴ３３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ３２とＴ３８の接続接点ＮＦにゲート端子が接続されたＭＯＳトランジスタＴ３４（第４のトランジスタ）と、ＭＯＳトランジスタＴ３３とＴ３４の接続接点に設けられた出力接点Ｎoutと、高電位電源Ｖdd（第５の電圧信号）と接点ＮＥとの間にソース、ドレイン端子が接続され、かつ、出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＣにゲート端子が接続されたＭＯＳトランジスタＴ３７（第７のトランジスタ）と、を有して構成されている。
【０１３６】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ３１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ３２、Ｔ３３、Ｔ３４、Ｔ３７、Ｔ３８により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ３５、Ｔ３６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ３１〜Ｔ３８は、上述した第１及び第２の実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ０（実線）と同等であるものとする。
【０１３７】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について説明する。
図１２は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路（図６参照）及び信号保持ブロックの構成（図１１）を適宜参照しながら説明する。
【０１３８】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作の開始に先立って、図１２に示すように、出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、出力制御信号ＳＥＴＢをハイレベルＶddに設定する。これにより、図１１において、出力制御信号ＳＥＴＡがゲート端子に印加されるＭＯＳトランジスタＴ３７はオフ状態となって、高電位電源Ｖddの接点ＮＥへの供給が遮断され、また、出力制御信号ＳＥＴＢがゲート端子に印加されるＭＯＳトランジスタＴ３６はオン状態となって、接点ＮＥの電位の低電位電源Ｖssへの放電が、ＭＯＳトランジスタＴ３５の動作状態に依存することになるので、シフト動作時におけるシフトレジスタ回路（信号保持ブロック）の回路構成は、実質的に第２の実施形態に示した信号保持ブロック（図７）の回路構成と同一になる。したがって、本実施形態に係るシフト動作において、信号保持ブロックを構成する各ＭＯＳトランジスタ（Ｔ３１〜Ｔ３８）の動作と各端子及び接点（ＩＮ、ＣＬＫ、ＮＥ、ＮＦ、ＣＬＴＣ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係は、上述した第２の実施形態の場合（図８参照）と同様の関係を有する。
【０１３９】
すなわち、図１２に示すように、初段又は＜ｋ＞段目の信号保持ブロックＲＳＣｋの入力端子ＩＮに、ハイレベルの入力信号（スタート信号又は前段の出力信号ＯＴｋ−１）が印加されると、ＭＯＳトランジスタＴ３１がオン動作して、接点ＮＥの電位が上昇する。これにより、ＭＯＳトランジスタＴ３２及びＴ３３がオン動作し、ＭＯＳトランジスタＴ３４がオフ動作する。
【０１４０】
次いで、パルス信号ＣＫ１の信号レベルがハイレベルＶＨに切り替わると、ブートストラップ効果により接点ＮＥの電位がさらに上昇することにより、パルス信号ＣＫ１と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋが、次段の信号保持ブロックＲＳＣｋ＋１に出力される。
【０１４１】
これにより、次段の信号保持ブロックＲＳＣｋ＋１の入力端子ＩＮにハイレベルの出力信号ＯＴｋが印加されると、上記信号保持ブロックＲＳＣｋにおける動作と同様に、パルス信号ＣＫ２の信号レベルがハイレベルＶＨに切り替わるタイミングで、パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶＨ）を有する出力信号ＯＴｋ＋１が、次段の信号保持ブロックＲＳＣｋ＋２に出力される（信号シフト動作）。
【０１４２】
ここで、信号保持ブロックＲＳＣｋ＋１から出力される出力信号ＯＴｋ＋１が、前段の信号保持ブロックＲＳＣｋにリセット信号として供給されることにより、ＭＯＳトランジスタＴ３５がオン動作し、接点ＮＥの電位が低電位電源Ｖssに放電されてローレベルＶssになる。これにより、ＭＯＳトランジスタＴ３２及びＴ３３がオフ動作し、ＭＯＳトランジスタＴ３４がオン動作するので、信号保持ブロックＲＳＣｋからは低電位電源Ｖssに応じたローレベルＶＬの出力信号ＯＴｋが出力される（リセット動作）。
【０１４３】
以下、同様の信号シフト動作及びリセット動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、各信号保持ブロック毎に順次繰り返すことにより、各段の信号保持ブロックから所定の信号レベル（ハイレベルＶＨ）を有する出力信号が順次出力される。
【０１４４】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、図１２に示すように、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶＬに設定する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＥの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ３２及びＴ３３はオフ状態に保持され、また、接続接点ＮＦの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ３４はオン状態に保持される。
【０１４５】
このとき、各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶＬの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【０１４６】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶＨ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１４７】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１４８】
これにより、まず、制御端子ＣＴＬＣにハイレベルＶＨの出力制御信号ＳＥＴＡが印加されることにより、ＭＯＳトランジスタＴ３７がオン動作して、高電位電源Ｖddに応じて接点ＮＥの電位が高い状態になると、ＭＯＳトランジスタＴ３２、Ｔ３３がオン動作するとともに、接続接点ＮＦの電位が低い状態になって、ＭＯＳトランジスタＴ３４がオフ動作する。
【０１４９】
このとき、ＭＯＳトランジスタＴ３６のゲート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出力制御信号ＳＥＴＢが印加されてオフ状態にあるので、ＭＯＳトランジスタＴ３５の動作状態に関わらず、接点ＮＥの電位は放電されることなく保持される。また、ＭＯＳトランジスタＴ３４がオフ動作することにより、低電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。
【０１５０】
したがって、出力接点Ｎoutには、ＭＯＳトランジスタＴ３３を介してパルス信号ＣＫ１の信号レベル（ハイレベルＶｃ）が供給されて、該信号レベルに応じたハイレベルＶＨを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・の出力端子ＯＵＴから出力される。
【０１５１】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶＨからローレベルＶＬに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｃからローレベルＶＬに同時に切り替わることにより、ＭＯＳトランジスタＴ３７はオフ動作して高電位電源Ｖddの接点ＮＥへの供給を遮断するとともに、ＭＯＳトランジスタＴ３６がオン動作し、かつ、次段の各信号保持ブロック・・・ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２、ＲＳＣｋ＋３・・・からのハイレベルＶＨの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・によりＭＯＳトランジスタＴ３５がオン状態にあることから、ＭＯＳトランジスタＴ３５、Ｔ３６を介して接点ＮＥの電位が低電位電源Ｖssに放電されて低い状態となる。
【０１５２】
これにより、ＭＯＳトランジスタＴ３２、Ｔ３３がオフ動作して、接続接点ＮＦの電極が上昇し、ＭＯＳトランジスタＴ３４がオン動作することにより、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、低電位電源Ｖssが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・の出力端子ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶＬを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される。
【０１５３】
このとき、ローレベルＶＬを有する次段の出力信号・・・ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２、ＯＴｋ＋３・・・が各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・にリセット信号として供給され、ＭＯＳトランジスタＴ３５がオフ動作するが、入力端子ＩＮを介して前段の出力信号・・・ＯＴｋ−２、ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１・・・・・・が取り込まれることにより、接点ＮＥの電位は低い状態が保持される。
【０１５４】
このようにして、積算電圧調整動作期間においては、各信号保持ブロック・・・ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２・・・の出力端子ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応した信号波形を有する出力信号（調整信号）・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される。
【０１５５】
したがって、このような構成を有するシフトレジスタ回路及びその駆動制御方法によれば、上述した第２の実施形態と同等の作用効果を得ることができる。特に、ＭＯＳトランジスタＴ３６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ２になる傾向があったが、積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１５６】
なお、本実施形態においても、上述した第１の実施形態（図５参照）と同様に、積算電圧調整期間に出力される出力信号（調整信号）は、シフト動作期間に印加される出力信号の時間積分値の極性の偏りを相殺又は調整することができる信号波形（信号レベルＶＨ及び信号幅Ｔｗ）を有するように設定される。ここで、調整信号の信号レベルＶＨを規定するパルス信号ＣＫ１、ＣＫ２の信号レベルとして、シフト動作において通常用いられるハイレベルＶddを適用する場合には、パルス信号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整期間）を制御することにより、上記時間積分値の極性の偏りを相殺又は調整することができる信号波形を設定するものであってもよい。
【０１５７】
＜第４の実施形態＞
次に、本発明に係るシフトレジスタ回路の第４の実施形態について、図面を参照して説明する。
図１３は、第４の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。ここでは、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示して説明する。なお、上述した第３の実施形態と同等の構成については、同一の符号を付して説明する。
【０１５８】
また、本実施形態に係るシフトレジスタ回路の全体構成は、上述した第２の実施形態（図６）と略同等であるので、以下の説明においては、適宜図６を参照することとし、その際、各信号保持ブロックの符号ＲＳＢｋ−１、ＲＳＢｋ、ＲＳＢｋ＋１、ＲＳＢｋ＋２を、各々ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２と読み替えるものとする。さらに、上述した第２の実施形態と同等の構成については、同一の符号を付して、その説明を省略又は簡略化する。
【０１５９】
本実施形態に係るシフトレジスタ回路は、各信号保持ブロックＲＳＤｋ−１〜ＲＳＤｋ＋２が直列に接続され、各信号保持ブロックＲＳＤｋ−１〜ＲＳＤｋ＋２の出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の次段の信号保持ブロックＲＳＤｋ〜ＲＳＤｋ＋３の入力信号として供給される構成を有している。（図６参照）。
【０１６０】
また、各信号保持ブロックＲＳＤｋ−１〜ＲＳＤｋ＋２からの出力信号ＯＴｋ−１〜ＯＴｋ＋２が、各々の前段の信号保持ブロックＲＳＤｋ−２〜ＲＳＤｋ＋１のリセット信号として供給される構成を有している。したがって、本実施形態に係るシフトレジスタ回路においても、上述した第２又は第３の実施形態と同様に、最終段の信号保持ブロックＲＳＤｎの次段に、ダミーの信号保持ブロックが設けられ、このダミーの信号保持ブロックからの出力信号が、最終段の信号保持ブロックＲＳＤｎのリセット端子ＲＳＴにリセット信号として供給される。
【０１６１】
ここで、各信号保持ブロックＲＳＤｋ−１〜ＲＳＤｋ＋２は、図１３に示すように、基本構成として、８個のＭＯＳトランジスタＴ４１〜Ｔ４８を有して構成されている。
具体的には、前段の出力信号保持ブロックＲＳＤｋ−１からの入力信号（出力信号ＯＴｋ−１、又は、スタート信号）が供給される入力端子ＩＮと接点ＮＧ（電圧保持接点）との間にソース、ドレイン端子が接続され、かつ、ゲート端子が入力端子ＩＮに接続されたＭＯＳトランジスタＴ４１（第１のトランジスタ）と、接点ＮＧと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ゲート端子に次段の出力信号保持ブロックＲＳＤｋ＋１からの出力信号ＯＴｋ＋１が印加されるＭＯＳトランジスタＴ４５（第５のトランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端子が接続されたＭＯＳトランジスタＴ４６（第６のトランジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、ダイオード接続されたＭＯＳトランジスタＴ４８（負荷）、及び、接点ＮＧにゲート端子が接続されたＭＯＳトランジスタＴ４２（第２のトランジスタ）と、信号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が印加される入力端子ＣＬＫと低電位電源Ｖss（第４の電圧信号）との間に直列に接続され、接点ＮＧにゲート端子が接続されたＭＯＳトランジスタＴ４３（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ４２とＴ４８の接続接点ＮＨにゲート端子が接続されたＭＯＳトランジスタＴ４４（第４のトランジスタ）と、ＭＯＳトランジスタＴ４３とＴ４４の接続接点に設けられた出力接点Ｎoutと、
出力制御信号ＳＥＴＡ（第２の電圧信号）が印加される制御端子ＣＴＬＣと接点ＮＧとの間にソース、ドレイン端子が接続され、かつ、ゲート端子が制御端子ＣＴＬＣに接続されたＭＯＳトランジスタＴ４７（第８のトランジスタ）と、を有して構成されている。
【０１６２】
すなわち、本発明に係る入力制御部は、ＭＯＳトランジスタＴ４１により構成され、本発明に係る出力制御部は、ＭＯＳトランジスタＴ４２、Ｔ４３、Ｔ４４、Ｔ４７、Ｔ４８により構成され、本発明に係る放電制御部は、ＭＯＳトランジスタＴ４５、Ｔ４６により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭＯＳトランジスタＴ４１〜Ｔ４８は、上述した各実施形態と同様に、全てｎチャネル型の薄膜トランジスタにより構成されており、そのゲート電圧−ドレイン電流特性は、初期状態において、図２６に示した特性曲線ＳＰ０（実線）と同等であるものとする。
【０１６３】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について説明する。
本実施形態に係るシフトレジスタ回路の駆動制御方法は、上述した第３の実施形態（図１２）と略同等であるので、適宜図１２を参照して、その説明を簡略化又は省略する。また、以下の説明においては、図１２を参照する際には、各信号保持ブロックの符号ＲＳＣｋ−１、ＲＳＣｋ、ＲＳＣｋ＋１、ＲＳＣｋ＋２を、各々ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２と、また、接点ＮＥ、ＮＦを、各々ＮＧ、ＮＨと読み替えるものとする。
【０１６４】
（シフト動作）
まず、本実施形態に係るシフトレジスタ回路によるシフト動作の開始に先立って、上述した第３の実施形態（図１２参照）と同様に、出力制御信号ＳＥＴＡをローレベルＶssに設定するとともに、出力制御信号ＳＥＴＢをハイレベルＶddに設定する。これにより、図１３において、出力制御信号ＳＥＴＡがゲート端子に印加されるＭＯＳトランジスタＴ４７はオフ状態となって、出力制御信号ＳＥＴＡの接点ＮＧへの供給が遮断され、また、出力制御信号ＳＥＴＢがゲート端子に印加されるＭＯＳトランジスタＴ４６はオン状態となって、接点ＮＧの電位の低電位電源Ｖssへの放電が、ＭＯＳトランジスタＴ４５の動作状態に依存することになるので、シフト動作時におけるシフトレジスタ回路（信号保持ブロック）の回路構成は、上述した第３の実施形態と同様に、実質的に第２の実施形態に示した信号保持ブロック（図７）の回路構成と同一になる。
【０１６５】
したがって、本実施形態に係るシフト動作は、上述した第２又は第３の実施形態（図１２参照）と同等となり、初段又は＜ｋ＞段目の信号保持ブロックＲＳＣｋの入力端子ＩＮに印加されたハイレベルの入力信号が、パルス信号ＣＫ１及びＣＫ２の印加タイミングに同期して、順次各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・に転送（シフト）されつつ、出力信号・・・ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２、ＯＴｋ＋３・・・として出力される。
【０１６６】
（積算電圧調整動作）
次いで、本実施形態に係るシフトレジスタ回路による積算電圧調整動作について説明する。
まず、積算電圧調整動作の開始に先立って、上述した第３の実施形態（図１２参照）と同様に、パルス信号ＣＫ１及びＣＫ２をともにローレベルＶＬに設定する。また、上述した一連のシフト動作の終了により、各段の信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・はリセットされた状態を保持する。すなわち、接点ＮＧの電位がローレベルＶssに設定されるので、ＭＯＳトランジスタＴ４２及びＴ４３はオフ状態に保持され、また、接続接点ＮＨの電位がハイレベルＶddに設定されるので、ＭＯＳトランジスタＴ４４はオン状態に保持される。
【０１６７】
このとき、各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が印加されるので、出力端子ＯＵＴからは、ローレベルＶＬの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が出力される。
【０１６８】
次いで、出力制御信号ＳＥＴＡ及びＳＥＴＢを制御して、出力制御信号ＳＥＴＡを任意のハイレベルＶＨ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号波形に設定するとともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥＴＡと反転関係となる信号レベル（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に設定する。また、パルス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒Ｖddとなるハイレベル）を有する同一の信号波形に設定する。
【０１６９】
そして、上述したような信号波形に設定された出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意のタイミングで、全ての各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬＫに同時に印加する。
【０１７０】
これにより、まず、制御端子ＣＴＬＣにハイレベルＶＨの出力制御信号ＳＥＴＡが印加されることにより、ＭＯＳトランジスタＴ４７がオン動作して、出力制御信号ＳＥＴＡの信号レベル（ハイレベルＶＨ）に応じて接点ＮＧの電位が高い状態になると、ＭＯＳトランジスタＴ４２、Ｔ４３がオン動作するとともに、接続接点ＮＨの電位が低い状態になって、ＭＯＳトランジスタＴ４４がオフ動作する。
【０１７１】
このとき、ＭＯＳトランジスタＴ４６のゲート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出力制御信号ＳＥＴＢが印加されてオフ状態にあるので、ＭＯＳトランジスタＴ４５の動作状態に関わらず、接点ＮＥの電位は放電されることなく保持される。また、ＭＯＳトランジスタＴ４４がオフ動作することにより、低電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。
【０１７２】
したがって、出力接点Ｎoutには、ＭＯＳトランジスタＴ４３を介してパルス信号ＣＫ１の信号レベル（ハイレベルＶｃ）が供給されて、該信号レベルに応じたハイレベルＶＨを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・の出力端子ＯＵＴから出力される。
【０１７３】
そして、積算電圧調整動作の終了時には、出力制御信号ＳＥＴＡがハイレベルＶＨからローレベルＶＬに、出力制御信号ＳＥＴＢがローレベルＶssからハイレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ２）がハイレベルＶｃからローレベルＶＬに同時に切り替わることにより、ＭＯＳトランジスタＴ４７はオフ動作して出力制御信号ＳＥＴＡの接点ＮＧへの供給を遮断するとともに、ＭＯＳトランジスタＴ４６がオン動作し、かつ、次段の各信号保持ブロック・・・ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２、ＲＳＤｋ＋３・・・からのハイレベルＶＨの出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・によりＭＯＳトランジスタＴ４５がオン状態にあることから、ＭＯＳトランジスタＴ４５、Ｔ４６を介して接点ＮＧの電位が低電位電源Ｖssに放電されて低い状態となる。
【０１７４】
これにより、ＭＯＳトランジスタＴ４２、Ｔ４３がオフ動作して、接続接点ＮＨの電極が上昇し、ＭＯＳトランジスタＴ４４がオン動作することにより、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断されるとともに、低電位電源Ｖssが出力接点Ｎoutに供給されるので、各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・の出力端子ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶＬを有する出力信号・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される。
【０１７５】
このとき、ローレベルＶＬを有する次段の出力信号・・・ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２、ＯＴｋ＋３・・・が各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・にリセット信号として供給され、ＭＯＳトランジスタＴ４５がオフ動作するが、入力端子ＩＮを介して前段の出力信号・・・ＯＴｋ−２、ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１・・・・・・が取り込まれることにより、接点ＮＧの電位は低い状態が保持される。
【０１７６】
このようにして、積算電圧調整動作期間においては、各信号保持ブロック・・・ＲＳＤｋ−１、ＲＳＤｋ、ＲＳＤｋ＋１、ＲＳＤｋ＋２・・・の出力端子ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号ＣＫ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応した信号波形を有する出力信号（調整信号）・・・ＯＴｋ−１、ＯＴｋ、ＯＴｋ＋１、ＯＴｋ＋２・・・が同時に出力される。
【０１７７】
したがって、このような構成を有するシフトレジスタ回路及びその駆動制御方法によれば、上述した第２の実施形態と同等の作用効果を得ることができる。特に、ＭＯＳトランジスタＴ４６では、シフト動作中、そのゲートがほぼハイレベルＶddが続くのに対し、そのドレインは常にローレベルＶssであるため、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ２になる傾向があったが、積算電圧調整動作中にゲート電位をローレベルＶssとすることにより特性変化を緩和させることができる。
【０１７８】
次に、本発明に係るシフトレジスタ回路の適用例について、図面を参照して具体的に説明する。
＜第１の適用例＞
図１４は、本発明に係るシフトレジスタ回路が適用される液晶表示装置の全体構成を示す概略構成図であり、図１５は、本適用例に係る液晶表示装置の要部構成を示す詳細図である。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
【０１７９】
図１４に示すように、本適用例に係る液晶表示装置は、大別して、液晶表示パネル（表示手段）１０と、ソースドライバ（信号ドライバ；表示駆動装置）２０と、ゲートドライバ（走査ドライバ；表示駆動装置）３０と、ＬＣＤコントローラ４０と、システムコントロールＩＣ５０と、デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と記す）６０と、を有して構成されている。
【０１８０】
以下、各構成について説明する。
液晶表示パネル１０は、図１５に示すように、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖcom）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃlcと、画素電極にソースが接続された薄膜トランジスタ（以下、「画素トランジスタ」と記す）ＴＦＴと、マトリクスの行方向に延伸し、複数の画素トランジスタＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するソースドライバ２０及びゲートドライバ３０により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、上記液晶容量Ｃlc、蓄積容量Ｃｓ及び画素トランジスタＴＦＴは、液晶画素（表示画素）１１を構成する。
【０１８１】
ソースドライバ２０は、後述するＬＣＤコントローラ５０から供給される水平制御信号に基づいて、画像信号Ｒ、Ｇ、Ｂに対応する信号電圧を信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ２０は、図１５に示すように、概略、Ｒ、Ｇ、Ｂ画像信号が入力されるサンプルホールド回路２２と、サンプルホールド回路２２のサンプルホールド動作を制御するシフトレジスタ２１と、を有して構成され、シフトレジスタ２１により一定方向にシフトして出力されたサンプルホールド制御信号が、サンプルホールド回路２２に順次印加されることにより、印加されたＲ、Ｇ、Ｂ画像信号に対応した信号電圧が、液晶表示パネル１０の各信号ラインＬｄに送出される。
【０１８２】
一方、ゲートドライバ３０は、ＬＣＤコントローラ４０から供給される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とし、上記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、上記ソースドライバ２０により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ３０は、図１５に示すように、概略、シフトレジスタ３１とバッファ３２と、を有して構成され、シフトレジスタ３１により一定方向にシフトして出力された制御信号が、バッファ３２を介して、所定のゲート信号として液晶表示パネル１０の各走査ラインＬｇに印加されることにより、各画素トランジスタＴＦＴが駆動制御され、上記ソースドライバ２０により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＴＦＴを介して、各画素電極に印加される。
【０１８３】
ＬＣＤコントローラ４０は、システムコントロールＩＣ５０から供給される水平同期信号ＨＤ、垂直同期信号ＶＤ及びシステムクロックＳＹＳＣＫに基づいて水平制御信号や垂直制御信号を生成し、データドライバ２０及びゲートドライバ３０に各々供給することにより、所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１０に所望の画像情報を表示させる制御を行う。
【０１８４】
システムコントロールＩＣ５０は、システムクロックＳＹＳＣＫを信号ドライバ２０、ＬＣＤコントローラ４０、Ｄ／Ａ変換器６０等に供給するとともに、このシステムクロックＳＹＳＣＫに同期した水平同期信号ＨＤ、垂直同期信号ＶＤをＬＣＤコントローラ４０に供給する。また、デジタルＲＧＢ信号からなる映像信号を、Ｄ／Ａ変換器６０を介してアナログＲＧＢ信号（画像信号Ｒ、Ｇ、Ｂ）として信号ドライバ２０に出力する。
【０１８５】
すなわち、ＬＣＤコントローラ４０とシステムコントロールＩＣ５０とは、図示を省略したインターフェースを介して、外部から供給される映像信号に基づいて、液晶表示パネル１０に所望の画像情報を表示させるための種々の制御信号を生成して、信号ドライバ２０及び走査ドライバ３０に出力する駆動制御信号生成装置を構成している。
【０１８６】
上述したような構成を有する液晶表示装置において、ソースドライバ２０に設けられるシフトレジスタ２１、及び、ゲートドライバ３０に設けられるシフトレジスタ３１として、本発明の第１の実施形態に係るシフトレジスタ回路（図１）を良好に適用することができ、所定の周期を有するパルス信号ＣＫ１、ＣＫ２（及び、入力制御信号φ１、φ２）に基づいて、上述した各信号保持ブロック（図２）から順次出力される出力信号を、上記サンプルホールド制御信号又はバッファ３２に出力される制御信号として利用することができる。
【０１８７】
ここで、シフトレジスタ２１、３１において、本発明に係るシフトレジスタ回路と同等のシフト動作（第１の信号出力動作）及び積算電圧調整動作（第２の信号出力動作）を選択的に実行させるための動作制御信号（入力制御信号φ１、φ２及び出力制御信号ＳＥＴ）は、例えば、ＬＣＤコントローラ４０によって生成、出力するように構成することができる。また、ＬＣＤコントローラ４０によって出力制御信号ＳＥＴのみを生成、出力して、ソースドライバ２０及びゲートドライバ３０内の図示を省略した構成により、パルス信号ＣＫ１、ＣＫ２に同期する入力制御信号φ１、φ２を生成するものであってもよい。
【０１８８】
このような本発明に係るシフトレジスタ回路の液晶表示装置への適用によれば、シフトレジスタ２１、３１をシフト動作させて、上記線順次駆動を実行する際に、シフトレジスタ２１、３１を構成する各信号保持ブロックの入力制御部（ＭＯＳトランジスタＴ１１のゲート端子）に入力制御信号φ１、φ２が繰り返し印加され、該印加電圧の時間積分値の正負極性の偏りに起因して、入力制御部の動作特性（ＭＯＳトランジスタＴ１１のしきい値特性）が変動した場合であっても、任意のタイミングで、あるいは、所定の周期でシフトレジスタ２１、３１を積算電圧調整動作させることにより、各信号保持ブロックの入力制御部（ＭＯＳトランジスタＴ１１のゲート端子）に対して、上記該印加電圧の時間積分値の極性の偏りを相殺又は調整する信号波形を有する調整信号を一括して同時に印加することができるので、上記入力制御部の動作特性の劣化を抑制して良好なシフト動作を保証して、誤動作や表示特性の劣化の少ない液晶表示装置を提供することができる。
【０１８９】
＜第２の適用例＞
次に、本発明に係るシフトレジスタ回路の他の適用例として、本発明に係るシフトレジスタ回路を画像読取装置（又は、撮像装置）に適用した場合について、図面を参照して具体的に説明する。
まず、本適用例に係る画像読取装置に適用して最適な読取画素（フォトセンサ）の一例として、ダブルゲート型フォトセンサについて説明する。
【０１９０】
図１６は、ダブルゲート型フォトセンサの概略構成を示す断面構造図である。
図１６（ａ）に示すように、ダブルゲート型フォトセンサ１１０は、励起光（例えば、可視光）が入射されると電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル層）１１１と、半導体層１１１の両端にそれぞれ設けられたｎ＋シリコンからなる不純物層１１７、１１８と、不純物層１１７、１１８上に形成されたクロム、クロム合金、アルミ、アルミ合金等から選択された可視光に対して不透明のドレイン電極１１２及びソース電極１１３と、半導体層１１１の上方（図面上方）にブロック絶縁膜１１４及び上部（トップ）ゲート絶縁膜１１５を介して形成されたＩＴＯ等の透明導電膜からなり、可視光に対して透過性を示すトップゲート電極（第１のゲート電極）１２１と、半導体層１１１の下方（図面下方）に下部（ボトム）ゲート絶縁膜１１６を介して形成されたクロム、クロム合金、アルミ、アルミ合金等の可視光に対して不透明なボトムゲート電極（第２のゲート電極）１２２と、を有して構成されている。そして、このような構成を有するダブルゲート型フォトセンサ１１０が、ガラス基板等の透明な絶縁性基板１１９上にマトリクス状に複数形成されている。
【０１９１】
ここで、図１６（ａ）において、トップゲート絶縁膜１１５、ブロック絶縁膜１１４、ボトムゲート絶縁膜１１６、トップゲート電極１２１上に設けられる保護絶縁膜１２０は、いずれも半導体層１１１を励起する可視光に対して透過率の高い材質、例えば、窒化シリコン等により構成されることにより、図面上方から入射する光のみを検知する構造を有している。
なお、このようなダブルゲート型フォトセンサ１１０は、一般に、図１６（ｂ）に示すような等価回路により表される。ここで、ＴＧはトップゲート端子、ＢＧはボトムゲート端子、Ｓはソース端子、Ｄはドレイン端子である。
【０１９２】
次いで、上述したダブルゲート型フォトセンサの駆動制御方法について、図面を参照して説明する。
図１７は、ダブルゲート型フォトセンサの基本的な駆動制御動作の一例を示すタイミングチャートであり、図１８は、ダブルゲート型フォトセンサの動作を示す概念図であり、図１９は、ダブルゲート型フォトセンサの出力電圧の光応答特性を示す図である。ここでは、上述したダブルゲート型フォトセンサの構成（図１６）を適宜参照しながら説明する。
【０１９３】
まず、リセット動作（初期化動作、初期化ステップ）においては、図１７、図１８（ａ）に示すように、ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧにパルス電圧（以下、「リセットパルス」と記す；例えば、Ｖtg＝＋１５Ｖのハイレベル）φＴを印加して、半導体層１１１、及び、ブロック絶縁膜１１４における半導体層１１１との界面近傍に蓄積されているキャリヤ（ここでは、正孔）を放出する（リセット期間Ｔrst）。
【０１９４】
次いで、光蓄積動作においては、図１７、図１８（ｂ）に示すように、トップゲート端子ＴＧにローレベル（例えば、Ｖtg＝−１５Ｖ）のバイアス電圧φＴを印加することにより、リセット動作を終了し、キャリヤ蓄積動作による光蓄積期間（電荷蓄積動作）Ｔｓがスタートする。光蓄積期間Ｔｓにおいては、トップゲート電極１２１側から入射した光量に応じて半導体層１１１の入射有効領域、すなわち、キャリヤ発生領域で電子−正孔対が生成され、半導体層１１１、及び、ブロック絶縁膜１１４における半導体層１１１との界面近傍、すなわち、チャネル領域周辺に正孔が蓄積される。
【０１９５】
そして、プリチャージ動作においては、図１７、図１８（ｃ）に示すように、光蓄積期間Ｔｓに並行して、プリチャージ信号φpgに基づいてドレイン端子Ｄに所定の電圧（プリチャージ電圧）Ｖpgを印加し、ドレイン電極１１２に電荷を保持させる（プリチャージ期間Ｔprch）。
【０１９６】
次いで、読み出し動作においては、図１７、図１８（ｄ）に示すように、プリチャージ期間Ｔprchを経過した後、ボトムゲート端子ＢＧにハイレベル（例えば、Ｖbg＝＋１０Ｖ）のバイアス電圧（読み出し選択信号；以下、「読み出しパルス」と記す）φＢを印加することにより、ダブルゲート型フォトセンサ１１０をＯＮ状態にする（読み出し期間Ｔread）。
【０１９７】
ここで、読み出し期間Ｔreadにおいては、チャネル領域に蓄積されたキャリヤ（正孔）が逆極性のトップゲート端子ＴＧに印加されたＶtg（−１５Ｖ）を緩和する方向に働くため、ボトムゲート端子ＢＧのＶbg（＋１５Ｖ）によりｎチャネルが形成され、ドレイン電流に応じてドレイン端子Ｄの電圧（ドレイン電圧）ＶＤは、図１８、図１９（ａ）に示すように、プリチャージ電圧Ｖpgから時間の経過とともに徐々に低下する傾向を示す。
【０１９８】
すなわち、光蓄積期間Ｔｓにおける光蓄積状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄積されていない場合には、図１８（ｅ）に示すように、トップゲート端子ＴＧに負バイアスをかけることによって、ボトムゲート端子ＢＧの正バイアスが打ち消され、ダブルゲート型フォトセンサ１１０はＯＦＦ状態となり、図１９（ａ）に示すように、時間の経過に関わらず、ドレイン電圧ＶＤがほぼそのまま保持されることになる。
【０１９９】
一方、光蓄積状態が明状態の場合には、図１８（ｄ）に示すように、チャネル領域に入射光量に応じたキャリヤ（正孔）が捕獲されているため、トップゲート端子ＴＧの負バイアスを打ち消すように作用し、この打ち消された分だけボトムゲート端子ＢＧの正バイアスによって、ダブルゲート型フォトセンサ１１０はＯＮ状態となる。そして、この入射光量に応じたＯＮ抵抗にしたがって、図１９（ａ）に示すように、時間の経過により、ドレイン電圧ＶＤは、徐々に低下することになる。
【０２００】
したがって、図１９（ａ）に示したように、ドレイン電圧ＶＤの変化傾向は、トップゲート端子ＴＧへのリセットパルスφＴの印加によるリセット動作の終了時点から、ボトムゲート端子ＢＧに読み出しパルスφＢが印加されるまでの時間（光蓄積期間Ｔｓ）に受光した光量に深く関連し、蓄積されたキャリヤが少ない場合には緩やかに低下する傾向を示し、また、蓄積されたキャリヤが多い場合には急峻に低下する傾向を示す。そのため、読み出し期間Ｔreadがスタートして、所定の時間経過後のドレイン電圧ＶＤを検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧に至るまでの時間を検出することにより、照射光の光量が換算される。
【０２０１】
なお、図１７に示したタイミングチャートにおいて、プリチャージ期間Ｔprchの経過後、図１８（ｆ）、（ｇ）に示すように、ボトムゲート端子ＢＧにローレベル（例えば、Ｖbg＝０Ｖ）を印加した状態を継続すると、ダブルゲート型フォトセンサ１１０はＯＦＦ状態を持続し、図４（ｂ）に示すように、ドレイン電圧ＶＤは、プリチャージ電圧Ｖpgを保持する。このように、ボトムゲート端子ＢＧへの電圧の印加状態により、ダブルゲート型フォトセンサ１１０の読み出し状態を選択する選択機能が実現される。
【０２０２】
次に、本発明に係るシフトレジスタ回路が適用される画像読取装置について、図面を参照して説明する。なお、以下に示す適用例においては、読取画素として、上述したダブルゲート型フォトセンサを適用した構成について示すが、本発明の適用例となる画像読取装置に用いられるフォトセンサは、このダブルゲート型フォトセンサに限定されるものではなく、フォトダイオードや薄膜トランジスタ（ＴＦＴ）等、他の構成のフォトセンサを用いたフォトセンサシステムに対しても同様に適用することができる。
【０２０３】
図２０は、本発明に係るシフトレジスタ回路が適用される画像読取装置の全体構成を示す概略構成図であり、図２１は、本適用例に係る画像読取装置の要部構成を示す詳細図である。
図２０に示すように、本適用例に係る画像読取装置は、大別して、フォトセンサアレイ（画像読取手段）２００と、トップゲートドライバ（読取駆動装置）２１０と、ボトムゲートドライバ２２０（読取駆動装置）と、ドレインドライバ２３０と、アナログ−デジタル変換器（以下、Ａ／Ｄコンバータと記す）２４０と、コントローラ２５０と、記憶部２６０と、を有して構成されている。ここで、フォトセンサアレイ２００、トップゲートドライバ２１０、ボトムゲートドライバ２２０及びドレインドライバ２３０からなる画像読取装置の要部構成を、便宜的に「フォトセンサシステム」と呼ぶ。
【０２０４】
以下、各構成について説明する。
フォトセンサアレイ２００は、図２１に示すように、透明な絶縁性基板１１９上に、例えば、ｎ行×ｍ列のマトリクス状に配列された複数のダブルゲート型フォトセンサ１１０と、各ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧ（トップゲート電極２１）及びボトムゲート端子ＢＧ（ボトムゲート電極２２）を各々行方向に接続して伸延するトップゲートライン２０１及びボトムゲートライン２０２と、各ダブルゲート型フォトセンサ１０のドレイン端子Ｄ（ドレイン電極１２）を列方向に接続したドレインライン（データライン）２０３と、ソース端子Ｓ（ソース電極１３）を列方向に接続するとともに、接地電位に接続されたソースライン（コモンライン）２０４と、を備えて構成されている。
【０２０５】
また、トップゲートドライバ２１０は、トップゲートライン２０１を介して、ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧにリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎを順次印加する。ボトムゲートドライバ２２０は、ボトムゲートライン２０２を介して、ダブルゲート型フォトセンサ１１０のボトムゲート端子ＢＧに読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを順次印加する。ここで、トップゲートドライバ２１０及びボトムゲートドライバ２２０は、上述した液晶表示装置（図１４）におけるゲートドライバ３０と同様に、概略、シフトレジスタとバッファを有して構成されている。
【０２０６】
ドレインドライバ２３０は、ドレインライン２０３に接続され、ダブルゲート型フォトセンサ１１０へのプリチャージ電圧Ｖpgの印加及びドレインライン電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの読み出しを行うためのコラムスイッチ２３１、プリチャージスイッチ２３２、アンプ２３３から構成されている。
【０２０７】
なお、図２１において、φtg及びφbgは、それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…φＴｎ、及び、読み出しパルスφＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミングを制御するプリチャージ信号である。
Ａ／Ｄコンバータ２４０は、ドレインドライバ２３０により読み出されたドレインライン電圧（アナログ信号）をデジタル信号からなる画像データに変換する。
【０２０８】
コントローラ２５０は、トップゲートドライバ２１０及びボトムゲートドライバ２２０に制御信号φtg、φbgを出力することにより、トップゲートドライバ２１０及びボトムゲートドライバ２２０の各々から、フォトセンサアレイ２００を構成する各ダブルゲート型フォトセンサ１１０のトップゲート端子ＴＧ及びボトムゲート端子ＢＧに所定の信号電圧（リセットパルスφＴｉ、読み出しパルスφＢｉ）を印加するリセット動作や読み出し動作を制御する。また、プリチャージスイッチ２３２にプリチャージ信号φpgを出力することにより、各ダブルゲート型フォトセンサ１１０のドレイン端子Ｄにプリチャージ電圧Ｖpgを印加して（プリチャージ動作）、被検出体の画像パターンに対応して各ダブルゲート型フォトセンサ１１０に蓄積された電荷量に応じたドレイン電圧ＶＤを検出する動作を制御する。
【０２０９】
また、コントローラ２５０には、ドレインドライバ２３０により読み出された出力電圧Ｖoutが、Ａ／Ｄコンバータ２４０を介してデジタル信号に変換され、画像データとして入力される。コントローラ２５０は、この画像データに対して、所定の画像処理を施したり、ＲＡＭ等の記憶部２６０への書き込み、読み出しを行うとともに、画像データの照合や加工等の所定の機能処理を実行する外部機能部３００に対するインタフェースとしての機能をも備えている。
【０２１０】
このような構成において、トップゲートドライバ２１０からトップゲートライン２０１を介して、トップゲート端子ＴＧに所定の電圧を印加することにより、フォトセンス機能が実現され、ボトムゲートドライバ２２０からボトムゲートライン２０２を介して、ボトムゲート端子ＢＧに所定の電圧を印加し、ドレインライン２０３を介して、ダブルゲート型フォトセンサ１０のドレイン電圧をコラムスイッチ２３１に取り込んで出力電圧Ｖoutとして出力することにより読み出し機能が実現される。
【０２１１】
そして、本適用例に係る画像読取装置においては、上述したようなトップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタに、本発明の第１乃至第４の実施形態に係るシフトレジスタ回路を適用した構成を有し、所定の周期を有するパルス信号ＣＫ１、ＣＫ２（及び、入力制御信号φ１、φ２）に基づいて、上述したシフトレジスタ回路（図１、図６）の各信号保持ブロック（図２、図７、図１１、図１３）から順次出力される出力信号をバッファを介して、上記トップゲートライン２０１及びボトムゲートライン２０２に出力することにより、フォトセンサシステムを駆動する信号（リセットパルスφＴｉ、読み出しパルスφＢｉ）として利用される。
【０２１２】
ここで、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタにおいて、本発明に係るシフトレジスタ回路と同等のシフト動作（すなわち、画像読取動作；第１の信号出力動作）、及び、積算電圧調整動作（第２の信号出力動作）を選択的に実行させるための動作制御信号（本発明の第１乃至第４の実施形態に示したパルス信号ＣＫ１、ＣＫ２、入力制御信号φ１、φ２及び出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ）は、例えば、コントローラ２５０によって生成、出力するように構成することができる。また、コントローラ２５０によって出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢのみを生成、出力して、トップゲートドライバ２１０及びボトムゲートドライバ２２０内で、パルス信号ＣＫ１、ＣＫ２の信号波形を変更制御するように構成してもよい。
【０２１３】
次に、本適用例に係る画像読取装置の駆動制御方法の一例について、図面を参照して説明する。なお、以下に示す各動作においては、上記動作制御信号の信号波形や印加タイミングは、上述したコントローラ２５０により設定制御され、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられるシフトレジスタに個別に供給されるものとして説明する。
【０２１４】
図２２は、上述したフォトセンサシステムの駆動制御方法の一例を示すタイミングチャートであり、図２３は、画像読取装置の画像読取動作及び積算電圧調整動作において、トップゲートライン及びボトムゲートラインに印加される信号の信号波形の関係を示す図である。ここでは、上述した画像読取装置及びフォトセンサシステムの構成（図２０、図２１）を適宜参照しながら、駆動制御方法を説明する。
【０２１５】
（画像読取動作）
本適用例における画像読取動作（第１の信号出力動作）は、図２２に示すように、まず、トップゲートドライバ２１０からトップゲートライン２０１の各々に、リセットパルスφＴ１、φＴ２、…φＴｎを順次印加して、初期化動作（リセット期間Ｔrst）をスタートし、各行毎のダブルゲート型フォトセンサ１１０を初期化する。
【０２１６】
次いで、リセット期間Ｔrst経過後、リセットパルスφＴ１、φＴ２、…φＴｎが順次立ち下がり、初期化動作が終了することにより、光蓄積動作がスタートして、所定の光蓄積期間Ｔｓ、各行毎のダブルゲート型フォトセンサ１０のトップゲート電極側から入射される光量に応じてチャネル領域に電荷（正孔）が発生し、蓄積される。ここで、図２２に示すように、光蓄積期間Ｔｓ内に並行して、ドレインドライバ２３０からドレインライン２０３の各々にプリチャージ電圧Ｖpgを印加することにより、プリチャージ動作（プリチャージ期間Ｔprch）をスタートし、ドレインライン２０３を介して各列毎のダブルゲート型フォトセンサ１１０のドレイン電極にプリチャージ電圧Ｖpgに基づく所定の電圧を保持させる。
【０２１７】
次いで、光蓄積期間Ｔｓ及びプリチャージ期間Ｔprchが経過（光蓄積動作及びプリチャージ動作が終了）したダブルゲート型フォトセンサ１０に対して、各行毎にボトムゲートドライバ２２０からボトムゲートライン２０２を介して、読み出しパルスφＢ１、φＢ２、…φＢｎを順次印加して、読み出し動作（読み出し期間Ｔread）をスタートし、各行毎のダブルゲート型フォトセンサ１１０に蓄積された電荷に対応するドレイン電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの変化を、各ドレインライン２０３を介して、ドレインドライバ２３０により同時に検出し、シリアルデータ又はパラレルデータからなる出力電圧Ｖoutとして読み出す。
【０２１８】
なお、各ダブルゲート型フォトセンサ１１０における入射光量の検出方法は、各ドレインライン２０３の電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの低下傾向を、読み出し動作がスタートして、所定の時間（読み出し期間Ｔread）経過後の電圧値を検出することにより、あるいは、所定のしきい値電圧を基準にして、その電圧値に至るまでの時間を検出することにより、入射光量を換算する。
【０２１９】
（積算電圧調整動作）
次いで、本適用例における積算電圧調整動作（第２の信号出力動作）は、まず、コントローラ２５０において、上述した画像読取動作期間Ｔｖに、各トップゲートライン２０１に印加されたリセットパルスφＴｉ（φＴ１、φＴ２、…φＴｎ）、及び、各ボトムゲートライン２０２に印加された読み出しパルスφＢｉ（φＢ１、φＢ２、…φＢｎ）の時間積分値を算出し、その正負極性の偏りを相殺又は調整する信号波形を有する調整信号を設定するための動作制御信号（本発明の第１乃至第４の実施形態に示したパルス信号ＣＫ１、ＣＫ２、入力制御信号φ１、φ２及び出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ）を、トップゲートドライバ２１０及びボトムゲートドライバ２２０に設けられた各シフトレジスタに出力する。
【０２２０】
具体的には、図２３（ａ）に示すように、画像読取動作期間Ｔｖに、トップゲートライン２０１にリセットパルスφＴｉがリセット期間Ｔrst印加された場合、トップゲートライン２０１における時間積分値の平均値Ｖteは、リセットパルスφＴｉのハイレベルを正電圧ＶtgH、ローレベルを負電圧ＶtgLとすると、上記（１）式に基づいて、次式のように表される。
Ｖte＝｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝／Ｔｖ・・・（３）
ここで、Ｔｖ≫Ｔrstであり、かつ、ＶtgLは、負電圧であるので、画像読取動作期間における時間積分値、又は、その平均値Ｖteは、負電圧側に大きく偏っていることになる。
【０２２１】
また、図２３（ｂ）に示すように、画像読取動作期間Ｔｖに、ボトムゲートライン２０２に読み出しパルスφＢｉが読み出し期間Ｔread印加された場合、ボトムゲートライン２０２における時間積分値の平均値Ｖbeは、読み出しパルスφＢｉのハイレベルを正電圧ＶbgH、ローレベルを負電圧ＶbgLとすると、上記（１）式に基づいて、次式のように表される。
Ｖbe＝｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝／Ｔｖ・・・（４）
ここで、Ｔｖ≫Ｔreadであり、かつ、ＶbgLは、負電圧であるので、画像読取動作期間における時間積分値、又は、その平均値Ｖbeは、リセットパルスφＴｉの場合と同様に、負電圧側に大きく偏っていることになる。
【０２２２】
そのため、このような特定の極性に偏ったリセットパルスφＴｉ及び読み出しパルスφＢｉが各ダブルゲート型フォトセンサのトップゲート端子ＴＧ及びボトムゲート端子ＢＧに印加される状態が継続することにより、従来技術に示した場合（図２６）と同様に、トランジスタ特性の劣化を生じ、ダブルゲート型フォトセンサの受光感度の劣化や誤動作を生じる可能性がある。
【０２２３】
そこで、本適用例においては、コントローラ２５０からトップゲートドライバ２１０の動作状態を制御する動作制御信号ＡＤＴを出力して、画像読取動作期間における時間積分値、又は、その平均値Ｖteの極性の偏りに対して、次式に示すような信号波形（信号レベル及び信号幅）を有する調整信号を各トップゲートライン２０１に同時に印加するトップゲート電圧調整動作（第１の積算電圧調整動作）を実行する。
｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝＋ＶtgH×Ｔwte＝０・・（５）
【０２２４】
また、同様に、コントローラ２５０からボトムゲートドライバ２２０の動作状態を制御する動作制御信号ＡＤＢを出力して、画像読取動作期間における時間積分値、又は、その平均値Ｖbeの極性の偏りに対して、次式に示すような信号波形（信号レベル及び信号幅）を有する調整信号を各ボトムゲートライン２０２に同時に印加するボトムゲート電圧調整動作（第２の積算電圧調整動作）を実行する。
｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝＋ＶbgH×Ｔwbe＝０・・（６）
【０２２５】
なお、ここでは、調整信号の信号レベルとして、リセットパルスφＴｉ及び読み出しパルスφＢｉに用いられる信号レベル（ハイレベルＶtgH、ＶbgH）をそのまま適用した場合について示した。このような信号レベルの設定により、リセットパルスφＴｉや読み出しパルスφＢｉの信号レベルを設定する電源供給回路の構成を変更する必要がなく、また、調整信号の信号幅Ｔwte、Ｔwbeのみを制御する簡易な手法により、上記（５）、（６）式の関係を満たす、或いは、近づくような調整信号を設定することができる。
【０２２６】
このような積算電圧調整動作によれば、画像読取動作によりダブルゲート型フォトセンサ１１０に印加されるリセットパルスφＴｉや読み出しパルスφＢｉの時間積分値の極性の偏りに対して、所定の信号波形（信号レベル及び信号幅）を有する調整信号を印加することにより、上記時間積分値の極性の偏りを相殺又は調整することができるので、ダブルゲート型フォトセンサの受光感度の劣化や誤動作の発生を抑制して、読取感度の劣化や誤動作が抑制された信頼性の高い画像読取装置を提供することができる。
【０２２７】
また、トップゲート電圧調整動作及びボトムゲート電圧調整動作により、上記調整信号を複数のトップゲートライン、又は、複数のボトムゲートラインに対して、所定のタイミングで一括して同時に印加して、上記時間積分値の極性の偏りを相殺又は調整することができるので、ダブルゲート型フォトセンサの素子特性の劣化を短時間で補正することができ、画像読取装置の画像読取機能を良好に維持することができる。
【０２２８】
なお、上述した適用例においては、図２２に示したように、トップゲート電圧調整動作及びボトムゲート電圧調整動作を、異なるタイミングで実行する場合について説明したが、本発明はこれに限定されるものではなく、双方の積算電圧調整動作を同時に、又は、相互にオーバーラップさせて実行するものであってもよい。
【０２２９】
また、上述した適用例においては、トップゲート電圧調整動作及びボトムゲート電圧調整動作を、画像読取動作の直後に実行する駆動制御方法について説明したが、本発明はこれに限定されるものではなく、画像読取動作の直前に実行するものであってもよいし、所定の時間間隔毎に実行するようにしてもよい。要するに、画像読取動作の際に、ダブルゲート型フォトセンサの素子特性の劣化が補正された状態にあればよい。
【０２３０】
【発明の効果】
本発明によれば、直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、前記シフトレジスタ回路は、前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から第１の出力信号を順次出力する第１の信号出力動作と、所定の出力制御信号を入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、を選択的に実行することを特徴としている。ここで、上記第２の出力信号は、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レべル及び信号幅を有するように設定されている。
【０２３１】
すなわち、第１の信号出力動作においては、各段の信号保持手段から所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力されて、通常のシフト動作が実現される。一方、第２の信号出力動作においては、出力制御信号の入力をトリガーとして、各段の信号保持手段から所定の信号波形（信号レべル及び信号幅）を有する第２の出力信号（調整信号）が同時に出力されて、第１の信号出力動作における第１の出力信号の時間積分値の極性の偏りを調整する積算電圧調整動作が実行される。
【０２３２】
このような第１及び第２の信号出力動作を選択的に繰り返し実行することにより、シフト動作（第１の信号出力動作）において、各段の信号保持手段を構成する電界効果トランジスタのゲート電極に、正負極性の偏ったゲート信号（第１の出力信号）が印加されることに起因して、電界効果トランジスタのしきい値特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各段の信号保持手段の電界効果トランジスタのゲート電極に同時に印加されるので、シフト動作における上記ゲート信号の信号レベルの時間積分値（又は、積算電圧の時間平均値）の正又は負極性への偏りを相殺又は調整することができ、上記電界効果トランジスタのしきい値特性の変動に起因するシフトレジスタ回路の誤動作や動作特性の劣化を抑制して、信頼性の高いシフトレジスタ回路を提供することができる。
【０２３３】
また、このような構成を有するシフトレジスタ回路を、電界効果トランジスタ構造を有するフォトセンサを画像読取手段に用いた画像読取装置の読取駆動装置に適用した場合、上記第１及び第２の信号出力動作を選択的に繰り返し実行することにより、画像読取動作（第１の信号出力動作）において、各フォトセンサを走査する際に、各フォトセンサに正負極性の偏った走査信号（第１の出力信号）が印加されることに起因して、フォトセンサの素子特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各フォトセンサに同時に印加されるので、画像読取動作における上記走査信号の信号レベルの時間積分値（又は、積算電圧の時間平均値）の正又は負極性への偏りを相殺又は調整することができ、上記フォトセンサの素子特性の変動に起因する画像読取装置の誤動作や読取感度の劣化を抑制して、信頼性の高い画像読取装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【図２】第１の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図３】第１の実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。
【図４】第１の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図５】第１の実施形態に係るシフトレジスタ回路のシフト動作及び積算電圧調整動作における出力信号の信号波形の関係を示す図である。
【図６】本発明に係るシフトレジスタ回路の第２の実施形態を示す概略構成図である。
【図７】第２の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図８】第２の実施形態に適用される信号保持ブロックの各端子及び接点の電位の変化を示すタイミングチャートである。
【図９】第２の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図１０】第２の実施形態に係るシフトレジスタ回路の積算電圧調整動作の詳細な電圧変化を示すタイミングチャートである。
【図１１】本発明に係るシフトレジスタ回路の第３の実施形態に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図１２】第３の実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図１３】本発明に係るシフトレジスタ回路の第４の実施形態に適用される信号保持ブロックの具体的な構成を示す回路構成図である。
【図１４】本発明に係るシフトレジスタ回路が適用される液晶表示装置（第１の適用例）の全体構成を示す概略構成図である。
【図１５】第１の適用例に係る液晶表示装置の要部構成を示す詳細図である。
【図１６】ダブルゲート型フォトセンサの概略構成を示す断面構造図である。
【図１７】ダブルゲート型フォトセンサの基本的な駆動制御動作の一例を示すタイミングチャートである。
【図１８】ダブルゲート型フォトセンサの動作を示す概念図である。
【図１９】ダブルゲート型フォトセンサの出力電圧の光応答特性を示す図である。
【図２０】本発明に係るシフトレジスタ回路が適用される画像読取装置（第２の適用例）の全体構成を示す概略構成図である。
【図２１】第２の適用例に係る画像読取装置の要部構成を示す詳細図である。
【図２２】フォトセンサシステムの駆動制御方法の一例を示すタイミングチャートである。
【図２３】第２の適用例に係る画像読取装置の画像読取動作及び積算電圧調整動作において、トップゲートライン及びボトムゲートラインに印加される信号の信号波形の関係を示す図である。
【図２４】従来技術におけるシフトレジスタ回路を示す概略構成図である。
【図２５】従来技術におけるシフトレジスタ回路の動作を示すタイミングチャートである。
【図２６】電界効果トランジスタにおけるゲート電圧−ドレイン電流特性（しきい値特性）の変動傾向を示す図である。
【図２７】フォトセンサに印加されるパルスの電圧波形と、積算電圧の時間平均値の偏りを示す図である。
【符号の説明】
ＲＳＡｋ−１〜ＲＳＡｋ＋２、ＲＳＢｋ−１〜ＲＳＢｋ＋２ 信号保持ブロック
Ｔ１１〜Ｔ１６、Ｔ２１〜Ｔ２７、Ｔ３１〜Ｔ３８、Ｔ４１〜Ｔ４８ ＭＯＳトランジスタ
ＯＴｋ−１〜ＯＴｋ＋２ 出力信号
ＣＫ１、ＣＫ２ パルス信号
φ１、φ２ パルス信号
ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ 出力制御信号
ＮＡ、ＮＣ、ＮＥ、ＮＧ 接点
ＮＢ、ＮＤ、ＮＦ、ＮＨ 接続接点
Ｎout 出力接点
１０ 液晶表示パネル
２０ ソースドライバ
３０ ゲートドライバ
２１、３１ シフトレジスタ
４０ ＬＣＤコントローラ
１１０ ダブルゲート型フォトセンサ
２００ フォトセンサアレイ
２１０ トップゲートドライバ
２２０ ボトムゲートドライバ
２３０ ドレインドライバ
２５０ コントローラ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a shift register circuit and a drive control method thereof, and more particularly to a shift register circuit, a drive control method thereof, a display drive device, and a read drive device that are suitable for application to a drive circuit of a liquid crystal display device or an image reading device.
[0002]
[Prior art]
In recent years, information devices such as computers, mobile phones, and portable information terminals, and image processing related devices such as digital video cameras, digital still cameras, and scanners have been widely used. In such a device, a liquid crystal display (LCD) is frequently used as a display unit, and an image reading device including a photosensor array is used as an image reading unit or an imaging unit.
[0003]
For example, in an active matrix liquid crystal display device, display pixels (liquid crystal pixels) including pixel transistors such as thin film transistors are arranged in a matrix, and a scanning line connecting each display pixel in the row direction and a data line connecting each display pixel in the column direction. For the display panel having the above, each scanning line is sequentially selected by the scanning driver, a predetermined signal voltage is applied to each data line by the data driver, and image information is displayed on the display pixels in the selected state. By writing a corresponding signal voltage, the alignment state of the liquid crystal in each display pixel is controlled to display desired image information with a predetermined contrast. Here, the scan driver is provided with a shift register circuit as a configuration for sequentially outputting a scan signal for selecting each scan line.
[0004]
In addition, even in an image reading apparatus equipped with a photosensor array configured by arranging photosensors (reading pixels) in a matrix, the photosensors in each row are sequentially selected during the reset operation or image reading operation of the photosensors. A scan driver for setting the state is provided, and a shift register circuit is provided similarly to the scan driver of the liquid crystal display device.
[0005]
Such a shift register circuit generally includes a plurality of (multiple stages) flip-flop circuits... RP as shown in FIG.k-1, RPk, RPk + 1, RPk + 2Are arranged in series, and the mutual output terminal OUT and input terminal IN are sequentially connected. As shown in FIG. 25, the input terminal IN is synchronized with the application timing of the clock signal CKP. The signal taken in from each flip-flop circuit ... RPk-1, RPk, RPk + 1, RPk + 2Are sequentially transferred (shifted) through the flip-flop circuits... RPk-1, RPk, RPk + 1, RPk + 2Output signal output from ... OUTk- 1, OUTk, OUTk + 1, OUTk + 2Are sequentially applied to the scanning lines of the liquid crystal display device and the image reading device. Thus, a line-sequential selection operation is performed in which the display pixels and photosensors connected to each scanning line are selected for each row.
[0006]
[Problems to be solved by the invention]
However, the conventional shift register circuit as described above has the following problems.
(1) That is, a scanning driver including a shift register circuit is the same as a display panel or a photosensor array in recent years due to the advancement of high-definition and miniaturization processing techniques for display images and read images, miniaturization of mounted devices, With the formation of a module on a substrate, etc., a circuit configuration using a field effect transistor that can be significantly miniaturized and has excellent ON-OFF operation characteristics has been applied. .
[0007]
By the way, in the field effect transistor, the threshold characteristic fluctuates by repeatedly applying a control signal (gate signal) to the gate electrode depending on the relative potential relationship between the gate electrode, the source electrode, and the drain electrode. Is known experimentally.
[0008]
Specifically, for example, in an n-channel field effect transistor, as shown in FIG. 26, the relationship of the gate voltage Vg to the drain voltage Vd (gate-drain voltage Vgd) is relatively small. When the control signal is continuously applied to the gate electrode (condition Vg <Vd), the Vg-Id characteristic curve SP showing the change of the drain current Id is set.1Is the initial characteristic curve SP0In comparison with FIG. 5, a phenomenon is observed in which the gate voltage Vg changes in the negative direction (left direction in the drawing). When such a change in the Vg-Id characteristic curve occurs, even if the gate voltage Vg applied to the gate electrode of the thin film transistor is set to 0 V, the drain current Id0Occurs.
[0009]
Further, when the gate-drain voltage Vgd is set so that the gate voltage Vg becomes relatively large (condition Vg> Vd) and continuously applied to the gate electrode, the Vg-Id characteristic curve SP is obtained.2Is the initial characteristic curve SP0In comparison with FIG. 3, a phenomenon is observed in which the gate voltage Vg changes in the positive direction (right direction in the drawing). When such a change in the Vg-Id characteristic curve occurs, a high gate voltage Vg1Even when the voltage is applied, the desired drain current Id1Does not flow down and the amount of current decreases (drain current Id2) Phenomenon occurs.
[0010]
That is, in other words, this phenomenon is caused by the bias of the positive and negative polarity of the time-integrated value (or integrated voltage) of the signal level applied to the gate electrode of the field effect transistor. It means that the value characteristic fluctuates. Therefore, when a shift register circuit is configured using such a field effect transistor, the signal level of the output signal (drain current Id) changes with time, and the field effect transistor does not perform a good switching operation. There has been a problem that the shift register circuit may malfunction or deteriorate its operating characteristics.
[0011]
(2) In addition, some image reading apparatuses have a field effect transistor (thin film transistor) structure as a photosensor constituting the photosensor array, and such a photosensor (that is, corresponding to the gate electrode of the field effect transistor). On the other hand, drive control for reading a two-dimensional image is performed by sequentially applying (scanning) a reset pulse and a readout pulse.
[0012]
Here, since each pulse applied to the photosensor selects only a photosensor in a specific row and performs a reset operation, a read operation, and the like, for example, as shown in FIG. 27, each pulse φG1, In the voltage waveforms of φG2, φG3, φG4,..., a relatively high signal level Vgh (for example, +15 V) is applied to the gate electrode for a very short period Tg, and a relatively low signal level Vgl (for example, for other periods). -15V) is applied. By applying a pulse having such a large potential difference (signal amplitude; approximately 25 to 30 V) to the photosensor (field effect transistor), the ON-OFF operation is instantaneously performed and digital driving is performed. It becomes possible.
[0013]
Therefore, as shown in FIG. 27, when focusing on a predetermined operation period (scanning period), the voltage waveform of each pulse φG1, φG2, φG3, φG4,... Applied to the photosensor is 0 V (GND level). The average value Vp of the time integral value (integrated voltage) is not greatly symmetrical with respect to the negative voltage side.
Such a bias in the polarity of the average value Vp of the time integral values causes a variation in the threshold characteristic of the field effect transistor as in the case shown in FIG. There has been a problem that the sensitivity characteristics may be deteriorated. Note that specific configurations of the image reading apparatus and the photosensor will be described later.
[0014]
Therefore, in view of the above problems, the present invention provides a shift register circuit or an image reading device configured using a field effect transistor, which is a transistor caused by a polarity deviation of a time-integrated value of a signal level applied to a gate electrode. It is an object of the present invention to provide a shift register circuit, a drive control method thereof, a display drive device, and a read drive device capable of suppressing fluctuations in characteristics and improving malfunctions and operation characteristics.
[0015]
[Means for Solving the Problems]
  Claims 1 to3In any of the described inventions, in the shift register circuit including a plurality of signal holding units connected in series, the shift register circuit is input to the signal holding unit in the first stage via the plurality of signal holding units. A first signal output operation for sequentially outputting a first output signal from each of the signal holding means while sequentially shifting the input signal to the signal holding means in the subsequent stage, and a predetermined output control signal. A predetermined signal level that adjusts the bias of the time integral value of the signal level of the first output signal output by the first signal output operation from each of the plurality of signal holding means by input And a second signal output operation for simultaneously outputting a second output signal having a signal width.
[0016]
  In the invention according to claim 1,
  In a shift register circuit comprising a plurality of signal holding means connected in series,
  The signal holding means is
  An input control unit that captures an input signal at a first signal timing and holds a signal level based on the input signal;
  Based on the held signal level,High level or low levelAn output control unit for outputting a first output signal having:
  A discharge controller for discharging the held signal level at a second signal timing;
With
  PlaceHigh level (VH) And low level (VL)ofClock signal(CK1, CK2), high level (Va) and low level (VSS) Second voltage signal (SET) is supplied to the output control unit,
  The input signal inputted to the signal holding means at the first stage through the plurality of signal holding means is sequentially shifted to the signal holding means at the next stage and the high level from each of the signal holding means. Of the aboveClock signalSignal level (VH) Sequentially output first output signals havingThe high levelAboveClock signalSignal level (VHThe first signal output operation (shift) that outputs the first output signal based on the second voltage signal (SET) at the low level in the signal holding means that does not output the first output signal having Operation)
  By inputting the second voltage signal at the high level as a predetermined output control signal, the first output signal output from each of the plurality of signal holding means by the first signal output operation is output. It has a predetermined signal level and signal width that adjusts the polarity bias of the signal level time integral value.DoA second signal output operation (integrated voltage adjustment operation);
Selectively run,
  In each of the plurality of signal holding means,
  The input control unit
  A first transistor that is turned on at the first signal timing to which an input control signal is applied and that takes in the input signal to the voltage holding contact;
  The output control unit
  Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
  Based on the signal level of the input signal captured on the voltage holding contact side,Clock signalA third transistor that outputs the first output signal based on:
  When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
  The discharge controller is
  A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage and discharges the signal level on the voltage holding contact side;
  The fourth transistor is connected to a control terminal, and the control terminal is connected to the low level (V in the first signal output operation).SS) Is applied, and in the second signal output operation, the second of the predetermined signal level (Va) for adjusting the bias of the time integral value of the signal level of the first output signal is adjusted. 2 voltage signals are applied,
  The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. The second output signal is output based on a voltage (Va) of a predetermined signal level that adjusts the polarity deviation of the time integral value of the signal level of the output signal.
  That is, in the first signal output operation, the first output signal (shift signal) having a predetermined signal level is sequentially output from the signal holding means in each stage, thereby realizing a normal shift operation. On the other hand, in the second signal output operation, the second output signal (adjustment signal) having a predetermined signal waveform (signal level and signal width) from the signal holding means at each stage is triggered by the input of the output control signal. ) Are simultaneously output, and the integrated voltage adjustment operation for adjusting the bias of the polarity of the time integral value of the first output signal in the first signal output operation is executed.
  In the invention according to claim 10,
  In a drive control method of a shift register circuit comprising a plurality of signal holding means connected in series,
  Each of the plurality of signal holding means includes
  An input control unit that captures an input signal at a first signal timing and holds a signal level based on the input signal;
  Based on the held signal level,High level or low levelAn output control unit for outputting a first output signal having:
  A discharge controller for discharging the held signal level at a second signal timing;
With
  PlaceHigh level (VH) And low level (VL)ofClock signalAnd high level (Va) and low level (VSS) Of the second voltage signal is supplied to the output control unit,
  In each of the plurality of signal holding means,
  The input control unit
  A first transistor that is turned on at the first signal timing to which an input control signal is applied and that takes in the input signal to the voltage holding contact;
  The output control unit
  Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
  Based on the signal level of the input signal taken into the voltage holding contact side, the high level of theClock signalA third transistor that outputs a first output signal based on
  When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and based on the low voltage of the second voltage signal. A fourth transistor that outputs a first output signal and outputs a second output signal based on the second voltage signal at the high level;
With
  The discharge controller is
  A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage and discharges the signal level on the voltage holding contact side;
  The input signal inputted to the signal holding means at the first stage through the plurality of signal holding means is sequentially shifted to the signal holding means at the next stage and the high level from each of the signal holding means. Of the aboveClock signalSequentially outputting the first output signal having a signal level based onThe high levelAboveClock signalSignal level (VHA first signal output step of outputting a first output signal based on the second voltage signal (SET) at the low level;
  The high levelBy inputting the second voltage signal as a predetermined output control signal, from each of the plurality of signal holding means, Having a predetermined signal level and a signal width for adjusting a bias of a time integral value of the signal level of the first output signal output by the first signal output stepA second signal output step for simultaneously outputting the second output signal;
Are performed in a predetermined order,
  The fourth transistor is connected to a control terminal (CTL), and the control terminal (CTL) is connected to the low level (V in the first signal output step).SS) And the second voltage signal of the predetermined signal level (Va) for adjusting the bias of the time integral value of the signal level of the first output signal in the second signal output step. 2 voltage signals are applied,
  The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output step, and the first transistor in the second signal output step. The second output signal is output based on a voltage (Va) of a predetermined signal level that adjusts the polarity deviation of the time integral value of the signal level of the output signal.
[0017]
By selectively repeatedly executing such first and second signal output operations, in the shift operation (first signal output operation), the gate electrode of the field effect transistor constituting the signal holding means of each stage is applied. Even when the threshold characteristic of the field-effect transistor varies due to the application of a gate signal (first output signal) with a biased positive / negative polarity, the integrated voltage adjustment operation (first 2), the adjustment signal (second output signal) having a predetermined signal waveform is simultaneously applied to the gate electrode of the field effect transistor of the signal holding means in each stage. The bias of the signal level of the signal level to the positive or negative polarity of the time integral value (integrated voltage) can be canceled or adjusted, resulting from fluctuations in the threshold characteristics of the field effect transistor. By suppressing the deterioration of malfunction or operating characteristics of the shift register circuit, it is possible to provide a highly reliable shift register circuit.
[0018]
Further, when the shift register circuit having such a configuration is applied to a reading driving device of an image reading device using a photosensor having a field effect transistor structure as an image reading means, the first and second signal output operations are performed. Are selectively executed repeatedly, when scanning each photosensor in the image reading operation (first signal output operation), a scanning signal (first output signal) with a positive / negative polarity biased to each photosensor. Even when the element characteristics of the photosensor vary due to the applied voltage, in the integrated voltage adjustment operation (second signal output operation), an adjustment signal (first signal waveform) 2) is applied to each photosensor simultaneously, so that the time level integrated value (integrated voltage) of the scanning signal in the image reading operation is biased to positive or negative polarity. Can be canceled or adjusted, by suppressing the deterioration of malfunction or reading sensitivity of the image reading device due to variation in element characteristics of the photosensor, it is possible to provide a highly reliable image reading apparatus.
[0019]
  Claims 1 to3In any of the described inventions, in the shift register circuit, each of a plurality of signal holding means captures the input signal at a first signal timing and holds a signal level based on the input signal; An output control unit that outputs the first or second output signal having a predetermined signal level based on the held signal level, and a discharge control unit that discharges the held signal level at a second signal timing It is characterized by having.

[0020]
According to such a configuration, the input control unit and the output control unit capture and output the input signal at a predetermined timing, and sequentially shift the first output signal to the signal holding unit in the next stage. In addition, the discharge control unit discharges the signal level of the input signal held after the output of the first or second output signal satisfactorily, and initializes (resets) the signal holding means at each stage. Can do.
[0021]
Further, in the shift register circuit, the signal holding means outputs the input signal based on the application timing of the input control signal applied to the input control unit or the input timing of the input signal in the first signal output operation. Can be configured to capture.
[0022]
According to such a configuration, in the former, it is possible to control the capture of the input signal according to the first or second signal output operation, and in the second signal output operation, the signal level of the input signal is adjusted. Since there is no influence, the degree of freedom in designing the signal holding means at each stage can be improved. In the latter case, since the input signal is taken only depending on the input timing of the input signal, the input control of the input signal is simplified and the gate signal is applied to the field effect transistor constituting the input control unit. As much as possible, it is possible to suppress fluctuations in threshold characteristics of the field effect transistor.
[0023]
Further, in the shift register circuit, the signal holding unit is configured to receive the first voltage signal having a predetermined high signal level periodically and the second voltage signal at least capable of changing the signal level, as the output control unit. The first output signal having a signal level based on the first voltage signal is output during the first signal output operation, and the second signal output operation is performed during the second signal output operation. By inputting a voltage signal as the output control signal, the second output signal having an arbitrary signal level based on the second voltage signal can be output.
Here, during the first signal output operation, the second voltage signal supplied to the output control unit is set to have a predetermined low signal level.
[0024]
According to such a configuration, in the first signal output operation (shift operation), the first voltage signal having a preset high signal level and the second voltage signal set to a predetermined low signal level. The first output signal (shift signal) having a predetermined signal level is sequentially output based on the above, and in the second signal output operation (integrated voltage adjustment operation), an arbitrarily set signal level and signal width are set. Since the second output signal (adjustment signal) having an arbitrary signal waveform is simultaneously output based on the second voltage signal having, the signal level and the signal width corresponding to the time integration value of the first output signal are set. The adjustment signal having the time integration value can be generated and output as appropriate to cancel or adjust the bias in the polarity of the time integral value, and the variation in the threshold characteristic of the field effect transistor can be satisfactorily suppressed.
[0025]
  In the invention according to claim 2,
  In a shift register circuit comprising a plurality of signal holding means connected in series,
  Each of the plurality of signal holding means includes
  Has a predetermined periodAn input control unit that captures the input signal at a first signal timing and holds a signal level based on the input signal;
  High level (VH) And low level (VL)ofClock signal(CK1, CK2), high level (Va) and low level (VL) Second voltage signal (SETA) is provided and based on the held signal level,High level or low levelA first output signal (VH, VL) Output control unit,
  A discharge controller for discharging the held signal level at a second signal timing;
With
  An input signal input to the first signal holding means via the plurality of signal holding means is sequentially shifted to the signal holding means in the subsequent stage, and the high level signal is output from each of the signal holding means. AboveClock signalSignal level (VH) Sequentially output the first output signals havingThe high levelAboveClock signalSignal level (VHIn the signal holding means that does not output the first output signal havingThe low levelThe second voltage signal (SETA)InA first signal output operation (shift operation) for outputting a first output signal based on the first output signal;
  The high levelThe second voltage signalPredetermined output control signalAsBy inputting, a predetermined signal level for adjusting the bias of the time integral value of the signal level of the first output signal output by the first signal output operation from each of the plurality of signal holding means. A second signal output operation (integrated voltage adjustment operation) for simultaneously outputting the second output signal having a bell and a signal width;
Selectively run,
  During the second signal output operation, the second voltage signal (SETA) at the high level is input as the output control signal, so that the second voltage signal is output based on the second voltage signal at the high level. A first output state for outputting the output signal, and the high level of the output stateClock signalSwitching between the second output state for outputting the second output signal based on (CK1, CK2),PredeterminedThe second output signal having a signal level and a signal width of
  The input control unit
  A first transistor that is turned on at the first signal timing to which the input signal is applied and that takes the input signal to the voltage holding contact;
  The output control unit
  Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
  Based on the signal level of the input signal taken into the voltage holding contact side, the high level of theClock signalThe first output signal at the high level is output to the first signal output operation, and the first output output by the first signal output operation is output to the second signal output operation. A third transistor for outputting the high-level second output signal for adjusting the bias of the polarity of the time integral value of the signal level of the signal;
  When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
  The discharge controller is
  A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage, and that can discharge the signal level on the voltage holding contact side;
  A sixth transistor connected in series to the fifth transistor, turned on based on a sixth voltage signal, and discharging a signal level on the voltage holding contact side;
With
  The fourth transistor is connected to a first control terminal, and the second voltage signal of the low level is applied to the first control terminal in the first signal output operation, and the second signal output In operation, the second voltage signal having a predetermined signal level (Va) that adjusts the bias of the polarity of the time integral value of the signal level of the first output signal is applied;
  The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. Outputting the second output signal based on a voltage (Va) of a predetermined signal level for adjusting the bias of the polarity of the time integral value of the signal level of the output signal;
  The gate of the sixth transistor is connected to a second control terminal, and the sixth transistor is turned on based on a high level voltage applied to the second control terminal in the first signal output operation. In the second signal output operation, the signal is turned off based on a low level voltage applied to the second control terminal.

[0026]
According to such a configuration, in the first signal output operation (shift operation), the third voltage signal set to a predetermined high signal level and the second voltage signal set to a predetermined low signal level. The first output signal (shift signal) having a predetermined signal level is sequentially output based on the second, and in the second signal output operation (integrated voltage adjustment operation), the second signal is set to a predetermined high signal level. A second output signal (adjustment signal) having an arbitrary signal waveform is simultaneously output based on a third voltage signal having a signal level and a signal width which are substantially arbitrarily set with the voltage signal of Therefore, it is possible to cancel or adjust the bias in the polarity of the time integral value of the first output signal, and it is possible to satisfactorily suppress the variation in the threshold characteristic of the field effect transistor.
[0027]
Further, in the shift register circuit, the signal holding unit supplies at least a third voltage signal whose signal width can be changed and a fourth voltage signal having a predetermined low signal level to the output control unit. In the first signal output operation, the first output signal having a first signal width based on the third voltage signal is output, and in the second signal output operation, the third signal output is performed. The second output signal having a second signal width based on the voltage signal can be output.
[0028]
According to such a configuration, in the first signal output operation (shift operation), the first output signal having the first signal width based on the third voltage signal set to a predetermined signal width. (Shift signal) are sequentially output, and in the second signal output operation (integrated voltage adjustment operation), the second signal output operation (integrated voltage adjustment operation) has an arbitrary signal waveform based on the third voltage signal having an arbitrarily changed signal width. Since the two output signals (adjustment signals) are output simultaneously, the bias of the polarity of the time integral value of the first output signal is canceled or adjusted by a simple control method for adjusting the signal width of the third voltage signal. Therefore, fluctuations in threshold characteristics of the field effect transistor can be satisfactorily suppressed.
[0029]
  In the invention according to claim 3,
  In a shift register circuit comprising a plurality of signal holding means connected in series,
  Each of the plurality of signal holding means includes
  An input control unit that captures the input signal at a first signal timing and holds a signal level based on the input signal;
  Based on the held signal level,High level or low levelAn output control unit for outputting a first output signal having:
  A discharge controller for discharging the held signal level at a second signal timing;
With
  Has a predetermined periodHigh level (VH) And low level (VL)ofClock signal(CK1, CK2), high level (Va) and low level (VL) A second voltage signal (SETA) is supplied to the output controller,
  An input signal input to the first signal holding means via the plurality of signal holding means is sequentially shifted to the signal holding means in the subsequent stage, and the high level signal is output from each of the signal holding means. AboveClock signalSequentially outputting the first output signal having a signal level based onThe high levelAboveClock signalSignal level (VHIn the signal holding means that does not output the first output signal havingThe low levelThe second voltage signal (SETA)InA first signal output operation for outputting a first output signal based on the first output signal;
  By inputting the second voltage signal at the high level as a predetermined output control signal, the first output signal output from each of the plurality of signal holding means by the first signal output operation is output. It has a predetermined signal level and signal width that adjust the polarity bias of the time-integrated value of the signal level.DoA second signal output operation for simultaneously outputting the second output signal;
Selectively run,
  During the first signal output operation,Clock signalIs supplied to the odd-numbered signal holding means in the first cycle, and the even-numbered signal holding means is inverted with respect to the first cycle. In a second cycle having
  The input control unit
  A first transistor that is turned on at the first signal timing to which the input signal is applied and that takes the input signal to the voltage holding contact;
  The output control unit
  Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
  Based on the signal level of the input signal taken into the voltage holding contact side, the high level of theClock signalThe first output signal at the high level is output to the first signal output operation, and the first output output by the first signal output operation is output to the second signal output operation. A third transistor for outputting the high-level second output signal for adjusting the bias of the polarity of the time integral value of the signal level of the signal;
  Based on the signal level of the input signal captured on the voltage holding contact side,Clock signalA third transistor that outputs the first output signal based on:
  When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
  The discharge controller is
  A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage, and that can discharge the signal level on the voltage holding contact side;
  A sixth transistor connected in series to the fifth transistor, turned on based on a sixth voltage signal, and discharging a signal level on the voltage holding contact side;
With
  The fourth transistor is connected to a first control terminal, and the second voltage signal of the low level is applied to the first control terminal in the first signal output operation, and the second signal output In operation, the second voltage signal of a predetermined signal level that adjusts the bias of the polarity of the time integral value of the signal level of the first output signal is applied,
  The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. The second output signal is output based on a voltage of a predetermined signal level that adjusts the polarity deviation of the time integral value of the signal level of the output signal.
  Thereby, in the plurality of signal holding means connected in series, the input signal capturing operation, the holding operation, and the output operation of the output signal (first output signal) are alternately performed for each odd-numbered stage and even-numbered stage. The shift operation of the input signal to the signal holding means after the next stage is executed well.
[0030]
In the shift register circuit according to the present invention, in each of the plurality of signal holding units, the input control unit is turned on at the first signal timing to which the input control signal is applied, and the input signal is converted into a voltage. A first transistor that takes in the holding contact side, and the output control unit is turned on based on the signal level of the input signal that is taken in to the voltage holding contact side, and is set to a predetermined high level via a predetermined load A second transistor that discharges a signal level supplied from a fifth voltage signal having a signal level; and a first transistor that is turned on based on the signal level of the input signal input to the voltage holding contact side. A third transistor that outputs the first output signal based on a voltage signal, and the fifth voltage signal via the load when the second transistor is turned off. A fourth transistor that is turned on based on a high signal level supplied from and outputs a first or second output signal based on the second voltage signal, wherein the discharge control unit includes: Applying a configuration including a fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means of the stage and discharges the signal level on the voltage holding contact side can do.
[0031]
In the shift register circuit according to the present invention, in each of the plurality of signal holding means, the input control unit is turned on at the first signal timing when the input signal is applied, and the input signal is held in voltage. A first transistor to be taken in on a contact side, and the output control unit is turned on based on a signal level of the input signal taken in to the voltage holding contact side, and a predetermined high signal is passed through a predetermined load. A second transistor for discharging a signal level supplied from a fifth voltage signal having a level, and an on-operation based on the signal level of the input signal taken into the voltage holding contact side; A third transistor that outputs the first or second output signal based on a signal, and the fifth voltage via the load when the second transistor is turned off. A fourth transistor that is turned on based on a high signal level supplied from the signal and outputs a first or second output signal based on the second voltage signal, and the discharge control unit comprises: A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage, and that can discharge the signal level on the voltage holding contact side; A sixth transistor connected in series to the fifth transistor, which is turned on based on at least a sixth voltage signal whose signal level can be changed, and which discharges the signal level on the voltage holding contact side. Configuration can be applied.
[0032]
In the shift register circuit according to the present invention, in each of the plurality of signal holding means, the input control unit is turned on at the first signal timing when the input signal is applied, and the input signal is held in voltage. A fifth transistor having a first high signal level, wherein the output control unit is turned on based on the signal level on the voltage holding contact side, and has a predetermined high signal level via a predetermined load. A second transistor for discharging a signal level supplied from the signal, and an ON operation based on the signal level on the voltage holding contact side, and the first or second output signal based on the third voltage signal. When the third transistor to output and the second transistor are turned off, the transistor is turned on based on the high signal level supplied from the fifth voltage signal via the load. A fourth transistor that outputs a first output signal based on the fourth voltage signal; and a high signal level based on the fifth voltage signal that is turned on based on the signal level of the second voltage signal. A seventh transistor for supplying the voltage holding contact to the voltage holding contact side, wherein the discharge control unit is based on the signal level of the first or second output signal output from the signal holding means in the next stage. A fifth transistor that is turned on and capable of discharging the signal level on the voltage holding contact side, and is connected in series to the fifth transistor and based on at least a sixth voltage signal capable of changing the signal level; A configuration including a sixth transistor that is turned on and discharges the signal level on the voltage holding contact side can be applied.
[0033]
In the shift register circuit according to the present invention, in each of the plurality of signal holding means, the input control unit is turned on at the first signal timing when the input signal is applied, and the input signal is held in voltage. A fifth transistor having a first high signal level, wherein the output control unit is turned on based on the signal level on the voltage holding contact side, and has a predetermined high signal level via a predetermined load. A second transistor for discharging a signal level supplied from the signal, and an ON operation based on the signal level on the voltage holding contact side, and the first or second output signal based on the third voltage signal. When the third transistor to output and the second transistor are turned off, the transistor is turned on based on the high signal level supplied from the fifth voltage signal via the load. A fourth transistor that outputs a first output signal based on the fourth voltage signal; and an ON operation based on a signal level of the second voltage signal; and a signal level based on the second voltage signal. An eighth transistor for supplying to the voltage holding contact side, and the discharge control section is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage. A fifth transistor operable to discharge a signal level on the voltage holding contact side, and connected in series to the fifth transistor and turned on based on at least a sixth voltage signal capable of changing the signal level; A configuration including a sixth transistor that operates and discharges the signal level on the voltage holding contact side can be applied.
[0034]
In the shift register circuit, the sixth voltage signal can be set to have an inversion relationship with the second voltage signal. Accordingly, the discharge state of the signal level of the voltage holding contact can be controlled in synchronization with the timing at which the second voltage signal that triggers the second signal output operation is applied to the output control unit. The second output signal in the signal output operation can be maintained at a predetermined signal level.
[0035]
In the shift register circuit, the same channel type field effect transistor can be applied to each of the transistors constituting the signal holding means. According to such a configuration, efficiency in circuit design, simplification of manufacturing process, and efficiency can be improved as compared with a circuit configuration in which both p-channel and n-channel field effect transistors are mixed. Product cost can be reduced.
[0036]
Note that the above-described configuration and drive control method of the shift register circuit can be favorably applied to drivers (display drive devices and read drive devices) of liquid crystal display devices and image reading devices. According to such a configuration, the malfunction of the shift register circuit and the signal level of the shift signal (first output signal) output from each signal holding means are prevented from changing, so that the display means and reading means from the driver. Therefore, it is possible to provide a highly reliable liquid crystal display device and image reading device by suppressing malfunctions, display image quality, and deterioration of reading sensitivity due to an abnormality in the driving signal output to.
[0037]
In particular, in an image reading apparatus provided with reading means using a photosensor (reading pixel) having a field effect transistor structure, it is applied to the photosensor during an image reading operation (first signal output operation). Although the operational characteristics of the photosensor are deteriorated due to the polarity deviation of the time integral value of the scanning signal, the adjustment signal having a predetermined signal level and signal width is obtained by the integrated voltage adjustment operation (second signal output operation). By applying, it is possible to cancel or adjust the bias in the polarity of the time integral value, so that it is possible to prevent malfunction of the image reading apparatus and deterioration of sensitivity characteristics.
[0038]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a shift register circuit and a drive control method thereof according to the present invention will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a schematic configuration diagram showing a first embodiment of a shift register circuit according to the present invention.
[0039]
First, the overall configuration of the shift register will be described with reference to FIG. Here, for convenience of explanation, among the n stages (n is an integer of 2 or more) of signal holding blocks (signal holding means) constituting the shift register circuit, the <k-1> stage to <k + 2> are used for convenience. Only the four stages (1 ≦ k−1 to k + 2 ≦ n) are shown and described.
[0040]
As shown in FIG. 1, the shift register circuit according to the present embodiment includes each signal holding block RSA having a signal holding function equivalent to that of a flip-flop circuit.k-1~ RSAk + 2Are arranged in series, and each signal holding block RSAk-1~ RSAk + 2Input terminal IN and output terminal OUT are sequentially connected, and each output signal OTk-1~ OTk + 2Is a signal holding block RSA of each next stagek~ RSAk + 3As an input signal.
[0041]
Each signal holding block RSAk-1~ RSAk + 2Output terminal OUT of each signal holding block RSA of each preceding stagek-2~ RSAk + 1Connected to the reset terminal RST of each output signal OTk-1~ OTk + 2Is a signal holding block RSA of each preceding stagek-2~ RSAk + 1Is supplied as a reset signal.
Each signal holding block RSAk-1~ RSAk + 2Are commonly supplied with a high-potential power supply Vdd as a high-potential-side operating voltage and a low-potential power supply Vss as a low-potential-side operating voltage.
[0042]
In addition, a plurality of signal holding blocks RSAk-1~ RSAk + 2Of the odd-numbered signal holding blocks (for example, RSAk, RSAk + 2) Includes a pulse signal CK1 having a predetermined period, and a signal holding block (for example, RSA) of an even number stage.k-1, RSAk + 1), A pulse signal CK2 having an inverted waveform of the pulse signal CK1 is supplied as a signal that defines a cycle when each output signal is output.
[0043]
Also, odd-numbered signal holding blocks (for example, RSAk, RSAk + 2) Includes a pulse signal φ1 (input control signal) having a predetermined cycle corresponding to the application timing of the pulse signal CK2, and a signal holding block (for example, RSA) of even-numbered stages.k-1, RSAk + 1), A pulse signal φ2 (input control signal) having a predetermined period corresponding to the application timing of the pulse signal CK1 is supplied as a signal that defines the period when each input signal is captured.
[0044]
Further, each signal holding block RSAk-1~ RSAk + 2The control terminal CTL has each signal holding block RSA.k-1~ RSAk + 2To output signal OTk-1~ OTk + 2(First output signal) shift operation (first signal output operation; details will be described later), and each signal holding block RSAk-1~ RSAk + 2To an output signal OT having an arbitrary signal level and signal width.k-1~ OTk + 2An output control signal SET for switching control between the integrated voltage adjustment operation (second signal output operation; details will be described later) for simultaneously outputting the (second output signal) is supplied.
[0045]
Although not shown, among the signal holding blocks constituting the shift register circuit according to the present embodiment, the final stage signal holding block RSA that outputs an output signal as a shift register.nIn the next stage, for example, each signal holding block RSAk-1~ RSAk + 2A dummy signal holding block having a circuit configuration equivalent to at least one of the signal holding blocks is provided, and an output signal from the dummy signal holding block is a signal holding block RSA in the final stage.nTo the reset terminal RST as a reset signal. Here, the last stage signal holding block RSAnThe method of supplying the reset signal to the reset terminal RST is not limited to the configuration using the dummy signal holding block, and each signal holding block RSA at a predetermined timing in the shift operation and the integrated voltage adjustment operation described later.k-1~ RSAk + 2Any other configuration may be used as long as it resets.
[0046]
Next, a specific circuit configuration of each signal holding block applied to the shift register according to the present embodiment will be described with reference to the drawings.
FIG. 2 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to the shift register circuit according to the present embodiment. Here, in order to correspond to the configuration of the shift register circuit shown in FIG. 1, the circuit configuration of the signal holding block at the <k> stage (1 ≦ k ≦ n) will be described.
[0047]
As shown in FIG. 2, the signal holding block RSAkAs a basic configuration, each has six field effect transistors (hereinafter referred to as “MOS transistors”) T11 to T16.
Specifically, the output signal holding block RSA in the previous stagek-1Output signal OT fromk-1(In the case of the first-stage signal holding block, the source and drain terminals are connected between the input terminal IN and the contact NA (voltage holding contact) to which the start signal; hereinafter collectively referred to as “input signal”) is supplied, Between the MOS transistor T11 (first transistor) to which a predetermined pulse signal φ1 (or φ2; input control signal) is applied to the gate terminal, and the contact NA and a constant low potential power supply Vss (fourth voltage signal) Are connected to the source and drain terminals, and the gate terminal is connected to the output signal holding block RSA of the next stage.k + 1Output signal OT fromk + 1Is connected in series between a MOS transistor T15 (fifth transistor) to which is applied, a constant high-potential power supply Vdd (fifth voltage signal), and a low-potential power supply Vss (fourth voltage signal). A MOS transistor T16 (load) connected and functioning as a load, a MOS transistor T12 (second transistor) having a gate terminal connected to the contact NA, and a predetermined pulse signal CK1 (or CK2; first voltage signal) ) Is applied in series between the input terminal CLK to which the output terminal is applied and the control terminal CTL to which the output control signal SET (second voltage signal) is applied, and the MOS transistor T13 (the first transistor having the gate terminal connected to the contact NA). 3 transistor), and a MOS transistor T14 (first transistor) having a gate terminal connected to the connection contact NB of the MOS transistors T12 and T16. 4 transistor) and an output contact Nout (output terminal OUT) provided at the connection contact of the MOS transistors T13 and T14.
[0048]
That is, the input control unit according to the present invention is configured by the MOS transistor T11, the output control unit according to the present invention is configured by the MOS transistors T12, T13, T14, and T16, and the discharge control unit according to the present invention is the MOS transistor T11. It is constituted by a transistor T15.
Here, the MOS transistors T11 to T16 constituting the circuit of the signal holding block described above are all composed of n-channel thin film transistors (TFTs), and the gate voltage-drain current characteristics are in the initial state. The characteristic curve SP shown in FIG.0It shall be equivalent to (solid line).
[0049]
Next, the relationship between the operation of each MOS transistor (T11 to T16) constituting the signal holding block as described above and the potential of each terminal and contact (IN, φ, CLK, NA, NB, CLT, OUT, RST). This will be described with reference to the drawings.
FIG. 3 is a timing chart showing changes in the potentials of the terminals and contacts of the signal holding block applied to this embodiment. Here, description will be made with reference to the configuration of the signal holding block (FIG. 2) as appropriate.
[0050]
Signal holding block RSA having the configuration as described abovekMOS transistor T11 has a high level VHSince the ON operation is performed when the pulse signal φ1 (or φ2) of (≈Vdd) is supplied, the high level supplied to the input terminal IN based on the application timing of the pulse signal φ1 as shown in FIG. VHInput signal (previous stage signal holding block RSAk-1Output signal OTk-1) Is taken in, and the potential of the contact NA rises according to the signal level of the input signal.
[0051]
On the other hand, the MOS transistor T12 is connected to the high level V via the MOS transistor T11.HWhen the input signal is taken in and the potential at the contact NA becomes high, the on-operation is performed. Therefore, the low potential power source Vss connected to the MOS transistor T12 causes the potential at the connection contact NB to be low. In addition, the state V where the potential of the contact NA is lowLAt (≈Vss), the MOS transistor T12 is turned off, and the potential of the connection contact NB is raised by the high potential power supply Vdd supplied through the MOS transistor T16.
[0052]
The MOS transistor T13 is connected to the high level V via the MOS transistor T11.HWhen the input signal is taken in and the potential at the contact NA becomes high, the device is turned on. At this time, since the MOS transistor T12 is in the on state and the potential of the connection contact NB is low and the MOS transistor T14 is in the off state, the MOS transistor T12 is supplied via the input terminal CLK connected to the MOS transistor T13. The signal level (VL→ VH), The potential of the output contact Nout (output terminal OUT) rises. When the potential at the contact NA is low, the MOS transistor T13 is turned off, and the supply of the pulse signal CK1 to the output contact Nout is cut off.
[0053]
Here, the MOS transistor T13 has a high level V when the potential at the contact NA is high and in the on state.HIs supplied to the parasitic capacitance between the gate electrode and the source electrode, the gate-source voltage rises, and the gate voltage, that is, the potential of the contact NA. A bootstrap phenomenon occurs in which the temperature rises relatively. Thereby, when the gate voltage reaches the saturation voltage, the source-drain current is saturated, and the potential of the output contact Nout (the output signal OT).kOf the pulse signal CK1 (or CK2) is quickly and substantially equal to the signal level (high level V).H).
[0054]
The signal level V on the high level side set in the pulse signal CK1HIs connected to the shift register circuit and the output signal OTkCan be set as appropriate based on the circuit design on the device side driven by. Specifically, when the shift register circuit according to the present embodiment is applied to a scanning driver of a liquid crystal display device or an image reading device described later, for example, VHIs set to be about + 15V.
[0055]
The MOS transistor T14 is turned on when the potential of the connection contact NB is high. At this time, since the potential of the contact NA is low and the MOS transistor T13 is off, the MOS transistor T14 is connected via the control terminal CTL. An output signal OT having a signal level corresponding to the supplied output control signal SETkIs output. Here, the output control signal SET is set to a low level equivalent to the low potential power supply Vss in the shift operation described later, and is set to a signal waveform having a predetermined high level in the integrated voltage adjustment operation. Details will be described later.
[0056]
The signal level V on the low level side set in the output control signal SETLIs also connected to the shift register circuit and the output signal OTkThe shift register circuit according to the present embodiment can be set as appropriate based on the circuit design on the device side driven by the device. Specifically, when the shift register circuit according to the present embodiment is applied to a scanning driver of a liquid crystal display device or an image reading device described later. For example, VL= It is set to about -5V to -15V.
[0057]
Further, the MOS transistor T15 includes a signal holding block RSA in the next stage.k + 1To high level VHOutput signal OTk + 1Is turned on to discharge the potential (accumulated charge) of the contact NA to the low potential power source Vss. As a result, the MOS transistors T12 and T13 are turned off, the MOS transistor T14 is turned on, and the signal level set in the output control signal SET is changed to the output signal OT.kIs output as Therefore, in the shift operation in which the output control signal SET is set to the low level, the MOS transistor T15 is turned on, whereby the output signal OTkSignal level is high level VHTo low level VLSwitch to The output signal OT in the integrated voltage adjustment operationkThe signal level will be described later.
[0058]
Next, a drive control method for the shift register circuit to which the above-described signal holding block is applied will be described with reference to the drawings.
FIG. 4 is a timing chart showing the operation of the shift register circuit according to this embodiment. Here, description will be made with reference to the configuration and operation (FIGS. 2 and 3) of the shift register circuit (FIG. 1) and signal holding block described above as appropriate.
[0059]
(Shift operation)
First, the shift operation by the shift register circuit according to the present embodiment will be described.
First, as shown in FIG. 4, prior to the start of the shift operation, the output control signal SET supplied via the control terminal CTL is set to the low level Vss.
[0060]
Next, the first stage (first stage) or <k> stage signal holding block RSA (not shown) is omitted.kTo the input terminal IN, the start signal or the signal holding block RSA of the previous stage (<k-1> stage)k-1Output signal OTk-1When the input control signal φ1 is applied at a predetermined timing in a state where is supplied, the potential at the contact NA rises according to the signal level of the input signal, as in the case shown in FIG. As a result, the MOS transistors T12 and T13 are turned on, and the MOS transistor T14 is turned off.
[0061]
Next, the signal level of the pulse signal CK1 supplied to the input terminal CLK is low level VLTo high level VHSince the potential of the contact NA further rises due to the bootstrap effect, the drain-source current flowing down the MOS transistor T13 is saturated, and the signal level (substantially equivalent to the pulse signal CK1 supplied to the input terminal CLK ( High level VH) Having an output signal OTkThrough the output terminal OUT, the signal holding block RSA of the next stagek + 1Is output.
[0062]
Next, the next stage signal holding block RSAk + 1When the input control signal φ2 is input at a predetermined timing, the output signal OTkIs taken as an input signal, and the signal holding block RSAkIn the same manner as in the operation in FIG.LTo high level VHAt the timing of switching to the signal level (high level VH) Having an output signal OTk + 1Through the output terminal OUT, the signal holding block RSA of the next stagek + 2(Signal shift operation).
[0063]
Here, the signal holding block RSAk + 1Output signal OT output fromk + 1Is the previous signal holding block RSAkIs supplied as a reset signal to the signal holding block RSAkThe MOS transistor T15 is turned on to discharge the charge accumulated at the contact NA to the low potential power supply Vss, so that the potential at the contact NA becomes the low level Vss. As a result, the MOS transistors T12 and T13 are turned off and the MOS transistor T14 is turned on, so that the signal holding block RSA is turned on.kFrom the output terminal OUT, the low level V corresponding to the signal level (low level Vss) of the output control signal SET supplied to the control terminal CTL.LOutput signal OTkIs output (reset operation).
[0064]
Thereafter, the same signal shift operation and reset operation are sequentially repeated for each signal holding block in synchronization with the application timings of the pulse signals CK1 and CK2, so that a predetermined signal level (high level) is obtained from each signal holding block. VH) Are sequentially output and supplied as a scanning signal to a specific configuration (for example, a liquid crystal display panel or a photosensor array described later) provided outside the shift register circuit.
[0065]
Although not shown, the signal holding block RSA in the final stagenOutput signal OT output from the output terminal OUTnIs a dummy signal holding block RSA provided in the next stage.dIs input. The dummy signal holding block RSA is applied at the application timing of the pulse signal CK1 (or CK2).dOutput signal OT output fromdIs the last stage signal holding block RSAnOutput signal OT of the low level Vss.nIs reset.
[0066]
(Integrated voltage adjustment operation)
Next, the integrated voltage adjustment operation by the shift register circuit according to the present embodiment will be described.
First, prior to the start of the integrated voltage adjustment operation, the input control signals φ1 and φ2 are set to the low level V as shown in FIG.LBy setting to, the signal holding block at each stage ... RSAk-1, RSAk, RSAk + 1, RSAk + 2The MOS transistor T11 constituting the input control unit is held in an off state. In addition, with the end of the above-described series of shift operations, the signal holding block at each stage... RSAk-1, RSAk, RSAk + 1, RSAk + 2Are reset and the potential of the contact NA is set to the low level Vss, so that the MOS transistors T12 and T13 are held in the off state, and the potential of the connection contact NB is set to the high level Vdd. Therefore, the MOS transistor T14 is held in the on state.
[0067]
At this time, each signal holding block RSAk-1, RSAk, RSAk + 1, RSAk + 2A potential corresponding to the signal level (low level Vss) of the output control signal SET is applied to the output contact Nout of.LOutput signal OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0068]
In such an initial state, the signal waveform of the output control signal SET is controlled, and an arbitrary signal level Va (for example, a high level where Va≈Vdd) and an arbitrary signal width Tw (corresponding to the integrated voltage adjustment operation period) All signal holding blocks ... RSA at arbitrary timingk-1, RSAk, RSAk + 1, RSAk + 2Apply to the control terminal CTL.
[0069]
Thereby, each signal holding block... RSA only during a period (signal width Tw) in which the output control signal SET having the signal level Va is applied.k-1, RSAk, RSAk + 1, RSAk + 2From the output terminal OUT, an output signal having a signal waveform corresponding to the signal level Va and the signal width Tw of the control signal SET applied to the control terminal CTL ... OTk-1, OTk, OTk + 1, OTk + 2Are simultaneously output and supplied as an adjustment signal to a specific configuration (for example, a photosensor array described later) provided outside the shift register circuit.
[0070]
Here, in the integrated voltage adjustment operation, each signal holding block... RSAk-1, RSAk, RSAk + 1, RSAk + 2The signal waveform of the output signal output from... Will be specifically described with reference to the drawings.
FIG. 5 is a diagram illustrating a relationship between signal waveforms of output signals in the shift operation and the integrated voltage adjustment operation of the shift register circuit according to the present embodiment. Note that here, the output signal OT output from the <k> stage signal holding blockkThe signal waveform is shown as an example.
[0071]
As shown in FIG. 5, in the shift operation described above, a high level V is applied from the <k> stage signal holding block.HOutput signal OTkThe time (output time) Tf during which the output signal is output is shorter than the total time (ie, the total time when output signals are sequentially output in all n stages of signal holding blocks) Ttotal (Ttotal / n or less). Here, when the shift register circuit is applied to, for example, a scanning driver of a high-accuracy image reading apparatus, the number of output signals from the shift register circuit (the number n of signal holding blocks) is extremely large, and is extremely short. Only the time Tf (= Ttotal / n or less) is the signal holding block SRA.kTo high level VHThe output signal is output, and during most of the shift operation period (Ttotal−Tf) other than during this output operation (output time Tf), the low level VLOutput signal OTkWill be output.
[0072]
As a result, the signal holding block SRAkOutput signal OT during the shift operation periodkThe average value Ve of the time integral values is expressed by the following equation.
Ve = {VH× Tf + VL× (Ttotal−Tf)} / Ttotal (1)
Where Ttotal >> Tf and VLIs a negative signal level, the time integration value {V in the shift operation periodH× Tf + VLX (Ttotal−Tf)} is greatly biased toward the negative voltage side.
[0073]
Therefore, the output signal OT biased to such a specific polaritykFor example, when the shift register circuit is applied to the scan driver of the image reading apparatus, the charge ((1) is applied to the gate electrode of the field effect transistor constituting the photosensor of the image reading apparatus. Holes or electrons) are trapped, resulting in malfunction of the photosensor and deterioration of element characteristics.
[0074]
Similarly, the output signal OT having a biased polarity as a whole is also applied to the gate of the MOS transistor T15 and the drain of the MOS transistor T11.k + 1, OTk-1Since the state where the voltage is applied continues, element characteristics such as threshold values of the MOS transistors T11 and T15 have changed over time.
[0075]
In particular, in the MOS transistor T11, a high level V is applied to the gate for each shift operation.HAlthough the input control signals φ1 and φ2 are frequently input, the output signal OT input from the previous signal holding block is applied to the drain.k-1High level V only onceHIt is always low level V before and afterLTherefore, as shown in FIG. 26, the threshold value is shifted in the positive direction, and the high level V is applied to the gate.HEven if the input control signal φ1 (φ2) is input, the MOS transistor T11 is difficult to be turned on.
[0076]
In the MOS transistor T14, the potential of the gate of the MOS transistor T14 is almost close to the high level Vdd while the drain (control terminal CTL side) of the MOS transistor T14 is continuously at the low level Vss. Therefore, Vg-Id shown in FIG. Characteristic curve SP2There was a tendency to become.
[0077]
Therefore, in the present embodiment, with respect to the time integration value in the shift operation period, the polarity of the time integration value (or the time integration) in the integration voltage adjustment period, for example, based on the GND level (0 V), for example. A signal waveform that cancels the average value Ve), that is, an output signal having an arbitrary combination of the signal level Va and the signal width Tw having the relationship shown in the following equation is generated as an adjustment signal, and the output signal OTkAnd applied to the gate electrode of the field effect transistor.
{VH× Tf + VL× (Ttotal−Tf)} + Va × Tw = 0 (2)
Here, as the signal level Va of the adjustment signal, for example, when a constant high-potential power supply Vdd supplied to the shift register circuit is used (Va = Vdd), the signal waveform of the adjustment signal has only the signal width Tw. The length (time) may be adjusted so as to satisfy or approximate the relationship of the above formula (2).
[0078]
As described above, in the shift register circuit and the drive control method thereof according to the present embodiment, each output output from each signal holding block in the entire output operation of the shift register circuit including the shift operation period and the integrated voltage adjustment period. The time integration value of the signal and the output control signal SET is set so that the adjustment signal has a predetermined signal waveform so as to reduce the bias to either positive or negative polarity. Therefore, for example, in an image reading apparatus that uses the output signal as a scanning signal, fluctuations in threshold characteristics (see FIG. 26) of field effect transistors and MOS transistors T11, T14, and T15 constituting the photosensor are suppressed. Therefore, deterioration of element characteristics of the photosensor and MOS transistors T11, T14, and T15, malfunction of the image reading apparatus, and deterioration of reading sensitivity can be suppressed, and a highly reliable image reading apparatus can be provided. .
[0079]
In the above-described embodiment, as shown in the above equation (2), a signal waveform that can cancel or adjust the bias of the polarity of the time integral value Ve with reference to the GND level (0 V). Although the example which applies the adjustment signal which has to an integrated voltage adjustment period was demonstrated, this invention is not limited to this structure. That is, as long as the fluctuation of the threshold characteristic shown in FIG. 26 can be suppressed, it is not necessary to use the GND level as a reference, and it corresponds to the threshold characteristic of the field effect transistor to be adjusted. A reference level of characteristics may be used.
[0080]
In the above-described embodiment, the integrated voltage adjustment operation (integrated voltage adjustment period) in which the adjustment signal having the signal waveform (signal level Va and signal width Tw) having the relationship shown in the above equation (2) is applied. However, the present invention is not limited to this. For example, the integrated voltage adjustment operation is performed immediately before the shift operation. Alternatively, the shift operation may be executed periodically at a predetermined time interval.
[0081]
<Second Embodiment>
Next, a second embodiment of the shift register circuit according to the present invention will be described with reference to the drawings.
FIG. 6 is a schematic configuration diagram showing a second embodiment of the shift register circuit according to the present invention. Here, for convenience of explanation, among the n-stage (n is an integer of 2 or more) signal holding blocks constituting the shift register circuit, for convenience, the <k−1> -th stage to the <k + 2> -th stage (1 ≦ 1) Only four stages (k−1 to k + 2 ≦ n) are shown and described. Further, the same components as those of the shift register circuit (FIG. 1) described above are denoted by the same reference numerals, and the description thereof is simplified or omitted.
[0082]
As shown in FIG. 6, the shift register circuit according to the present embodiment includes each signal holding block RSB.k-1~ RSBk + 2Are connected in series, and each signal holding block RSBk-1~ RSBk + 2Output signal OTk-1~ OTk + 2Is a signal holding block RSB of each next stagek~ RSBk + 3The input signal is supplied as an input signal.
Each signal holding block RSBk-1~ RSBk + 2Output signal OT fromk-1~ OTk + 2Is a signal holding block RSB of each preceding stagek-2~ RSBk + 1Is supplied as a reset signal.
[0083]
Also, a plurality of signal holding blocks RSBk-1~ RSBk + 2Of the odd-numbered signal holding blocks (for example, RSBk, RSBk + 2) Includes a pulse signal CK1 having a predetermined period, and a signal holding block (for example, RSB) of even-numbered stages.k-1, RSBk + 1), A pulse signal CK2 having an inverted waveform of the pulse signal CK1 is supplied as a signal that defines a cycle when each output signal is output.
[0084]
Furthermore, each signal holding block RSBk-1~ RSBk + 2Control terminals CTLA and CTLB have respective signal holding blocks RSB.k-1~ RSBk + 2To output signal OTk-1~ OTk + 2Shift operation (first signal output operation) for sequentially outputting (first output signal) and each signal holding block RSBk-1~ RSBk + 2To an output signal OT having an arbitrary signal level and signal width.k-1~ OTk + 2Output control signals SETA and SETB for switching control between the integrated voltage adjustment operation (second signal output operation; details will be described later) for simultaneously outputting (second output signal) are supplied. Here, the output control signal SETA and the output control signal SETB are in an inverted signal relationship.
[0085]
Although not shown, the signal holding block RSB at the final stage is the same as in the first embodiment described above.nIn the next stage, for example, a dummy signal holding block is provided, and an output signal from this dummy signal holding block is sent to the last stage signal holding block RSB.nTo the reset terminal RST as a reset signal.
[0086]
Next, a specific circuit configuration of each signal holding block applied to the shift register according to the present embodiment will be described with reference to the drawings.
FIG. 7 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to the shift register circuit according to the present embodiment. Here, only the circuit configuration of the signal holding block of the <k> stage (1 ≦ k ≦ n) is shown and described.
As shown in FIG. 7, the signal holding block RSBkAs a basic configuration, each has seven MOS transistors T21 to T27.
[0087]
Specifically, the output signal holding block RSB in the previous stagek-1Input signal (output signal OTk-1Alternatively, a MOS transistor T21 (first transistor) in which a source and drain terminals are connected between an input terminal IN to which a start signal is supplied and a contact NC (voltage holding contact) and a gate terminal is connected to the input terminal IN. 1 transistor), the contact NC and the low potential power source Vss (fourth voltage signal) are connected in series, and the output signal holding block RSB of the next stage is connected to the gate terminal.k + 1Output signal OT fromk + 1Is applied to the MOS transistor T25 (fifth transistor) and the control terminal CTLB to which the output control signal SETB (sixth voltage signal) is applied. ), A high-potential power supply Vdd (fifth voltage signal) and a low-potential power supply Vss (fourth voltage signal) connected in series, and a diode-connected MOS transistor T27 (load) and a contact NC A MOS transistor T22 (second transistor) having a gate terminal connected thereto, an input terminal CLK to which a pulse signal CK1 (or CK2; third voltage signal) capable of changing a signal waveform is applied, and an output control signal SETA A MOS transistor having a gate terminal connected to the contact NC is connected in series with the control terminal CTLA to which the (second voltage signal) is applied. Transistor T23 (third transistor), MOS transistor T24 (fourth transistor) whose gate terminal is connected to connection contact ND of MOS transistors T22 and T27, and connection contact of MOS transistors T23 and T24. And an output contact Nout.
[0088]
That is, the input control unit according to the present invention is configured by the MOS transistor T21, the output control unit according to the present invention is configured by the MOS transistors T22, T23, T24, and T27, and the discharge control unit according to the present invention is configured by the MOS transistor. It is constituted by transistors T25 and T26.
Here, the MOS transistors T21 to T27 constituting the circuit of the signal holding block described above are all configured by n-channel thin film transistors as in the first embodiment described above, and their gate voltage-drain current characteristics. Is the characteristic curve SP shown in FIG.0It shall be equivalent to (solid line).
[0089]
Next, regarding the relationship between the operation of each MOS transistor (T21 to T27) constituting the signal holding block as described above and the potential of each terminal and contact (IN, CLK, NC, ND, CLTA, CTLB, OUT, RST), This will be described with reference to the drawings.
FIG. 8 is a timing chart showing changes in the potentials of the terminals and contacts of the signal holding block applied to this embodiment. Here, description will be made with reference to the configuration of the signal holding block (FIG. 7) as appropriate.
[0090]
Signal holding block RSB having the configuration as described abovekAs shown in FIG. 8, the MOS transistor T21 is connected to the high level V via the input terminal IN.HInput signal (previous stage signal holding block RSBk-1Output signal OTk-1) Is turned on and this high level VHAnd the potential at the contact NC rises according to the signal level of the input signal.
[0091]
On the other hand, the MOS transistors T22 to T25 include the signal holding block RSA shown in the above-described embodiment.kOperation equivalent to that of the MOS transistors T12 to T15 in FIG. That is, the MOS transistor T22 is turned on when an input signal is taken in via the MOS transistor T21 and the potential of the contact NC becomes high, and the potential of the contact NB is lowered based on the low potential power supply Vss. When the potential of the contact NC is low, the MOS transistor T22 is turned off, and the potential of the connection contact ND is high based on the high potential power supply Vdd supplied via the MOS transistor T27.
[0092]
The MOS transistor T23 is turned on when an input signal is taken in through the MOS transistor T21 and the potential at the contact NC becomes high. At this time, since the potential of the connection contact ND is in a low state and the MOS transistor T24 is turned off, the output contact Nout (output terminal) is output according to the signal level of the pulse signal CK1 supplied via the MOS transistor T23. OUT) changes in potential. When the potential of the contact NC is low, the MOS transistor T23 is turned off, and the supply of the pulse signal CK1 to the output contact Nout is interrupted.
[0093]
Here, as in the case of the MOS transistor T13 described above, the MOS transistor T23 has a high level V when the potential of the contact NC is in a high state and is in an on state.HThe pulse signal CK1 is supplied to cause a bootstrap phenomenon in which the gate voltage (potential of the contact NA) further increases relatively, thereby causing the potential of the output contact Nout (output signal OT).kOf the pulse signal CK1 (or CK2) is quickly and substantially equal to the signal level (high level V).H).
[0094]
Further, the MOS transistor T24 is turned on when the potential of the connection contact ND is high. At this time, since the potential of the contact NC is low and the MOS transistor T23 is turned off, the output signal OT having a signal level corresponding to the output control signal SETA.kIs output. Here, the output control signal SETA is a low level V in a shift operation described later.L(= Vss), and in the integrated voltage adjustment operation, a predetermined high level VHIs set to a signal waveform having
[0095]
Further, the MOS transistor T25 includes a signal holding block RSB at the next stage.k + 1To high level VHOutput signal OTk + 1Is output, the potential of the contact NC is made dischargeable. At this time, when the MOS transistor T26 is turned on according to the output control signal SETB, the potential of the contact NC is discharged. As a result, the MOS transistors T22 and T23 are turned off and the MOS transistor T24 is turned on, so that the signal level set in the output control signal SETA becomes the output signal OT.kIs output as
[0096]
Here, the output control signal SETB is set to a high level Vdd in a shift operation described later, and is set to a signal waveform having a low level Vss in an integrated voltage adjustment operation. Therefore, in the shift operation in which the output control signal SETB is set to the high level Vdd, the MOS transistors T25 and T26 are turned on, whereby the output signal OTkSignal level is high level VHTo low level VLSwitch to In the integrated voltage adjustment operation in which the output control signal SETB is set to the low level Vss, the MOS transistor T26 is turned off, so that the output signal OTkThe output signal OT has a predetermined signal level according to the potential of the contact NC.kIs output. The output signal OT in the integrated voltage adjustment operationkThe signal level will be described later.
[0097]
Next, a drive control method for the shift register circuit to which the above-described signal holding block is applied will be described with reference to the drawings.
FIG. 9 is a timing chart showing the operation of the shift register circuit according to this embodiment. Here, description will be made with reference to the configuration and operation (FIGS. 7 and 8) of the shift register circuit (FIG. 6) and signal holding block described above as appropriate.
[0098]
(Shift operation)
First, the shift operation by the shift register circuit according to the present embodiment will be described.
First, as shown in FIG. 9, prior to the start of the shift operation, the output control signal SETA supplied via the control terminal CTLA is set to the low level Vss and the output control supplied via the control terminal CTLB is set. The signal SETB is set to the high level Vdd.
[0099]
Next, the first stage (first stage) or <k> stage signal holding block RSB (not shown) is omitted.kThe input terminal IN has a high level input signal (start signal or previous signal holding block RSBk-1Output signal OTk-1) Is applied, the MOS transistor T21 is turned on as in the case shown in FIG. 8, and the potential of the contact NC rises according to the signal level of the input signal. As a result, the MOS transistors T22 and T23 are turned on, and the MOS transistor T24 is turned off.
[0100]
Next, the signal level of the pulse signal CK1 supplied to the input terminal CLK is low level VLTo high level VHSince the potential of the contact NC further rises due to the bootstrap effect, the drain-source current flowing down the MOS transistor T23 is saturated and a signal level (substantially equivalent to the pulse signal CK1 supplied to the input terminal CLK ( High level VH) Having an output signal OTkThrough the output terminal OUT, the next signal holding block RSBk + 1Is output.
[0101]
Next, the next stage signal holding block RSBk + 1, A high level output signal OT is applied to the input terminal IN.kIs applied, the output signal OTkIs taken as an input signal, and the signal holding block RSBkIn the same manner as in the operation in FIG.LTo high level VHAt the timing of switching to the signal level (high level VH) Having an output signal OTk + 1Through the output terminal OUT, the next signal holding block RSBk + 2(Signal shift operation).
[0102]
Here, the signal holding block RSBk + 1Output signal OT output fromk + 1Is the preceding signal holding block RSBkIs supplied as a reset signal to turn on the MOS transistor T25. At this time, since the MOS transistor T26 connected in series with the MOS transistor T25 is applied with the output control signal SETB of the high level Vdd at the gate terminal and is always on during the shift operation period, the potential of the contact NC Is discharged to the low potential power supply Vss to become the low level Vss. As a result, the MOS transistors T22 and T23 are turned off and the MOS transistor T24 is turned on, so that the signal holding block RSBkFrom the output terminal OUT, the low level V corresponding to the signal level (low level Vss) of the output control signal SETA supplied to the control terminal CTLA.LOutput signal OTkIs output (reset operation).
[0103]
Thereafter, the same signal shift operation and reset operation are sequentially repeated for each signal holding block in synchronization with the application timings of the pulse signals CK1 and CK2, so that a predetermined signal level (high level) is obtained from each signal holding block. VH) Are sequentially output.
[0104]
Although not shown, the signal holding block RSA at the final stage is the same as in the first embodiment described above.nOutput signal OT output from the output terminal OUTnIs a dummy signal holding block RSA provided in the next stage.dThe dummy signal holding block RSA at the application timing of the pulse signal CK1 (or CK2)dOutput signal OT output fromdThus, the last stage signal holding block RSAnIs reset.
[0105]
(Integrated voltage adjustment operation)
Next, the integrated voltage adjustment operation by the shift register circuit according to the present embodiment will be described.
First, prior to the start of the integrated voltage adjustment operation, as shown in FIG. 9, the signal holding block at each stage...k-1, RSBk, RSBk + 1, RSBk + 2... holds the reset state. That is, since the potential of the contact NC is set to the low level Vss, the MOS transistors T22 and T23 are held in the off state, and the potential of the connection contact ND is set to the high level Vdd, so that the MOS transistor T24 is turned on. Kept in a state. Further, both the pulse signals CK1 and CK2 are set to the low level V.LSet to.
[0106]
At this time, each signal holding block RSBk-1, RSBk, RSBk + 1, RSBk + 2The signal level of the output control signal SETA (low level VL) Is applied to the output terminal OUT, the low level VLOutput signal OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0107]
Next, the output control signals SETA and SETB are controlled so that the output control signal SETA has an arbitrary high level Va (for example, a high level where Va≈Vdd) and an arbitrary signal width Tw (corresponding to the integrated voltage adjustment operation period). The output control signal SETB is set to a signal waveform having a signal level (low level Vss) and a signal width Tw that are in an inverted relationship with the output control signal SETA. Further, by controlling the pulse signals CK1 and CK2, each pulse signal has a signal width Tw corresponding to the output control signals SETA and SETB and an arbitrary high level Vb (for example, a high level where Vb≈Vdd). Set to the same signal waveform.
[0108]
Then, the output control signals SETA and SETB and the pulse signals CK1 and CK2 set to the signal waveforms as described above, all the signal holding blocks... RSB at an arbitrary timing for starting the integrated voltage adjustment operation.k-1, RSBk, RSBk + 1, RSBk + 2Are simultaneously applied to the control terminals CTLA, CTLB and the input terminal CLK.
[0109]
As a result, each signal holding block RSBk-1, RSBk, RSBk + 1, RSBk + 2From the output terminal OUT, immediately after the application timing, an output signal corresponding to the signal level of the control signal SETA applied to the control terminal CTLA ... OTk-1, OTk, OTk + 1, OTk + 2Is outputted (first output state), and then an output signal having a signal waveform corresponding to the signal level and signal width of the pulse signal CK1 or CK2 applied to the input terminal CLK.k-1, OTk, OTk + 1, OTk + 2Are simultaneously output (second output state).
[0110]
Here, the switching control of the first and second output states in each signal holding block will be described in detail with reference to the drawings.
FIG. 10 is a timing chart showing a detailed voltage change in the integrated voltage adjustment operation of the shift register circuit according to the present embodiment. Here, for convenience of explanation, only the circuit configuration of the signal holding block at the <k> stage is shown and described.
[0111]
As described above, in the initial state before the start of the integrated voltage adjustment operation, the potential of the contact NC is at the low level Vss, the MOS transistors T22 and T23 are held in the off state, and the potential of the connection contact ND is At the high level Vdd, the MOS transistor T24 is kept on.
[0112]
Then, as shown in FIG. 10, each signal holding block... RSB at an arbitrary timing to start the integrated voltage adjustment operation.k-1, RSBk, RSBk + 1, RSBk + 2The output control signal SETA having the high level Va via the control terminal CTLA, the output control signal SETB having the low level Vss via the control terminal CTLB, and the pulse having the high level Vb via the input terminal CLK When the signal CK1 (or CK2) is applied simultaneously, the MOS transistor T24 is in an on state immediately after the start of the integrated voltage adjustment operation, so that a signal level corresponding to the high level Va of the control terminal CTLA is applied to the output contact Nout. High level VHOutput signal OTk-1, OTk, OTk + 1, OTk + 2Are output simultaneously. At this time, the MOS transistor T26 is turned off, so that the potential of the contact NC is maintained without being discharged.
[0113]
As a result, each signal holding block RSBk-1, RSBk, RSBk + 1, RSBk + 2Output signal in front of (high level VH) Is supplied to the input terminal IN, the MOS transistor T21 is turned on, and the potential of the contact NC rises. Here, in FIG. 10, the potential change of the contact NC is shown as a gentle curve for convenience of explanation, but actually, the potential instantaneously reaches a predetermined high level.
[0114]
In such a process of increasing the potential of the contact NC, the potential becomes the threshold voltage V of the MOS transistors T22 and T23.t1, The MOS transistors T22 and T23 are turned on, so that the potential of the connection contact ND is discharged to the low potential power source Vss via the MOS transistor T22 and starts to decrease, and the signal level of the pulse signal CK1 is reduced to the MOS transistor. It is supplied to the output contact Nout via T23.
[0115]
Then, in the process of decreasing the potential of the connection contact ND, the potential becomes the threshold voltage V of the MOS transistor T24.t2When the following is reached, the MOS transistor T24 is turned off, whereby the supply of the output control signal SETA to the output contact Nout is cut off. Here, in FIG. 10, the potential change of the contact ND is shown by a gentle curve for convenience of explanation, but actually, the potential instantaneously reaches a predetermined low level.
[0116]
That is, a signal corresponding to the output control signal SETA of the high level Va supplied via the control terminal CTLA in the extremely short period Tth immediately after the start of the integrated voltage adjustment operation until the operation state of the MOS transistors T22 to T24 is switched. Level (High Level VH) Output signal with OTk-1, OTk, OTk + 1, OTk + 2... each signal holding block ... RSBk-1, RSBk, RSBk + 1, RSBk + 2Are output from the output terminal OUT (first output state).
[0117]
On the other hand, after the lapse of the above-described period Tth, the potential of the contact NC is kept at a high level and the potential of the connection contact ND is kept at a low level, so that the MOS transistors T22 and T23 are kept on. Since the MOS transistor T24 is kept off, the signal level (high level Vb) corresponding to the pulse signal CK1 of the high level Vb supplied through the MOS transistor T23.H) Output signal with OTk-1, OTk, OTk + 1, OTk + 2... each signal holding block ... RSBk-1, RSBk, RSBk + 1, RSBk + 2Are output from the output terminal OUT (second output state).
[0118]
Thereby, each signal holding block... RSB in the integrated voltage adjustment operation periodk-1, RSBk, RSBk + 1, RSBk + 2Output signal from OTk-1, OTk, OTk + 1, OTk + 2Are supplied with the output control signal SETA and the pulse signal CK1 (or CK1) being switched instantaneously.
[0119]
At the end of the integrated voltage adjustment operation, the output control signal SETA changes from the high level Va to the low level V.LFurther, the output control signal SETB changes from the low level Vss to the high level Vdd, and the pulse signal CK1 (or CK2) changes from the high level Vb to the low level Vdd.LBy simultaneously switching to each signal holding block ... RSBk-1, RSBk, RSBk + 1, RSBk + 2The low level V based on the signal level of the pulse signal CK1 (or CK2) is output from the output terminal OUT.LOutput signal with OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0120]
As a result, each signal holding block RSBk-1, RSBk, RSBk + 1, RSBk + 2, When the electrode of the contact NC is lowered and the MOS transistors T22 and T23 are turned off, and the electrode of the connection contact ND is raised and the MOS transistor T24 is turned on, the pulse signal CK1 is supplied to the output contact Nout. Is cut off and the output control signal SETA is supplied to the output contact Nout.k-1, RSBk, RSBk + 1, RSBk + 2From the output terminal OUT, an output signal having a low level based on the signal level (low level Vss) of the output control signal SETA ... OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0121]
In this embodiment as well, as in the first embodiment (see FIG. 5) described above, the output signal (adjustment signal) output during the integrated voltage adjustment period is the output signal applied during the shift operation period. Signal waveform (signal level V) that can cancel or adjust the bias of polarity of time integral valueHAnd a signal width Tw). Here, the signal level V of the adjustment signalHWhen the high level Vdd normally used in the shift operation is applied as the signal level of the pulse signals CK1 and CK2 that substantially define the signal width, the signal width Tw (integrated voltage adjustment period) of the pulse signals CK1 and CK2 is controlled. Thus, a signal waveform that can cancel or adjust the bias of the polarity of the time integral value may be set.
[0122]
As described above, according to the drive control method of the shift register circuit according to the present embodiment, the high level input signal is applied to the signal holding block in each stage, and the signal level is captured to perform the shift operation. Can be executed. Further, according to the configuration of such a shift register circuit (input control unit), the gate electrode of the MOS transistor that constitutes the input control unit is high only at the timing when the input signal is applied to each signal holding block in the shift operation. Since the level voltage (gate signal) is applied, it is possible to avoid the repeated application of the gate signal to the gate electrode, and to suppress the variation of the threshold characteristic of the MOS transistor.
[0123]
In addition, a predetermined signal waveform (signal level VHAnd an adjustment signal having a signal width Tw) of a MOS transistor constituting a device (for example, a photosensor array) driven by a gate electrode of a MOS transistor constituting each signal holding block or an output signal from a shift register circuit. By applying to the gate electrode, it is possible to adjust in a direction to cancel or alleviate the bias of the polarity of the time integral value of the gate signal applied during the shift operation period.
[0124]
In particular, in the MOS transistor T26, during the shift operation, the gate continues almost at the high level Vdd, whereas the drain is always at the low level Vss. Therefore, the Vg-Id characteristic curve SP shown in FIG.2However, the characteristic change can be alleviated by setting the gate potential to the low level Vss during the integrated voltage adjustment operation.
[0125]
Further, in the MOS transistor T24, during the shift operation, the gate is maintained at a potential close to the high level Vdd, while the drain (control terminal CTLA side) continues at the low level Vss. Therefore, Vg-Id shown in FIG. Characteristic curve SP2However, the characteristic change can be alleviated by setting the drain potential to the high level Va during the integrated voltage adjustment operation.
[0126]
Therefore, in the shift register circuit having the configuration according to the present embodiment, the shift of the threshold characteristics of the MOS transistors constituting each signal holding block can be further suppressed, and a shift that is unlikely to cause malfunction or deterioration in operating characteristics. A register circuit can be realized. Further, in a liquid crystal display device or an image reading device in which the shift register circuit according to the present embodiment is applied to a scan driver, voltage fluctuations of the scan signal (output signal from the shift register circuit) are suppressed, so that reliability is improved. A high liquid crystal display device and an image reading device can be provided.
[0127]
Further, in the image reading apparatus in which the shift register circuit according to the present embodiment is applied to a scanning driver, a scanning signal (repeatedly applied during a normal image reading operation) to a MOS transistor constituting a photosensor of the image reading apparatus ( Even when the threshold characteristic variation due to the gate signal) occurs, the threshold characteristic is temporarily applied by simultaneously applying the adjustment signal having the predetermined signal waveform to the scanning line. Since improvement can be made (instantaneously), deterioration in the element characteristics of the photosensor, malfunction of the image reading apparatus, and deterioration in reading sensitivity can be suppressed, and a highly reliable image reading apparatus can be provided.
[0128]
In the above-described embodiment, the case where the output control signals SETA and SETB applied to the control terminals CTLA and CTLB are set to signal waveforms having an inversion relationship with each other has been described. However, these output control signals SETA and SETB are described. May be set to an independent signal waveform.
[0129]
In this case, as described in the above integrated voltage adjustment operation, the output control signal SETA outputs a high level output signal to each signal holding block in the next stage immediately after the start of the integrated voltage adjustment operation. The potential of the contact NC of each signal holding block of the stage is set to a high state, the signal level (high level) of the pulse signal CK1 (or CK2) is supplied to the output contact Nout, and the output signal based on this signal level is continuously generated. It has a function as a so-called trigger for outputting to the output.
[0130]
Therefore, immediately after starting the integrated voltage adjustment operation, the signal level of the output control signal SETA does not affect the integrated voltage adjustment operation of each signal holding block after the function as the trigger is performed. The signal waveform of SETA may be set to an instantaneous pulse having a very short signal width as indicated by a broken line Pa in FIG.
[0131]
<Third Embodiment>
Next, a third embodiment of the shift register circuit according to the present invention will be described with reference to the drawings.
FIG. 11 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to the shift register circuit according to the third embodiment. Here, only the circuit configuration of the signal holding block of the <k> stage (1 ≦ k ≦ n) is shown and described.
[0132]
In addition, since the overall configuration of the shift register circuit according to the present embodiment is substantially the same as that of the second embodiment (FIG. 6) described above, FIG. 6 will be referred to as appropriate in the following description. , Code RSB of each signal holding blockk-1, RSBk, RSBk + 1, RSBk + 2Each RSCk-1, RSCk, RSCk + 1, RSCk + 2And shall be read as Furthermore, about the structure equivalent to 2nd Embodiment mentioned above, the same code | symbol is attached | subjected and the description is abbreviate | omitted or simplified.
[0133]
The shift register circuit according to the present embodiment includes each signal holding block RSC.k-1~ RSCk + 2Are connected in series, and each signal holding block RSCk-1~ RSCk + 2Output signal OTk-1~ OTk + 2Is a signal holding block RSC of each next stagek~ RSCk + 3The input signal is supplied as an input signal. (See FIG. 6).
[0134]
Each signal holding block RSCk-1~ RSCk + 2Output signal OT fromk-1~ OTk + 2Is a signal holding block RSC of each preceding stagek-2~ RSCk + 1The reset signal is supplied as a reset signal. Therefore, also in the shift register circuit according to this embodiment, the signal holding block RSC at the final stage is the same as in the second embodiment described above.nIs provided with a dummy signal holding block, and an output signal from the dummy signal holding block is used as a final signal holding block RSC.nTo the reset terminal RST as a reset signal.
[0135]
Here, each signal holding block RSCk-1~ RSCk + 2As shown in FIG. 11, the basic configuration includes eight MOS transistors T31 to T38.
Specifically, the output signal holding block RSC in the previous stagek-1Input signal (output signal OTk-1Or a MOS transistor T31 (first transistor) having a source and a drain terminal connected between an input terminal IN to which a start signal is supplied and a contact NE (voltage holding contact) and a gate terminal connected to the input terminal IN. 1 transistor), the contact NE and the low-potential power supply Vss (fourth voltage signal) are connected in series, and the output signal holding block RSC of the next stage is connected to the gate terminal.k + 1Output signal OT fromk + 1Is applied to the MOS transistor T35 (fifth transistor) and the control terminal CTLB to which the output control signal SETB (sixth voltage signal) is applied. ), A high-potential power supply Vdd (fifth voltage signal) and a low-potential power supply Vss (fourth voltage signal) connected in series, and a diode-connected MOS transistor T38 (load) and a contact NE A MOS transistor T32 (second transistor) having a gate terminal connected thereto, an input terminal CLK to which a pulse signal CK1 (or CK2; third voltage signal) capable of changing a signal waveform is applied, and a low potential power source Vss MOS transistor T33 (third transistor) connected in series with (fourth voltage signal) and having a gate terminal connected to contact NE A MOS transistor T34 (fourth transistor) having a gate terminal connected to the connection contact NF of the MOS transistors T32 and T38, an output contact Nout provided at the connection contact of the MOS transistors T33 and T34, and a high potential power source. The source and drain terminals are connected between Vdd (fifth voltage signal) and the contact NE, and the gate terminal is connected to the control terminal CTLC to which the output control signal SETA (second voltage signal) is applied. MOS transistor T37 (seventh transistor).
[0136]
That is, the input control unit according to the present invention is configured by the MOS transistor T31, the output control unit according to the present invention is configured by the MOS transistors T32, T33, T34, T37, and T38, and the discharge control unit according to the present invention is MOS transistors T35 and T36.
Here, the MOS transistors T31 to T38 constituting the circuit of the signal holding block described above are all configured by n-channel thin film transistors, as in the first and second embodiments described above, and the gate voltage − The drain current characteristic is the characteristic curve SP shown in FIG.0It shall be equivalent to (solid line).
[0137]
Next, a drive control method for the shift register circuit to which the above-described signal holding block is applied will be described.
FIG. 12 is a timing chart showing the operation of the shift register circuit according to this embodiment. Here, the shift register circuit (see FIG. 6) and the configuration of the signal holding block (FIG. 11) described above will be described as appropriate.
[0138]
(Shift operation)
First, prior to the start of the shift operation by the shift register circuit according to the present embodiment, as shown in FIG. 12, the output control signal SETA is set to the low level Vss and the output control signal SETB is set to the high level Vdd. . Accordingly, in FIG. 11, the MOS transistor T37 to which the output control signal SETA is applied to the gate terminal is turned off, the supply to the contact NE of the high potential power supply Vdd is cut off, and the output control signal SETB is gated. The MOS transistor T36 applied to the terminal is turned on, and the discharge of the potential of the contact NE to the low potential power supply Vss depends on the operating state of the MOS transistor T35. Therefore, the shift register circuit during the shift operation The circuit configuration of the (signal holding block) is substantially the same as the circuit configuration of the signal holding block (FIG. 7) shown in the second embodiment. Therefore, in the shift operation according to this embodiment, the operation of each MOS transistor (T31 to T38) constituting the signal holding block and the terminals and contacts (IN, CLK, NE, NF, CLTC, CTLB, OUT, RST). The potential relationship is the same as that in the case of the second embodiment described above (see FIG. 8).
[0139]
That is, as shown in FIG. 12, the signal holding block RSC at the first stage or the <k> stage.kThe input terminal IN has a high level input signal (start signal or output signal OT in the previous stage).k-1) Is applied, the MOS transistor T31 is turned on, and the potential of the contact NE rises. As a result, the MOS transistors T32 and T33 are turned on, and the MOS transistor T34 is turned off.
[0140]
Next, the signal level of the pulse signal CK1 is high level VH, The potential of the contact NE further rises due to the bootstrap effect, so that the signal level (high level VH) Having an output signal OTkIs the next stage signal holding block RSCk + 1Is output.
[0141]
As a result, the next stage signal holding block RSCk + 1High-level output signal OT at the input terminal INkIs applied to the signal holding block RSC.kAs in the operation in FIG. 5, the signal level of the pulse signal CK2 is high level VHAt the timing of switching to the signal level (high level VH) Having an output signal OTk + 1Is the next stage signal holding block RSCk + 2(Signal shift operation).
[0142]
Here, the signal holding block RSCk + 1Output signal OT output fromk + 1Is the previous signal holding block RSCkAs a reset signal, the MOS transistor T35 is turned on, and the potential at the contact NE is discharged to the low potential power source Vss to become the low level Vss. As a result, the MOS transistors T32 and T33 are turned off and the MOS transistor T34 is turned on, so that the signal holding block RSC is turned on.kFrom low level V corresponding to low potential power supply VssLOutput signal OTkIs output (reset operation).
[0143]
Thereafter, the same signal shift operation and reset operation are sequentially repeated for each signal holding block in synchronization with the application timings of the pulse signals CK1 and CK2, so that a predetermined signal level (high level) is obtained from each signal holding block. VH) Are sequentially output.
[0144]
(Integrated voltage adjustment operation)
Next, the integrated voltage adjustment operation by the shift register circuit according to the present embodiment will be described.
First, prior to the start of the integrated voltage adjustment operation, the pulse signals CK1 and CK2 are both set to a low level V as shown in FIG.LSet to. In addition, the signal holding block of each stage.k-1, RSCk, RSCk + 1, RSCk + 2... holds the reset state. That is, since the potential of the contact NE is set to the low level Vss, the MOS transistors T32 and T33 are held in the off state, and the potential of the connection contact NF is set to the high level Vdd, so that the MOS transistor T34 is turned on. Kept in a state.
[0145]
At this time, each signal holding block ... RSCk-1, RSCk, RSCk + 1, RSCk + 2Since the potential according to the low potential power supply Vss is applied to the output contact Nout of..., The low level V is output from the output terminal OUT.LOutput signal OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0146]
Next, the output control signals SETA and SETB are controlled, and the output control signal SETA is set to an arbitrary high level VH(For example, ≈ Vdd) and an arbitrary signal width Tw (corresponding to the integrated voltage adjustment operation period) are set to a signal waveform, and the output control signal SETB is inverted to the output control signal SETA. Vss) and a signal waveform having a signal width Tw. Further, by controlling the pulse signals CK1 and CK2, each pulse signal has a signal width Tw corresponding to the output control signals SETA and SETB and an arbitrary high level Vc (for example, a high level where Vc≈Vdd). Set to the same signal waveform.
[0147]
Then, the output control signals SETA and SETB and the pulse signals CK1 and CK2 set to the signal waveform as described above are all signal holding blocks... RSC at an arbitrary timing for starting the integrated voltage adjustment operation.k-1, RSCk, RSCk + 1, RSCk + 2Are simultaneously applied to the control terminals CTLC, CTLB and the input terminal CLK.
[0148]
As a result, first, a high level V is applied to the control terminal CTLC.HWhen the output control signal SETA is applied, the MOS transistor T37 is turned on, and when the potential of the contact NE becomes high according to the high potential power supply Vdd, the MOS transistors T32 and T33 are turned on and connected. The potential of the contact NF becomes low, and the MOS transistor T34 is turned off.
[0149]
At this time, since the output control signal SETB of the low level Vss is applied to the gate terminal (control terminal CTLB) of the MOS transistor T36 and is in the OFF state, the potential of the contact NE is discharged regardless of the operating state of the MOS transistor T35. Held without being. Further, the MOS transistor T34 is turned off, whereby the supply of the low potential power supply Vss to the output contact Nout is cut off.
[0150]
Accordingly, the signal level (high level Vc) of the pulse signal CK1 is supplied to the output contact Nout via the MOS transistor T33, and the high level V corresponding to the signal level is supplied.HOutput signal with OTk-1, OTk, OTk + 1, OTk + 2... each signal holding block ... RSCk-1, RSCk, RSCk + 1, RSCk + 2Are output from the output terminal OUT.
[0151]
At the end of the integrated voltage adjustment operation, the output control signal SETA is at the high level VHTo low level VLFurther, the output control signal SETB changes from the low level Vss to the high level Vdd, and the pulse signal CK1 (or CK2) changes from the high level Vc to the low level Vdd.LAre simultaneously turned off, the MOS transistor T37 is turned off to cut off the supply of the high potential power supply Vdd to the contact NE, the MOS transistor T36 is turned on, and each signal holding block in the next stage... RSCk, RSCk + 1, RSCk + 2, RSCk + 3... High level V fromHOutput signal OTk-1, OTk, OTk + 1, OTk + 2Since the MOS transistor T35 is in the ON state, the potential of the contact NE is discharged to the low potential power source Vss through the MOS transistors T35 and T36 and becomes low.
[0152]
As a result, the MOS transistors T32 and T33 are turned off, the electrode of the connection contact NF is raised, and the MOS transistor T34 is turned on, whereby the supply of the pulse signal CK1 to the output contact Nout is interrupted and Since the potential power supply Vss is supplied to the output contact Nout, each signal holding block... RSCk-1, RSCk, RSCk + 1, RSCk + 2The low level V based on the low potential power supply Vss is output from the output terminal OUT ofLOutput signal with OTk-1, OTk, OTk + 1, OTk + 2Are output simultaneously.
[0153]
At this time, low level VLNext stage output signal with OTk, OTk + 1, OTk + 2, OTk + 3... each signal holding block ... RSCk-1, RSCk, RSCk + 1, RSCk + 2Is supplied as a reset signal, and the MOS transistor T35 is turned off, but the output signal of the previous stage through the input terminal IN ... OTk-2, OTk-1, OTk, OTk + 1... Is taken in, the potential of the contact NE is kept low.
[0154]
Thus, in the integrated voltage adjustment operation period, each signal holding block... RSCk-1, RSCk, RSCk + 1, RSCk + 2An output signal (adjustment signal) having a signal waveform corresponding to the signal level Vc and the signal width Tw of the pulse signal CK1 or CK2 applied to the input terminal CLK from the output terminal OUT of.k-1, OTk, OTk + 1, OTk + 2Are output simultaneously.
[0155]
Therefore, according to the shift register circuit having such a configuration and the drive control method thereof, it is possible to obtain the same effects as those of the second embodiment described above. In particular, in the MOS transistor T36, during the shift operation, the gate continues almost at the high level Vdd, whereas the drain is always at the low level Vss. Therefore, the Vg-Id characteristic curve SP shown in FIG.2However, the characteristic change can be alleviated by setting the gate potential to the low level Vss during the integrated voltage adjustment operation.
[0156]
In this embodiment as well, as in the first embodiment (see FIG. 5) described above, the output signal (adjustment signal) output during the integrated voltage adjustment period is the output signal applied during the shift operation period. Signal waveform (signal level V) that can cancel or adjust the bias of polarity of time integral valueHAnd a signal width Tw). Here, the signal level V of the adjustment signalHWhen the high level Vdd that is normally used in the shift operation is applied as the signal level of the pulse signals CK1 and CK2 that define the following, by controlling the signal width Tw (integrated voltage adjustment period) of the pulse signals CK1 and CK2, A signal waveform that can cancel or adjust the bias in the polarity of the time integral value may be set.
[0157]
<Fourth Embodiment>
Next, a fourth embodiment of the shift register circuit according to the present invention will be described with reference to the drawings.
FIG. 13 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to the shift register circuit according to the fourth embodiment. Here, only the circuit configuration of the signal holding block of the <k> stage (1 ≦ k ≦ n) is shown and described. In addition, about the structure equivalent to 3rd Embodiment mentioned above, the same code | symbol is attached | subjected and demonstrated.
[0158]
In addition, since the overall configuration of the shift register circuit according to the present embodiment is substantially the same as that of the second embodiment (FIG. 6) described above, FIG. 6 will be referred to as appropriate in the following description. , Code RSB of each signal holding blockk-1, RSBk, RSBk + 1, RSBk + 2For each RSDk-1, RSDk, RSDk + 1, RSDk + 2And shall be read as Furthermore, about the structure equivalent to 2nd Embodiment mentioned above, the same code | symbol is attached | subjected and the description is abbreviate | omitted or simplified.
[0159]
The shift register circuit according to the present embodiment includes each signal holding block RSD.k-1~ RSDk + 2Are connected in series, and each signal holding block RSDk-1~ RSDk + 2Output signal OTk-1~ OTk + 2Is a signal holding block RSD of each next stagek~ RSDk + 3The input signal is supplied as an input signal. (See FIG. 6).
[0160]
Each signal holding block RSDk-1~ RSDk + 2Output signal OT fromk-1~ OTk + 2Is a signal holding block RSD of each preceding stagek-2~ RSDk + 1The reset signal is supplied as a reset signal. Therefore, also in the shift register circuit according to this embodiment, the signal holding block RSD at the final stage is the same as in the second or third embodiment described above.nIs provided with a dummy signal holding block, and an output signal from the dummy signal holding block is used as a signal holding block RSD at the final stage.nTo the reset terminal RST as a reset signal.
[0161]
Here, each signal holding block RSDk-1~ RSDk + 2As shown in FIG. 13, the basic configuration includes eight MOS transistors T41 to T48.
Specifically, the output signal holding block RSD in the previous stagek-1Input signal (output signal OTk-1Alternatively, a MOS transistor T41 (second transistor) having a source and a drain terminal connected between an input terminal IN to which a start signal is supplied and a contact NG (voltage holding contact) and a gate terminal connected to the input terminal IN. 1 transistor), the contact NG and the low potential power supply Vss (fourth voltage signal) are connected in series, and the output signal holding block RSD of the next stage is connected to the gate terminal.k + 1Output signal OT fromk + 1Is applied to the MOS transistor T45 (fifth transistor) and the control terminal CTLB to which the output control signal SETB (sixth voltage signal) is applied, and the MOS transistor T46 (sixth transistor). ), A high-potential power supply Vdd (fifth voltage signal) and a low-potential power supply Vss (fourth voltage signal) connected in series, and a diode-connected MOS transistor T48 (load) and a contact NG A MOS transistor T42 (second transistor) having a gate terminal connected thereto, an input terminal CLK to which a pulse signal CK1 (or CK2; third voltage signal) capable of changing a signal waveform is applied, and a low-potential power supply Vss MOS transistor T43 (third transistor) connected in series with (fourth voltage signal) and having a gate terminal connected to contact NG And a MOS transistor T44 gate terminal connection contacts NH of the MOS transistors T42 and T48 are connected (fourth transistor), and the output contact Nout provided connecting contacts of the MOS transistors T43 and T44,
A MOS transistor T47 (first transistor) having a source terminal and a drain terminal connected between a control terminal CTLC to which an output control signal SETA (second voltage signal) is applied and a contact NG and a gate terminal connected to the control terminal CTLC. 8 transistors).
[0162]
That is, the input control unit according to the present invention is configured by the MOS transistor T41, the output control unit according to the present invention is configured by the MOS transistors T42, T43, T44, T47, and T48, and the discharge control unit according to the present invention is MOS transistors T45 and T46.
Here, the MOS transistors T41 to T48 constituting the circuit of the signal holding block described above are all configured by n-channel thin film transistors, as in the above-described embodiments, and the gate voltage-drain current characteristics are In the initial state, the characteristic curve SP shown in FIG.0It shall be equivalent to (solid line).
[0163]
Next, a drive control method for the shift register circuit to which the above-described signal holding block is applied will be described.
Since the drive control method of the shift register circuit according to the present embodiment is substantially the same as that of the third embodiment (FIG. 12) described above, the description thereof will be simplified or omitted as appropriate with reference to FIG. Also, in the following description, when referring to FIG.k-1, RSCk, RSCk + 1, RSCk + 2For each RSDk-1, RSDk, RSDk + 1, RSDk + 2In addition, the contacts NE and NF are read as NG and NH, respectively.
[0164]
(Shift operation)
First, prior to the start of the shift operation by the shift register circuit according to the present embodiment, the output control signal SETA is set to the low level Vss and the output control is performed as in the third embodiment (see FIG. 12). The signal SETB is set to the high level Vdd. As a result, in FIG. 13, the MOS transistor T47 to which the output control signal SETA is applied to the gate terminal is turned off, the supply of the output control signal SETA to the contact NG is cut off, and the output control signal SETB is gated. Since the MOS transistor T46 applied to the terminal is turned on, and the discharge of the potential of the contact NG to the low potential power supply Vss depends on the operating state of the MOS transistor T45, the shift register circuit during the shift operation The circuit configuration of the (signal holding block) is substantially the same as the circuit configuration of the signal holding block (FIG. 7) shown in the second embodiment, similarly to the third embodiment described above.
[0165]
Therefore, the shift operation according to the present embodiment is equivalent to the above-described second or third embodiment (see FIG. 12), and the first stage or the <k> stage signal holding block RSC.kThe high-level input signal applied to the input terminal IN is sequentially synchronized with the application timings of the pulse signals CK1 and CK2, and each signal holding block... RSDk-1, RSDk, RSDk + 1, RSDk + 2Output signal ... OT while being transferred (shifted) to ...k, OTk + 1, OTk + 2, OTk + 3Is output as.
[0166]
(Integrated voltage adjustment operation)
Next, the integrated voltage adjustment operation by the shift register circuit according to the present embodiment will be described.
First, prior to the start of the integrated voltage adjustment operation, the pulse signals CK1 and CK2 are both set to the low level V as in the third embodiment (see FIG. 12) described above.LSet to. In addition, with the completion of the above-described series of shift operations, the signal holding block of each stage... RSDk-1, RSDk, RSDk + 1, RSDk + 2... holds the reset state. That is, since the potential of the contact NG is set to the low level Vss, the MOS transistors T42 and T43 are held in the off state, and the potential of the connection contact NH is set to the high level Vdd, so that the MOS transistor T44 is turned on. Kept in a state.
[0167]
At this time, each signal holding block ... RSDk-1, RSDk, RSDk + 1, RSDk + 2Since the potential according to the low potential power supply Vss is applied to the output contact Nout of..., The low level V is output from the output terminal OUT.LOutput signal OTk-1, OTk, OTk + 1, OTk + 2... is output.
[0168]
Next, the output control signals SETA and SETB are controlled, and the output control signal SETA is set to an arbitrary high level VH(For example, ≈ Vdd) and an arbitrary signal width Tw (corresponding to the integrated voltage adjustment operation period) are set to a signal waveform, and the output control signal SETB is inverted to the output control signal SETA. Vss) and a signal waveform having a signal width Tw. Further, by controlling the pulse signals CK1 and CK2, each pulse signal has a signal width Tw corresponding to the output control signals SETA and SETB and an arbitrary high level Vc (for example, a high level where Vc≈Vdd). Set to the same signal waveform.
[0169]
Then, the output control signals SETA and SETB and the pulse signals CK1 and CK2 set to the signal waveform as described above are all signal holding blocks... RSD at an arbitrary timing for starting the integrated voltage adjustment operation.k-1, RSDk, RSDk + 1, RSDk + 2Are simultaneously applied to the control terminals CTLC, CTLB and the input terminal CLK.
[0170]
As a result, first, a high level V is applied to the control terminal CTLC.HWhen the output control signal SETA is applied, the MOS transistor T47 is turned on, and the signal level of the output control signal SETA (high level VH), The MOS transistors T42 and T43 are turned on and the potential of the connection contact NH is low, and the MOS transistor T44 is turned off.
[0171]
At this time, since the output control signal SETB at the low level Vss is applied to the gate terminal (control terminal CTLB) of the MOS transistor T46 and is in the OFF state, the potential of the contact NE is discharged regardless of the operating state of the MOS transistor T45. Held without being. Further, when the MOS transistor T44 is turned off, the supply of the low potential power source Vss to the output contact Nout is cut off.
[0172]
Therefore, the signal level (high level Vc) of the pulse signal CK1 is supplied to the output contact Nout via the MOS transistor T43, and the high level V corresponding to the signal level is supplied.HOutput signal with OTk-1, OTk, OTk + 1, OTk + 2... each signal holding block ... RSDk-1, RSDk, RSDk + 1, RSDk + 2Are output from the output terminal OUT.
[0173]
At the end of the integrated voltage adjustment operation, the output control signal SETA is at the high level VHTo low level VLFurther, the output control signal SETB changes from the low level Vss to the high level Vdd, and the pulse signal CK1 (or CK2) changes from the high level Vc to the low level Vdd.LSimultaneously, the MOS transistor T47 is turned off to cut off the supply of the output control signal SETA to the contact NG, the MOS transistor T46 is turned on, and each signal holding block in the next stage... RSDk, RSDk + 1, RSDk + 2, RSDk + 3... High level V fromHOutput signal OTk-1, OTk, OTk + 1, OTk + 2Since the MOS transistor T45 is in the on state, the potential of the contact NG is discharged to the low potential power source Vss through the MOS transistors T45 and T46 and becomes low.
[0174]
As a result, the MOS transistors T42 and T43 are turned off, the electrode of the connection contact NH is raised, and the MOS transistor T44 is turned on, whereby the supply of the pulse signal CK1 to the output contact Nout is interrupted and Since the potential power supply Vss is supplied to the output contact Nout, each signal holding block... RSDk-1, RSDk, RSDk + 1, RSDk + 2The low level V based on the low potential power supply Vss is output from the output terminal OUT ofLOutput signal with OTk-1, OTk, OTk + 1, OTk + 2Are output simultaneously.
[0175]
At this time, low level VLNext stage output signal with OTk, OTk + 1, OTk + 2, OTk + 3... each signal holding block ... RSDk-1, RSDk, RSDk + 1, RSDk + 2Is supplied as a reset signal to turn off the MOS transistor T45, but the output signal of the previous stage through the input terminal IN ... OTk-2, OTk-1, OTk, OTk + 1... Is taken in, the potential of the contact NG is kept low.
[0176]
Thus, in the integrated voltage adjustment operation period, each signal holding block... RSDk-1, RSDk, RSDk + 1, RSDk + 2An output signal (adjustment signal) having a signal waveform corresponding to the signal level Vc and the signal width Tw of the pulse signal CK1 or CK2 applied to the input terminal CLK from the output terminal OUT of.k-1, OTk, OTk + 1, OTk + 2Are output simultaneously.
[0177]
Therefore, according to the shift register circuit having such a configuration and the drive control method thereof, it is possible to obtain the same effects as those of the second embodiment described above. In particular, in the MOS transistor T46, during the shift operation, the gate continues almost at the high level Vdd, whereas the drain is always at the low level Vss. Therefore, the Vg-Id characteristic curve SP shown in FIG.2However, the characteristic change can be alleviated by setting the gate potential to the low level Vss during the integrated voltage adjustment operation.
[0178]
Next, application examples of the shift register circuit according to the present invention will be specifically described with reference to the drawings.
<First application example>
FIG. 14 is a schematic configuration diagram showing an overall configuration of a liquid crystal display device to which the shift register circuit according to the present invention is applied, and FIG. 15 is a detailed diagram showing a main configuration of the liquid crystal display device according to the application example. is there. Here, a liquid crystal display device using an active matrix liquid crystal display panel will be described as the liquid crystal display device.
[0179]
As shown in FIG. 14, the liquid crystal display device according to this application example is roughly divided into a liquid crystal display panel (display means) 10, a source driver (signal driver; display driving device) 20, and a gate driver (scanning driver; display). Drive unit) 30, LCD controller 40, system control IC 50, and digital-analog converter (hereinafter referred to as D / A converter) 60.
[0180]
Each configuration will be described below.
As shown in FIG. 15, the liquid crystal display panel 10 includes pixel electrodes arranged in a matrix, a common electrode (common electrode; common voltage Vcom) arranged opposite to the pixel electrodes, and a pixel electrode and a common electrode. A liquid crystal capacitor Clc composed of liquid crystal filled in between, a thin film transistor (hereinafter referred to as “pixel transistor”) TFT having a source connected to a pixel electrode, and a gate of a plurality of pixel transistor TFTs extending in the row direction of the matrix And a signal line Ld that extends in the column direction of the matrix and is connected to the drains of the plurality of pixel transistors TFT, and is configured by a source driver 20 and a gate driver 30 to be described later. By applying a signal voltage to the selected pixel electrode, the alignment of the liquid crystal is controlled to display and output predetermined image information. Here, Cs is a storage capacitor, and the liquid crystal capacitor Clc, the storage capacitor Cs, and the pixel transistor TFT constitute a liquid crystal pixel (display pixel) 11.
[0181]
The source driver 20 supplies signal voltages corresponding to the image signals R, G, and B to each pixel electrode via the signal line Ld based on a horizontal control signal supplied from the LCD controller 50 described later. Here, as shown in FIG. 15, the source driver 20 includes a sample and hold circuit 22 to which R, G, and B image signals are input, a shift register 21 that controls the sample and hold operation of the sample and hold circuit 22, The sample and hold control signal output by shifting in a certain direction by the shift register 21 is sequentially applied to the sample and hold circuit 22 to correspond to the applied R, G, and B image signals. The signal voltage thus transmitted is sent to each signal line Ld of the liquid crystal display panel 10.
[0182]
On the other hand, the gate driver 30 sequentially applies scanning signals to each scanning line Lg based on a vertical control signal supplied from the LCD controller 40 to make it a selected state, and pixels arranged at positions intersecting with the signal line Ld. The electrode (display pixel) is line-sequentially driven by applying (writing) the signal voltage supplied to the signal line Ld by the source driver 20. Here, as shown in FIG. 15, the gate driver 30 is roughly configured to include a shift register 31 and a buffer 32, and a control signal that is shifted by the shift register 31 in a certain direction is output as a buffer. The pixel transistor TFT is driven and controlled by being applied to each scanning line Lg of the liquid crystal display panel 10 as a predetermined gate signal via the signal line 32, and the signal voltage applied to each signal line Ld by the source driver 20 Is applied to each pixel electrode via the pixel transistor TFT.
[0183]
The LCD controller 40 generates a horizontal control signal and a vertical control signal based on the horizontal synchronization signal HD, the vertical synchronization signal VD, and the system clock SYSCK supplied from the system control IC 50, and supplies them to the data driver 20 and the gate driver 30, respectively. Thus, a signal voltage is applied to the pixel electrode at a predetermined timing, and control is performed to display desired image information on the liquid crystal display panel 10.
[0184]
The system control IC 50 supplies the system clock SYSCK to the signal driver 20, the LCD controller 40, the D / A converter 60, and the like, and the horizontal synchronization signal HD and the vertical synchronization signal VD synchronized with the system clock SYSCK to the LCD controller 40. Supply. Also, the video signal composed of digital RGB signals is output to the signal driver 20 as analog RGB signals (image signals R, G, B) via the D / A converter 60.
[0185]
That is, the LCD controller 40 and the system control IC 50 perform various control signals for displaying desired image information on the liquid crystal display panel 10 based on a video signal supplied from outside via an interface (not shown). Is generated and output to the signal driver 20 and the scanning driver 30.
[0186]
In the liquid crystal display device having the above-described configuration, the shift register 21 according to the first embodiment of the present invention is used as the shift register 21 provided in the source driver 20 and the shift register 31 provided in the gate driver 30 (see FIG. 1) can be satisfactorily applied, and is sequentially output from each signal holding block (FIG. 2) based on pulse signals CK1 and CK2 (and input control signals φ1 and φ2) having a predetermined period. The output signal can be used as the sample hold control signal or the control signal output to the buffer 32.
[0187]
Here, in the shift registers 21 and 31, in order to selectively execute the shift operation (first signal output operation) and the integrated voltage adjustment operation (second signal output operation) equivalent to the shift register circuit according to the present invention. The operation control signals (input control signals φ1, φ2 and output control signal SET) can be generated and output by the LCD controller 40, for example. Further, only the output control signal SET is generated and output by the LCD controller 40, and the input control signals φ1 and φ2 synchronized with the pulse signals CK1 and CK2 are generated by a configuration in which the source driver 20 and the gate driver 30 are not illustrated. You may do.
[0188]
According to the application of the shift register circuit according to the present invention to the liquid crystal display device, the shift registers 21 and 31 are configured when the shift registers 21 and 31 are shifted and the line sequential driving is performed. The input control signals φ1 and φ2 are repeatedly applied to the input control unit (gate terminal of the MOS transistor T11) of each signal holding block, and the operation of the input control unit is caused by the positive / negative bias of the time integral value of the applied voltage. Even when the characteristic (threshold characteristic of the MOS transistor T11) fluctuates, the integrated voltage adjustment operation of the shift registers 21 and 31 is performed at an arbitrary timing or at a predetermined cycle, so that each signal holding block The input control unit (the gate terminal of the MOS transistor T11) cancels or adjusts the deviation in polarity of the time integral value of the applied voltage. Since the adjustment signal having the signal waveform can be applied simultaneously at the same time, it suppresses the deterioration of the operation characteristics of the input control section, guarantees a good shift operation, and reduces the malfunction and display characteristics. A display device can be provided.
[0189]
<Second application example>
Next, as another application example of the shift register circuit according to the present invention, a case where the shift register circuit according to the present invention is applied to an image reading device (or an imaging device) will be specifically described with reference to the drawings. .
First, a double gate type photosensor will be described as an example of an optimum reading pixel (photosensor) applied to the image reading apparatus according to this application example.
[0190]
FIG. 16 is a cross-sectional structure diagram showing a schematic configuration of a double gate type photosensor.
As shown in FIG. 16A, the double-gate photosensor 110 includes a semiconductor layer (channel layer) such as amorphous silicon in which electron-hole pairs are generated when excitation light (for example, visible light) is incident. 111 and n provided at both ends of the semiconductor layer 111, respectively.+An impurity layer 117, 118 made of silicon, and a drain electrode 112 and a source electrode 113 that are opaque to visible light selected from chromium, chromium alloy, aluminum, aluminum alloy, etc. formed on the impurity layers 117, 118; A top gate electrode which is made of a transparent conductive film such as ITO formed above the semiconductor layer 111 (above the drawing) via a block insulating film 114 and an upper (top) gate insulating film 115 and which is transparent to visible light. (First gate electrode) 121 and visible light such as chromium, chromium alloy, aluminum, aluminum alloy formed under the semiconductor layer 111 (downward in the drawing) via the lower (bottom) gate insulating film 116 And an opaque bottom gate electrode (second gate electrode) 122. A plurality of double-gate photosensors 110 having such a configuration are formed in a matrix on a transparent insulating substrate 119 such as a glass substrate.
[0191]
Here, in FIG. 16A, the top gate insulating film 115, the block insulating film 114, the bottom gate insulating film 116, and the protective insulating film 120 provided over the top gate electrode 121 are all visible to excite the semiconductor layer 111. By being made of a material having a high transmittance with respect to light, such as silicon nitride, it has a structure for detecting only light incident from above.
Such a double-gate photosensor 110 is generally represented by an equivalent circuit as shown in FIG. Here, TG is a top gate terminal, BG is a bottom gate terminal, S is a source terminal, and D is a drain terminal.
[0192]
Next, a driving control method for the above-described double-gate photosensor will be described with reference to the drawings.
FIG. 17 is a timing chart showing an example of the basic drive control operation of the double gate type photosensor, FIG. 18 is a conceptual diagram showing the operation of the double gate type photosensor, and FIG. 19 is a double gate type photosensor. It is a figure which shows the optical response characteristic of the output voltage of a photosensor. Here, description will be made with reference to the configuration of the above-described double-gate photosensor (FIG. 16) as appropriate.
[0193]
First, in the reset operation (initialization operation, initialization step), as shown in FIGS. 17 and 18A, a pulse voltage (hereinafter referred to as “reset pulse”) is applied to the top gate terminal TG of the double-gate photosensor 110. For example, carriers (here, holes) accumulated in the vicinity of the interface of the semiconductor layer 111 and the block insulating film 114 with the semiconductor layer 111 are applied by applying φT to the high level of Vtg = + 15V. Release (reset period Trst).
[0194]
Next, in the optical storage operation, as shown in FIGS. 17 and 18B, the reset operation is completed by applying a low level (eg, Vtg = −15V) bias voltage φT to the top gate terminal TG. Then, the light accumulation period (charge accumulation operation) Ts by the carrier accumulation operation starts. In the light accumulation period Ts, electron-hole pairs are generated in the incident effective region of the semiconductor layer 111, that is, the carrier generation region, in accordance with the amount of light incident from the top gate electrode 121 side. Holes are accumulated in the vicinity of the interface between the film 114 and the semiconductor layer 111, that is, around the channel region.
[0195]
In the precharge operation, as shown in FIGS. 17 and 18C, in parallel with the light accumulation period Ts, a predetermined voltage (precharge voltage) Vpg is applied to the drain terminal D based on the precharge signal φpg. Is applied to hold the charge in the drain electrode 112 (precharge period Tprch).
[0196]
Next, in the read operation, as shown in FIGS. 17 and 18D, after the precharge period Tprch has elapsed, a high level (for example, Vbg = + 10 V) bias voltage (read selection signal) is applied to the bottom gate terminal BG. ; Hereinafter referred to as “readout pulse”) by applying φB, the double-gate photosensor 110 is turned on (readout period Tread).
[0197]
Here, in the read period Tread, carriers (holes) accumulated in the channel region work in the direction of relaxing Vtg (−15 V) applied to the top gate terminal TG having the opposite polarity, and therefore the bottom gate terminal BG An n channel is formed by Vbg (+15 V), and the voltage (drain voltage) VD of the drain terminal D according to the drain current is increased with time from the precharge voltage Vpg as shown in FIGS. Shows a gradual decline.
[0198]
That is, when the light accumulation state in the light accumulation period Ts is dark and carriers (holes) are not accumulated in the channel region, a negative bias is applied to the top gate terminal TG as shown in FIG. As a result, the positive bias of the bottom gate terminal BG is canceled, and the double gate type photosensor 110 is turned off, and the drain voltage VD is maintained almost unchanged as time passes, as shown in FIG. Will be.
[0199]
On the other hand, when the light accumulation state is the bright state, as shown in FIG. 18D, carriers (holes) corresponding to the amount of incident light are trapped in the channel region, so that the negative bias of the top gate terminal TG is obtained. The double-gate photosensor 110 is turned on by the positive bias of the bottom gate terminal BG by the amount canceled. Then, according to the ON resistance corresponding to the amount of incident light, the drain voltage VD gradually decreases with time as shown in FIG.
[0200]
Accordingly, as shown in FIG. 19A, the tendency of the drain voltage VD to change is that the read pulse φB is applied to the bottom gate terminal BG from the end of the reset operation by applying the reset pulse φT to the top gate terminal TG. It is deeply related to the amount of light received in the time until the light is accumulated (light accumulation period Ts), and shows a tendency to slowly decrease when the accumulated carriers are small, and sharply when the accumulated carriers are large. Shows a downward trend. Therefore, by detecting the drain voltage VD after the lapse of a predetermined time from the start of the read period Tread, or by detecting the time to reach that voltage with reference to the predetermined threshold voltage The amount of irradiation light is converted.
[0201]
In the timing chart shown in FIG. 17, a low level (for example, Vbg = 0V) is applied to the bottom gate terminal BG after the precharge period Tprch has elapsed, as shown in FIGS. 18 (f) and 18 (g). When the state is continued, the double gate type photosensor 110 is kept in the OFF state, and the drain voltage VD maintains the precharge voltage Vpg as shown in FIG. 4B. In this way, a selection function for selecting the reading state of the double gate type photosensor 110 is realized by the application state of the voltage to the bottom gate terminal BG.
[0202]
Next, an image reading apparatus to which the shift register circuit according to the present invention is applied will be described with reference to the drawings. In the application example described below, a configuration in which the above-described double-gate photosensor is applied as a reading pixel is shown. However, a photosensor used in an image reading apparatus according to an application example of the present invention is the double-gate photosensor. The present invention is not limited to a photosensor, and can be similarly applied to a photosensor system using a photosensor having another configuration such as a photodiode or a thin film transistor (TFT).
[0203]
FIG. 20 is a schematic configuration diagram illustrating an entire configuration of an image reading apparatus to which the shift register circuit according to the present invention is applied, and FIG. 21 is a detailed diagram illustrating a main configuration of the image reading apparatus according to the application example. is there.
As shown in FIG. 20, the image reading apparatus according to this application example is roughly divided into a photosensor array (image reading means) 200, a top gate driver (reading drive apparatus) 210, and a bottom gate driver 220 (reading drive apparatus). ), A drain driver 230, an analog-digital converter (hereinafter referred to as an A / D converter) 240, a controller 250, and a storage unit 260. Here, the main configuration of the image reading apparatus including the photosensor array 200, the top gate driver 210, the bottom gate driver 220, and the drain driver 230 is referred to as a “photosensor system” for convenience.
[0204]
Each configuration will be described below.
As shown in FIG. 21, the photosensor array 200 includes a plurality of double gate photosensors 110 arranged in a matrix of n rows × m columns on a transparent insulating substrate 119, and each double gate type. A top gate line 201 and a bottom gate line 202 extending by connecting the top gate terminal TG (top gate electrode 21) and the bottom gate terminal BG (bottom gate electrode 22) of the photosensor 110 in the row direction, and each double gate type A drain line (data line) 203 in which the drain terminal D (drain electrode 12) of the photosensor 10 is connected in the column direction and a source terminal S (source electrode 13) in the column direction and a source connected to the ground potential. Line (common line) 204.
[0205]
The top gate driver 210 sequentially applies reset pulses φT1, φT2,... ΦTi,... ΦTn to the top gate terminal TG of the double gate photosensor 110 via the top gate line 201. The bottom gate driver 220 sequentially applies read pulses φB1, φB2,... ΦBi,... ΦBn to the bottom gate terminal BG of the double gate type photosensor 110 via the bottom gate line 202. Here, the top gate driver 210 and the bottom gate driver 220 are generally configured to include a shift register and a buffer, like the gate driver 30 in the liquid crystal display device (FIG. 14) described above.
[0206]
The drain driver 230 is connected to the drain line 203, applies a precharge voltage Vpg to the double gate type photosensor 110, and reads a drain line voltage VD1, VD2, VD3,... VDm, a precharge. A switch 232 and an amplifier 233 are included.
[0207]
In FIG. 21, φtg and φbg are control signals for generating reset pulses φT1, φT2,... ΦTi,... ΦTn and read pulses φB1, φB2,. This is a precharge signal for controlling the timing of applying the voltage Vpg.
The A / D converter 240 converts the drain line voltage (analog signal) read by the drain driver 230 into image data including a digital signal.
[0208]
The controller 250 outputs control signals φtg and φbg to the top gate driver 210 and the bottom gate driver 220, so that each double gate type photo constituting the photosensor array 200 is formed from each of the top gate driver 210 and the bottom gate driver 220. A reset operation and a read operation for applying predetermined signal voltages (reset pulse φTi, read pulse φBi) to the top gate terminal TG and the bottom gate terminal BG of the sensor 110 are controlled. Further, by outputting a precharge signal φpg to the precharge switch 232, a precharge voltage Vpg is applied to the drain terminal D of each double gate type photosensor 110 (precharge operation), and an image pattern of the detection object is obtained. Correspondingly, the operation of detecting the drain voltage VD corresponding to the amount of charge accumulated in each double-gate photosensor 110 is controlled.
[0209]
Further, the output voltage Vout read by the drain driver 230 is converted into a digital signal via the A / D converter 240 and input to the controller 250 as image data. The controller 250 performs predetermined image processing on the image data, writes data to and reads data from the storage unit 260 such as a RAM, and executes predetermined function processing such as image data collation and processing. A function as an interface to the functional unit 300 is also provided.
[0210]
In such a configuration, by applying a predetermined voltage to the top gate terminal TG from the top gate driver 210 via the top gate line 201, a photo-sensing function is realized, and the bottom gate line 202 is changed from the bottom gate driver 220 to the bottom gate line 202. A read function is realized by applying a predetermined voltage to the bottom gate terminal BG through the drain line 203 and taking the drain voltage of the double-gate photosensor 10 into the column switch 231 and outputting it as the output voltage Vout. Is done.
[0211]
In the image reading apparatus according to this application example, the shift register circuits according to the first to fourth embodiments of the present invention are added to the shift registers provided in the top gate driver 210 and the bottom gate driver 220 as described above. Based on the pulse signals CK1 and CK2 (and input control signals φ1 and φ2) having the applied configuration and having a predetermined period, each signal holding block (FIG. 1 and FIG. 6) of the above-described shift register circuit (FIG. 1 and FIG. 6). 2, FIG. 7, FIG. 11, and FIG. 13), a signal for driving the photosensor system (reset pulse) by outputting output signals sequentially output from the top gate line 201 and bottom gate line 202 through a buffer. φTi, read pulse φBi).
[0212]
Here, in the shift registers provided in the top gate driver 210 and the bottom gate driver 220, the shift operation equivalent to the shift register circuit according to the present invention (that is, the image reading operation; the first signal output operation), and the integrated voltage Operation control signals for selectively executing the adjustment operation (second signal output operation) (pulse signals CK1, CK2, input control signals φ1, φ2 and outputs shown in the first to fourth embodiments of the present invention) The control signals SET, SETA, SETB) can be generated and output by the controller 250, for example. Further, the controller 250 generates and outputs only the output control signals SET, SETA, and SETB, and is configured to change and control the signal waveforms of the pulse signals CK1 and CK2 in the top gate driver 210 and the bottom gate driver 220. Also good.
[0213]
Next, an example of a drive control method for the image reading apparatus according to this application example will be described with reference to the drawings. In each operation described below, the signal waveform and application timing of the operation control signal are set and controlled by the controller 250 described above and individually supplied to shift registers provided in the top gate driver 210 and the bottom gate driver 220. It will be described as a thing.
[0214]
FIG. 22 is a timing chart showing an example of the drive control method of the above-described photosensor system, and FIG. 23 is applied to the top gate line and the bottom gate line in the image reading operation and the integrated voltage adjustment operation of the image reading apparatus. FIG. Here, the drive control method will be described with reference to the configurations of the image reading apparatus and the photo sensor system (FIGS. 20 and 21) as appropriate.
[0215]
(Image reading operation)
In the image reading operation (first signal output operation) in this application example, as shown in FIG. 22, first, reset pulses φT1, φT2,... ΦTn are sequentially applied from the top gate driver 210 to each of the top gate lines 201. Then, the initialization operation (reset period Trst) is started, and the double-gate photosensor 110 for each row is initialized.
[0216]
Next, after the reset period Trst elapses, the reset pulses φT1, φT2,... ΦTn sequentially fall, and the initialization operation ends, whereby the light accumulation operation starts, and the predetermined light accumulation period Ts, double gate for each row. Electric charges (holes) are generated and accumulated in the channel region in accordance with the amount of light incident from the top gate electrode side of the photosensor 10. Here, as shown in FIG. 22, the precharge operation (precharge period Tprch) is performed by applying the precharge voltage Vpg from the drain driver 230 to each of the drain lines 203 in parallel within the light accumulation period Ts. Starting, a predetermined voltage based on the precharge voltage Vpg is held at the drain electrode of the double gate type photosensor 110 for each column via the drain line 203.
[0217]
Next, with respect to the double-gate photosensor 10 in which the light accumulation period Ts and the precharge period Tprch have elapsed (the light accumulation operation and the precharge operation are finished), the bottom gate driver 220 through the bottom gate line 202 are provided for each row. , ΦBn are sequentially applied to start a read operation (read period Tread), and drain voltages VD1, VD2, and VD3 corresponding to charges accumulated in the double-gate photosensor 110 for each row. ... Changes in VDm are simultaneously detected by the drain driver 230 via the respective drain lines 203 and read out as an output voltage Vout composed of serial data or parallel data.
[0218]
It should be noted that the detection method of the incident light quantity in each double-gate photosensor 110 is based on a decreasing tendency of the voltages VD1, VD2, VD3,. ) The incident light amount is converted by detecting the voltage value after elapse or by detecting the time until the voltage value is reached with reference to a predetermined threshold voltage.
[0219]
(Integrated voltage adjustment operation)
Next, in the integrated voltage adjustment operation (second signal output operation) in this application example, first, in the controller 250, the reset pulse φTi (φT1,...) Applied to each top gate line 201 in the image reading operation period Tv described above. φT2,... φTn), and a signal waveform for calculating the time integral value of the read pulse φBi (φB1, φB2,. Operation control signals for setting adjustment signals (pulse signals CK1, CK2, input control signals φ1, φ2 and output control signals SET, SETA, SETB shown in the first to fourth embodiments of the present invention) The data is output to each shift register provided in the gate driver 210 and the bottom gate driver 220.
[0220]
Specifically, as shown in FIG. 23A, when the reset pulse φTi is applied to the top gate line 201 during the image reading operation period Tv, the average value of the time integration values in the top gate line 201 is obtained. Vte is expressed by the following equation based on the above equation (1), where the high level of the reset pulse φTi is the positive voltage VtgH and the low level is the negative voltage VtgL.
Vte = {VtgH × Trst + VtgL × (Tv−Trst)} / Tv (3)
Here, since Tv >> Trst and VtgL is a negative voltage, the time integral value or the average value Vte during the image reading operation period is greatly biased toward the negative voltage side.
[0221]
Further, as shown in FIG. 23B, when the read pulse φBi is applied to the bottom gate line 202 during the image reading operation period Tv, the average value Vbe of the time integral value in the bottom gate line 202 is When the high level of the read pulse φBi is a positive voltage VbgH and the low level is a negative voltage VbgL, the following expression is obtained based on the above equation (1).
Vbe = {VbgH × Tread + VbgL × (Tv−Tread)} / Tv (4)
Here, since Tv >> Tread and VbgL is a negative voltage, the time integration value or the average value Vbe during the image reading operation period is set to the negative voltage side as in the case of the reset pulse φTi. It will be greatly biased.
[0222]
For this reason, the state in which the reset pulse φTi and the read pulse φBi biased to a specific polarity are applied to the top gate terminal TG and the bottom gate terminal BG of each double-gate photosensor is shown in the related art. As in the case of FIG. 26 (FIG. 26), the transistor characteristics are deteriorated, and there is a possibility that the light receiving sensitivity of the double-gate photosensor is deteriorated or malfunctions.
[0223]
Therefore, in this application example, an operation control signal ADT for controlling the operation state of the top gate driver 210 is output from the controller 250, and the time integration value during the image reading operation period or the bias of the average value Vte is biased. On the other hand, a top gate voltage adjustment operation (first integrated voltage adjustment operation) in which an adjustment signal having a signal waveform (signal level and signal width) as shown in the following equation is simultaneously applied to each top gate line 201 is executed.
{VtgH × Trst + VtgL × (Tv−Trst)} + VtgH × Twte = 0 (5)
[0224]
Similarly, an operation control signal ADB for controlling the operation state of the bottom gate driver 220 is output from the controller 250, and the time integration value during the image reading operation period, or the deviation of the polarity of the average value Vbe, A bottom gate voltage adjustment operation (second integrated voltage adjustment operation) in which an adjustment signal having a signal waveform (signal level and signal width) as shown in the following equation is simultaneously applied to each bottom gate line 202 is executed.
{VbgH × Tread + VbgL × (Tv−Tread)} + VbgH × Twbe = 0 (6)
[0225]
Here, the case where the signal levels (high levels VtgH, VbgH) used for the reset pulse φTi and the read pulse φBi are applied as they are as the signal level of the adjustment signal is shown. By setting the signal level as described above, it is not necessary to change the configuration of the power supply circuit for setting the signal level of the reset pulse φTi and the readout pulse φBi, and it is easy to control only the signal widths Twte and Twbe of the adjustment signal. By the method, an adjustment signal that satisfies or approaches the relationship of the above expressions (5) and (6) can be set.
[0226]
According to such an integrated voltage adjustment operation, a predetermined signal waveform (signal) is applied to the polarity deviation of the time integration value of the reset pulse φTi and the readout pulse φBi applied to the double-gate photosensor 110 by the image reading operation. By applying an adjustment signal having a level and a signal width, the bias in the polarity of the time integral value can be canceled or adjusted, so that deterioration of the light receiving sensitivity and malfunction of the double gate type photosensor can be suppressed. Thus, it is possible to provide a highly reliable image reading apparatus in which deterioration of reading sensitivity and malfunction are suppressed.
[0227]
In addition, by the top gate voltage adjustment operation and the bottom gate voltage adjustment operation, the adjustment signal is simultaneously applied to a plurality of top gate lines or a plurality of bottom gate lines simultaneously at a predetermined timing, and the time Since the deviation of the polarity of the integral value can be canceled or adjusted, deterioration of the element characteristics of the double gate type photosensor can be corrected in a short time, and the image reading function of the image reading apparatus can be maintained well. it can.
[0228]
In the application example described above, as shown in FIG. 22, the case where the top gate voltage adjustment operation and the bottom gate voltage adjustment operation are executed at different timings has been described. However, the present invention is not limited to this. Instead, both of the integrated voltage adjustment operations may be executed simultaneously or in an overlapping manner.
[0229]
In the application example described above, the drive control method for executing the top gate voltage adjustment operation and the bottom gate voltage adjustment operation immediately after the image reading operation has been described, but the present invention is not limited thereto. It may be executed immediately before the image reading operation, or may be executed at predetermined time intervals. In short, it is sufficient that the deterioration of the element characteristics of the double gate type photosensor is corrected during the image reading operation.
[0230]
【The invention's effect】
According to the present invention, in the shift register circuit including a plurality of signal holding means connected in series, the shift register circuit is input to the signal holding means in the first stage via the plurality of signal holding means. A first signal output operation for sequentially outputting a first output signal from each of the signal holding means while sequentially shifting an input signal to the signal holding means in the subsequent stage and a predetermined output control signal are input. As a result, a predetermined signal level for adjusting the bias of the time integral value of the signal level of the first output signal output by the first signal output operation from each of the plurality of signal holding means is adjusted. And a second signal output operation for simultaneously outputting a second output signal having a signal width and a signal width. Here, the second output signal has a predetermined signal level and signal for adjusting the polarity deviation of the time integral value of the signal level of the first output signal output by the first signal output operation. It is set to have a width.
[0231]
That is, in the first signal output operation, the first output signal (shift signal) having a predetermined signal level is sequentially output from the signal holding means in each stage, thereby realizing a normal shift operation. On the other hand, in the second signal output operation, the second output signal (adjustment signal) having a predetermined signal waveform (signal level and signal width) from the signal holding means at each stage is triggered by the input of the output control signal. ) Are simultaneously output, and the integrated voltage adjustment operation for adjusting the bias of the polarity of the time integral value of the first output signal in the first signal output operation is executed.
[0232]
By selectively repeatedly executing such first and second signal output operations, in the shift operation (first signal output operation), the gate electrode of the field effect transistor constituting the signal holding means of each stage is applied. Even when the threshold characteristic of the field-effect transistor varies due to the application of a gate signal (first output signal) with a biased positive / negative polarity, the integrated voltage adjustment operation (first 2), the adjustment signal (second output signal) having a predetermined signal waveform is simultaneously applied to the gate electrode of the field effect transistor of the signal holding means in each stage. The bias of the time integral value of the signal level of the signal (or the time average value of the integrated voltage) to the positive or negative polarity can be canceled or adjusted, and the threshold characteristic of the field effect transistor can be adjusted. By suppressing the deterioration of malfunction or operating characteristics of the shift register circuit due to variations, it is possible to provide a highly reliable shift register circuit.
[0233]
Further, when the shift register circuit having such a configuration is applied to a reading driving device of an image reading device using a photosensor having a field effect transistor structure as an image reading means, the first and second signal output operations are performed. Are selectively executed repeatedly, when scanning each photosensor in the image reading operation (first signal output operation), a scanning signal (first output signal) with a positive / negative polarity biased to each photosensor. Even when the element characteristics of the photosensor vary due to the applied voltage, in the integrated voltage adjustment operation (second signal output operation), an adjustment signal (first signal waveform) 2 output signal) is simultaneously applied to each photosensor, so that the time integral value (or time average value of the integrated voltage) of the signal level of the scanning signal in the image reading operation is positive. Can offset or adjust the bias to negative polarity, and provide a highly reliable image reading device by suppressing malfunction of the image reading device and deterioration of reading sensitivity due to fluctuations in the element characteristics of the photo sensor. can do.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing a first embodiment of a shift register circuit according to the present invention.
FIG. 2 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to the shift register circuit according to the first embodiment.
FIG. 3 is a timing chart showing changes in potentials of terminals and contacts of the signal holding block applied to the first embodiment.
FIG. 4 is a timing chart showing the operation of the shift register circuit according to the first embodiment.
FIG. 5 is a diagram showing a relationship between signal waveforms of output signals in a shift operation and an integrated voltage adjustment operation of the shift register circuit according to the first embodiment.
FIG. 6 is a schematic configuration diagram showing a second embodiment of a shift register circuit according to the present invention.
FIG. 7 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to a shift register circuit according to a second embodiment.
FIG. 8 is a timing chart showing changes in potentials of terminals and contacts of a signal holding block applied to the second embodiment.
FIG. 9 is a timing chart showing the operation of the shift register circuit according to the second embodiment.
FIG. 10 is a timing chart showing a detailed voltage change in the integrated voltage adjustment operation of the shift register circuit according to the second embodiment.
FIG. 11 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to a third embodiment of the shift register circuit according to the present invention.
FIG. 12 is a timing chart showing an operation of the shift register circuit according to the third embodiment.
FIG. 13 is a circuit configuration diagram showing a specific configuration of a signal holding block applied to a fourth embodiment of a shift register circuit according to the present invention.
FIG. 14 is a schematic configuration diagram showing an overall configuration of a liquid crystal display device (first application example) to which a shift register circuit according to the present invention is applied;
FIG. 15 is a detailed diagram illustrating a configuration of a main part of a liquid crystal display device according to a first application example.
FIG. 16 is a cross-sectional structure diagram illustrating a schematic configuration of a double-gate photosensor.
FIG. 17 is a timing chart illustrating an example of a basic drive control operation of a double gate type photosensor.
FIG. 18 is a conceptual diagram showing the operation of a double gate type photosensor.
FIG. 19 is a diagram showing a light response characteristic of an output voltage of a double gate type photosensor.
FIG. 20 is a schematic configuration diagram illustrating an overall configuration of an image reading apparatus (second application example) to which the shift register circuit according to the present invention is applied.
FIG. 21 is a detailed diagram illustrating a main configuration of an image reading apparatus according to a second application example.
FIG. 22 is a timing chart illustrating an example of a drive control method of the photosensor system.
FIG. 23 is a diagram illustrating a relationship between signal waveforms of signals applied to a top gate line and a bottom gate line in an image reading operation and an integrated voltage adjustment operation of an image reading apparatus according to a second application example.
FIG. 24 is a schematic configuration diagram showing a shift register circuit in the prior art.
FIG. 25 is a timing chart showing the operation of the shift register circuit in the prior art.
FIG. 26 is a diagram showing a variation tendency of gate voltage-drain current characteristics (threshold characteristics) in a field effect transistor.
FIG. 27 is a diagram illustrating a voltage waveform of a pulse applied to the photosensor and a deviation of a time average value of an integrated voltage.
[Explanation of symbols]
RSAk-1~ RSAk + 2, RSBk-1~ RSBk + 2          Signal holding block
T11-T16, T21-T27, T31-T38, T41-T48 MOS transistors
OTk-1~ OTk + 2      Output signal
CK1, CK2 pulse signal
φ1, φ2 pulse signal
SET, SETA, SETB Output control signal
NA, NC, NE, NG contact
NB, ND, NF, NH connection contact
Nout output contact
10 Liquid crystal display panel
20 Source driver
30 Gate driver
21, 31 Shift register
40 LCD controller
110 Double gate type photo sensor
200 Photosensor array
210 Top gate driver
220 Bottom gate driver
230 Drain driver
250 controller

Claims (12)

直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記信号保持手段は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記クロック信号に基づいて前記第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路。In a shift register circuit comprising a plurality of signal holding means connected in series,
The signal holding means is
An input control unit that captures an input signal at a first signal timing and holds a signal level based on the input signal;
An output control unit that outputs a first output signal having a high level or a low level based on the held signal level;
A discharge controller for discharging the held signal level at a second signal timing;
With
A second voltage signal of high level and a low level of the clock signal and a high level and a low level with a period of Jo Tokoro is supplied to the output control unit,
The input signal inputted to the signal holding means at the first stage through the plurality of signal holding means is sequentially shifted to the signal holding means at the next stage and the high level from each of the signal holding means. wherein the first output signal sequentially output having a signal level based on the clock signal, wherein in the first output does not signal and outputs the signal holding means having a signal level based on a high level the clock signal, the row of A first signal output operation for outputting a first output signal based on the second voltage signal of a level;
By inputting the second voltage signal at the high level as a predetermined output control signal, the first output signal output from each of the plurality of signal holding means by the first signal output operation is output. a second signal output operation for outputting a second output signal at the same time to have a predetermined signal level and signal width for adjusting the polarity bias of time integral value of the signal level,
Selectively run,
In each of the plurality of signal holding means,
The input control unit
A first transistor that is turned on at the first signal timing to which an input control signal is applied and that takes in the input signal to the voltage holding contact;
The output control unit
Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
A third transistor that is turned on based on the signal level of the input signal captured on the voltage holding contact side, and that outputs the first output signal based on the clock signal ;
When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
The discharge controller is
A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage and discharges the signal level on the voltage holding contact side;
The fourth transistor is connected to a control terminal, and the second voltage signal at the low level is applied to the control terminal in the first signal output operation, and the second signal is applied to the control terminal in the second signal output operation. The second voltage signal of a predetermined signal level for adjusting the bias of the polarity of the time integral value of the signal level of the output signal of 1 is applied;
The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. A shift register circuit that outputs the second output signal based on a voltage of a predetermined signal level that adjusts the bias of the polarity of the time integral value of the signal level of the output signal. 直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が供給され、前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第２の信号出力動作の際、前記ハイレベルの前記第２の電圧信号を前記出力制御信号として入力することにより、前記ハイレベルの前記第２の電圧信号に基づいて前記第２の出力信号を出力する第１の出力状態と、前記ハイレベルの前記クロック信号に基づいて前記第２の出力信号を出力する第２の出力状態と、を切り換えて、所定の信号レベル及び信号幅を有する前記第２の出力信号を出力し、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、
前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力し、
前記第６のトランジスタのゲートは第２制御端子に接続され、前記第６のトランジスタは、前記第１の信号出力動作において、前記第２制御端子に印加されたハイレベルの電圧に基づいてオンし、前記第２の信号出力動作において前記第２制御端子に印加されたローレベルの電圧に基づいてオフすることを特徴とするシフトレジスタ回路。In a shift register circuit comprising a plurality of signal holding means connected in series,
Each of the plurality of signal holding means includes
An input control unit that captures the input signal at a first signal timing and holds a signal level based on the input signal;
A high-level and low-level clock signal having a predetermined period and a high-level and low-level second voltage signal are supplied, and a first output having a high level or a low level based on the held signal level An output control unit for outputting a signal;
A discharge controller for discharging the held signal level at a second signal timing;
With
An input signal input to the first signal holding means via the plurality of signal holding means is sequentially shifted to the signal holding means in the subsequent stage, and the high level signal is output from each of the signal holding means. wherein the first output signal sequentially output, the first output signal does not output the signal holding means having a signal level based on the clock signal of the high level, the row having a signal level based on the clock signal A first signal output operation for outputting a first output signal based on the second voltage signal of a level ;
Wherein by inputting the high level the second voltage signal as a predetermined output control signals, from each of said plurality of signal holding means, said first said output by the signal output operation of the first output signal a second signal output operation for outputting a second output signal at the same time having a predetermined signal level and signal width for adjusting the polarity bias of time integral value of the signal level,
Selectively run,
In the second signal output operation, by inputting the second voltage signal at the high level as the output control signal, the second output signal based on the second voltage signal at the high level. And a second output state for outputting the second output signal based on the high-level clock signal , and having a predetermined signal level and signal width. Output a second output signal;
The input control unit
A first transistor that is turned on at the first signal timing to which the input signal is applied and that takes the input signal to the voltage holding contact;
The output control unit
Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
Based on the signal level of the input signal captured on the voltage holding contact side,
Based on the clock signal at the high level, the first output signal at the high level is output for the first signal output operation, and output by the first signal output operation for the second signal output operation. A third transistor that outputs the high-level second output signal that adjusts the bias of the polarity of the time-integrated value of the signal level of the first output signal,
When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
The discharge controller is
A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage, and that can discharge the signal level on the voltage holding contact side;
A sixth transistor connected in series to the fifth transistor, turned on based on a sixth voltage signal, and discharging a signal level on the voltage holding contact side;
With
The fourth transistor is connected to a first control terminal, and the second voltage signal of the low level is applied to the first control terminal in the first signal output operation, and the second signal output In operation, the second voltage signal of a predetermined signal level that adjusts the bias of the polarity of the time integral value of the signal level of the first output signal is applied,
The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. Outputting the second output signal based on a voltage of a predetermined signal level for adjusting the bias of the polarity of the time integral value of the signal level of the output signal;
The gate of the sixth transistor is connected to a second control terminal, and the sixth transistor is turned on based on a high level voltage applied to the second control terminal in the first signal output operation. The shift register circuit is turned off based on a low level voltage applied to the second control terminal in the second signal output operation. 直列に接続された複数の信号保持手段を備えたシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで前記入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力動作と、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力動作と、
を選択的に実行し、
前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給され、
前記入力制御部は、
前記入力信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて前記第１の信号出力動作に前記ハイレベルの前記第１の出力信号を出力し、前記第２の信号出力動作に、前記第１の信号出力動作によって出力された前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する前記ハイレベルの第２の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記第２の電圧信号に基づいて前記第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電可能とする第５のトランジスタと、
前記第５のトランジスタに直列に接続され、第６の電圧信号に基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第６のトランジスタと、
を備え、
前記第４のトランジスタは第１制御端子に接続され、前記第１制御端子には、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力動作において前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力動作において前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路。In a shift register circuit comprising a plurality of signal holding means connected in series,
Each of the plurality of signal holding means includes
An input control unit that captures the input signal at a first signal timing and holds a signal level based on the input signal;
An output control unit that outputs a first output signal having a high level or a low level based on the held signal level;
A discharge controller for discharging the held signal level at a second signal timing;
With
A high-level and low-level clock signal having a predetermined period and a high-level and low-level second voltage signal are supplied to the output control unit,
An input signal input to the first signal holding means via the plurality of signal holding means is sequentially shifted to the signal holding means in the subsequent stage, and the high level signal is output from each of the signal holding means. wherein the first output signal sequentially output, the first output signal does not output the signal holding means having a signal level based on the clock signal of the high level, the row having a signal level based on the clock signal A first signal output operation for outputting a first output signal based on the second voltage signal of a level ;
By inputting the second voltage signal at the high level as a predetermined output control signal, the first output signal output from each of the plurality of signal holding means by the first signal output operation is output. a second signal output operation for outputting a second output signal at the same time to have a predetermined signal level and signal width for adjusting the polarity bias of time integral value of the signal level,
Selectively run,
During the first signal output operation, the clock signal is supplied in a first cycle to the odd-numbered signal holding means of the signal holding means, and is supplied to the even-numbered signal holding means. On the other hand, the first cycle is supplied in a second cycle having an inversion relationship with the first cycle,
The input control unit
A first transistor that is turned on at the first signal timing to which the input signal is applied and that takes the input signal to the voltage holding contact;
The output control unit
Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
The first output signal of the high level is turned on based on the signal level of the input signal taken into the voltage holding contact, and the first signal output operation is performed based on the clock signal of the high level. And the second signal output operation adjusts the bias of the polarity of the time integral value of the signal level of the first output signal output by the first signal output operation. A third transistor that outputs an output signal of
When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and the second output is turned on based on the second voltage signal. A fourth transistor for outputting a signal;
With
The discharge controller is
A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage, and that can discharge the signal level on the voltage holding contact side;
A sixth transistor connected in series to the fifth transistor, turned on based on a sixth voltage signal, and discharging a signal level on the voltage holding contact side;
With
The fourth transistor is connected to a first control terminal, and the second voltage signal of the low level is applied to the first control terminal in the first signal output operation, and the second signal output In operation, the second voltage signal of a predetermined signal level that adjusts the bias of the polarity of the time integral value of the signal level of the first output signal is applied,
The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output operation, and the first transistor in the second signal output operation. A shift register circuit that outputs the second output signal based on a voltage of a predetermined signal level that adjusts the bias of the polarity of the time integral value of the signal level of the output signal. 前記信号保持手段は、前記第１の信号出力動作の際、前記入力制御部に印加される入力制御信号の印加タイミングに基づいて、前記入力信号を取り込むことを特徴とする請求項１に記載のシフトレジスタ回路。  The said signal holding | maintenance means captures the said input signal based on the application timing of the input control signal applied to the said input control part in the said 1st signal output operation | movement. Shift register circuit. 前記信号保持手段は、前記第１の信号出力動作の際、前記入力制御部に入力される前記入力信号の入力タイミングに基づいて、前記入力信号を取り込むことを特徴とする請求項１に記載のシフトレジスタ回路。  The said signal holding | maintenance means takes in the said input signal based on the input timing of the said input signal input into the said input control part in the said 1st signal output operation | movement. Shift register circuit. 前記第１の信号出力動作の際に、前記出力制御部に供給される前記第２の電圧信号は、所定の低い信号レベルを有していることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。  4. The second voltage signal supplied to the output control unit during the first signal output operation has a predetermined low signal level. A shift register circuit according to 1. 前記第１の信号出力動作の際、前記クロック信号は、前記信号保持手段のうち、奇数段目の信号保持手段に対しては、第１の周期で供給され、偶数段目の信号保持手段に対しては、前記第１の周期とは反転関係を有する第２の周期で供給されることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。During the first signal output operation, the clock signal is supplied in a first cycle to the odd-numbered signal holding means of the signal holding means, and is supplied to the even-numbered signal holding means. 4. The shift register circuit according to claim 1, wherein the shift register circuit is supplied in a second cycle having an inversion relationship with the first cycle. 5. 前記第６の電圧信号は、前記第２の電圧信号と反転関係を有するように設定されていることを特徴とする請求項２又は３に記載のシフトレジスタ回路。  4. The shift register circuit according to claim 2, wherein the sixth voltage signal is set to have an inversion relationship with the second voltage signal. 5. 前記信号保持手段を構成する前記各トランジスタは、同一のチャネル型の電界効果トランジスタであることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。  4. The shift register circuit according to claim 1, wherein each of the transistors constituting the signal holding means is the same channel type field effect transistor. 直列に接続された複数の信号保持手段を備えたシフトレジスタ回路の駆動制御方法において、
前記複数の信号保持手段の各々は、
第１の信号タイミングで入力信号を取り込み、該入力信号に基づく信号レベルを保持する入力制御部と、
前記保持された信号レベルに基づいて、ハイレベル又はローレベルを有する第１の出力信号を出力する出力制御部と、
第２の信号タイミングで前記保持された信号レベルを放電する放電制御部と、
を備え、
所定の周期を有するハイレベルとローレベルのクロック信号とハイレベルとローレベルの第２の電圧信号が、前記出力制御部に供給され、
前記複数の信号保持手段の各々において、
前記入力制御部は、
入力制御信号が印加される前記第１の信号タイミングでオン動作し、前記入力信号を電圧保持接点側に取り込む第１のトランジスタを備え、
前記出力制御部は、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、所定の負荷を介して、所定の高い信号レベルを有する第５の電圧信号から供給される信号レベルを放電する第２のトランジスタと、
前記電圧保持接点側に取り込まれた前記入力信号の信号レベルに基づいてオン動作し、前記ハイレベルの前記クロック信号に基づいて第１の出力信号を出力する第３のトランジスタと、
前記第２のトランジスタのオフ動作時に、前記負荷を介して、前記第５の電圧信号から供給される高い信号レベルに基づいてオン動作し、前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記ハイレベルの前記第２の電圧信号に基づいて第２の出力信号を出力する第４のトランジスタと、
を備え、
前記放電制御部は、
次段の前記信号保持手段から出力される前記第１又は第２の出力信号の信号レベルに基づいてオン動作し、前記電圧保持接点側の信号レベルを放電する第５のトランジスタを備え、
前記複数の信号保持手段を介して、初段の前記信号保持手段に入力された前記入力信号を、順次、次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から前記ハイレベルの前記クロック信号に基づく信号レベルを有する前記第１の出力信号を順次出力し、前記ハイレベルの前記クロック信号に基づく信号レベルを有する第１の出力信号を出力していない信号保持手段では、前記ローレベルの前記第２の電圧信号に基づいた第１の出力信号を出力する第１の信号出力ステップと、
前記ハイレベルの前記第２の電圧信号を所定の出力制御信号として入力することにより、前記複数の信号保持手段の各々から、前記第１の信号出力ステップによって出力された前記第１の出力信号の信号レベルの時間積分値の偏りを調整する所定の信号レベル及び信号幅を有する第２の出力信号を同時に出力する第２の信号出力ステップと、
を所定の順序で実行し、
前記第４のトランジスタは制御端子に接続され、前記制御端子には、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号が印加され、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの前記第２の電圧信号が印加され、
前記第４のトランジスタは、前記第１の信号出力ステップにおいて前記ローレベルの前記第２の電圧信号に基づいて前記第１の出力信号を出力し、前記第２の信号出力ステップにおいて前記第１の出力信号の信号レベルの時間積分値の極性の偏りを調整する所定の信号レベルの電圧に基づいて前記第２の出力信号を出力することを特徴とするシフトレジスタ回路の駆動制御方法。In a drive control method of a shift register circuit comprising a plurality of signal holding means connected in series,
Each of the plurality of signal holding means includes
An input control unit that captures an input signal at a first signal timing and holds a signal level based on the input signal;
An output control unit that outputs a first output signal having a high level or a low level based on the held signal level;
A discharge controller for discharging the held signal level at a second signal timing;
With
A second voltage signal of high level and a low level of the clock signal and a high level and a low level with a period of Jo Tokoro is supplied to the output control unit,
In each of the plurality of signal holding means,
The input control unit
A first transistor that is turned on at the first signal timing to which an input control signal is applied and that takes in the input signal to the voltage holding contact;
The output control unit
Based on the signal level of the input signal taken in to the voltage holding contact side, the signal level supplied from the fifth voltage signal having a predetermined high signal level is discharged via a predetermined load. A second transistor;
A third transistor that is turned on based on the signal level of the input signal captured on the voltage holding contact side, and that outputs a first output signal based on the high-level clock signal ;
When the second transistor is turned off, the second transistor is turned on based on a high signal level supplied from the fifth voltage signal via the load, and based on the low voltage of the second voltage signal. A fourth transistor that outputs a first output signal and outputs a second output signal based on the second voltage signal at the high level;
With
The discharge controller is
A fifth transistor that is turned on based on the signal level of the first or second output signal output from the signal holding means in the next stage and discharges the signal level on the voltage holding contact side;
The input signal inputted to the signal holding means at the first stage through the plurality of signal holding means is sequentially shifted to the signal holding means at the next stage and the high level from each of the signal holding means. wherein said first output signal sequentially output having a signal level based on the clock signal, in the high level of the first outputs no output signal signal holding means having a signal level based on the clock signal, the A first signal output step of outputting a first output signal based on the second voltage signal at a low level;
By inputting the second voltage signal at the high level as a predetermined output control signal , the first output signal output from each of the plurality of signal holding means by the first signal output step is output. A second signal output step of simultaneously outputting a second output signal having a predetermined signal level and a signal width for adjusting the bias of the time integral value of the signal level ;
Are performed in a predetermined order,
The fourth transistor is connected to a control terminal, and the low voltage second voltage signal is applied to the control terminal in the first signal output step, and the second signal signal is output to the control terminal in the second signal output step. The second voltage signal of a predetermined signal level for adjusting the bias of the polarity of the time integral value of the signal level of the output signal of 1 is applied;
The fourth transistor outputs the first output signal based on the second voltage signal at the low level in the first signal output step, and the first transistor in the second signal output step. A drive control method for a shift register circuit, characterized in that the second output signal is output based on a voltage of a predetermined signal level for adjusting the bias of the polarity of the time integral value of the signal level of the output signal. 請求項１記載のシフトレジスタ回路を備えた表示駆動装置において、A display driving apparatus comprising the shift register circuit according to claim 1.
前記シフトレジスタ回路から順次出力された所望の画像を表示するための駆動信号に基づいて表示される複数の表示画素がマトリクス状に配列された表示手段を備えることを特徴とする表示駆動装置。  A display driving device comprising: a display unit in which a plurality of display pixels to be displayed based on a driving signal for displaying a desired image sequentially output from the shift register circuit are arranged in a matrix. 請求項１記載のシフトレジスタ回路を備えた読取駆動装置において、In the reading drive apparatus provided with the shift register circuit according to claim 1,
前記シフトレジスタ回路から順次出力された駆動信号に基づいて画像を読み取る複数の読取画素がマトリクス状に配列された画像読取手段を備えることを特徴とする読取駆動装置。  A reading drive apparatus comprising: an image reading unit in which a plurality of reading pixels for reading an image based on drive signals sequentially output from the shift register circuit are arranged in a matrix.
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