JP4480762B2 - 定常状態にある回路のシミュレーション方法 - Google Patents
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Description
−Vbinitを初期化する段階、
−図3の時間0とt1の間の持続時間に対応するサイクルベースのシミュレーション106を実施する段階(該サイクルの長さは過渡的ステージ107のものよりも短かい)、
−VbinitがVbinit-steadyに対応するか否かを決定し、必要があれば先行段階に戻る段階、
−Vbinit-steadyが一旦確立されたならば、VbinitをVbinit-steadyに課すことにより静的シミュレーション105を実施し、その後、過渡的ステージ107次に定常状態のステージ108という二つステージを含むシミュレーション106を実施する段階、である。
1.基板が浮遊基板である回路のトランジスタのリストを新規作成する段階、
2.電位Vbinitを初期化する段階、
3.初期静的シミュレーション105を実行する段階、
4.過渡的ステージ107の一部に対応する予め設定されたサイクルベースで回路のシミュレーション106を実行する段階、
5.このサイクルの開始と終りの間のトランジスタの電荷ΔQbの変動を評価する段階、
6.この変動が予め設定された閾値より大きい場合、数学的外挿法を用いて電位Vbinitを調整することにより段階(3)に戻る段階、
7.そうでなければ値Vbinitは値Vbinit-steadyに対応し、回路の最後の静的シミュレーション105と次に時間的シミュレーション106における浮遊基板の初期値としてみなされる段階、
を含む異なる段階が含まれる。
(a)トランジスタのリストを新規作成する段階、
(b)確立された時間的間隔の間に前記回路の入力端に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノードで信号を記憶する段階、
(c)リスト中の各トランジスタについて他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された基準に関連させて、前記対応する記憶済み信号をそれらのノードに適用した時点で前記変動を解析する段階、
(d)該基準が遵守されていない場合には、
i.各々の前記トランジスタの初期電気的環境を一旦修正して前記基準に収束させる段階、
ii.そして段階(C)に戻る段階、
(e)前記時間的間隔中に回路の前記入力端で段階(b)の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタを収納しているものであり、各々の前記トランジスタについて前記基準が遵守されていることを検査する段階、
を含んで成ることを特徴とする方法を提案している。
−段階(b)において、まず最初に静的解析を実行する;
−段階(a)において、浮遊基板を有するSOIのトランジスタのリストを新規作成する;
−段階(b)及び(e)において、浮遊基板に対応するノードは自由であり、段階(c)及び(d)において、異なるシミュレーション電源を介してそのそれぞれの電位が初期化される;
−段階(b)で適用された励起信号は周期的時間信号である;
−段階(b)は前記時間的間隔を決定する段階を予備的に含む;
−前記決定段階は段階(b)内の前記励起信号に共通の特性を評価することから成る;
−前記共通の特性は周期である;
−段階(b)中の前記確立段階は、前記励起信号の周期のうちの最低多重周期を評価することから成る;
−段階(b)において、各トランジスタの少なくとも三つのノードの信号を記憶する;
−段階(c)は前記回路の前記リストのトランジスタのノードの切断を含んで成る;
−段階(c)で、前記信号の適用は、各々の前記独立したトランジスタの前記ノードに異なるシミュレーション電源を接続することによって実行される;
−各々の電源は、それが接続されているノードに対応する記憶済み信号を再生する;
−段階(b)及び(c)において、各トランジスタの前記ノードは、
・ゲート、
・ドレイン、
・ソース、である;
−段階(d)及び(e)において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動とを比較することによって前記基準が遵守されているか否かをそれぞれに確立し検査する;
−前記特性は浮遊基板の電荷である;
−段階(e)の終りで前記基準が遵守されていないかぎり、新たに段階(b)〜(e)の一セットを実行する;
−新たなセットの段階(b)において、各トランジスタの前記初期電気的環境は、先行するセットの段階(d)で実施された最後の修正の初期電気的環境に対応する;
−段階(d)において、浮遊基板の初期電位を修正することによって、トランジスタの前記初期電気的環境を修正する;
−段階(b)における前記記憶段階は、前記信号を表わすデータをファイル内に記憶することから成る;
−段階(c)において、ファイル内に記憶された前記データは前記対応する信号を適用するために読取られる。
−図1Aは、CMOS−SOIインバータのP型部分空乏SOIトランジスタの浮遊基板の電位の広い時間スケール全体にわたる推移を例示している;
−図1Bは、過渡的ステージ中のシミュレーションの始めにおける図1Aの分解図を示す;
−図1Cは、定常状態におけるシミュレーションの、シミュレーション終了時における図1Aの分解図を示す;
−図2は、結果が図1A〜1Cに例示されているシミュレーションにおいて使用されたCMOS−SOIインバータを概略的に示す;
−図3は、基本的に、一つの回路の定常状態におけるシミュレーションの三つのステージを例示する;
−図4は、浮遊基板の電位がVbinit-steadyに初期化された場合の回路の定常状態におけるシミュレーションを例示する;
−図5は、回路のシミュレーションにおける一サイクルの決定の一例を示す。
−図6A及び6Bは、独立して解析を行なうことを目的とした該方法に従った回路のトランジスタの切断を例示する;
−図7は、CMOS−SOIインバータの中で使用されるN型部分空乏SOIトランジスタの浮遊基板の電荷変動を例示する。
サイクル=LCM(T1)
なお式中LCMは最小公倍数を表わす。
100 SOIインバータ
101 周期的電圧源
102 電位
105 静的シミュレーション
107 過渡的ステージ
108 定常ステージ
200 ノード
201 ノード
202 ノード
203 最低多重周期の信号
206 浮遊基板
220 トランジスタ
300 サブ回路
Claims (20)
- SOIタイプのトランジスタのコンポーネントを含む電子回路の定常状態における、前記電子回路の応答をシミュレートするための方法において、以下の各段階、すなわち、
(a)トランジスタのリストを新規作成する段階、
(b)確立された時間的間隔の間に前記回路の入力端に対しシミュレーション励起信号が適用された時点で、リスト内の各トランジスタのノードの信号を記憶する段階、
(c)リスト中の各トランジスタについて、他のトランジスタとは独立した形で、それらの各々に共通の電気的特性の変動に関して予め設定された閾値に関連させて、前記対応する記憶済み信号をそれらのノードに適用した時点で前記変動を解析する段階、
(d)該閾値が遵守されていない場合には、
i.各々の前記トランジスタの初期電気的環境を一旦修正して前記閾値に収束させる段階、
ii.そして段階(c)に戻る段階、
(e)前記時間的間隔中に回路の前記入力端で段階(b)の前記シミュレーション励起信号を再度適用し、なお該回路は、前記初期電気的環境が修正された前記トランジスタを収納しているものであり、各々の前記トランジスタについて前記閾値が遵守されていることを検査する段階、
を含み、
段階(b)及び(c)において、各トランジスタの前記ノードが、
−ゲート、
−ドレイン、
−ソース、
であることを特徴とする、定常状態にある回路のシミュレーション方法。 - 段階(b)においてまず最初に静的解析を実行することを特徴とする、請求項1に記載の方法。
- 段階(a)において、浮遊基板を有するSOIのトランジスタのリストを新規作成することを特徴とする、請求項1または2に記載の方法。
- 段階(b)及び(e)において、浮遊基板に対応するノードが自由であること、そして、段階(c)及び(d)において、異なるシミュレーション電源を介してそのそれぞれの電位を初期化することを特徴とする、請求項3に記載の方法。
- 段階(b)で適用された励起信号が周期的時間信号であることを特徴とする、請求項1〜4のいずれか一つに記載の方法。
- 段階(b)が前記時間的間隔を決定する段階を予備的に含むことを特徴とする、請求項1〜5のいずれか一つに記載の方法。
- 前記決定段階が段階(b)内の前記励起信号に共通の特性を評価することから成ることを特徴とする、請求項6に記載の方法。
- 前記共通の特性が周期であることを特徴とする、請求項7に記載の方法。
- 段階(b)中の前記確立段階が、前記励起信号の周期のうちの最低多重周期を評価することから成ることを特徴とする、請求項6に記載の方法。
- 段階(b)において、各トランジスタの少なくとも三つのノードの信号を記憶することを特徴とする、請求項1〜9のいずれか一つに記載の方法。
- 段階(c)が前記回路の前記リストのトランジスタのノードの切断を含んで成ることを特徴とする、請求項1〜10のいずれか一つに記載の方法。
- 段階(c)で、前記信号の適用が、各々の前記独立したトランジスタの前記ノードに異なるシミュレーション電源を接続することによって実行されることを特徴とする、請求項1〜11のいずれか一つに記載の方法。
- 各々の電源が、それが接続されているノードに対応する記憶済み信号を再生することを特徴とする、請求項12に記載の方法。
- 段階(d)及び(e)において、前記時間的間隔の間に予め設定された閾値と前記電気的特性の変動とを比較することによって前記閾値が遵守されているか否かをそれぞれに確立し検査することを特徴とする、請求項1〜13のいずれか一つに記載の方法。
- 前記特性が浮遊基板の電荷であることを特徴とする、請求項14に記載の方法。
- 段階(e)の終りで前記閾値が遵守されていないかぎり、新たに段階(b)〜(e)の一セットを実行することを特徴とする、請求項1〜15のいずれか一つに記載の方法。
- 新たなセットの段階(b)において、各トランジスタの前記初期電気的環境が先行するセットの段階(d)で実行された最後の修正の初期電気的環境に対応することを特徴とする、請求項16に記載の方法。
- 段階(d)において、浮遊基板の初期電位を修正することによって、トランジスタの前記初期電気的環境を修正することを特徴とする、請求項3〜17のいずれか一つに記載の方法。
- 段階(b)における前記記憶段階が、前記信号を表わすデータをファイル内に記憶することから成ることを特徴とする、請求項1〜18のいずれか一つに記載の方法。
- 段階(c)において、ファイル内に記憶された前記データが前記対応する信号を適用するために読取られることを特徴とする、請求項19に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0403201A FR2868181B1 (fr) | 2004-03-29 | 2004-03-29 | Procede de simulation d'un circuit a l'etat stationnaire |
PCT/IB2005/001016 WO2005093611A2 (en) | 2004-03-29 | 2005-03-25 | Method for simulating a circuit in the steady state |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007531139A JP2007531139A (ja) | 2007-11-01 |
JP4480762B2 true JP4480762B2 (ja) | 2010-06-16 |
Family
ID=34944610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007505671A Active JP4480762B2 (ja) | 2004-03-29 | 2005-03-25 | 定常状態にある回路のシミュレーション方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20080275689A1 (ja) |
EP (1) | EP1730660A2 (ja) |
JP (1) | JP4480762B2 (ja) |
FR (1) | FR2868181B1 (ja) |
WO (1) | WO2005093611A2 (ja) |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6141632A (en) * | 1997-09-26 | 2000-10-31 | International Business Machines Corporation | Method for use in simulation of an SOI device |
US6816824B2 (en) * | 1999-04-19 | 2004-11-09 | International Business Machines Corporation | Method for statically timing SOI devices and circuits |
JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
TW548596B (en) * | 2000-08-05 | 2003-08-21 | Ibm | Automatic check for cyclic operating conditions for SOI circuit simulation |
JP4313537B2 (ja) * | 2001-02-02 | 2009-08-12 | 富士通株式会社 | 低振幅電荷再利用型低電力cmos回路装置、加算器回路及び加算器モジュール |
US6795951B2 (en) * | 2001-02-09 | 2004-09-21 | International Business Machines Corporation | Method and system for fault-tolerant static timing analysis |
FR2840454B1 (fr) * | 2002-05-30 | 2004-08-27 | St Microelectronics Sa | Procede et dispositif de caracterisation d'une cellule logique cmos destinee a etre realisee dans une technologie de type silicium sur isolant partiellement appauvri |
US7013440B2 (en) * | 2002-06-19 | 2006-03-14 | Nascentric, Inc. | Apparatus and methods for interconnect characterization in electronic circuitry |
US7127384B2 (en) * | 2002-08-27 | 2006-10-24 | Freescale Semiconductor, Inc. | Fast simulation of circuitry having SOI transistors |
US6836871B2 (en) * | 2002-10-29 | 2004-12-28 | Hewlett-Packard Development Company, L.P. | Process and system for developing dynamic circuit guidelines |
JP2004179502A (ja) * | 2002-11-28 | 2004-06-24 | Seiko Epson Corp | 部分空乏型のsoimosfetのspiceパラメータ抽出、spice計算及びデバイス解析の方法 |
US7429880B2 (en) * | 2003-08-11 | 2008-09-30 | Amar Pal Singh Rana | Reduced glitch dynamic logic circuit and method of synthesis for complementary oxide semiconductor (CMOS) and strained/unstrained silicon-on-insulator (SOI) |
US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
-
2004
- 2004-03-29 FR FR0403201A patent/FR2868181B1/fr not_active Expired - Fee Related
-
2005
- 2005-03-25 WO PCT/IB2005/001016 patent/WO2005093611A2/en not_active Application Discontinuation
- 2005-03-25 EP EP05718465A patent/EP1730660A2/en not_active Withdrawn
- 2005-03-25 US US11/547,547 patent/US20080275689A1/en not_active Abandoned
- 2005-03-25 JP JP2007505671A patent/JP4480762B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20080275689A1 (en) | 2008-11-06 |
EP1730660A2 (en) | 2006-12-13 |
JP2007531139A (ja) | 2007-11-01 |
FR2868181B1 (fr) | 2006-05-26 |
WO2005093611A2 (en) | 2005-10-06 |
WO2005093611A3 (en) | 2006-10-05 |
FR2868181A1 (fr) | 2005-09-30 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080306 |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
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A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091007 |
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A602 | Written permission of extension of time |
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|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091106 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091113 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20091207 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100316 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130326 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |