JP4473995B2

JP4473995B2 - 半導体素子の製造方法

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Publication number: JP4473995B2
Application number: JP33727299A
Authority: JP
Inventors: 祥史竹山; 勉村上; 幸司都築; 孝一清水; 豪人吉野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-11-29
Filing date: 1999-11-29
Publication date: 2010-06-02
Anticipated expiration: 2019-11-29
Also published as: JP2001156320A

Description

【０００１】
【発明の属する技術分野】
本発明は、整流機能を有する半導体素子の製造方法に関するものであり、特に光起電力素子などの製造工程において表面の一部をライン状に除去する半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
近年、温室効果すなわちＣＯ₂の増加による地球の温暖化が問題となっており、ＣＯ₂を排出しないクリーンなエネルギー源開発への要求がますます高まっている。このようなエネルギー源の１つとして原子力発電が挙げられるが、放射性廃棄物の問題等解決しなければならない問題が多く、より安全性の高いクリーンなエネルギー源が望まれている。
【０００３】
そして、将来期待されているクリーンなエネルギー源の中でも、太陽電池（光起電力素子）は、そのクリーンさ、安全性の高さ、取り扱いの容易さという面から非常に注目されている。
【０００４】
光起電力素子等の半導体素子の製造においては、基板等の上に薄膜を形成した後、半導体素子の出力電圧を高めるために、同一の基板上に形成された半導体素子の一部をライン状にスクライブすることで複数に分割し、直列接続することによって集積化する集積化半導体素子が知られている。また、シリコンウェハ等の半導体ウェハを用いた半導体素子においても、半導体ウェハの表面の一部をライン状にスクライブ加工する場合がある。
【０００５】
このような薄膜及び表面層のスクライブには、従来、化学的エッチングまたはレーザー光等のエネルギービームによるアブレーションが用いられており、特にレーザーを用いて透明導電層や光電変換層を分割する技術、即ちレーザースクライブの技術が検討され、数多く提案されている。
【０００６】
例えば特公昭６２−１４９５４号公報には、集積型太陽電池の構造が開示されており、このような太陽電池では、非晶質シリコン薄膜、金属薄膜、あるいは透明導電膜等の金属酸化物薄膜等の薄膜がライン状にスクライブ加工されている。
【０００７】
特開平５−２５１７３号公報には、概要、基板側薄膜電極と、該薄膜電極上に形成されたｐｉｎ接合からなる非晶質半導体と、該非晶質半導体層上に形成された裏面薄膜電極とからなる、複数の光電変換体がガラス基板上に配設され、該光電変換体の一部が直列接続されてなる集積型太陽電池モジュールの製造工程において、前記非晶質半導体層の一部を除去する手段としてＹＡＧレーザーを用いる技術が開示されている。
【０００８】
また、特開平７−３０７４８２号公報には、概要、同一基板上に分離形成された基板側電極上に、第１導電型半導体層、ｉ型半導体層および上記第１導電型半導体層とは反対導電型の第２導電型半導体層を積層した積層半導体層を１層以上形成し、かつ上記積層半導体層を半導体層分割分離溝により分割し、分割された上記半導体層上に背面電極を形成し、隣接する上記積層半導体層の上記基板側電極と上記背面側電極とを接続した集積型太陽電池の製造工程において、レーザースクライブ法により前記分割分離溝の形成を行う技術が開示されている。
【０００９】
また、特開平９−８３３７号公報には、概要、基板上に複数の領域に分割して設けられた第１電極層上に、２つの第１電極層にわたって、一方の第１電極層上に開口した接続用開口部を設けた複数の半導体層が設けられ、半導体層上の接続用開口部を除く領域には導電体層が設けられているとともに、この導電体層上に接続用開口部を介して一方の第１電極層と電気的に接続した状態で第２電極層が設けられることにより、第２電極層と他方の第１電極層とによって挟まれる領域からなる単位素子が複数直列に接続された集積化薄膜太陽電池の製造工程において、レーザースクライブ法により電極層を溶断する技術が開示されている。
【００１０】
また、特開平９−３６３９７号公報には、概要、アモルファスシリコン層の両面に第１電極と第２電極とが積層されており、第２電極は絶縁基板に密着して積層されているとともに、隣り合う発電セルの第２電極は絶縁溝で絶縁されており、隣り合う発電セルの第１電極と第２電極はレーザー接続部で連結されており、このレーザー接続部に隣接して設けられているレーザー切断部が隣り合う発電セルの第１電極を切断してなる集積型太陽電池の製造工程においてレーザースクライブ法により電極を切断し、レーザーウエルディンク法により電極を接続する技術が開示されている。
【００１１】
また、特開平９−１２９９０３号公報及び特開平９−１２９９０６号公報には、概要、基板上に第１電極層、第１スタックセル、第２スタックセル及び第２電極層からなる単位素子が複数個形成され、これらの複数の単位素子を直列接続される集積化薄膜タンデム太陽電池の製造工程においてレーザースクライブ法により電極及び／またはセルを溶断して分割する技術が開示されている。
【００１２】
【発明が解決しようとする課題】
本発明が解決しようとする課題を説明するために、まずレーザースクライブ法を使用して集積化した半導体素子（本説明においては太陽電池）の代表的な構造及び製造方法を図１３を用いて説明する。
【００１３】
図１３は従来の半導体素子（薄膜太陽電池）の構造を断面図として表した模式図である。これは従来より一般的に採用されている集積型薄膜太陽電池の構造であり、１３２１は絶縁性基板、１３２２は第１電極層、１３２４は半導体層、１３２６は第２電極層、１３２８は単位素子、１３２３は第１電極層を分割する分割溝、１３２５は隣接する単位素子の第１電極と第２電極を接続する接続部、１３２７は隣接する第２電極及び半導体層を分割する分割溝（半導体層の分割は必須ではない）を示している。
【００１４】
第１電極層１３２２とアモルファスシリコン等よりなる半導体層１３２４と第２電極層１３２６を順次積層し、半導体層１３２４に設けられた接続部１３２５を介して、互いに隣接する単位素子１３２８間が直列に接続されている。
【００１５】
第１電極層１３２２としては、通常、酸化錫（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）、酸化インジウム錫（ＩＴＯ）等の透明導電膜が用いられ、また第２電極層１３２４としてはアルミニウム（Ａｌ）、銀（Ａｇ）、クロム（Ｃｒ）等の金属膜が用いられる。
【００１６】
このような従来の集積化薄膜太陽電池は、およそ次のような方法によって作製される。
【００１７】
絶縁基板（例えばガラス基板）１３２１上に、ＳｎＯ₂、ＺｎＯ、ＩＴＯ等の透明導電膜を第１電極層１３２２としてスパッタリング法等により堆積し、集積化のためにレーザースクライブ法により第１電極層１３２２を発電領域に対応して分離する分離溝１３２３を形成する。そしてレーザースクライブ時に発生した溶断残渣を除去するために洗浄を行い、プラズマＣＶＤ法によりｐ−ｉ−ｎ接合構造を有する非晶質シリコン半導体層（ｐ層及び／又はｎ層は必要に応じて微結晶とすることもできる）１３２４を全面にわたって堆積する。続いて第１電極層１３２２と同様にレーザースクライブ法によって半導体層１３２４の分離を行い分離溝１３２５を形成した後、溶断残渣を除去するための洗浄を行う。さらに第２電極層１３２６としてＡｌ，Ａｇ，Ｃｒ等の金属を単層または複層に堆積する。この堆積により分離溝１３２５は第１電極層と、隣接する単位素子の第２電極層との接続部となり、更に第２電極層１３２６を第１電極層１３２２と同様にレーザースクライブ法により分離し分離溝４２７を形成することで集積化された大面積太陽電池が完成する。
【００１８】
しかし、このようなレーザー加工により同一の基板上に形成された半導体素子を分割し、直列接続することによって集積化する場合、以下の問題が存在する。
【００１９】
レーザー光照射により非晶質シリコン層の一部が加熱され最表面部が結晶化することによって低抵抗化し、漏れ電流が多くなり、太陽電池の出力が低下する場合がある。レーザースクライブ時にレーザー光照射部分は瞬間的には１０００℃程度の高温になるものと考えられる。この熱により半導体層の溶断部の最表面が結晶化（或いは電極層の金属と合金化）することによって電気抵抗が２桁以上小さくなる場合がある。半導体層部分の電気抵抗が小さくなると、上部電極と下部電極の間に電気抵抗が小さくなった半導体層を介して漏れ電流が流れる（ショートする）ことによって発電電力を無駄に消費することになる。この漏れ電流により太陽電池の出力が低下する。また漏れ電流は第１電極層１３２２と第２電極層１３２６との間に発生する電圧に比例する。一方、太陽電池は光が弱いときは出力電流は小さいが出力電圧はそれほど低下しないので、光が弱い状態においても漏れ電流はそれほど減少しない。従って光が弱いときは相対的に漏れ電流による電力損失が大きくなるという問題が起こる。
【００２０】
またレーザー光を用いて各層をライン状にスクライブ加工するためには、レーザー光を走査しなければならず、大面積をパターニングする場合には、長時間を要するという問題があった。
【００２１】
本発明はこれらの問題を解決し、さらに光照射による劣化が実質的にない、或いは極めて小さい半導体素子の表面の一部をライン状に除去する半導体素子の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明は前述した問題点を解決するために、半導体素子の表面の少なくとも一部をライン状に除去する半導体素子の製造方法において、前記半導体素子の表面に放電隙間を形成してワイヤ型の電極を配し、前記ワイヤ型電極を５ｍｍ／秒以上の速度で連続的に送りながら前記隙間に間欠的に電圧パルスを印加し放電を発生させて前記半導体素子表面の一部を除去することを特徴とするものである。
【００２３】
上記本発明の半導体素子の製造方法は、さらなる特徴として、
「前記電極の幅、または直径が０．０５ｍｍ乃至１ｍｍである」こと、
「前記ワイヤ型電極を複数並べる」こと、
「少なくとも放電を発生させる放電隙間が加工液中に浸漬されている」こと、
「少なくとも放電を発生させる放電隙間に反応ガスが充填されている」こと、を含むものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２５】
（半導体素子）
本発明は、絶縁基板上に形成された非晶質半導体素子に好適に適用できるものである。しかし、本発明は、非晶質以外の単結晶半導体素子、多結晶半導体素子、あるいは例えば化合物等の結晶系以外の半導体素子においても適用可能であり、更に絶縁性基板以外に、導電性基板、または例えば半導体ウェハ等の基板を持たない半導体素子にも適用可能である。
【００２６】
図１０は、本発明を適用可能な半導体素子の一例として光起電力素子の層構成を示す模式図である。また、図１１（ａ）〜（ｃ）は、図１０の半導体素子の各製造工程における構造を示している。
【００２７】
該半導体素子は、ポリイミドフィルム等の絶縁基板又はステンレス等の金属基板１０２１上に、Ａｌ、Ｃｕ、Ａｇ等からなる反射導電層１０２６、半導体層１０２４、そしてＩＴＯ等の透明導電層１０２２を積層して構成されている。
【００２８】
図１１（ａ）は、基板１０２１の表面に反射導電層１０２６が堆積され、更に反射導電層１０２６に複数の分割溝１０２７が形成された状態を表している。これらの分割溝１０２７によって、反射導電層１０２６は電気的に分割される。
【００２９】
図１１（ｂ）は、反射導電層１０２６、及び分割溝１０２７上にわたって半導体層１０２４を堆積し、更に半導体層１０２４に複数の分割溝１０２５が形成された状態を表している。
【００３０】
図１１（ｃ）は、半導体層１０２４、及び分割溝１０２５上にわたって透明導電層１０２２を堆積し、更に複数の分割溝５２３によって電気的に分割されることで、隣接する半導体素子が直列に接続された状態を表している。
【００３１】
更に、図１２は、本発明を適用可能な半導体素子の別の一例として透明基板上に形成された光起電力素子の層構成を示す模式図である。該半導体素子は、ガラス等の透明性基板１０２１上に、ＳｎＯ₂、ＺｎＯ、ＩＴＯ等の透明導電層１０２２、光起電力素子等の半導体層１０２４、そしてＡｌ、Ｃｕ、Ａｇ等からなる反射導電層１０２６から構成されている。
【００３２】
以下、本発明を適用可能な半導体素子の各構成要素についてさらに詳細に説明する。
【００３３】
・基板
基板１０２１は半導体素子が非晶質のような薄型の場合に半導体層１０２４を機械的に支持する部材であり、例えば半導体ウェハのような半導体層自体が十分な機械的強度を有する場合は特に設ける必要はない。基板１０２１の材料は導電性でも絶縁性でもよいが、基板１０２１に電極の役割も兼ねさせる場合には、導電性である必要がある。基板１０２１には電極や半導体層等を設ける際の加熱温度（通常２００℃以上）に耐えうる耐熱性が要求される。
【００３４】
基板１０２１を構成する導電性の材料としては、例えばＦｅ、Ｎｉ、Ｃｒ、Ａｌ、Ｍｏ、Ａｕ、Ｎｂ、Ｔａ、Ｖ、Ｔｉ、Ｐｔ、Ｐｂ等の金属、又はこれらの合金、例えば真ちゅう、ステンレス鋼等の薄板及びその複合体が挙げられる。
【００３５】
基板１０２１を構成する絶縁性の材料としては、ポリエステル、ポリエチレン、セルロースアセテート、ポリプロピレン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリエチレンテレフタラート、エポキシ樹脂等の耐熱性樹脂フィルム、又はこれらとガラスファイバー、カーボンファイバー、ホウ素ファイバー等との複合体、及び、ガラス、セラミック等、更には導電性基板上にこれらの絶縁層を形成した積層材料等が挙げられる。導電性基板上に形成される絶縁層としては、少なくとも１×１０¹⁰Ωｃｍ以上、好ましくは１×１０¹²Ωｃｍ以上の比抵抗を持つ必要がある。材料としては、ダイヤモンド膜、シリコン膜、炭化シリコン膜、窒化シリコン膜、酸化シリコン膜、酸化アルミニウム膜、弗化カルシウム膜等が挙げられ、これらの膜はスパッタリング、プラズマＣＶＤ、イオンプレーティング等の方法で導電性基板上に堆積させることができる。
【００３６】
これらの基板は一定の形状に切断して用いても良いし、長尺のシート状の形態で用いても良い。長尺のシート状の形態で用いた場合にはコイル状に巻くことができるので、連続生産に適しており、保管や輸送も容易になる。基板の表面は鏡面でも良いが、適当な凹凸があってもよい。
【００３７】
・反射導電層
反射導電層１０２６は、半導体層１０２４を透過した光を反射させ、再び半導体層１０２４へ入射する反射層であり、且つ／又は発生した電力を取出す為の一方の導電層であり、半導体等に対してはオーミックコンタクトとなるような仕事関数を持つことが要求される。材料としては、例えば、Ａｌ、Ａｇ、Ｐｔ、Ａｕ、Ｎｉ、Ｔｉ、Ｍｏ、Ｆｅ、Ｖ、Ｃｒ、Ｃｕ、ＳｎＯ₂、Ｉｎ₂Ｏ₃、ＺｎＯ、ＣｄＯ、Ｃｄ₂ＳｎＯ₄、ＩＴＯ等、或いはこれらの金属を含む合金、及び透明導電酸化物（ＴＣＯ）等が好適に用いられる。反射導電層１０２６の表面は平滑であることが望ましいが、光の乱反射を起こさせる場合には、その表面にテクスチャー処理をしても良い。
【００３８】
反射電極層の作製方法としては、例えばスパッタリング、メッキ、プラズマＣＶＤ、イオンプレーティング等の方法で基板上（導電性基板の場合は導電性基板上に形成された絶縁膜上）に堆積させることができる。
【００３９】
また、基板１０２１が導電性材料である場合は反射導電層１０２６を設けない場合もある。
【００４０】
・半導体層
半導体層１０２４としては、一般に使用される公知の半導体物質を使用することができる。例えばｐｉｎ接合非晶質シリコン、ｐｎ接合単結晶シリコン、多結晶シリコン、ＣｕＩｎＳｅ₂／ＣｄＳ等の化合物半導体が挙げられる。更に非晶質シリコンの場合、半導体層を構成する各層（ｐ層、ｉ層、ｎ層）の少なくとも１層以上、又は全層が微結晶構造を有していても良い。
【００４１】
上記半導体層の作製方法としては、半導体層が非晶質シリコンの場合は、シランガス等の薄膜を形成する原材料ガスを、プラズマ放電を発生させるプラズマＣＶＤ等に導入することにより作製することができる。また、半導体層がｐｎ接合多結晶シリコン層の場合は、例えば溶融シリコンから薄膜を形成する方法がある。また、半導体層がＣｕＩｎＳｅ₂／ＣｄＳの場合は、電子ビーム蒸着法、スパッタリング法、電析法等の方法で形成される。
【００４２】
・透明導電層
透明導電層１０２２は、半導体層１０２４で発生した電力を取り出す為の導電層であり、反射導電層１０２６と対を成すためのものである。透明導電層１０２２は非晶質シリコンのようにシート抵抗が高い半導体の場合に必要であり、結晶系半導体ではシート抵抗が低いため特に必要としない。透明導電層１０２２は、光入射側に位置するために透明であることが必要で、太陽や白色蛍光燈等からの光を半導体層内に効率良く吸収させるために光の透過率が８５％以上であることが望ましく、更に電気的には光で発生した電流を半導体層に対し横方向に流れるようにするためにシート抵抗値は１００Ω／□以下であることが望ましい。このような特性を備えた材料としては、例えばＳｎＯ₂、Ｉｎ₂Ｏ₃、ＺｎＯ、ＣｄＯ、ＣｄＳｎＯ₄、ＩＴＯ（Ｉｎ₂Ｏ₃＋ＳｎＯ₂）などの金属酸化物が挙げられる。
【００４３】
（半導体素子表面の一部除去）
本発明の、半導体素子表面の一部除去とは、反射導電層、透明導電層、半導体層（ｐ層、ｎ層、ｉ層）の少なくとも１層以上、又は全層に対し、選択的にパターンを形成するものである。例えば特公昭６２−１４９５４号公報に開示されている非晶質シリコン薄膜、金属薄膜、あるいは透明導電膜等の金属酸化物薄膜等の薄膜に対するライン状のスクライブ加工、又は特開平５−３２６９８９号公報に開示されるようなシリコンウエハの基板表面に埋め込み電極を形成するための溝加工等が挙げられる。
【００４４】
（放電加工）
本発明の、放電を発生させ半導体素子の表面の少なくとも一部をライン状に除去する加工方法として、公知の放電加工手段が適用できる。
【００４５】
図１は本発明の放電加工方法の一例を示す模式図である。
【００４６】
図中１０１は図示しないチャック機構により固定された被加工物である半導体素子、１０２は半導体素子１０１との間に放電を発生させる電極、１０３は半導体素子１０１と電極１０２間に加工エネルギーを供給する電源である。また必要に応じて電極１０２、又は／及び半導体素子１０１は図示しないチャック機構によりＺ方向に移動可能な移動手段に固定されており、半導体素子１０１と電極１０２間の放電隙間を制御可能な機構を有している。更に電極１０２、又は／及び半導体素子１０１の図示しないチャック機構は、半導体素子１０１と電極１０２間の放電隙間を平行に調整する機構を有し、放電加工を行なった際の、位置による加工ばらつきが最小となるように調整される。また必要に応じてＸ方向、ｙ方向に移動可能な移動手段を設けることで、連続的な加工が可能となる。
【００４７】
（ワイヤ放電加工）
本発明の、放電を発生させ半導体素子の表面の少なくとも一部をライン状に除去するワイヤ放電加工方法としては、前記電極１０２がワイヤ状の電極であることを特徴とし、公知のワイヤ放電加工手段が好適に適用できる。
【００４８】
図２は本発明のワイヤ放電加工方法の一例を示す模式図である。
【００４９】
図中１０１は図示しないチャック機構により固定された被加工物である半導体素子、１０２はワイヤ電極、１０３は半導体素子１０１と電極１０２間に加工エネルギーを供給する電源である。１０４はワイヤ電極１０２をスプールするワイヤボビン、１０５はワイヤ電極１０２の走行方向を変更するプーリ、１０６はワイヤ電極の位置決めをするダイヤモンドダイス、１０７はワイヤ電極１０２を走行させる回転ローラであり、図示しないワイヤ電極１０２に張力を加える張力調整機構を有する。
【００５０】
また前記放電加工手段と同様に、必要に応じて例えばワイヤ電極１０２の位置決め部材であるダイヤモンドダイス１０６をｚ方向に移動させる移動手段、又は／及び半導体素子１０１は、図示しないチャック機構によりｚ方向に移動可能な移動手段に固定されることで、半導体素子１０１とワイヤ電極１０２間の放電隙間を制御することが可能である。更にワイヤ電極１０２の位置決め部材であるダイヤモンドダイス１０６、又は／及び半導体素子１０１の図示しないチャック機構は、半導体素子１０１とワイヤ電極１０２間の放電隙間を平行に調整する機構を有し、放電加工を行なった際の、位置による加工ばらつきが最小となるように調整される。
【００５１】
・ワイヤ電極
ワイヤ電極１０２としては、導電材料である例えばＣｕ、Ｎｉ、Ｍｇ、Ｍｎ、Ａｇ、Ａｕ、Ｐｔ、Ｔｉ、Ｍｏ等、或いはこれらの金属を含む合金等の公知の導電性ワイヤが使用可能であるが、放電によりワイヤ電極は少なからず傷を受けるため、極細ワイヤを使用した場合など、１〜数回の放電で新しい電極に取り替える必要があり、安価な材料であるＣｕ、Ｍｏなどが好適に用いられる。電極に対する電圧パルスの印加による加工が、例えばＳＦ₆、ＣＦ₄、Ｃｌ₂等の腐食性ガス雰囲気中で行われる場合などは機械的強度が弱いが耐蝕性のあるＡｌを使うこともでき、更にＡｌ₂Ｏ₃、ＡｌＦ₃、ＢａＦ₃、ＣａＦ₂、ＭｇＦ₂等を表面にコーティングすることも可能である。
【００５２】
また、ワイヤ電極１０２の直径は要求される除去ライン幅、及び被加工物の材料により決定されるが、半導体素子の表面をライン状に除去する加工に要求されるライン幅が概ね１０μｍから３００μｍで、被加工物材料が前記された半導体素子材料であることから、ワイヤ電極の直径は０．０５ｍｍから１ｍｍであることが望ましい。
【００５３】
更に、放電によりワイヤ電極は少なからず傷を受けるため、同じ位置で数回の放電を発生させるとワイヤ電極が切断されることがある。よってワイヤ電極１０２はボビンに巻かれた状態で供給され、５ｍｍ／秒以上の速度で送られながら加工を行なうことが望ましい。
【００５４】
・加工液
本発明の、ワイヤ電極と半導体素子の表面に設けた放電隙間に電圧パルスを印加し放電を発生させる加工方法において、少なくとも該放電隙間が加工液中に浸漬している場合、加工屑による異常放電や、ワイヤ電極１０２、半導体素子１０１の被加工面が粗れたり損傷することを防ぎ、放電を安定的に発生させることが容易となる。
【００５５】
加工液の供給方法を図３及び図４を用いて説明する。図３中、１０８は加工液水槽を示し、ワイヤ電極１０２の放電加工部、半導体素子１０１共に、加工液水槽１０８に浸漬されており、該加工液水槽１０８中で放電加工が行われる。また図４中、１０９は加工液を供給するノズルを示し、ノズル１０９を通じて加工液が供給され、少なくともワイヤ電極１０２と半導体素子１０１間の放電隙間が、該加工液により浸漬される。
【００５６】
加工液としては、純水、又は油系の加工液が用いられ、更に必要に応じて加工液中に１〜５０μｍ程度の粒径の微粉末を混入させた公知の粉末混入加工液を用いても良い。粉末粒子は多結晶性シリコン等の半導体物質、Ａｌ、グラファイト粉末などの導電性物質、或いは無機酸化物、無機炭化物が用いられる。
【００５７】
・反応ガス
本発明の、放電隙間を反応ガスにより充填することで、間欠的に電圧パルスを印加した電極１０２によって発生させた反応ガスに基づく中性ラジカルを半導体素子１０１の被加工面に供給し、この中性ラジカルと加工面を構成する原子又は分子とのラジカル反応によって生成した揮発性物質を気化させて除去し、半導体素子１０１の表面の一部を除去することができる。
【００５８】
反応ガスの供給方法を図５を用いて説明する。図５中、１１０は処理室を示し、少なくともワイヤ電極１０２の放電加工部、半導体素子１０１は、処理室１１０内に収められており、該処理室１１０中が反応ガスで充填された状態で電極に電圧パルスが印加されラジカルの発生が行われ、反応後のガスが処理室外に排気ガスとして排気される。ここでは処理室１１０を特に設けたが、例えばノズルを通じて反応ガスが供給され、少なくともワイヤ電極１０２と半導体素子１０１間の隙間が、反応ガスで充填されれば良い。この場合、ノズルにより新鮮な反応ガスが吹き付けされることになるので、排気ガスが該隙間に滞留し難いという効果もある。
【００５９】
ここで、ラジカルを発生させる方法としては１３３Ｐａ以下の真空度で放電により容易に生成できるプラズマを利用することもできるが、発生するラジカルの密度が低く加工速度が遅いことから、１気圧以上の高圧力下で電極に直流又は交流の電圧パルスを印加して不活性ガスに基づく荷電粒子を発生させ、若しくは寿命の長い準安定状態の粒子を発生させ、これらの粒子と反応ガスとの衝突によって、反応ガスに基づく中性ラジカルを生成するのもである。
【００６０】
反応ガスとしては、ＳＦ₆、ＣＦ₄等のフッ素系ガス、Ｃｌ₂等の塩素系ガス等の公知の反応ガスが適用可能である。
【００６１】
【実施例】
以下、本発明の実施例を示す。
【００６２】
（実施例１）
図６乃至図８は本発明の実施例１にかかる模式図であり、図６は半導体素子として光起電力素子の完成後の断面を示す模式図であり、図７（ａ）〜（ｃ）は各製造工程における光起電力素子の構造を示しており、図８は半導体素子の表面の一部をライン状に除去する手段を説明する模式図である。
【００６３】
図６中、６２１は厚さ２ｍｍ、５０ｍｍ×５０ｍｍのガラス基板であり、６２６はＯ₂雰囲気中でＩｎを抵抗加熱法を用いて蒸着することにより形成された厚さ約７００Åの酸化インジウム薄膜からなる透明導電層、６２４はプラズマＣＶＤ法によりｐ型、ｉ型、ｎ型、ｐ型、ｉ型、ｎ型の各層を順次積層して形成した光起電機能を有する非晶質シリコンからなる半導体層であり、各層の厚さは、１００Å、８００Å、１００Å、１００Å、４０００Å、１５０Å程度とした。また、６２２はスパッタリング法により形成された厚さ２０００ÅのＡｌからなる反射導電層である。
【００６４】
図７（ａ）はガラス基板６２１上に堆積された透明導電層６２２に分割溝６２３が形成された状態を表している。
【００６５】
図７（ｂ）は、透明導電層６２２、及び分割溝６２３上にわたって半導体層６２４を堆積し、更に半導体層６２４に分割溝６２５が形成された状態を表している。
【００６６】
図７（ｃ）は、半導体層６２４、及び分割溝６２５上にわたって反射導電層６２６を堆積し、更に反射導電層６２６に分割溝６２７が形成された状態を表している。このように電気的に分割することで、隣接する半導体素子が直列に接続された光起電力素子を作製することができる。
【００６７】
分割溝６２３の形成方法を図８を用いて説明する。図８中、８０１は基板６２１上に透明導電層６２２を堆積した半導体素子、８０２はφ０．１ｍｍのＣｕ製のワイヤ電極、８０３はワイヤ電極８０２に電圧パルスを印加する電源であり、ワイヤ電極８０２と半導体素子８０１は、その隙間が平行になるように調整されており、また、図示しないが、ワイヤ電極８０２はｚ方向に移動可能な移動手段に固定され、更に半導体素子８０１はｘ方向に移動可能なテーブルにチャック機構により固定されている。また、半導体素子８０１とワイヤ電極８０２の放電隙間に、ノズル８０９により純水が供給されている。
【００６８】
次に、本加工の一連の動作を説明する。ワイヤ電極８０２は８０ｍｍ／秒の速度で送られており、ワイヤ電極８０２と透明導電層６２２との間には電源８０３により３０Ｖの電圧が印加されている。上記の状態でワイヤ電極８０２はｚ方向を半導体素子８０１に向かって放電を開始する距離まで移動する。放電を開始した位置から更にワイヤ電極８０２をｚ方向の光起電力素子側に２０μｍ送り込み、透明導電層６２２の一部を除去し分割溝６２３を形成する加工が終了する。その後ワイヤ電極８０２はｚ方向の所定の位置に前記移動手段により戻され、半導体素子８０１はｘ方向に１ステップ送られることで、分割溝の形成が連続的に行われる。
【００６９】
一連の加工において作製した半導体素子８０１の分割溝６２３を測定したところ、線幅７０〜９０μｍであり、テスタによる測定によって、分割溝６２３により、透明導電層６２２は電気的に分割されていることがわかった。
【００７０】
本実施例において、１本の分割溝の作製に要する時間は約２秒で終了した。長さ５０ｍｍの分割溝、１本の加工では従来の走査型レーザを用いたスクライブに比べ加工時間に優位性が見受けられないが、ワイヤ電極を複数並べた場合、５０ｍｍ×５０ｍｍの半導体素子の加工が、ほぼ同じ時間で終了し、更に分割溝の長さが長くなった場合でもワイヤ電極を長くするだけですみ加工時間が大幅に延びることがなく大面積の半導体素子の加工に適している。
【００７１】
尚、分割溝６２５、６２７についても同様の形態で加工可能であるが、薄膜の場合、各層に対し選択的に分割溝を形成する必要があり、溝の深さ方向の制御が難しい。更に、ノズル８０９により純水を供給しない場合、ワイヤ電極が切れやすくなるため送り速度を速める必要がある。送り速度２５０ｍｍ／秒で検討を行なった結果、線幅２０〜７０μｍの分割溝６２３が形成され、テスタによる測定で、電気的にも分割されているのが確認できた。
【００７２】
（実施例２）
図９は本発明の実施例２にかかる模式図であり、半導体素子の表面の一部をライン状に除去する手段を説明する模式図である。
【００７３】
本実施例は、放電を発生させる放電隙間に反応ガスを供給した例である。
【００７４】
図９中、９０１は基板上に透明導電層を堆積した半導体素子、９０２はφ０．３ｍｍのＣｕ製のワイヤ電極、９０３はワイヤ電極９０２に電圧パルスを印加する電源であり、ワイヤ電極９０２と半導体素子９０１は、その隙間が平行になるように調整されており、また、図示しないが、ワイヤ電極９０２はｚ方向に移動可能な移動手段に固定され、更に半導体素子９０１はｘ方向に移動可能なテーブルにチャック機構により固定されている。また、半導体素子９０１とワイヤ電極９０２は処理室９１０内に設けられており、ノズル９０９により反応ガスＳＦ₆が半導体素子９０１とワイヤ電極９０２の隙間に向かって供給されている。更に反応後のガスは排気ガスとして処理室外に排気され、処理室は２気圧となるように調整されている。
【００７５】
半導体素子９０１は、実施例１と同様、厚さ２ｍｍ、５０ｍｍ×５０ｍｍのガラス基板に、Ｏ₂雰囲気中でＩｎを抵抗加熱法を用いて蒸着することにより形成された厚さ約７００Åの酸化インジウム薄膜からなる透明導電層６２２を堆積したもので、分割溝形成後、プラズマＣＶＤ法によりｐ型、ｉ型、ｎ型、ｐ型、ｉ型、ｎ型の各層を順次積層した光起電機能を有する非晶質シリコンからなる半導体層であり、更にスパッタリング法により形成されたＡｌからなる反射導電層を形成する。
【００７６】
次に、本加工の一連の動作を説明する。ワイヤ電極９０２はｚ方向の移動手段により半導体素子９０１から１ｍｍの距離に配置される。この時ワイヤ電極９０２は８０ｍｍ／秒の速度で送られており、ワイヤ電極９０２と透明導電層６２２との間には電源９０３により３０Ｖの電圧が印加される。反応ガス雰囲気中で電極に電圧を印加することで反応ガスに基づく中性ラジカルが発生し、該中性ラジカルと半導体素子９０１表面に堆積した透明導電層の原子又は分子とのラジカル反応によって生成した揮発性物質を気化させて除去し、透明導電層６２２の一部を除去する加工が行なわれる。その後半導体素子９０１はｘ方向に１ステップ送られることで、分割溝６２３の形成が連続的に行われる。
【００７７】
一連の加工において作製した半導体素子９０１の分割溝６２３を測定したところ、線幅７０〜９０μｍであり、テスタによる測定によって、分割溝６２３により、透明導電層６２２は電気的に分割されていることがわかった。
【００７８】
尚、本実施例では、ワイヤ電極９０２を８０ｍｍ／秒の速度で送りながら除去加工を行なったが、ワイヤ電極を送らない場合でも検討を行なった結果、線幅３０〜１００μｍの分割溝６２３が形成され、テスタによる測定で、電気的にも分割されているのが確認できた。
【００７９】
【発明の効果】
本発明によれば、半導体素子の表面に放電隙間を形成して電極を配し、該隙間に間欠的に電圧パルスを印加し放電を発生させることで、半導体素子表面の一部を除去することができるので、電極の長さが長くなった場合や、複数の電極を持つ場合でも、ほぼ同様の加工時間で加工できる。即ち例えば光起電力素子等、大面積の半導体素子に対して溝加工を施す場合に、高い生産性を示す。
【００８０】
また、本発明の製造方法は、光照射を伴わない加工方法であるので、半導体素子の光劣化の心配がない。
【００８１】
また、本発明の、特に反応ガス中での加工方法は熱による半導体層の電気抵抗の低下を心配する必要がない。
【００８２】
更に、ワイヤ電極が連続的に送られながら供給されるので、電極の劣化の心配がなく、連続加工が可能である。
【図面の簡単な説明】
【図１】本発明の放電加工方法の一例を示す模式図である。
【図２】本発明のワイヤ放電加工方法の一例を示す模式図である。
【図３】本発明のワイヤ放電加工方法において、加工液の供給方法の一例を示す模式図である。
【図４】本発明のワイヤ放電加工方法において、加工液の供給方法の別の例を示す模式図である。
【図５】本発明のワイヤ放電加工方法において、反応ガスの供給方法の一例を示す模式図である。
【図６】本発明の実施例１にかかる半導体素子として、光起電力素子の完成後の断面を示す断面図である。
【図７】本発明の実施例１にかかる光起電力素子の各製造工程における構造を示す断面図である。
【図８】本発明の実施例１における分割溝の加工方法を示す模式図である。
【図９】本発明の実施例２における分割溝の加工方法を示す模式図である。
【図１０】本発明を適用可能な半導体素子の一例として、光起電力素子の層構成を示す断面図である。
【図１１】図１０の光起電力素子の各製造工程における構造を示す断面図である。
【図１２】本発明を適用可能な半導体素子の別の一例として、透明基板上に形成された光起電力素子の層構成を示す断面図である。
【図１３】従来の半導体素子（薄膜太陽電池）の構造を示す断面図である。
【符号の説明】
１０１、８０１、９０１半導体素子
１０２、８０２、９０２（ワイヤ）電極
１０３、８０３、９０３電源
１０４ワイヤボビン
１０５プーリ
１０６ダイヤモンドダイス
１０７回転ローラ
１０８加工液水槽
１０９、８０９、９０９ノズル
１１０、９１０処理室
６２１、１０２１、１３２１基板
６２２、１０２２、１３２２第１電極層（透明導電層）
６２３、１０２３、１３２３第１電極層の分割溝
６２４、１０２４、１３２４半導体層
６２５、１０２５、１３２５半導体層の分割溝
６２６、１０２６、１３２６第２電極層（反射導電層）
６２７、１０２７、１３２７第２電極層の分割溝
１３２８単位素子

Claims

半導体素子の表面の少なくとも一部をライン状に除去する半導体素子の製造方法において、前記半導体素子の表面に放電隙間を形成してワイヤ型の電極を配し、前記ワイヤ型電極を５ｍｍ／秒以上の速度で連続的に送りながら前記隙間に間欠的に電圧パルスを印加し放電を発生させて前記半導体素子表面の一部を除去することを特徴とする半導体素子の製造方法。
前記ワイヤ型電極の幅、または直径が０．０５ｍｍ乃至１ｍｍであることを特徴とする請求項１に記載の半導体素子の製造方法。
前記ワイヤ型電極を複数並べることを特徴とする請求項１または２に記載の半導体素子の製造方法。
少なくとも放電を発生させる放電隙間が加工液中に浸漬されていることを特徴とする請求項１乃至３のいずれかに記載の半導体素子の製造方法。
少なくとも放電を発生させる放電隙間に反応ガスが充填されていることを特徴とする請求項１乃至３のいずれかに記載の半導体素子の製造方法。