JP4464329B2 - 信号出力制御装置、及び信号出力制御方法 - Google Patents
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Description
本発明は、信号出力制御装置及び信号出力制御方法に関し、特に、システムＬＳＩ等の集積回路の開発やデバッグ、ならびに性能評価に有効な信号出力制御技術に関する。
近年、ＬＳＩ（Large Scale Integration）の高機能化・高集積化が進んでいる。高集積化されたＬＳＩとして、例えば、多数の機能を１個のチップ上に集積したシステムＬＳＩや、さらに、マイクロプロセッサ、チップセット、ビデオチップ、メモリ等コンピュータの主要機能を１個のチップ上に集積したＳｏＣ（System On Chip）がある。
このようなＬＳＩ内部には、各機能ブロック間を接続するバス等、多数の信号線が含まれており、ＬＳＩの性能評価として、信号線を流れる信号の値を出力端子に出力して観測することが行われる。近年では、信号線の多ビット化やマルチレイヤー化に伴って信号線の本数が増大してきているため、基準クロックの１サイクルで得られる多ビットの信号値を限られた出力端子で観測する必要性が高まっている。
このようなＬＳＩ内部には、各機能ブロック間を接続するバス等、多数の信号線が含まれており、ＬＳＩの性能評価として、信号線を流れる信号の値を出力端子に出力して観測することが行われる。近年では、信号線の多ビット化やマルチレイヤー化に伴って信号線の本数が増大してきているため、基準クロックの１サイクルで得られる多ビットの信号値を限られた出力端子で観測する必要性が高まっている。
ＬＳＩ内部の信号線を流れる信号を観測する従来の手法としては、所定の基準クロックで稼動する信号をサンプリングしてバストレーサメモリに格納し、格納したサンプリングデータを後から外部の出力端子に出力して所定ので解析を行うという手法がある（例えば、特許文献１を参照）。
特開平８−３１４７６４号
ところが、従来の手法によれば、出力端子の本数は普通一定であって動的ではなく、出力端子に出力するも一定であるため、出力するよりも高い基準で稼動する信号や出力端子の本数よりも多くの信号線数を持つ信号の解析を等しく正確に行うためには、どうしてもいったんメモリに保存しておいて、保存したサンプリングデータを後から読み出して解析する必要がある。そうしなければ、出力するよりも信号の基準クロックのほうがが高かったり、出力端子の本数よりも信号の信号線数のほうが多かったりするために、外部から解析する速度が信号の入力の速度（基準クロック）に追いつかずにオーバフローを起こしてしまう。
しかしながら、この従来の手法では、上述したように信号の入力と出力とがリアルタイムに行われないため、外部の出力端子からリアルタイムで信号の解析を行うことができず、このため、リアルタイムに信号の異常を観測することが難しい。
そこで、本発明は、所定の基準クロックで稼動する複数の信号線を流れる信号の値を、出力端子を介してリアルタイムに外部から観測することができるようにする信号出力制御装置、および信号出力制御方法を提供することを目的とする。
そこで、本発明は、所定の基準クロックで稼動する複数の信号線を流れる信号の値を、出力端子を介してリアルタイムに外部から観測することができるようにする信号出力制御装置、および信号出力制御方法を提供することを目的とする。
上記課題を解決するために、本発明の第１態様に係る信号出力制御装置は、信号線群から２以上の信号線を選択する信号線選択部と、前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択部と、前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定部と、前記信号線選択部により選択された信号線を流れる各信号を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御部とを備えることを特徴とする。
以上の構成により、観測を行う対象となる信号線の本数と、これら信号線を流れる信号の基準クロックとに基づいて動的に最適な出力クロックを決定し、この最適な出力クロックごとに信号の値を逐次外部に出力するため、バストレーサメモリのような記憶手段でいったん信号を記憶することなく、基準クロックで稼動する信号の値の観測を外部にてリアルタイムに行うことができる。
また、本発明の第２態様に係る信号出力制御装置は、第１態様に係る信号出力制御装置において、前記信号出力制御装置は、複数の回路間を接続する前記信号線群を含み、かつ前記信号線選択部で選択した各信号を流れる値を外部から観測可能に出力するための観測用出力端子を１以上備えた集積回路パッケージ内に実装されており、前記出力クロック決定部は、さらに前記観測用出力端子の数に基づいて前記出力クロックを決定し、前記信号出力制御部は、サンプリングした各信号値を前記観測用出力端子に分散し、各観測用出力端子において前記出力クロックの各サイクルで出力することを特徴とする。
この構成により、ＳｏＣに代表されるシステムＬＳＩ等の集積回路パッケージの内部を流れる信号線の信号の値を、特定外部端子を通してパッケージの外からリアルタイムで観測することができる。
また、本発明の第３態様に係る信号出力制御装置は、第１態様に係る信号出力制御装置において、前記出力クロック決定部は、前記信号線選択部により選択された信号線を流れる信号における前記基準クロックの１サイクルあたりの各値を、当該１サイクル分の期間内に出力できるよう出力クロックを決定する
ことを特徴とする。
また、本発明の第３態様に係る信号出力制御装置は、第１態様に係る信号出力制御装置において、前記出力クロック決定部は、前記信号線選択部により選択された信号線を流れる信号における前記基準クロックの１サイクルあたりの各値を、当該１サイクル分の期間内に出力できるよう出力クロックを決定する
ことを特徴とする。
この構成により、観測を行う対象となる信号を常にリアルタイムで観測用出力端子を通して外部に出力することができる。
また、本発明の第４態様に係る信号出力制御装置は、第２態様に係る信号出力制御装置において、前記信号線選択部により選択された信号線の本数をＮ、前記基準クロック選択部により選択された基準クロックの周波数をＦ、前記観測用出力端子の本数をＭと定義すると、前記出力クロック決定部は、Ｎ＊Ｆ≦Ｍ＊ｆを満たすｆを出力クロックの周波数として決定することを特徴とする。
また、本発明の第４態様に係る信号出力制御装置は、第２態様に係る信号出力制御装置において、前記信号線選択部により選択された信号線の本数をＮ、前記基準クロック選択部により選択された基準クロックの周波数をＦ、前記観測用出力端子の本数をＭと定義すると、前記出力クロック決定部は、Ｎ＊Ｆ≦Ｍ＊ｆを満たすｆを出力クロックの周波数として決定することを特徴とする。
この構成により、観測用出力端子の本数も考慮に入れて最適な出力クロックの周波数を決定するため、本数の異なる観測用出力端子を備える様々な集積回路パッケージにこの信号出力制御装置が適用可能となる。例えば、２００ＭＨｚを基準クロックとする信号の信号線が４本あり、２本の観測用出力端子に観測を行いたい場合、４００ＭＨｚ以上で出力端子に出力すればよいことが決定される。
また、本発明の第５態様に係る信号出力制御装置は、第４態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記基準クロックの１サイクルにおける各信号の値を出力する期間と、１サイクルに続く次サイクルにおける信号の値を出力する期間との境界を示すサイクル境界信号を生成するとともに、生成したサイクル境界信号を前記観測用出力端子以外の出力端子を介して出力するサイクル境界信号出力部を備えることを特徴とする。
この構成により、観測用出力端子上で出力クロックに基づいて信号の観測を行う際に、信号の基準クロックのサイクルごとに開始位置を認識することができる。これにより、観測を行っている値が基準クロックで何サイクル目の値であるのかを把握することができる。
また、本発明の第６態様に係る信号出力制御装置は、第４態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記基準クロックの１サイクルにおける各信号の値を出力する期間内で、前記観測用出力端子の中で信号の出力を行わない観測用出力端子があるとき、所定の値を示すダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と出力数を示すパディング識別信号を出力するダミー信号出力部を備えることを特徴とする。
また、本発明の第６態様に係る信号出力制御装置は、第４態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記基準クロックの１サイクルにおける各信号の値を出力する期間内で、前記観測用出力端子の中で信号の出力を行わない観測用出力端子があるとき、所定の値を示すダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と出力数を示すパディング識別信号を出力するダミー信号出力部を備えることを特徴とする。
この構成により、観測用出力端子上で信号の値を観測しやすくすることができる。すなわち、信号線の本数と観測用出力端子の本数が互いに倍数の関係に無い場合であっても、余分な信号としてダミー信号を出力することで、基準クロックの１サイクルあたりの各信号値を当該１サイクル分の期間内に出力できる。
さらに、観測用出力端子上で出力クロックに基づいて信号の観測を行う際に、ダミー信号が出力されていることを認識することができるため、観測用出力端子上で信号の値を観測しやすくなる。
さらに、観測用出力端子上で出力クロックに基づいて信号の観測を行う際に、ダミー信号が出力されていることを認識することができるため、観測用出力端子上で信号の値を観測しやすくなる。
また、本発明の第７態様に係る信号出力制御装置は、第１態様に係る信号出力制御装置において、前記信号線選択部は、信号線群から互いに異なる基準クロックの信号が流れる複数の信号線を選択し、前記基準クロック選択部は、前記信号線選択部により選択された信号線を流れる信号の異なる基準クロックを選択し、
前記出力クロック決定部は、前記異なる基準クロックの中から最も高速な基準クロックと、前記信号線選択部により選択された信号線の本数とに基づいて出力クロックを決定し、前記信号出力制御部は、前記信号選択部により選択された信号線を流れる各信号を各基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで出力することを特徴とする。
前記出力クロック決定部は、前記異なる基準クロックの中から最も高速な基準クロックと、前記信号線選択部により選択された信号線の本数とに基づいて出力クロックを決定し、前記信号出力制御部は、前記信号選択部により選択された信号線を流れる各信号を各基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで出力することを特徴とする。
この構成により、互いに異なる基準クロックで稼動する複数の信号線を選んで順次観測する場合であっても、各基準クロックの１サイクルあたりの各値を、当該１サイクル分の期間内に出力することができるため、全ての信号線の信号値をリアルタイムで観測することができる。
また、本発明の第８態様に係る信号出力制御装置は、第７態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで各信号の値を出力する際、前記各基準クロックの各信号値を出力するサイクル期間ごとの境界を示すクロック境界信号を生成するとともに、生成したクロック境界信号を前記観測用出力端子以外の出力端子を介して出力するクロック境界信号出力部を備えることを特徴とする。
また、本発明の第８態様に係る信号出力制御装置は、第７態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで各信号の値を出力する際、前記各基準クロックの各信号値を出力するサイクル期間ごとの境界を示すクロック境界信号を生成するとともに、生成したクロック境界信号を前記観測用出力端子以外の出力端子を介して出力するクロック境界信号出力部を備えることを特徴とする。
この構成により、互いに異なる基準クロックで稼動する複数の信号線を選んで順次観測する場合において、観測用出力端子上で出力に基づいて信号の観測を行う際に、各基準クロックの開始位置を認識することができる。これにより、観測を行っている値がどの基準クロックの値であるのかを把握することができる。
また、本発明の第９態様に係る信号出力制御装置は、第７態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記２以上の基準クロックのうち１の基準クロックで各信号の値を出力する期間内で、前記観測用出力端子の中で出力を行わない観測用出力端子があるとき、ダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と、出力クロック周波数を示すパディング識別信号を出力するダミー信号出力部を備えることを特徴とする。
また、本発明の第９態様に係る信号出力制御装置は、第７態様に係る信号出力制御装置において、前記信号出力制御装置は、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記２以上の基準クロックのうち１の基準クロックで各信号の値を出力する期間内で、前記観測用出力端子の中で出力を行わない観測用出力端子があるとき、ダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と、出力クロック周波数を示すパディング識別信号を出力するダミー信号出力部を備えることを特徴とする。
この構成により、観測用出力端子上で信号の値を観測しやすくすることができる。すなわち、信号線の本数と観測用出力端子の本数が互いに倍数の関係に無い場合であっても、余分な信号としてダミー信号を出力することで、基準クロックの１サイクルあたりの各信号値を当該１サイクル分の期間内に出力できる。
さらに、観測用出力端子上で出力クロックに基づいて信号の観測を行う際に、ダミー信号が出力されていることを認識することができるため、観測用出力端子上で信号の値を観測しやすくなる。
さらに、観測用出力端子上で出力クロックに基づいて信号の観測を行う際に、ダミー信号が出力されていることを認識することができるため、観測用出力端子上で信号の値を観測しやすくなる。
また、本発明に係る信号出力制御方法は、信号群から２以上の信号線を選択する信号線選択ステップと、前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択ステップと、前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定ステップと、前記信号線選択部により選択された信号線を流れる各信号の値を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御ステップとを含むことを特徴とする。
以上の構成により、観測を行う対象となる信号線の本数と、これら信号線を流れる信号の基準クロックとに基づいて動的に最適な出力クロックを決定し、この最適な出力クロックでもって信号の値を外部に出力するため、バストレーサメモリのような記憶手段でいったん信号を記憶することなく、基準クロックで稼動する信号の値の観測を外部にてリアルタイムに行うことができる。
以下本発明の実施の形態について、図面を参照しながら説明する。
＜実施の形態１＞
＜１．構成＞
まず、本発明の実施の形態１に係る信号出力制御装置１００の構成について説明する。
信号出力制御装置１００は、ＳｏＣ等の集積回路パッケージ内に実装されており、マイクロプロセッサやメモリ等、集積回路パッケージ内に備わる他のデバイス間を繋ぐ信号線と接続することで、これら信号線を流れる信号の値を集積回路パッケージに備わる観測用出力端子を介して外部に出力するものである。観測用出力端子は、バスモニター等の外部の観測機器と接続し、集積回路パッケージ外から信号の値を観測するための出力端子である。
＜実施の形態１＞
＜１．構成＞
まず、本発明の実施の形態１に係る信号出力制御装置１００の構成について説明する。
信号出力制御装置１００は、ＳｏＣ等の集積回路パッケージ内に実装されており、マイクロプロセッサやメモリ等、集積回路パッケージ内に備わる他のデバイス間を繋ぐ信号線と接続することで、これら信号線を流れる信号の値を集積回路パッケージに備わる観測用出力端子を介して外部に出力するものである。観測用出力端子は、バスモニター等の外部の観測機器と接続し、集積回路パッケージ外から信号の値を観測するための出力端子である。
図１は、信号出力制御装置１００の要部を簡潔に示したブロック図である。
図１に示すように、信号出力制御装置１００は、信号線選択ブロック１０１、出力クロック決定ブロック１０５、及び信号出力制御ブロック１１１という３つの大きな機能ブロックを有している。
（信号線選択ブロック１０１）
信号線選択ブロック１０１は、ＳｏＣ等のシステムＬＳＩ上に備わるデバイス間を結ぶ信号線と接続し、これら信号線の中から観測を行いたい信号（以下、「観測対象信号」という）の信号線を選択する。
図１に示すように、信号出力制御装置１００は、信号線選択ブロック１０１、出力クロック決定ブロック１０５、及び信号出力制御ブロック１１１という３つの大きな機能ブロックを有している。
（信号線選択ブロック１０１）
信号線選択ブロック１０１は、ＳｏＣ等のシステムＬＳＩ上に備わるデバイス間を結ぶ信号線と接続し、これら信号線の中から観測を行いたい信号（以下、「観測対象信号」という）の信号線を選択する。
図２は、信号線選択ブロック１０１の詳細な構成を示すブロック図である。図２に示すように、信号線選択ブロック１０１には、基準クロック決定部１０２、信号決定部１０３、及びセレクタ１０４が備わっている。
ここで、基準クロック決定部１０２は、複数の基準クロックに基づいて稼動する信号群の中から外部に出力を行いたい基準クロックを決定する。この決定は、ユーザが所望の基準クロックを指示することで行われる。具体的には、集積回路パッケージ内に備わるマイクロプロセッサに入力装置が接続されている場合は、この入力装置を介してユーザが基準クロックのクロックＩＤを入力することで指示を行うことができる。
ここで、基準クロック決定部１０２は、複数の基準クロックに基づいて稼動する信号群の中から外部に出力を行いたい基準クロックを決定する。この決定は、ユーザが所望の基準クロックを指示することで行われる。具体的には、集積回路パッケージ内に備わるマイクロプロセッサに入力装置が接続されている場合は、この入力装置を介してユーザが基準クロックのクロックＩＤを入力することで指示を行うことができる。
信号決定部１０３は、基準クロック決定部１０２で決定した基準クロックに基づき稼動する信号線の中からユーザが観測を行いたい信号線を選択して決定する。この決定は、ユーザが所望の信号線数を指示することで行われる。具体的には、集積回路パッケージ内に備わるマイクロプロセッサに入力装置が接続されており、例えば、信号線ごとに番号が振られている場合は、この入力装置を介してユーザが観測を行いたい信号線の番号を入力することで指示を行うことができる。
また、セレクタ１０４は、基準クロック決定部１０２で決定した基準クロックで稼動する信号線の中から、信号決定部１０３で決定した信号線を選択する。
（出力クロック決定ブロック１０５）
出力クロック決定ブロック１０５は、信号線選択ブロック１０１で選択された信号を取り込むとともに、この信号を出力する際の出力クロックを決定する。
（出力クロック決定ブロック１０５）
出力クロック決定ブロック１０５は、信号線選択ブロック１０１で選択された信号を取り込むとともに、この信号を出力する際の出力クロックを決定する。
図３は、出力クロック決定ブロック１０５の詳細な構成を示すブロック図である。図３に示すように、出力クロック決定ブロック１０５には、基準クロック選択部１０６、サンプリング部１０７、ＦＩＦＯ（First In First Out）バッファ１０８、記憶部１０９、及び出力クロック決定部１１０が備わっている。
ここで、基準クロック選択部１０６は、外部から入力される複数の基準クロックの中から、基準クロック決定部１０２で決定した基準クロックを選択する。
ここで、基準クロック選択部１０６は、外部から入力される複数の基準クロックの中から、基準クロック決定部１０２で決定した基準クロックを選択する。
サンプリング部１０７は、基準クロック選択部１０６で選択した基準クロックに基づき、セレクタ１０４で選択した信号線を流れる信号の値を取り込んで後述するＦＩＦＯバッファ１０８に送り込む。
ＦＩＦＯバッファ１０８は、ＦＩＦＯ（First In First Out：ファースト・イン・ファースト・アウト）方式であって、サンプリング部１０７から送られる信号をバッファリングする。
ＦＩＦＯバッファ１０８は、ＦＩＦＯ（First In First Out：ファースト・イン・ファースト・アウト）方式であって、サンプリング部１０７から送られる信号をバッファリングする。
記憶部１０９は、信号出力制御装置１００が実装されている集積回路パッケージの観測用出力端子の数を設定値として記憶する。また、集積回路パッケージ内に備わるマイクロプロセッサに入力装置が接続されている場合は、この入力装置を介してユーザが入力した入力値を記憶する。
出力クロック決定部１１０は、セレクタ１０４が選択した信号線数を検知し、この信号線数と、基準クロック選択部１０６で選択した基準クロックと、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、集積回路パッケージに備わる観測用出力端子に信号を出力するための最適な出力クロックを決定する。具体的には、セレクタ１０４が選択した信号線数をＮ（本）、基準クロック選択部１０６で選択した基準クロックをＦ（ＭＨｚ）、記憶部１０９に記憶されている観測用出力端子の中で観測対象信号を出力する観測用出力端子の本数をＭ（本）とそれぞれおくと、Ｎ＊Ｆ≦ｆ＊Ｍを満たすｆ（ＭＨｚ）を出力クロックの周波数として決定する（「＊」は乗算記号を示す）。特に、過度に出力クロックの周波数を上げすぎないよう考慮すると、Ｎ＊Ｆ≦ｆ＊Ｍを満たすｆとして、最小のものを決定することが望ましい。
（信号出力制御ブロック１１１）
信号出力制御ブロック１１１は、出力クロック決定ブロック１０５で決定された出力クロックに基づいて外部から入力されるモニタークロックを補正し、補正したクロックでもって、ＦＩＦＯバッファ１０８に取り込んだ信号値を集積回路パッケージに備わる観測用出力端子を介して外部に出力する。なお、外部から入力されるモニタークロックは、信号出力制御装置１００で動作可能な最大速度のクロックである。
出力クロック決定部１１０は、セレクタ１０４が選択した信号線数を検知し、この信号線数と、基準クロック選択部１０６で選択した基準クロックと、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、集積回路パッケージに備わる観測用出力端子に信号を出力するための最適な出力クロックを決定する。具体的には、セレクタ１０４が選択した信号線数をＮ（本）、基準クロック選択部１０６で選択した基準クロックをＦ（ＭＨｚ）、記憶部１０９に記憶されている観測用出力端子の中で観測対象信号を出力する観測用出力端子の本数をＭ（本）とそれぞれおくと、Ｎ＊Ｆ≦ｆ＊Ｍを満たすｆ（ＭＨｚ）を出力クロックの周波数として決定する（「＊」は乗算記号を示す）。特に、過度に出力クロックの周波数を上げすぎないよう考慮すると、Ｎ＊Ｆ≦ｆ＊Ｍを満たすｆとして、最小のものを決定することが望ましい。
（信号出力制御ブロック１１１）
信号出力制御ブロック１１１は、出力クロック決定ブロック１０５で決定された出力クロックに基づいて外部から入力されるモニタークロックを補正し、補正したクロックでもって、ＦＩＦＯバッファ１０８に取り込んだ信号値を集積回路パッケージに備わる観測用出力端子を介して外部に出力する。なお、外部から入力されるモニタークロックは、信号出力制御装置１００で動作可能な最大速度のクロックである。
図４は、信号出力制御ブロック１１１の詳細な構成を示すブロック図である。図４に示すように、信号出力制御ブロック１１１には、分周器１１２、出力制御部１１３、出力周期補正部１１４、及びパラレル／シリアル変換部１１５が備わっている。
分周器１１２は、ＦＩＦＯバッファ１０８の信号線幅に応じてモニタークロックを分周し、分周したクロックでＦＩＦＯバッファ１０８から信号を読み出すクロックを決定する。
分周器１１２は、ＦＩＦＯバッファ１０８の信号線幅に応じてモニタークロックを分周し、分周したクロックでＦＩＦＯバッファ１０８から信号を読み出すクロックを決定する。
出力制御部１１３は、分周器１１２で決定されたクロックにてＦＩＦＯバッファ１０８から信号値を読み出し、後述するパラレル／シリアル変換部１１５に送る。このとき、均等に各観測用出力端子から分散して信号値が出力されるよう、選択した信号線数（Ｎ本）と観測用出力端子数（Ｍ本）とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値をＭ本の信号線に分散して送出する。具体的には、Ｎ本の信号線を観測用出力端子数（Ｍ本）で分割し、Ｍ分割された各信号線群に均等に信号値を分散してパラレル／シリアル変換部１１５に送出する。
出力周期補正部１１４は、出力クロック決定部１１０で決定した出力クロックに基づいてモニタークロックの分周を行い、出力クロックを補正する。この出力周期補正部１１４は、例えば、分周器やＰＬＬ（Phase Locked Loop）等、クロック発振周波数を制御できる回路であればよい。
最後に、パラレル／シリアル変換部１１５が各信号値をシリアルに変換する。具体的には、Ｍ分割された各信号線群に流れる信号値をそれぞれ、出力周期補正部１１４で補正した出力クロックにて、Ｍ本の各観測用出力端子に逐次出力する。
＜２．動作＞
上述した構成により、信号出力制御装置１００は次の通り信号値の出力処理を行う。
最後に、パラレル／シリアル変換部１１５が各信号値をシリアルに変換する。具体的には、Ｍ分割された各信号線群に流れる信号値をそれぞれ、出力周期補正部１１４で補正した出力クロックにて、Ｍ本の各観測用出力端子に逐次出力する。
＜２．動作＞
上述した構成により、信号出力制御装置１００は次の通り信号値の出力処理を行う。
ここで、信号出力制御装置１００が行う信号出力制御の動作を説明する。
図５は、信号出力制御装置１００が行う信号出力制御動作を示すフローチャートである。
図５を参照すると、まず、信号選択ブロック１０１で外部への出力を行いたい信号線を選択する。具体的には、基準クロック決定部１０２で決定した基準クロックで稼動する信号の中から、信号決定部１０３で決定した本数分セレクタ１０４で選択する（Ｓ１００）。セレクタ１０４で選択した信号線を流れる信号は、出力クロック決定ブロック１０５にパラレルに送られる。
図５は、信号出力制御装置１００が行う信号出力制御動作を示すフローチャートである。
図５を参照すると、まず、信号選択ブロック１０１で外部への出力を行いたい信号線を選択する。具体的には、基準クロック決定部１０２で決定した基準クロックで稼動する信号の中から、信号決定部１０３で決定した本数分セレクタ１０４で選択する（Ｓ１００）。セレクタ１０４で選択した信号線を流れる信号は、出力クロック決定ブロック１０５にパラレルに送られる。
次に、出力クロック決定ブロック１０５では、信号線選択ブロック１０１を介してパラレルに送られてきた信号を、サンプリング部１０７がサンプリングし（Ｓ１０１）、サンプリングした信号値をＦＩＦＯバッファ１０８にバッファリングする（Ｓ１０２）。
また、この間、セレクタ１０４が選択した信号線の本数と、基準クロック選択部１０６で選択した基準クロックと、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、出力クロック決定部１１０が最適な出力を決定し（Ｓ１０３）、決定した出力を信号出力制御ブロック１１１の出力周期補正部１１４に送出する。
また、この間、セレクタ１０４が選択した信号線の本数と、基準クロック選択部１０６で選択した基準クロックと、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、出力クロック決定部１１０が最適な出力を決定し（Ｓ１０３）、決定した出力を信号出力制御ブロック１１１の出力周期補正部１１４に送出する。
続いて、信号出力制御ブロック１１１において、ＦＩＦＯバッファ１０８にバッファリングされた信号値を出力制御部１１３が取得し（Ｓ１０４）、取得した信号値が各観測出力端子から分散して出力されるよう、パラレル／シリアル変換部１１５に送出する。
パラレル／シリアル変換部１１５は、パラレルに送られてきた信号をシリアルに変換し、出力周期補正部１１４がモニタークロックを補正した出力でもって観測用出力端子に信号を出力する（Ｓ１０６）。
＜２−１．具体例＞
ここで、具体例として、「信号出力制御装置１００内部の信号線数が１５本（ＳＳ０〜ＳＳ１４とする）あって、観測用出力端子が３本あり、２００ＭＨｚを基準クロックとして稼動する９本の信号線を選択した場合」の信号値の出力処理について説明する。
パラレル／シリアル変換部１１５は、パラレルに送られてきた信号をシリアルに変換し、出力周期補正部１１４がモニタークロックを補正した出力でもって観測用出力端子に信号を出力する（Ｓ１０６）。
＜２−１．具体例＞
ここで、具体例として、「信号出力制御装置１００内部の信号線数が１５本（ＳＳ０〜ＳＳ１４とする）あって、観測用出力端子が３本あり、２００ＭＨｚを基準クロックとして稼動する９本の信号線を選択した場合」の信号値の出力処理について説明する。
図６及び図７は、信号出力制御装置１００が信号出力制御動作を行う際の信号の流れを示す概略図である。
まず、図６の左図を参照すると、この例では、信号線群の中から観測したい信号線としてＳ０〜Ｓ８の９本の信号線が選択される。Ｓ０〜Ｓ８のそれぞれは、基準クロックＴに基づいて駆動しており、図中では、Ｔ０〜Ｔ４の５クロック分までの信号波形を示している。
まず、図６の左図を参照すると、この例では、信号線群の中から観測したい信号線としてＳ０〜Ｓ８の９本の信号線が選択される。Ｓ０〜Ｓ８のそれぞれは、基準クロックＴに基づいて駆動しており、図中では、Ｔ０〜Ｔ４の５クロック分までの信号波形を示している。
信号Ｓ０に着目すると、各サイクルＴ０〜Ｔ４における信号値はそれぞれ、「０」「１」「０」「０」「１」であり、信号Ｓ１に着目すると、それぞれ、「０」「０」「１」「０」「１」である。
また、基準クロックが２００ＭＨｚであるため、１サイクル（図中Ｔ）は１／２００，０００，０００秒である。
また、基準クロックが２００ＭＨｚであるため、１サイクル（図中Ｔ）は１／２００，０００，０００秒である。
セレクタ１０４がＳ０〜Ｓ８の９本の信号線を選択すると、続いて、サンプリング部１０７がＳ０〜Ｓ８の各信号の値を２００ＭＨｚでサンプリングする。
サンプリング部１０７がサンプリングした信号値はＦＩＦＯバッファ１０８に送出され、図６の右図に示すように、ＦＩＦＯバッファ１０８が各信号値をサイクルごとにパラレルにバッファリングする。
サンプリング部１０７がサンプリングした信号値はＦＩＦＯバッファ１０８に送出され、図６の右図に示すように、ＦＩＦＯバッファ１０８が各信号値をサイクルごとにパラレルにバッファリングする。
その間、出力クロック決定部１１０は、上述した計算式に基づき、信号線数（９本）＊基準クロック（２００ＭＨｚ）≦観測対象信号を出力する観測用出力端子数（３本）＊ｆを満たす最小のｆを算出し、算出された６００ＭＨｚを出力として決定する。
これを受けて、出力周期補正部１１４は、信号出力制御装置１００で稼動し得る最速クロック（例えば、１．８ＧＨｚ）であるモニタークロックを６００ＭＨｚに補正する。
これを受けて、出力周期補正部１１４は、信号出力制御装置１００で稼動し得る最速クロック（例えば、１．８ＧＨｚ）であるモニタークロックを６００ＭＨｚに補正する。
次に、ＦＩＦＯバッファ１０８に信号Ｓ０〜Ｓ８の９個分の信号値がバッファリングされると、出力制御部１１３がＦＩＦＯバッファ１０８から各信号値を読み出し、パラレル／シリアル変換部１１５に送出する。このとき、各観測用出力端子から分散して信号値が出力されるよう、信号出力制御装置１００内部の信号線数（１５本）と観測用出力端子数（３本）とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値を１５本の信号線に分散して送出する。具体的には、まず、１５本の信号線（ＳＳ０〜ＳＳ１４）を観測用出力端子数（３本）で分割し、３分割されたＳＳ０〜ＳＳ４とＳＳ５〜ＳＳ９とＳＳ１０〜ＳＳ１４の各信号線群に均等に信号値を分散してパラレル／シリアル変換部１１５に送出する。
最後に、パラレル／シリアル変換部１１５が各信号値をシリアルに変換する。具体的には、信号線ＳＳ０〜ＳＳ４とＳＳ５〜ＳＳ９とＳＳ１０〜ＳＳ１４の各信号線群に流れる信号をそれぞれ、６００ＭＨｚ（すなわち、１／６００，０００，０００秒を１サイクルとして）で３本の各観測用出力端子に逐次出力する。
図７を参照すると、６００ＭＨｚの１サイクル目で観測用出力端子０から信号Ｓ０の出力値を、観測用出力端子１から信号Ｓ１の出力値を、観測用出力端子２から信号Ｓ２の出力値を、逐次出力する。続いて、２サイクル目で観測用出力端子０〜２からそれぞれ信号Ｓ３〜Ｓ５の出力値を出力し、３サイクル目で観測用出力端子０〜２からそれぞれＳ６〜Ｓ８の出力値を出力する。
図７を参照すると、６００ＭＨｚの１サイクル目で観測用出力端子０から信号Ｓ０の出力値を、観測用出力端子１から信号Ｓ１の出力値を、観測用出力端子２から信号Ｓ２の出力値を、逐次出力する。続いて、２サイクル目で観測用出力端子０〜２からそれぞれ信号Ｓ３〜Ｓ５の出力値を出力し、３サイクル目で観測用出力端子０〜２からそれぞれＳ６〜Ｓ８の出力値を出力する。
同様に、３サイクル目以降も、観測用出力端子０からＳ０、Ｓ３、Ｓ６の信号値を観測用出力端子０から出力し、Ｓ１、Ｓ４、Ｓ７の信号値を観測用出力端子１から出力し、Ｓ２、Ｓ５、Ｓ８の信号値を観測用出力端子２から出力する。
このように、本実施の形態では、図６に示すようにパラレルに入力されるＳ０〜Ｓ８の９本の信号の各値を、図７に示すように観測用出力端子数に応じた出力でシリアルに出力する。
このように、本実施の形態では、図６に示すようにパラレルに入力されるＳ０〜Ｓ８の９本の信号の各値を、図７に示すように観測用出力端子数に応じた出力でシリアルに出力する。
このように信号出力制御を行うことで、観測したい信号線の本数を自由に選択し、選択した本数によって外部端子を介して外部に出力する出力を動的に変えることができる。これにより、外部端子が限られた本数しかなかったとしても、基準クロックで稼動する複数の信号の値を外部からリアルタイムに観測することができる。
＜実施の形態２＞
＜１．実施の形態１との相違点＞
次に、実施の形態２について図８〜図１０に基づいて説明する。
＜実施の形態２＞
＜１．実施の形態１との相違点＞
次に、実施の形態２について図８〜図１０に基づいて説明する。
実施の形態２は、実施の形態１の変形であり、パラレル／シリアル変換部１１５から観測用出力端子を介して外部に信号を出力する際に、基準クロックの各サイクルにおける信号値を出力する期間の境界を示すサイクル境界信号を出力する。
実施の形態２では、集積回路パッケージにサイクル境界信号用出力端子が備わっており、この出力端子を介してサイクル境界信号が出力されるようになっている。
実施の形態２では、集積回路パッケージにサイクル境界信号用出力端子が備わっており、この出力端子を介してサイクル境界信号が出力されるようになっている。
図８は、実施の形態２に係る信号出力制御装置１００の出力クロック決定ブロック１０５の構成を示すブロック図である。
図９は、実施の形態２に係る信号出力制御装置１００の信号出力制御ブロック１１１の構成を示すブロック図である。
なお、実施の形態１と同じ構成については、同一の符号を付し、説明は省略する。
図９は、実施の形態２に係る信号出力制御装置１００の信号出力制御ブロック１１１の構成を示すブロック図である。
なお、実施の形態１と同じ構成については、同一の符号を付し、説明は省略する。
図８に示すように、出力クロック決定ブロック１０５に、サイクル境界決定部１１６が追加されている。
また、図９に示すように、信号出力制御ブロック１１１に、サイクル境界信号生成部１１７が追加されている。
サイクル境界決定部１１６は、セレクタ１０４が選択した信号線数と、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、観測用出力端子を介して出力で信号を出力する際に、基準クロックの各サイクルにおける信号値を出力する期間の境界が何周期ごとに出現するかを決定する。具体的には、信号線数（Ｎ本）÷観測対象信号を出力する観測用出力端子数（Ｍ本）＝ｐとすると、出力のｐ周期ごとに、基準クロックの各サイクルにおける信号値を出力する期間の終了位置が出現することがわかる。
また、図９に示すように、信号出力制御ブロック１１１に、サイクル境界信号生成部１１７が追加されている。
サイクル境界決定部１１６は、セレクタ１０４が選択した信号線数と、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、観測用出力端子を介して出力で信号を出力する際に、基準クロックの各サイクルにおける信号値を出力する期間の境界が何周期ごとに出現するかを決定する。具体的には、信号線数（Ｎ本）÷観測対象信号を出力する観測用出力端子数（Ｍ本）＝ｐとすると、出力のｐ周期ごとに、基準クロックの各サイクルにおける信号値を出力する期間の終了位置が出現することがわかる。
なお、信号線数（Ｎ本）÷観測対象信号を出力する観測用出力端子数（Ｍ本）が割り切れず、解がｐ余りｑ（ｑ＜Ｍ）となる場合は、ｐ＋１周期ごととなる。
そして、サイクル境界信号生成部１１７は、サイクル境界決定部１１６で決定したｐに基づいて、出力のｐ周期ごとにサイクル境界信号を生成し、出力周期補正部１１４にて補正された出力でもって、サイクル境界信号用出力端子を介して出力する。
＜２．具体例＞
ここで、具体例として、「出力端子が全部で４本（観測対象信号用出力端子が３本と、サイクル境界信号用出力端子が１本）あって、２００ＭＨｚを基準クロックとして稼動する９本の信号線を選択した場合」のサイクル境界信号の出力処理について説明する。
そして、サイクル境界信号生成部１１７は、サイクル境界決定部１１６で決定したｐに基づいて、出力のｐ周期ごとにサイクル境界信号を生成し、出力周期補正部１１４にて補正された出力でもって、サイクル境界信号用出力端子を介して出力する。
＜２．具体例＞
ここで、具体例として、「出力端子が全部で４本（観測対象信号用出力端子が３本と、サイクル境界信号用出力端子が１本）あって、２００ＭＨｚを基準クロックとして稼動する９本の信号線を選択した場合」のサイクル境界信号の出力処理について説明する。
図１０は、信号出力制御装置１００がサイクル境界信号の出力制御を行う際の信号の流れを示す概略図である。
なお、入力される信号線数は９本であるため、セレクタ１０４が信号線の選択を行ってからＦＩＦＯバッファ１０８が信号のバッファリングを行うところまでの信号の流れは、実施の形態１と同様、図６に示す。
なお、入力される信号線数は９本であるため、セレクタ１０４が信号線の選択を行ってからＦＩＦＯバッファ１０８が信号のバッファリングを行うところまでの信号の流れは、実施の形態１と同様、図６に示す。
サイクル境界決定部１１６は、信号線数（９本）÷観測対象信号出力端子数（３本）＝３を算出し、基準クロックの各サイクルにおける信号値を出力する期間の境界が３周期ごとに出現することを決定する。
境界周期が決定すると、図１０に示すように、サイクル境界信号生成部１１７が、出力（６００ＭＨｚ）の３周期ごとにサイクル境界信号を、サイクル境界信号用出力端子を介して出力する。
境界周期が決定すると、図１０に示すように、サイクル境界信号生成部１１７が、出力（６００ＭＨｚ）の３周期ごとにサイクル境界信号を、サイクル境界信号用出力端子を介して出力する。
このように、本実施の形態では、図１０に示すように、観測用出力端子とは異なるサイクル境界信号用出力端子を１本利用して、基準クロックの各サイクルにおける信号値を出力する期間の境界を示す信号を出力する。
これにより、観測用出力端子上で出力に基づいて信号の観測を行う際に、信号の基準クロックのサイクルごとに開始位置を認識することができる。すなわち、観測を行っている値が基準クロックで何サイクル目の値であるのかを把握することができる。
＜実施の形態３＞
＜１．実施の形態１との相違点＞
次に、実施の形態３について図１１〜図１４に基づいて説明する。
これにより、観測用出力端子上で出力に基づいて信号の観測を行う際に、信号の基準クロックのサイクルごとに開始位置を認識することができる。すなわち、観測を行っている値が基準クロックで何サイクル目の値であるのかを把握することができる。
＜実施の形態３＞
＜１．実施の形態１との相違点＞
次に、実施の形態３について図１１〜図１４に基づいて説明する。
実施の形態３は、実施の形態１の変形である。観測対象信号の信号線数と観測対象信号を出力する観測用出力端子の数とが互いに倍数の関係にない場合、基準クロックの各サイクルにおいて最初に読み取られる信号値と、観測用出力端子から出力する際の出力の各周期において最初に出力する信号値とが異なってしまう。このため、実施の形態３では、観測対象信号の信号線数と観測対象信号を出力する観測用出力端子の本数とが互いに倍数の関係にない場合であっても、基準クロックの１サイクルあたりの各信号値を当該１サイクル分の期間内に出力できるよう、所定の値を持つダミー信号を観測対象信号とともに出力することでパディングを行う。
さらに、パラレル／シリアル変換部１１５から観測用出力端子を介して外部に信号を出力する際に、パディングが行われてダミー信号が付加されている観測用出力端子と出力数を識別するためのパディング識別信号を出力する。
実施の形態３では、集積回路パッケージにパディング識別信号用出力端子が備わっており、この出力端子を介してパディング識別信号が出力されるようになっている。
実施の形態３では、集積回路パッケージにパディング識別信号用出力端子が備わっており、この出力端子を介してパディング識別信号が出力されるようになっている。
図１１は、実施の形態３に係る信号出力制御装置１００の出力クロック決定ブロック１０５の構成を示すブロック図である。
図１２は、実施の形態３に係る信号出力制御装置１００の信号出力制御ブロック１１１の構成を示すブロック図である。
なお、実施の形態１と同じ構成については、同一の符号を付し、説明は省略する。
図１２は、実施の形態３に係る信号出力制御装置１００の信号出力制御ブロック１１１の構成を示すブロック図である。
なお、実施の形態１と同じ構成については、同一の符号を付し、説明は省略する。
図１１に示すように、出力クロック決定ブロック１０５に、ダミー信号決定部１１８が追加されている。
また、図１２に示すように、信号出力制御ブロック１１１に、ダミー信号生成部１１９が追加されている。
ダミー信号決定部１１８は、セレクタ１０４が選択した信号線数と、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、まず、信号数と観測用出力端子数が互いに倍数の関係にあるかを調べる。互いに倍数の関係にない場合、すなわち、一方の数で他方の数が自然数で割り切れない場合、観測対象信号に付加すべきダミー信号数を算出する。具体的には、信号線数（Ｎ本）÷観測対象信号を出力する観測用出力端子数（Ｍ本）＝ｐ余りｑ（ｑ＜Ｍ）とすると、Ｍ−ｑ個のダミー信号を観測対象信号に付加することが決定される。
また、図１２に示すように、信号出力制御ブロック１１１に、ダミー信号生成部１１９が追加されている。
ダミー信号決定部１１８は、セレクタ１０４が選択した信号線数と、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、まず、信号数と観測用出力端子数が互いに倍数の関係にあるかを調べる。互いに倍数の関係にない場合、すなわち、一方の数で他方の数が自然数で割り切れない場合、観測対象信号に付加すべきダミー信号数を算出する。具体的には、信号線数（Ｎ本）÷観測対象信号を出力する観測用出力端子数（Ｍ本）＝ｐ余りｑ（ｑ＜Ｍ）とすると、Ｍ−ｑ個のダミー信号を観測対象信号に付加することが決定される。
そして、ダミー信号生成部１１９は、ダミー信号決定部１１８で決定したＭ−ｑに基づいて、Ｍ−ｑ個のダミー信号を生成して出力制御部１１３に出力する。
出力制御部１１３は、ＦＩＦＯバッファ１０８から読み込んだ各サイクルにおける観測対象信号の信号値の末尾にｑ個のダミー信号を付加してパディングを行い、パディングされた信号をパラレル／シリアル変換部１１５に出力するとともに、パディングが行われてダミー信号が付加されている観測用出力端子と出力数を示すパディング識別信号を、パディング識別信号用出力端子を介して出力する。
出力制御部１１３は、ＦＩＦＯバッファ１０８から読み込んだ各サイクルにおける観測対象信号の信号値の末尾にｑ個のダミー信号を付加してパディングを行い、パディングされた信号をパラレル／シリアル変換部１１５に出力するとともに、パディングが行われてダミー信号が付加されている観測用出力端子と出力数を示すパディング識別信号を、パディング識別信号用出力端子を介して出力する。
パディング識別信号は、各において、ダミー信号が１つ含まれている場合は「０１」、２つ含まれている場合は「１０」のフラグを立て、ダミー信号が含まれていなければフラグを立てずに「００」のままとする信号を出力する。
なお、出力クロック決定部１１０は、セレクタ１０４が選択した信号線数をＮ（本）、基準クロック選択部１０６で選択した基準クロックの周波数をＦ（ＭＨｚ）、ダミー信号決定部１１８で決定したダミー信号の個数をｑ（個）、記憶部１０９に記憶されている観測用出力端子の本数をＭ（本）とそれぞれおくと、（Ｎ＋ｑ）＊Ｆ≦ｆ＊Ｍを満たすｆ（ＭＨｚ）を出力クロックの周波数として決定する。
＜２．具体例＞
ここで、具体例として、「出力端子が全部で４本（観測用出力端子が３本と、パディング識別信号用出力端子が１本）あって、２００ＭＨｚを基準クロックとして稼動する７本の信号線Ｓ０〜Ｓ６を選択した場合」のダミー信号の出力処理について説明する。
なお、出力クロック決定部１１０は、セレクタ１０４が選択した信号線数をＮ（本）、基準クロック選択部１０６で選択した基準クロックの周波数をＦ（ＭＨｚ）、ダミー信号決定部１１８で決定したダミー信号の個数をｑ（個）、記憶部１０９に記憶されている観測用出力端子の本数をＭ（本）とそれぞれおくと、（Ｎ＋ｑ）＊Ｆ≦ｆ＊Ｍを満たすｆ（ＭＨｚ）を出力クロックの周波数として決定する。
＜２．具体例＞
ここで、具体例として、「出力端子が全部で４本（観測用出力端子が３本と、パディング識別信号用出力端子が１本）あって、２００ＭＨｚを基準クロックとして稼動する７本の信号線Ｓ０〜Ｓ６を選択した場合」のダミー信号の出力処理について説明する。
図１３及び１４は、信号出力制御装置１００がダミー信号の出力制御を行う際の信号の流れを示す概略図である。
図１３の左図に示すように、Ｓ０〜Ｓ６の７本の信号線がセレクタ１０４によって選択され、右図に示すように、ＦＩＦＯバッファ１０８には基準クロックの各サイクルにおける信号値がパラレルにバッファリングされる。
図１３の左図に示すように、Ｓ０〜Ｓ６の７本の信号線がセレクタ１０４によって選択され、右図に示すように、ＦＩＦＯバッファ１０８には基準クロックの各サイクルにおける信号値がパラレルにバッファリングされる。
ここで、ダミー信号決定部１１８は、信号線数（７本）÷観測対象信号を出力する観測用出力端子数（３本）＝２余り１を算出し、２個のダミー信号を付加すればいいことを決定する。
ダミー信号の個数が決定すると、ダミー信号生成部１１９が、ダミー信号決定部１１８で決定した個数（２個）のダミー信号を生成して出力制御部１１３する。
ダミー信号の個数が決定すると、ダミー信号生成部１１９が、ダミー信号決定部１１８で決定した個数（２個）のダミー信号を生成して出力制御部１１３する。
これを受けて、出力制御部１１３は、ＦＩＦＯバッファ１０８から読み出した各サイクルにおける観測対象信号の信号値の末尾に２個のダミー信号を付加してパラレル／シリアル制御部１１５に送出することで、図１４に示すように観測用出力端子を介して出力する。
また、このとき、６００ＭＨｚの各の中で、２つのダミー信号によってパディングが行われているにおいて、「１０」のパディング識別信号を出力する。
また、このとき、６００ＭＨｚの各の中で、２つのダミー信号によってパディングが行われているにおいて、「１０」のパディング識別信号を出力する。
なお、出力クロック決定部１１０は、｛観測対象信号の信号線数（７本）＋ダミー信号数（２個）｝＊基準クロック（２００ＭＨｚ）≦観測対象信号の観測用出力端子数（３本）＊ｆを満たす最小のｆとして６００ＭＨｚを出力として決定する。
このように、本実施の形態では、図１４に示すように、観測対象信号の信号線数と観測用出力端子の本数が互いに倍数の関係にない場合であっても、基準クロックの各サイクルにおける信号値の末尾にダミー信号を付加することで、基準クロックの１サイクルあたりの各信号値を当該１サイクル分の期間内に出力できる。
このように、本実施の形態では、図１４に示すように、観測対象信号の信号線数と観測用出力端子の本数が互いに倍数の関係にない場合であっても、基準クロックの各サイクルにおける信号値の末尾にダミー信号を付加することで、基準クロックの１サイクルあたりの各信号値を当該１サイクル分の期間内に出力できる。
また、観測用出力端子を介して観測対象信号の信号値を出力する際に、出力の各周期にダミー信号が含まれているか否かを示すパディング識別信号を出力するため、出力端子上で出力に基づいて信号の観測を行う際に、ダミー信号が出力されていることを認識することができることから、出力端子上で信号の値を観測しやすくなる。
＜実施の形態４＞
＜１．実施の形態１との相違点＞
次に、本発明の実施の形態５に係る信号出力制御装置２００について説明する。
＜実施の形態４＞
＜１．実施の形態１との相違点＞
次に、本発明の実施の形態５に係る信号出力制御装置２００について説明する。
実施の形態４、実施の形態１の変形であって、複数の基準クロックで稼動する観測対象信号の信号値を外部に出力するように構成したものである。
信号出力制御装置２００は、最大３種の異なる基準クロックで稼動する観測対象信号に対応するよう、信号線選択ブロック２０１と出力クロック決定ブロック２０５と信号出力制御ブロック２１１とを１つの機能ブロック群として、３つの機能ブロック群を有して成る。
信号出力制御装置２００は、最大３種の異なる基準クロックで稼動する観測対象信号に対応するよう、信号線選択ブロック２０１と出力クロック決定ブロック２０５と信号出力制御ブロック２１１とを１つの機能ブロック群として、３つの機能ブロック群を有して成る。
また、実施の形態４では、実施の形態２及び３で示したサイクル境界信号用出力端子及びパディング識別信号用出力端子が備わっているともに、出力で信号値を出力する際に何サイクルごとに出力される信号群が変わるかの境界を示すクロック境界信号を出力するためのクロック境界信号用出力端子が備わっている。
図１５は、信号線選択ブロック２０１の詳細な構成を示すブロック図である。
図１５は、信号線選択ブロック２０１の詳細な構成を示すブロック図である。
図１６は、出力クロック決定ブロック２０５の詳細な構成を示すブロック図である。
図１７は、信号出力制御ブロック２１１の詳細な構成を示すブロック図である。
なお、実施の形態１〜４と同様の構成については、同一の符号を付し、説明は省略する。
図１５に示すように、信号線選択ブロック２０１には、信号決定部１０３と、３つのセレクタ１０４ａ〜１０４ｃが備わっている。これは、最大３種の基準クロックで稼動する信号を同時に選択するようにするためである。
図１７は、信号出力制御ブロック２１１の詳細な構成を示すブロック図である。
なお、実施の形態１〜４と同様の構成については、同一の符号を付し、説明は省略する。
図１５に示すように、信号線選択ブロック２０１には、信号決定部１０３と、３つのセレクタ１０４ａ〜１０４ｃが備わっている。これは、最大３種の基準クロックで稼動する信号を同時に選択するようにするためである。
信号決定部１０３は、基準クロックごとに信号線の中からユーザが観測を行いたい信号を選択して決定する。
セレクタ１０４ａ〜１０４ｃはそれぞれ、基準クロックごとに信号決定部１０３で決定した信号線を選択する。
図１６に示すように、出力クロック決定ブロック２０５には、３つずつサンプリング部１０７ａ〜１０７ｃ、ダミー信号決定部１１８ａ〜１１８ｃ、サイクル境界決定部１１６ａ〜１１６ｃ、及びＦＩＦＯバッファ１０８ａ〜１０８ｃが備わっており、１つの出力クロック決定部１１０が備わっている。
セレクタ１０４ａ〜１０４ｃはそれぞれ、基準クロックごとに信号決定部１０３で決定した信号線を選択する。
図１６に示すように、出力クロック決定ブロック２０５には、３つずつサンプリング部１０７ａ〜１０７ｃ、ダミー信号決定部１１８ａ〜１１８ｃ、サイクル境界決定部１１６ａ〜１１６ｃ、及びＦＩＦＯバッファ１０８ａ〜１０８ｃが備わっており、１つの出力クロック決定部１１０が備わっている。
サンプリング部１０７ａ〜１０７ｃは、それぞれセレクタ１０４ａ〜１０４ｃが選択した信号線を流れる信号の信号値をサンプリングする。
ＦＩＦＯバッファ１０８ａ〜１０８ｃはそれぞれ、サンプリング部１０７ａ〜１０７ｃがサンプリングした信号値をバッファリングする。
図１７に示すように、出力制御部１１３は、ＦＩＦＯバッファ１０８ａ〜１０８ｃのそれぞれから信号値を読み出し、パラレル／シリアル変換部１１５に送る。このとき、均等に各観測用出力端子から分散して信号値が出力されるよう、選択された全信号線数（Ｎ本）と観測用出力端子数（Ｍ本）とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値をＭ本の信号線に分散して送出する。具体的には、Ｎ本の信号線を観測用出力端子数（Ｍ本）で分割し、Ｍ分割された各信号線群に均等に信号値を分散してパラレル／シリアル変換部１１５に送出する。
また、本実施の形態では、サイクル境界信号生成部１１７、ダミー信号生成部１１８、及びクロック境界信号生成部１２０は、出力制御部１１３内に設けられている。
ＦＩＦＯバッファ１０８ａ〜１０８ｃはそれぞれ、サンプリング部１０７ａ〜１０７ｃがサンプリングした信号値をバッファリングする。
図１７に示すように、出力制御部１１３は、ＦＩＦＯバッファ１０８ａ〜１０８ｃのそれぞれから信号値を読み出し、パラレル／シリアル変換部１１５に送る。このとき、均等に各観測用出力端子から分散して信号値が出力されるよう、選択された全信号線数（Ｎ本）と観測用出力端子数（Ｍ本）とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値をＭ本の信号線に分散して送出する。具体的には、Ｎ本の信号線を観測用出力端子数（Ｍ本）で分割し、Ｍ分割された各信号線群に均等に信号値を分散してパラレル／シリアル変換部１１５に送出する。
また、本実施の形態では、サイクル境界信号生成部１１７、ダミー信号生成部１１８、及びクロック境界信号生成部１２０は、出力制御部１１３内に設けられている。
最後に、パラレル／シリアル変換部１１５が各信号値をシリアルに変換する。具体的には、Ｍ分割された各信号線群に流れる信号値をそれぞれ、出力周期補正部１１４で補正した出力にて、Ｍ本の各観測用出力端子に逐次出力する。
このように、信号出力制御装置２００は、実施の形態１で説明してきた信号出力制御装置１００の出力クロック決定ブロック１０５の構成に変更を加え、複数（最大３種）の基準クロックで稼動する信号線群の信号値を逐次出力することができるようにしたものである。
このように、信号出力制御装置２００は、実施の形態１で説明してきた信号出力制御装置１００の出力クロック決定ブロック１０５の構成に変更を加え、複数（最大３種）の基準クロックで稼動する信号線群の信号値を逐次出力することができるようにしたものである。
複数の基準クロックで稼動する信号群が選択された場合、出力クロック決定部１１０は、複数の基準クロックから最も高速な基準クロックと全信号線の本数とに基づいて出力クロックの周波数を決定し、出力制御部１１３は、各基準クロックで各信号の値をＦＩＦＯバッファ１０８ａ〜１０８ｃのそれぞれから取得するとともに、取得した各値を決定された出力ごとに逐次出力していく。
＜２．具体例＞
ここで、具体例として、「信号出力制御装置２００の機能ブロック群ごとの内部信号線数が１６本（ＳＳ０〜１５、ＳＳ１６〜ＳＳ３１、ＳＳ３２〜ＳＳ４７）あって、観測用出力端子が全部で４本あり、２００ＭＨｚを基準クロックとして稼動する８本の信号線群Ａ（Ｓ０〜Ｓ８）と、１５０ＭＨｚを基準クロックとして稼動する６本の信号線群Ｂ（Ｓ０〜Ｓ５）と、１００ＭＨｚを基準クロックとして稼動する３本の信号線群Ｃ（Ｓ０〜Ｓ２）とを選択した場合」の信号出力制御処理について説明する。
＜２．具体例＞
ここで、具体例として、「信号出力制御装置２００の機能ブロック群ごとの内部信号線数が１６本（ＳＳ０〜１５、ＳＳ１６〜ＳＳ３１、ＳＳ３２〜ＳＳ４７）あって、観測用出力端子が全部で４本あり、２００ＭＨｚを基準クロックとして稼動する８本の信号線群Ａ（Ｓ０〜Ｓ８）と、１５０ＭＨｚを基準クロックとして稼動する６本の信号線群Ｂ（Ｓ０〜Ｓ５）と、１００ＭＨｚを基準クロックとして稼動する３本の信号線群Ｃ（Ｓ０〜Ｓ２）とを選択した場合」の信号出力制御処理について説明する。
図１８及び１９は、信号出力制御装置２００が信号出力制御を行う際の信号の流れを示す概略図である。
図１８の左図に示すように、まず、観測したい信号線として、信号線群Ａ（Ｓ０〜Ｓ７）と信号線群Ｂ（Ｓ０〜Ｓ５）と信号線群Ｃ（Ｓ０〜Ｓ２）とが選択される。
セレクタ１０４は、信号線群Ａ〜Ｃの合計１７本の信号線を選択すると、続いて、信号線群Ａ〜Ｃのそれぞれに対応するサンプリング部１０７ａ〜１０７ｃが信号をサンプリングするとともに、図１８の右図に示すように、各信号群の値ごとにＦＩＦＯバッファ１０８ａ〜１０８ｃにバッファリングされる。
図１８の左図に示すように、まず、観測したい信号線として、信号線群Ａ（Ｓ０〜Ｓ７）と信号線群Ｂ（Ｓ０〜Ｓ５）と信号線群Ｃ（Ｓ０〜Ｓ２）とが選択される。
セレクタ１０４は、信号線群Ａ〜Ｃの合計１７本の信号線を選択すると、続いて、信号線群Ａ〜Ｃのそれぞれに対応するサンプリング部１０７ａ〜１０７ｃが信号をサンプリングするとともに、図１８の右図に示すように、各信号群の値ごとにＦＩＦＯバッファ１０８ａ〜１０８ｃにバッファリングされる。
すなわち、サンプリング部１０７ａが信号線群Ａの信号Ｓ０〜Ｓ７の各値をサンプリングして、この各信号値をＦＩＦＯバッファ１０８ａがバッファリングする。サンプリング部１０７ｂが信号線群Ｂの信号Ｓ０〜Ｓ５の各値をサンプリングして、この各信号値をＦＩＦＯバッファ１０８ｂがバッファリングする。そして、サンプリング部１０７ｃが信号線群Ｃの信号Ｓ０〜Ｓ２の各値をサンプリングして、この各信号値をＦＩＦＯバッファ１０８ｃにバッファリングする。
その間、ダミー信号決定部１１８ａ〜１１８ｃは、セレクタ１０４が選択した信号線群Ａ〜Ｃのそれぞれの信号線数と、記憶部１０９に記憶されている観測用出力端子の本数とに基づいて、各信号群の信号値を出力する際に末尾に付加するダミー信号数を算出する。
具体的には、ダミー信号決定部１１８ｂにおいて、信号群Ｂの本数（６本）÷観測端子数（４本）＝１余り２より、信号群Ｂに係るダミー信号数が２と決定される。同様に、ダミー信号決定部１１８ｃにおいては、信号群Ｃの本数（３本）÷観測端子数（４本）＝１余り−１より、信号群Ｃに係るダミー信号数が１と決定される。
具体的には、ダミー信号決定部１１８ｂにおいて、信号群Ｂの本数（６本）÷観測端子数（４本）＝１余り２より、信号群Ｂに係るダミー信号数が２と決定される。同様に、ダミー信号決定部１１８ｃにおいては、信号群Ｃの本数（３本）÷観測端子数（４本）＝１余り−１より、信号群Ｃに係るダミー信号数が１と決定される。
次に、出力クロック決定部１１０は、信号群Ａ〜Ｃの中で最も高速な信号群Ａの基準クロックと、信号群Ａ〜Ｃの全信号線の本数と、記憶部１０９に記憶されている観測用出力端子の本数と、ダミー信号決定部１１８ａ〜１１８ｃで決定したダミー信号数とに基づいて最適な出力を決定する。具体的には、上述した式に基づき、｛全信号線数（１７本）＋ダミー信号総数（３個）｝＊信号群Ａの基準クロック（２００ＭＨｚ）≦観測用出力端子数（４本）＊ｆを満たす最小のｆ、すなわち、１０００ＭＨｚを出力クロックの周波数として決定する。
続いて、出力制御部１１３が、ＦＩＦＯバッファ１０８ａ〜１０８ｃにバッファリングされている各信号値を読み出し、ダミー信号決定部１１８ａ〜１１８ｃで決定した個数のダミー信号を各信号値の末尾に付加するとともに、信号群Ａに係る信号から逐次パラレル／シリアル変換部１１５に送出していく。このとき、各観測用出力端子から分散して信号値が出力されるよう、セレクタ１０４で選択した信号線数（１７本）と観測用出力端子数（４本）とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値を１７本の信号線に分散して送出する。具体的には、１７本の信号線（ＳＡ０〜ＳＣ２）を観測用出力端子数（４本）ずつ分割し、ＳＡ０〜ＳＡ３とＳＡ４〜ＳＡ７とＳＢ０〜ＳＢ３とＳＢ４〜ＳＢ５＋ダミー信号とＳＣ０〜ＳＣ２＋ダミー信号の各信号線群に均等に信号値を分散してパラレル／シリアル変換部１１５に送出する。
最後に、パラレル／シリアル変換部１１５が各信号値を逐次シリアルに変換する。具体的には、信号線ＳＳ０〜ＳＳ４とＳＳ５〜ＳＳ９とＳＳ１０〜ＳＳ１４の各信号線群に流れる信号をそれぞれ、１０００ＭＨｚ（すなわち、１／１，０００，０００，０００秒を１サイクルとして）で３本の各観測用出力端子に逐次出力する。
図１８及び１９を参照すると、信号群Ａ、Ｂ、Ｃは、それぞれ２００ＭＨｚ、１５０ＭＨｚ、１００ＭＨｚであり、それぞれのサイクルは１／２００，０００，０００秒、１／１５０，０００，０００秒、１／１００，０００，０００秒である。これに対し、基準によれば１サイクルが１／２００秒である。すなわち、信号群Ｂ及びＣについては、基準よりもゆっくりとした速度で信号値がサンプリングしていることになり、遅延が生じる。このため、信号群Ｂ及びＣについては、基準である２００ＭＨｚの各サイクルで信号値が出力できない場合があり、厳密に言えば、信号群Ｂについては３サイクル中２サイクルの割合で、信号群Ｃについては２サイクル中１サイクルの割合で信号値の出力が間に合う。出力が間に合わないサイクルは、ダミー信号によりパディングが行われる。
図１８及び１９を参照すると、信号群Ａ、Ｂ、Ｃは、それぞれ２００ＭＨｚ、１５０ＭＨｚ、１００ＭＨｚであり、それぞれのサイクルは１／２００，０００，０００秒、１／１５０，０００，０００秒、１／１００，０００，０００秒である。これに対し、基準によれば１サイクルが１／２００秒である。すなわち、信号群Ｂ及びＣについては、基準よりもゆっくりとした速度で信号値がサンプリングしていることになり、遅延が生じる。このため、信号群Ｂ及びＣについては、基準である２００ＭＨｚの各サイクルで信号値が出力できない場合があり、厳密に言えば、信号群Ｂについては３サイクル中２サイクルの割合で、信号群Ｃについては２サイクル中１サイクルの割合で信号値の出力が間に合う。出力が間に合わないサイクルは、ダミー信号によりパディングが行われる。
なお、図１９に示すように、出力制御部１１３は、実施の形態２で説明したように、サイクル境界決定部１１６が、信号群Ａ〜Ｃの全信号線数（１７本）÷観測用出力端子数（４本）＝４余り１に基づき、基準クロックの各サイクルにおける信号値を出力する期間の境界が５周期ごとに出現することを決定し、これを受けて、サイクル境界信号生成部１１７が出力クロック（１０００ＭＨｚ）の５周期ごとにサイクル境界信号を、サイクル境界信号用出力端子を介して出力する。
また、出力制御部１１３は、実施の形態３で説明したように、パディングが行われてダミー信号が付加されている観測用出力端子と出力数を示すパディング識別信号を、パディング識別信号用出力端子を介して出力する。図１９の例では、パディング識別信号は３ビットで表され、各において、ダミー信号が１つ含まれている場合は「００１」、５つ含まれている場合は「１００」のフラグを立て、ダミー信号が含まれていなければフラグを立てずに「０００」のままとする。
さらに、クロック境界生成部１２０は、信号群Ａ〜Ｃのそれぞれの信号線数と観測用出力端子数とに基づいて、出力で信号値を出力する際に何サイクルごとに出力される信号群が変わるかの境界を決定し、この境界を示すクロック境界信号を、クロック境界信号用出力端子を介して出力する。具体的には、信号群Ａについては、信号線数（８本）÷観測用出力端子数（４本）＝２により２サイクルであることが決定させる。同様に、信号群Ｂについては、６÷４＝１余り２より、繰り上がって２サイクルであることが、信号群Ｃについては、３÷４＝１余り−１より、１サイクルであることが決定される。
これにより、出力において、信号群Ａから逐次出力する場合、最初の２サイクルは信号群Ａの信号値を出力し、次の２サイクルで信号群Ｂの信号値を出力し、続く１サイクルで信号群Ｃの信号値を出力するという境界がわかる。
このように、本実施の形態では、図１８に示すように互いに異なる基準クロックで稼動する複数の信号をパラレルに入力し、図１９に示すように観測用出力端子数に応じた出力で各基準クロックの信号値をシリアルに出力する。
このように、本実施の形態では、図１８に示すように互いに異なる基準クロックで稼動する複数の信号をパラレルに入力し、図１９に示すように観測用出力端子数に応じた出力で各基準クロックの信号値をシリアルに出力する。
このように信号出力制御を行うことで、互いに異なる基準クロックで稼動する複数の信号線を選んで順次観測する場合であっても、各基準クロックの１サイクルあたりの各値を、当該１サイクル分の期間内に出力することができるため、全ての信号線の信号値をリアルタイムで観測することができる。
＜補足＞
（１）
実施の形態１〜３では、観測対象信号としてセレクタ１０４で９本又は６本の信号線を選択する例で説明したが、これに限定されるものではなく、観測対象信号として選択する本数は適宜ユーザが選択すればよい。
（２）
実施の形態１〜４では、観測用出力端子の本数が３本又は４本の例で説明したが、これに限定されるものではなく、信号出力制御装置が実装される集積回路パッケージの出力端子に合わせればよい。
（３）
実施の形態４では、最大３種の異なる基準クロックで稼動する信号線群を流れる信号の出力制御を行うよう、信号決定部１０３ａ〜１０３ｃ、セレクタ１０４ａ〜１０４ｃ、サンプリング部１０７ａ〜１０７ｃ、ダミー信号決定部１１８ａ〜１１８ｃ、及びＦＩＦＯバッファ１０８ａ〜１０８ｃを３つずつ備える例で説明したが、これに限定されるものではなく、リアルタイムで観測したい信号線の基準クロックの数に合わせて、適宜各部の個数を決定すればよい。
（４）
実施の形態１〜４では、信号出力制御装置内部の信号線数を１５本又は４８本としたが、これに限定されるものではなく、適宜、信号出力制御装置の設計に合わせればよい。
（５）
実施の形態１〜４では、均等に各観測用出力端子から分散して信号値が出力されるよう、出力制御部１１３が、信号出力制御装置内部の信号線数と観測用出力端子数とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値を分散して送出するようにしたが、これに限定されるものではなく、種々の変形が可能である。例えば、出力制御部１１３が制御を行う代わりに、セレクタ１０４が信号線を選択したときに、予め信号出力制御装置内部の信号線数と観測用出力端子数とに応じて、信号を分散してからＦＩＦＯバッファ１０８にバッファリングするようにしてもよい。
＜補足＞
（１）
実施の形態１〜３では、観測対象信号としてセレクタ１０４で９本又は６本の信号線を選択する例で説明したが、これに限定されるものではなく、観測対象信号として選択する本数は適宜ユーザが選択すればよい。
（２）
実施の形態１〜４では、観測用出力端子の本数が３本又は４本の例で説明したが、これに限定されるものではなく、信号出力制御装置が実装される集積回路パッケージの出力端子に合わせればよい。
（３）
実施の形態４では、最大３種の異なる基準クロックで稼動する信号線群を流れる信号の出力制御を行うよう、信号決定部１０３ａ〜１０３ｃ、セレクタ１０４ａ〜１０４ｃ、サンプリング部１０７ａ〜１０７ｃ、ダミー信号決定部１１８ａ〜１１８ｃ、及びＦＩＦＯバッファ１０８ａ〜１０８ｃを３つずつ備える例で説明したが、これに限定されるものではなく、リアルタイムで観測したい信号線の基準クロックの数に合わせて、適宜各部の個数を決定すればよい。
（４）
実施の形態１〜４では、信号出力制御装置内部の信号線数を１５本又は４８本としたが、これに限定されるものではなく、適宜、信号出力制御装置の設計に合わせればよい。
（５）
実施の形態１〜４では、均等に各観測用出力端子から分散して信号値が出力されるよう、出力制御部１１３が、信号出力制御装置内部の信号線数と観測用出力端子数とに応じて、ＦＩＦＯバッファ１０８から読み出した信号値を分散して送出するようにしたが、これに限定されるものではなく、種々の変形が可能である。例えば、出力制御部１１３が制御を行う代わりに、セレクタ１０４が信号線を選択したときに、予め信号出力制御装置内部の信号線数と観測用出力端子数とに応じて、信号を分散してからＦＩＦＯバッファ１０８にバッファリングするようにしてもよい。
１００、２００ 信号出力制御装置
１０２ 基準クロック決定部
１０３ 信号決定部
１０４ セレクタ
１０５、２０５ 出力クロック決定ブロック
１０６ 基準クロック選択部
１０７ サンプリング部
１０８ ＦＩＦＯバッファ
１０９ 記憶部
１１０ 出力クロック決定部
１１１、２１１ 信号出力制御ブロック
１１２ 分周器
１１３ 出力制御部
１１４ 出力クロック補正部
１１５ バラレル／シリアル変換部
１１６ サイクル境界決定部
１１７ サイクル境界信号生成部
１１８ ダミー信号決定部
１１９ ダミー信号生成部
１０２ 基準クロック決定部
１０３ 信号決定部
１０４ セレクタ
１０５、２０５ 出力クロック決定ブロック
１０６ 基準クロック選択部
１０７ サンプリング部
１０８ ＦＩＦＯバッファ
１０９ 記憶部
１１０ 出力クロック決定部
１１１、２１１ 信号出力制御ブロック
１１２ 分周器
１１３ 出力制御部
１１４ 出力クロック補正部
１１５ バラレル／シリアル変換部
１１６ サイクル境界決定部
１１７ サイクル境界信号生成部
１１８ ダミー信号決定部
１１９ ダミー信号生成部
Claims (4)
- 信号線群から２以上の信号線を選択する信号線選択部と、
前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択部と、
前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定部と、
前記信号線選択部により選択された信号線を流れる各信号を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御部と、
前記信号線選択部で選択された信号線を流れる信号を出力するための観測用出力端子と、
前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記基準クロックの１サイクルにおける各信号の値を出力する期間と、１サイクルに続く次サイクルにおける信号の値を出力する期間との境界を示すサイクル境界信号を生成するとともに、生成したサイクル境界信号を前記観測用出力端子以外の出力端子を介して出力するサイクル境界信号出力部とを備える
ことを特徴とする信号出力制御装置。 - 信号線群から２以上の信号線を選択する信号線選択部と、
前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択部と、
前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定部と、
前記信号線選択部により選択された信号線を流れる各信号を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御部と、
前記信号線選択部で選択された信号線を流れる信号を出力するための観測用出力端子と、
前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記基準クロックの１サイクルにおける各信号の値を出力する期間内で、前記観測用出力端子の中で信号の出力を行わない観測用出力端子があるとき、所定の値を示すダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と出力数を示すパディング識別信号を出力するダミー信号出力部とを備える
ことを特徴とする信号出力制御装置。 - 信号線群から２以上の信号線を選択する信号線選択部と、
前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択部と、
前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定部と、
前記信号線選択部により選択された信号線を流れる各信号を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御部と、
前記信号線選択部で選択された信号線を流れる信号を出力するための観測用出力端子とを備え、
前記信号線選択部は、信号線群から互いに異なる基準クロックの信号が流れる複数の信号線を選択し、
前記基準クロック選択部は、前記信号線選択部により選択された信号線を流れる信号の互いに異なる基準クロックを選択し、
前記出力クロック決定部は、前記互いに異なる基準クロックの中から最も高速な基準クロックと、前記信号線選択部により選択された信号線の本数とに基づいて出力クロックを決定し、
前記信号出力制御部は、前記信号選択部により選択された信号線を流れる各信号を各基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで出力し、
さらに、前記出力クロック決定部により決定された出力クロックで各信号の値を出力する際、前記各基準クロックの各信号値を出力するサイクル期間ごとの境界を示すクロック境界信号を生成するとともに、生成したクロック境界信号を前記観測用出力端子以外の出力端子を介して出力するクロック境界信号出力部を備える
ことを特徴とする信号出力制御装置。 - 信号線群から２以上の信号線を選択する信号線選択部と、
前記信号線選択部により選択された信号線を流れる信号の基準クロックを選択する基準クロック選択部と、
前記基準クロック選択部により選択された基準クロックと、前記信号線選択部で選択された信号線の本数とに基づいて出力クロックを決定する出力クロック決定部と、
前記信号線選択部により選択された信号線を流れる各信号を前記基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで逐次出力する信号出力制御部と、
前記信号線選択部で選択された信号線を流れる信号を出力するための観測用出力端子とを備え、
前記信号線選択部は、信号線群から互いに異なる基準クロックの信号が流れる複数の信号線を選択し、
前記基準クロック選択部は、前記信号線選択部により選択された信号線を流れる信号の互いに異なる基準クロックを選択し、
前記出力クロック決定部は、前記互いに異なる基準クロックの中から最も高速な基準クロックと、前記信号線選択部により選択された信号線の本数とに基づいて出力クロックを決定し、
前記信号出力制御部は、前記信号選択部により選択された信号線を流れる各信号を各基準クロックでサンプリングし、サンプリングした各信号値を前記出力クロック決定部により決定された出力クロックの各サイクルで出力し、
さらに、前記出力クロック決定部により決定された出力クロックで出力する際、前記信号出力制御部が前記２以上の基準クロックのうち１の基準クロックで各信号の値を出力する期間内で、前記観測用出力端子の中で出力を行わない観測用出力端子があるとき、ダミー信号を生成するとともに前記出力を行わない観測用出力端子を介して出力することでデータパディングを行い、かつ前記ダミー信号が出力されている観測用出力端子数と、出力クロック周波数を示すパディング識別信号を出力するダミー信号出力部を備える
ことを特徴とする信号出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP2005220653A JP4464329B2 (ja) | 2004-08-02 | 2005-07-29 | 信号出力制御装置、及び信号出力制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2006072984A JP2006072984A (ja) | 2006-03-16 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5146179B2 (ja) * | 2008-07-31 | 2013-02-20 | 富士通株式会社 | 集積回路及びそのモニタ信号出力方法 |
| JP6446937B2 (ja) * | 2014-09-18 | 2019-01-09 | 日本電気株式会社 | ロジック解析端末及びロジック解析システムと遅延補正方法並びにプログラム |
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|---|---|
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|
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