JP4447341B2 - 情報処理装置 - Google Patents

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Description

本発明は、非同期プロトコル変換機能を備える情報処理装置に関する。
従来の非同期プロトコル変換機能を備える情報処理装置は、データの送受信の際にデータ送信要求とデータ受入れ確認のハンドシェイク処理によってデータ送受信を実現していた。そのため、ハンドシェイク処理に多くの処理サイクルが生じ、データ転送効率を低下させる原因であった。以下に、従来の情報処理について説明する。図２２は従来の情報処理装置の構成およびデータ転送状況を示すブロック図であり、図２３、図２４、図２５はその波形である。
図２２において、従来の情報処理装置は、マスタ側（転送元）クロックによって制御されるレジスタ（フリップフロップ）１a〜1eと、スレーブ側（転送先）クロックによって制御されるレジスタ２a〜2eと、プロトコル変換や回路制御を行うためのロジック3〜6と、データ送信信号を転送するバス７と、データ送信完了信号を転送するバス8と、データ信号を転送するバス9とを含む。
データ送信信号は、ハンドシェイク・プロトコルに従ってマスタ側からスレーブ側へデータ信号を転送するのに先立って、マスタ側からスレーブ側へ送られる接続確立を依頼する制御信号であり、データ送信完了信号は、そのデータ信号の送信が完了した場合に、次のデータ信号の送信を許可するために、スレーブ側からマスタ側へ送られる通知信号である。
図２２に示すような非同期プロトコル変換ブリッジでは、マスタ側とスレーブ側のクロック系が異なっており、マスタ側とスレーブ側の間にはクロック境界が存在する。このような場合、データ送信信号が転送されるバス７のクロック境界には、転送方向に向かって１段のレジスタ1bと２段のレジスタ2aがペアで配置され、データ送信完了信号が転送されるバス８のクロック境界には、転送方向に向かって１段のレジスタ2cと２段のレジスタ1dがペアで配置され、さらに、データ信号が転送されるバス９のクロック境界には、転送方向に向かって１段のレジスタ1eと２段のレジスタ2eがペアで配置される。
クロック境界の前段に１段のレジスタ1b,2c,1eを配置するのは、プロトコル変換に伴う信号の遅延を吸収するためであり、クロック境界の後段に２段のレジスタ2a,1d,2eを配置するのは、クロック変換によって生じる不安定エッジを吸収するためである。
以上のように構成された情報処理装置について、以下にその動作を説明する。マスタ側レジスタ1a〜1eはマスタ側クロックに従って動作し、それぞれの信号はマスタ側レジスタ1a〜1eを通過するときにマスタ側の１クロックサイクルだけ遅延する。同様に、スレーブ側レジスタ2a〜2eはスレーブ側クロックに従って動作し、それぞれの信号はスレーブ側レジスタ2a〜2eを通過するときにスレーブ側の１クロックサイクルだけ遅延する。
したがって、図２３、図２４、図２５の波形に示されるように、転送元バスからデータ送信信号とデータ信号が発行される場合、データ送信信号がクロック境界に達するまでに2マスタサイクル、クロック境界から転送先バスに達するまでに3スレーブサイクルかかる。
また、データ送信完了を転送元バスへ伝えるために、転送先バスからクロック境界に達するまでに2スレーブサイクル、クロック境界から転送元バスまで3マスタサイクル後、次のデータ転送へ移行する。ちなみに、データ信号は転送元バスからクロック境界まで1マスタサイクル、クロック境界から転送先バスに達するまでに2スレーブサイクルかかる。
よって、１つのデータを転送し次のデータを発行するまでに要するサイクル数は、5マスタサイクル＋5スレーブサイクルである。以上の処理を繰り返すことで、非同期間のデータ受け渡しが行われる。
一方、異なるCPUシステムバスとPCIバスアーキテクチャ間でのデータ転送を最適化し効率化を図っているものもある（特許文献１参照）。
特開平6−348647号公報（第一図）
しかしながら、上記従来の非同期プロトコル変換回路にあっては、マスタ側が高速でスレーブ側が低速の場合、マスタ側が低速でスレーブ側が高速の場合、および、マスタ側が高速でスレーブ側が高速の場合のすべてに対応するために、マスタ側とスレーブ側の双方にプロトコル変換ロジックを配置する必要があり、そのために多数のレジスタが必要となり、データ送信信号の受渡しに費やすクロックサイクルが非常に多くなってデータ転送効率を低下させるという事情があった。
また、従来の技術では、マスタ側からのデータ送信信号によるネゴシエーション（接続確立）後、すぐにデータ信号が送信されて来ない場合に対応する必要があり、そのためプロトコル変換ロジックの段数が多くなるとともにその高速化が困難になり、データ転送効率を低下させるという事情があった。
一方、特許文献１に記載された技術は、マザーボード等における異なるCPUシステムバスとPCIバスアーキテクチャ間でのデータ転送に限定したものであり、集積回路におけるオンチップバスにそのまま適用するのは困難であるという事情もある。
本発明は、クロック周波数、データ転送方法、データ保持方法を考慮することによって、データ転送効率を向上させることができる情報処理装置を提供することを目的とする。
本発明の情報処理装置は、転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、転送元の動作クロックは転送先の動作クロックより低速であり、前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力される第３の転送元レジスタと、前記第３の転送元レジスタから出力される前記データ信号を伝播する入力データバスと、前記転送先のクロックで制御され、前記入力データバスを通過した前記データ信号が入力される第４の転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置のクロックが低速で、転送先情報処理装置のクロックが高速な場合で使用する場合にあっては、データ送信信号およびデータ送信完了信号のプロトコル変換ロジックを低速クロック部と高速クロック部に配置することにより、情報処理装置の制御に費やされるサイクル数を削減することができる。
本発明の情報処理装置は、転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号が入力される第１の転送元レジスタと、前記転送元のクロックで制御され、前記第１の転送元レジスタから出力される前記データ送信信号を前記転送先のプロトコルに変換する第１の転送元機能ブロックと、前記転送元のクロックで制御され、前記第１の転送元機能ブロックから出力される前記データ送信信号が入力される第２の転送元レジスタと、前記転送元のクロックと前記転送先のクロックの境界に設けられ、前記データ送信信号を前記転送元のクロックから前記転送先のクロックへ乗せかえるための入力信号バスと、前記転送先のクロックで制御され、前記入力信号バスを通過した前記データ送信信号が入力される第１の転送先レジスタと、前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、前記転送先のクロックと前記転送元のクロックの境界に設けられ、前記データ送信完了信号を前記転送先のクロックから前記転送元のクロックへ乗せかえるための出力信号バスと、前記転送元のクロックで制御され、前記出力信号バスを通過した前記データ送信完了信号が入力される第３の転送元レジスタと、前記転送元のクロックで制御され、前記第３の転送元レジスタから出力された前記データ送信完了信号を前記転送元のプロトコルに変換する第２の転送元機能ブロックと、前記転送元のクロックで制御され、前記第２の転送元機能ブロックから出力された前記データ送信完了信号が入力される第４の転送元レジスタと、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力される第５の転送元レジスタと、前記転送元のクロックと前記転送先のクロックの境界に設けられ、前記データ信号を前記転送元のクロックから前記転送先のクロックへ乗せかえるための入力データバスと、前記転送先のクロックで制御され、前記入力データバスを通過した前記データ信号が入力される第３の転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置のクロックが高速で、転送先情報処理装置のクロックが低速な場合にあっては、データ送信信号およびデータ送信完了信号のプロトコル変換ロジックを高速クロック部に集中して配置することにより、情報処理装置の制御に費やされるサイクル数を削減することができる。
本発明の情報処理装置は、転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号が入力される第１の転送元レジスタと、前記転送元のクロックで制御され、前記第１の転送元レジスタから出力される前記データ送信信号を前記転送先のプロトコルに一部変換する転送元前処理機能ブロックと、前記転送元のクロックで制御され、前記転送元前処理機能ブロックから出力される前記データ送信信号が入力される第２の転送元レジスタと、前記転送元のクロックと前記転送先のクロックの境界に設けられ、前記データ送信信号を前記転送元のクロックから前記転送先のクロックへ乗せかえるための入力信号バスと、前記転送先のクロックで制御され、前記入力信号バスを通過した一部変換後の前記データ送信信号が入力される第１の転送先レジスタと、前記転送先のクロックで制御され、前記第１の転送先レジスタから出力される一部変換後の前記データ送信信号を前記転送先のプロトコルに変換する転送先後処理機能ブロックと、前記転送先のクロックで制御され、前記転送先後処理機能ブロックから出力される前記データ送信信号が入力される第２の転送先レジスタと、前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第３の転送先レジスタと、前記転送先のクロックで制御され、前記第３の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに一部変換する転送先前処理機能ブロックと、前記転送先のクロックで制御され、前記転送先前処理機能ブロックから出力される前記データ送信完了信号が入力される第４の転送先レジスタと、前記転送先のクロックと前記転送元のクロックの境界に設けられ、前記データ送信完了信号を前記転送先のクロックから前記転送元のクロックへ乗せかえるための出力信号バスと、前記転送元のクロックで制御され、前記出力信号バスを通過した一部変換後の前記データ送信完了信号が入力される第３の転送元レジスタと、前記転送元のクロックで制御され、前記第３の転送元レジスタから出力される一部変換後の前記データ送信完了信号を前記転送元のプロトコルに変換する転送元後処理機能ブロックと、前記転送元のクロックで制御され、前記転送元後処理機能ブロックから出力される前記データ送信完了信号が入力される第４の転送元レジスタと、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力される第５の転送元レジスタと、前記転送元のクロックと前記転送先のクロックの境界に設けられ、前記データ信号を前記転送元のクロックから前記転送先のクロックへ乗せかえるための入力データバスと、前記転送先のクロックで制御され、前記入力データバスを通過した前記データ信号が入力される第５の転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置のクロックが高速で、かつ転送先情報処理装置のクロックが高速な場合にあっては、データ送信信号およびデータ送信完了信号のプロトコル変換ロジックを転送元情報処理装置側と転送先情報処理装置側に機能分割して配置することにより、クロック境界部のロジック段数を削減し、高速にプロトコル変換を行うことができる。
本発明の情報処理装置は、コマンドフェーズとデータフェーズに依存関係があり、パイプラインプロトコルとして利用される転送方式によりデータ転送が行われる。この構成によれば、コマンドフェーズとデータフェーズに依存関係がある場合に、パイプラインプロトコルとして利用される転送方式でデータ転送を行うことにより、異なるプロトコル間のデータ転送を最適化して、データ転送効率を向上させることができる。
さらに、本発明の情報処理装置は、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力されるデータアライメント制御ロジックと、前記転送元のクロックで制御され、前記転送先の最大データバスサイズと等しいサイズを有し、前記データアライメント制御ロジックから供給される前記データ信号を保持するバッファとを備える。さらに、前記バッファは、保持している前記データ信号を連続して前記転送先に転送する。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、データアライメント制御ロジックと、転送先データバスサイズのバッファを備え、バッファにより転送先最大データサイズまでデータ蓄積を行うことにより、少ない信号制御サイクルでデータ転送を可能とし、データ転送効率の向上を図ることができる。
また、本発明の情報処理装置は、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を転送毎に選択する転送元マルチプレクサと、前記転送元のクロックで制御され、前記転送元の最大バーストサイズと等しいサイズを有し、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を転送毎に選択する転送先マルチプレクサと、前記転送先のクロックで制御され、前記転送先マルチプレクサから出力される前記データ信号が入力される転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、連続転送毎にデータを割り振るマルチプレクサと、最大連続転送を保持できるバッファを備え、バッファにより転送元最大連続転送を保持し、全連続データ送信完了後、一括してデータ送信完了信号を発行することにより、データ転送効率の向上を図ることができる。
また、本発明の情報処理装置は、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を、割り振られたスレーブID信号によって選択する転送元マルチプレクサと、前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、前記転送先のクロックで制御され、前記転送先の出力制御信号を選択する第１の転送先マルチプレクサと、前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を、前記第１の転送先マルチプレクサから供給される前記出力制御信号によって選択する第２の転送先マルチプレクサと、前記転送先のクロックで制御され、前記第２の転送先マルチプレクサから出力される前記データ信号が入力される転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、転送データをスレーブID毎に割り振るマルチプレクサと、転送データを保持するバッファを備え、バッファにより、動作速度の遅い転送先情報処理装置を待たずにデータを発行するため、データ転送効率の向上を図ることができる。
また、本発明の情報処理装置は、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を、割り振られたスレッドID信号によって選択する転送元マルチプレクサと、前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、前記転送先のクロックで制御され、前記転送元から送信された禁則データに基づいて前記転送先の出力制御信号を選択する制御回路と、前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を、前記制御回路から供給される前記出力制御信号によって選択する転送先マルチプレクサと、前記転送先のクロックで制御され、前記転送先マルチプレクサから出力された前記データ信号が入力される転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、転送データをスレッドID毎に割り振るマルチプレクサと、転送データを保持するバッファを備え、バッファにより、転送元の時間的制約のある処理を効率良くデータを割り振るため、転送元情報処理装置の実時間保証を行うことができる。
また、本発明の情報処理装置の前記入力データバスは、複数の転送先毎に独立した転送先専用バスを含み、前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を各々の前記転送先専用バスに応じて割り振る転送元マルチプレクサと、前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、前記転送先のクロックで制御され、前記転送先専用バスの各々に設けられるとともに、前記バッファから出力される各々の前記データ信号が入力される転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、転送データを転送先毎に割り振るマルチプレクサと、転送データを保持するバッファと、転送先毎に独立した転送先専用バスを設けることにより、転送先間のバス競合がなくなりデータ転送効率の向上を図ることができる。
また、本発明の情報処理装置の前記データ信号は、ライトデータ信号とリードデータ信号とを含み、前記転送元のクロックで制御され、前記ライトデータ信号を前記転送先に応じて割り振る第1の転送元マルチプレクサと、前記転送元のクロックで制御され、前記第1の転送元マルチプレクサから出力される前記ライトデータ信号を保持するための転送元バッファと、前記転送先のクロックで制御され、前記転送元バッファから出力される前記ライトデータ信号を前記転送先のＩＤ信号によって選択する第1の転送先マルチプレクサと、前記転送先のクロックで制御され、前記リードデータ信号を前記転送元に応じて割り振る第2の転送先マルチプレクサと、前記転送先のクロックで制御され、前記第2の転送先マルチプレクサから出力される前記リードデータ信号を保持するための転送先バッファと、前記転送元のクロックで制御され、前記転送先バッファから出力される前記リードデータ信号を前記転送元のＩＤ信号によって選択する第2の転送元マルチプレクサと、前記転送元のクロックで制御され、前記第2の転送元マルチプレクサから出力される前記リードデータ信号が入力される転送先レジスタとを備える。
上記構成によれば、転送元情報処理装置から出力されるデータ信号用のバスに、ライトデータ信号をバッファ毎に割り振るマルチプレクサと、ライトデータ信号を保持するバッファと、リードデータ信号をバッファ毎に割り振るマルチプレクサと、リードデータ信号を保持するバッファを備えることにより、データ発行順序に関係なく、転送元、転送先共にデータの送受信を行えるため、データ転送効率の向上を図ることができる。
また、本発明の情報処理装置の前記データ信号は、ライトデータ信号とリードデータ信号とを含み、前記ライトデータ信号を転送する複数のライトデータバスと、前記リードデータ信号を転送する複数のリードデータバスと、前記転送元のクロックで制御され、前記ライトデータ信号を前記転送先に応じて割り振る第1の転送元マルチプレクサと、前記転送元のクロックで制御され、前記第1の転送元マルチプレクサから出力される前記ライトデータ信号を保持するためのライトデータバッファと、前記転送先のクロックで制御され、前記ライトデータバッファから出力される前記ライトデータ信号が、前記ライトデータバスを通って入力される転送先レジスタと、前記転送先のクロックで制御され、前記転送先から出力される前記リードデータ信号を保持するためのリードデータバッファと、前記転送元のクロックで制御され、前記リードデータバスを通って前記リードデータバッファから供給される前記リードデータ信号を前記転送元に応じて選択する第2の転送元マルチプレクサと、前記転送元のクロックで制御され、前記第2の転送元マルチプレクサから出力された前記リードデータ信号が入力される転送元レジスタとを備える。
上記構成によれば、複数の転送元情報処理装置から出力されるデータ信号用のバスに、ライトデータ信号をバッファ毎に割り振るマルチプレクサと、ライトデータ信号を保持するバッファと、リードデータ信号をバッファ毎に割り振るマルチプレクサと、リードデータ信号を保持するバッファと、複数の転送元毎に独立した専用バスと、転送先毎に独立した専用バスを備えることにより、複数の転送元、複数の転送先がバッファを資源共有することができ、また転送元、転送先間のバス競合がなくなりデータ転送効率の向上を図ることができる。
本発明によれば、転送元(マスタ)、転送先(スレーブ)のクロック周波数に応じてプロトコル変換ロジックを配置し、転送先最大データバスサイズバッファ、転送元最大連続転送バッファを備えることにより、信号制御サイクルを削減し、データ転送効率を向上することができる。
図1は、本発明の第1の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図２は、その動作を説明するためのタイムチャートである。第1の実施形態の情報処理装置は、マスタ側クロックがスレーブ側クロックよりも低速であることを前提として構成される。
本実施形態の情報処理装置は、マスタ側（転送元）からスレーブ側（転送先）へデータ送信信号が転送されるバス11と、スレーブ側からマスタ側へデータ送信完了信号が送信されるバス12と、マスタ側からスレーブ側へデータ信号が転送されるバス13と、マスタ側プロトコルをスレーブ側プロトコルへ変換する機能ブロック14と、スレーブ側プロトコルをマスタ側プロトコルへ変換する機能ブロック15と、マスタ側クロックによって制御されるレジスタ16a,16b,16cと、スレーブ側クロックによって制御されるレジスタ17a17b,17c,17dと、マスタ側クロックからスレーブ側クロックへ乗せかえるバス18,20と、スレーブ側クロックからマスタ側クロックへ乗せかえるバス19とを備える。
本実施形態の情報処理装置では、データ送信信号がマスタ側からスレーブ側へ転送される経路において、プロトコル変換を行う転送元機能ブロック14を低速のマスタ側にのみ設ける。これは、低速クロック側でプロトコル変換を処理する方が処理に余裕があり、従来は高速側で行っていた関連する処理をあわせて行うことができるためである。
また、プロトコル変換の前段および後段には、原則的にレジスタ（フリップフロップ）が必要であるが、低速クロック側ではタイミングに余裕があるため、前段のレジスタを省略することができる。これにより、転送効率に大きな影響を及ぼす低速側のサイクル数を削減することができる。
一方、データ送信完了信号が転送される経路では、マスタ側あるいはスレーブ側のいずれかにレジスタが必要となるが、高速側においた方が占有する伝送時間（１サイクル）が短いため、高速側に配置することによって全体の転送時間を短くし、また、高速側に２つのレジスタが存在することになるため、その配置を利用してプロトコル変換ロジックを高速側に設け、低速側のプロトコル変換ロジックを省略することにより転送効率を向上させる。
上記のように構成された本実施形態の情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へデータ転送を行う場合に、マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。
データ送信完了信号をマスタが受信次第、次のデータ送信を行う。データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
従って、図２の波形に示されているように、１つのデータを転送し次のデータを発行するまでに要したサイクル数は、3マスタサイクル＋4スレーブサイクルなので、従来手法より転送効率を向上させることができる。
図３は、本発明の第2の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図４は、その動作を説明するためのタイムチャートである。図３、図４において、第1の実施形態と同じ符号は同一構成要素を指しているため、詳しい説明は省略する。本実施形態の情報処理装置は、マスタ側クロックがスレーブ側クロックよりも高速であることを前提とする。
本実施形態では、高速側プロトコルを低速側プロトコルへ変換する機能ブロック14、および低速側プロトコルを高速側プロトコルへ変換する機能ブロック15は、ともに高速側に設けられ、低速側にはプロトコル変換ブロックを設けない。これにより、１サイクルの時間が長い低速側レジスタを省略することができ、全体の転送時間を短くすることができる。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へデータ転送を行う場合に、マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで2マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで1スレーブサイクルかかり、クロック境界からマスタ側まで3マスタサイクルかかる。
データ送信完了信号をマスタが受信次第、次のデータ送信を行う。データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
従って、図４の波形に示されているように、１つのデータを転送し次のデータを発行するまでに要したサイクル数は、5マスタサイクル＋3スレーブサイクルなので、従来手法より転送効率を向上させることができる。
図５は、本発明の第3の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図６は、その動作を説明するためのタイムチャートである。図５、図６において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、マスタ側クロック、スレーブ側クロック共に高速であることを前提とし、マスタ側プロトコルをスレーブ側プロトコルへ一部変換する転送元前処理機能ブロック21と、前記一部変換済みプロトコルをスレーブ側プロトコルへ変換する転送先後処理機能ブロック22と、スレーブ側プロトコルをマスタ側プロトコルへ一部変換する転送先前処理機能ブロック23と、前記一部変換済みプロトコルをマスタ側プロトコルへ変換する転送元後処理機能ブロック24とを含む。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へデータ転送を行う場合に、マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は前処理機能ブロック21によりスレーブ側プロトコルへ一部変換され、クロック境界まで2マスタサイクルかかる。また、一部変換されたプロトコルは後処理機能ブロック22によりスレーブ側プロトコルへ変換され、境界からスレーブ側まで3スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は前処理機能ブロック23によりマスタ側プロトコルへ一部変換され、クロック境界まで2スレーブサイクルかかる。 また、一部変換されたプロトコルは後処理機能ブロック24によりマスタ側プロトコルへ変換され、クロック境界からマスタ側まで3マスタサイクルかかる。
データ送信完了信号をマスタが受信次第、次のデータ送信を行う。データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
従って、図６の波形に示されているように、１つのデータを転送し次のデータを発行するまでに要したサイクル数は、5マスタサイクル＋5スレーブサイクルかかる。本実施形態では、従来、１つの変換ロジックに持たせていた機能を２つの変換ロジックに分散し各変換ロジックの処理量を減らすことができるため、高速化が可能となる。また、プロトコル変換を転送元と転送先で分散して効率的に処理するため、プロトコル変換ロジックの段数を削減しプロトコル変換を高速に行うことができる。
図７は、本発明の第4の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図８は、その動作を説明するためのタイムチャートである。図７、図８において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、１回の接続確立で、複数のデータ信号をバースト伝送するものであり、データ配列を並び替えるデータアライメント制御ロジック25と、転送先データバスサイズのバッファ26とを含む。
本実施形態、および以下に説明する他の実施形態は、第1の実施形態と同様にマスタ側クロックがスレーブ側クロックよりも低速である場合を例として用いるが、マスタ側クロックがスレーブ側クロックよりも高速である場合、マスタ側クロックおよびスレーブ側クロックがともに高速である場合にも適用可能である。
本実施形態の情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へ2連続のデータ転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はデータ転送を2連続で実施し、データアライメント制御ロジック25によって、１つのデータ配列に並び替えられて転送される。マスタ側からクロック境界まで1マスタサイクルかかり、境界からそのままスレーブ側までデータを出力し続ける。従って、バッファ26により転送先最大データサイズまでデータ幅を拡張し、少ない信号制御サイクル数でデータ転送を可能にするため、データ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。また、下記の第5、第6、第7、第8、第9、第10の実施形態と併用することも可能である。
図９は、本発明の第5の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図１０は、その動作を説明するためのタイムチャートである。図９、図１０において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、データ信号をマルチプレクサで多重化するものであり、連続転送毎にデータを割り振るマルチプレクサ28と、最大連続転送を保持できるバッファ29と、バッファ29からのデータを選択するマルチプレクサ30とを含む。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へ4連続でデータ転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、全4連続データをマルチプレクサ28によって各バッファ29に蓄積し、全4連続データをスレーブ側へ送信し続ける。スレーブ側からデータ受信準備が整い次第、マルチプレクサ30により随時データ転送順に従って選択を行い、データ送信を行う。境界からスレーブ側までは1スレーブサイクルである。このように、本実施形態では、データ毎のデータ送信完了信号の発行回数を削減することにより、データ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。なお、上記第4の実施形態、および下記の第6、第7、第8、第9、第10の実施形態と併用してもよい。
図１１は、本発明の第6の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図１２は、その動作を説明するためのタイムチャートである。図１１、１２において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、デマルチプレクサに供給する制御信号でデータの順番を変更可能とするものであり、スレーブID毎に割り振られた転送データを保持するバッファ31と、転送データをスレーブID毎に割り振るマルチプレクサ32と、バッファ31から出力された転送データをマルチプレクサ34の制御信号によって選択するマルチプレクサ33と、スレーブ側からのデータ受信準備完了通知を選択しマルチプレクサ33へ制御信号を通知するマルチプレクサ34とを含む。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へ4連続でデータ転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、全4連続データをマルチプレクサ32によってスレーブ毎に各バッファ31に蓄積し、全4連続データをスレーブ側へ送信し続ける。各スレーブからデータ受信の準備が整い次第、マルチプレクサ34へアクセス許可通知が送信され、マルチプレクサ34がスレーブからのアクセス許可通知を選択し、マルチプレクサ33へ入力する。
マルチプレクサ33により随時各スレーブへのデータ選択が行われ、データ送信を行う。 境界からスレーブ側まで1スレーブサイクルである。本実施形態によれば、データ毎のデータ送信完了信号の発行回数を削減し、動作速度の遅いスレーブ処理を待たずにデータ発行ができるため、データ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。なお、上記第4、第5の実施形態、および下記の第7、第8、第9、第10の実施形態を併用してもよい。
図１３は、本発明の第7の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図１４は、その動作を説明するためのタイムチャートである。図１３、図１４において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、順番の変更を禁止するルールを予め設定し、マスタ側が順番変更を禁止可能とするものであり、スレッドID毎に割り振られた転送データを保持するバッファ35と、転送データをスレッドID毎に割り振るマルチプレクサ3６と、バッファ35から出力された転送データを制御回路38の制御信号によって選択するマルチプレクサ37と、スレーブ側からのデータ受信準備完了通知、マスタ側からのアクセス制御、優先順位に従ってマルチプレクサ37を制御する制御回路38とを含む。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へ4連続でデータ転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、全4連続データをマルチプレクサ36によってスレッドID毎に各バッファ35に蓄積し、全4連続データをスレーブ側へ送信し続ける。各スレーブからデータ受信の準備が整い次第、制御回路38へアクセス許可通知が送信され、マルチプレクサ37から送信されるマスタからのアクセス制御、優先順位に従って、スレーブへのアクセス制御を行う制御信号をマルチプレクサ3７へ入力する。マルチプレクサ37により随時各スレーブへのデータ選択が行われ、データ送信を行う。境界からスレーブ側まで1スレーブサイクルである。
本実施形態によれば、データ毎のデータ送信完了信号の発行回数を削減し、マスタの時間的制約のある処理を効率良く割り振るため、マスタの実時間保証を行うことができ、データ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。なお、上記の第4、第5、第6の実施形態、および下記の第8、第9、第10の実施形態を併用してもよい。
図１５は、本発明の第8の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図１６は、その動作を説明するためのタイムチャートである。図１５、図１６において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、データ送信完了信号の発行回数を削減するため、複数のデータ送信信号をバースト伝送するものであり、スレーブ毎にデータ送信信号を割り振るマルチプレクサ39と、スレーブ毎にデータ信号を割り振るマルチプレクサ40とを含む。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へ4連続でデータ転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、マルチプレクサ39によって、データ送信信号をスレーブ毎に割り振りバッファ29にデータ送信信号を保持する。その後、バッファ29からスレーブ側へそれぞれのデータ送信信号バスを用いて送信し続ける。境界からスレーブ側までは2スレーブサイクルである。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、全4連続データをマルチプレクサ40によってスレーブ毎に各バッファに蓄積し、それぞれのデータ信号バスを用いて全4連続データをスレーブ側へ送信し続ける。
各スレーブからデータ受信の準備が整い次第、スレーブ間の競合なくデータ送信を行う。境界からスレーブ側まで1スレーブサイクルである。本実施形態によれば、データ毎のデータ送信完了信号の発行回数を削減し、スレーブ専用のデータ信号バスを設けることにより、スレーブ間のバス競合がなくなりデータ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。なお、上記第4、第5、第6、第7の実施形態、および下記第9、第10の実施形態を併用してもよい。
図１７は、本発明の第9の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図１８は、その動作を説明するためのタイムチャートである。図１７、図１８において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、ライトデータ信号とリードデータ信号を送受信する場合に適用可能なものであり、スレーブ側からマスタ側へ送信するリードデータ信号にはライトデータ信号のＩＤが付与されているため、マスタ側では、ライトデータ信号に対応するリードデータ信号をＩＤで認識可能である。
本実施形態の情報処理装置は、スレーブ毎にライトデータ信号を割り振るマルチプレクサ41と、各バッファ29bからのライトデータを選択するマルチプレクサ42と、各バッファ29cからのリードデータを選択するマルチプレクサ43と、マスタ毎にリードデータ信号を割り振るマルチプレクサ44とを含む。また、マスタ、スレーブ共にアウトオブーダー対応を前提とし、第1の実施形態と同様にマスタ側クロックがスレーブ側クロックよりも低速である場合を例として用いる。
上記のように構成された情報処理装置について、以下にその動作を説明する。マスタ側からスレーブ側へライト、リード転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、境界からスレーブ側まで2スレーブサイクルかかる。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、データ送信完了信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、クロック境界からマスタ側まで2マスタサイクルかかる。データ送信完了信号をマスタが受信次第、次のデータ送信を行う。
データ信号はマスタ側からクロック境界まで1マスタサイクルかかり、ライトデータをマルチプレクサ41によって各バッファ29bに蓄積し、ライトデータをスレーブ側へ送信し続ける。スレーブ側からライトデータ受信準備が整い次第、マルチプレクサ42により随時データ転送順とは関係なく選択を行い、データ送信を行う。境界からスレーブ側までは1スレーブサイクルである。
同様に、リードデータ転送においても同様な処理を行う。本実施形態によれば、データ毎のデータ送信完了信号の発行回数を削減し、前記バッファを設けることにより、データ発行順序に関係なく、マスタ／スレーブ共にデータの送受信を行えるため、データ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間クロック条件によらず適用可能である。なお、上記第4、第5、第6、第7、第8の実施形態、および下記第10の実施形態を併用してもよい。
図１９、図２０は、本発明の第10の実施形態を説明するための情報処理装置の概略構成を示すブロック図であり、図２１は、そのデータ転送状況を表わすタイムチャートである。本実施形態において、第1の実施形態と同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
本実施形態の情報処理装置は、データ送信信号およびデータ信号の送信経路を複数設けたものであり、スレーブ毎にライトデータ信号を割り振るマルチプレクサ45と、スレーブ出力信号を選択するマルチプレクサ46と、複数マスタのライトデータ信号をスレーブ毎に割り振るマルチプレクサ47と、マスタ毎にリードデータ信号を割り振るマルチプレクサ48とを含む。また、第1の実施形態と同様にマスタ側クロックがスレーブ側クロックよりも低速である場合を例として用いる。
上記のように構成された情報処理装置について、以下にその動作を説明する。複数のマスタ側から複数のスレーブ側へライト、リード転送を行う。マスタ側からデータ送信信号とデータ信号が同時に発行され、データ送信信号は機能ブロック14によりスレーブ側プロトコルへ変換され、クロック境界まで1マスタサイクルかかり、マルチプレクサ45によって、データ送信信号をスレーブ毎に割り振りバッファ29にデータ送信信号を保持する。その後、バッファ29からスレーブ側へそれぞれのデータ送信信号バスを用いて送信し続ける。境界からスレーブ側までは2スレーブサイクルである。
スレーブがデータ送信信号を受け付けると、スレーブ側でのデータ受信の準備が整い次第データ受信を開始する。データ受信後、それぞれのスレーブ制御出力信号バスを用いて、スレーブ制御出力信号は機能ブロック15によりマスタ側プロトコルへ変換され、クロック境界まで2スレーブサイクルかかり、マルチプレクサ46によってスレーブ制御出力信号が該当マスタへ送信される。クロック境界からマスタ側まで2マスタサイクルである。スレーブ制御出力信号をマスタが受信次第、次のデータ送信を行う。
ライトデータ信号はマスタ側からクロック境界まで1マスタサイクルかかり、ライトデータをマルチプレクサ47によってスレーブ毎に各バッファ29bに蓄積し、それぞれのライトデータ信号バスを用いてライトデータをスレーブ側へ送信し続ける。各スレーブからデータ受信の準備が整い次第、スレーブ間の競合なくデータ送信を行う。境界からスレーブ側まで1スレーブサイクルである。
同様に、リードデータ信号は、スレーブ側からクロック境界まで1スレーブサイクルかかり、それぞれのスレーブのリードデータ信号バスを用いてリードデータ転送を行いバッファ29cに蓄積する。マルチプレクサ48によってリードデータをマスタ毎に振り分け、クロック境界からマスタ側まで1マスタサイクルかかる。
本実施形態によれば、データ毎のデータ送信完了信号の発行回数を削減し、マスタ専用データ信号バス、スレーブ専用データ信号バスを設けることにより、スレーブ間のバス競合が低減しデータ転送効率の向上を図ることができる。
本実施形態は、マスタ側クロックがスレーブ側クロックよりも低速である場合を例としたが、マスタ・スレーブ間のクロック条件によらず適用可能である。なお、上記第4、第5、第6、第7、第8、第9の実施形態を併用してもよい。
本発明の情報処理装置は、転送元(マスタ)、転送先(スレーブ)のクロック周波数に応じてプロトコル変換ロジックを配置し、転送先最大データバスサイズバッファ、転送元最大連続転送バッファを備えることにより、信号制御サイクルを削減し、データ転送効率を向上することができるという効果を有し、非同期プロトコル変換機能を備える情報処理装置等として有用である。
本発明の第1の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第1の実施形態における情報処理装置のタイムチャート 本発明の第2の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第2の実施形態における情報処理装置のタイムチャート 本発明の第3の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第3の実施形態における情報処理装置のタイムチャート 本発明の第4の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第4の実施形態における情報処理装置のタイムチャート 本発明の第5の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第5の実施形態における情報処理装置のタイムチャート 本発明の第6の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第6の実施形態における情報処理装置のタイムチャート 本発明の第7の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第7の実施形態における情報処理装置のタイムチャート 本発明の第8の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第8の実施形態における情報処理装置のタイムチャート 本発明の第9の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第9の実施形態における情報処理装置のタイムチャート 本発明の第10の実施形態における情報処理装置の概略構成を示すブロック図 本発明の第10の実施形態における情報処理装置の信号関係を示すブロック図 本発明の第10の実施形態における情報処理装置のタイムチャート 従来の情報処理装置の情報伝達部の構成を示すブロック図 従来の情報処理装置の情報伝達部のタイムチャート 従来の情報処理装置の情報伝達部のタイムチャート 従来の情報処理装置の情報伝達部のタイムチャート
符号の説明
14 マスタ側プロトコルをスレーブ側プロトコルへ変換する機能ブロック
15 スレーブ側プロトコルをマスタ側プロトコルへ変換する機能ブロック
16 マスタ側クロックによって制御されるレジスタ
17 スレーブ側クロックによって制御されるレジスタ
21 マスタ側プロトコルをスレーブ側プロトコルへ一部変換する前処理機能ブロック
22 一部変換済みプロトコルをスレーブ側プロトコルへ変換する後処理機能ブロック
23 スレーブ側プロトコルをマスタ側プロトコルへ一部変換する前処理機能ブロック
24 一部変換済みプロトコルをマスタ側プロトコルへ変換する後処理機能ブロック
29 信号保持用バッファ
31 スレーブID用バッファ
35 スレッドID用バッファ

Claims (11)

  1. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力される第３の転送元レジスタと、
    前記第３の転送元レジスタから出力される前記データ信号を伝播する入力データバスと、
    前記転送先のクロックで制御され、前記入力データバスを通過した前記データ信号が入力される第４の転送先レジスタと、
    を備える情報処理装置。
  2. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより高速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号が入力される第１の転送元レジスタと、
    前記転送元のクロックで制御され、前記第１の転送元レジスタから出力される前記データ送信信号を前記転送先のプロトコルに変換する第１の転送元機能ブロックと、
    前記転送元のクロックで制御され、前記第１の転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第２の転送元レジスタと、
    前記第２の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記データ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記第２の転送先レジスタから出力される前記データ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記データ送信完了信号が入力される第３の転送元レジスタと、
    前記転送元のクロックで制御され、前記第３の転送元レジスタから出力された前記データ送信完了信号を前記転送元のプロトコルに変換する第２の転送元機能ブロックと、
    前記転送元のクロックで制御され、前記第２の転送元機能ブロックから出力されたプロトコル変換後のデータ送信完了信号が入力される第４の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力される第５の転送元レジスタと、
    前記第５の転送元レジスタから出力される前記データ信号を伝播する入力データバスと、
    前記転送先のクロックで制御され、前記入力データバスを通過した前記データ信号が入力される第３の転送先レジスタと、
    を備える情報処理装置。
  3. 請求項１または２記載の情報処理装置であって、
    前記データ送信信号のフェーズと前記データ信号のフェーズに依存関係があるパイプラインプロトコルとして利用される転送方式によりデータ転送が行われる情報処理装置。
  4. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号が入力されるデータアライメント制御ロジックと、
    前記転送元のクロックで制御され、前記転送先の最大データバスサイズと等しいサイズを有し、前記データアライメント制御ロジックから供給される前記データ信号を保持するバッファと、
    を備える情報処理装置。
  5. 請求項４記載の情報処理装置であって、
    前記バッファは、保持している前記データ信号を、前記最大データバスサイズを単位として連続して前記転送先に転送する情報処理装置。
  6. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を転送毎に選択する転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記転送元の最大バーストサイズと等しいサイズを有し、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、
    前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を転送毎に選択する転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記転送先マルチプレクサから出力される前記データ信号が入力される転送先レジスタと、
    を備える情報処理装置。
  7. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を、割り振られたスレーブＩＤ信号によって選択する転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、
    前記転送先のクロックで制御され、前記転送先の出力制御信号を選択する第１の転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を、前記第１の転送先マルチプレクサから供給される前記出力制御信号によって選択する第２の転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記第２の転送先マルチプレクサから出力される前記データ信号が入力される転送先レジスタと、
    を備える情報処理装置。
  8. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を、割り振られたスレッドＩＤ信号によって選択する転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、
    前記転送先のクロックで制御され、前記転送元から送信された禁則データに基づいて前記転送先の出力制御信号を選択する制御回路と、
    前記転送先のクロックで制御され、前記バッファから出力される前記データ信号を、前記制御回路から供給される前記出力制御信号によって選択する転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記転送先マルチプレクサから出力された前記データ信号が入力される転送先レジスタと、
    を備える情報処理装置。
  9. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    を備え、
    前記入力データバスは、複数の転送先毎に独立した転送先専用バスを含み、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ信号を各々の前記転送先専用バスに応じて割り振る転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記転送元マルチプレクサから出力される前記データ信号を保持するバッファと、
    前記転送先のクロックで制御され、前記転送先専用バスの各々に設けられるとともに、前記バッファから出力される各々の前記データ信号が入力される転送先レジスタとを備える情報処理装置。
  10. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    を備え、
    前記データ信号は、ライトデータ信号とリードデータ信号とを含み、
    前記転送元のクロックで制御され、前記ライトデータ信号を前記転送先に応じて割り振る第1の転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記第1の転送元マルチプレクサから出力される前
    記ライトデータ信号を保持するための転送元バッファと、
    前記転送先のクロックで制御され、前記転送元バッファから出力される前記ライトデータ信号を前記転送先のＩＤ信号によって選択する第1の転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記リードデータ信号を前記転送元に応じて割り振る第２の転送先マルチプレクサと、
    前記転送先のクロックで制御され、前記第２の転送先マルチプレクサから出力される前記リードデータ信号を保持するための転送先バッファと、
    前記転送元のクロックで制御され、前記転送先バッファから出力される前記リードデータ信号を前記転送元のＩＤ信号によって選択する第２の転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記第２の転送元マルチプレクサから出力される前記リードデータ信号が入力される転送先レジスタとを備える情報処理装置。
  11. 転送元からプロトコルの異なる転送先へデータ信号が非同期で送信される場合に、あらかじめ前記転送元から前記転送先へデータ送信信号が転送され、前記データ信号の送信完了後に、前記転送先から前記転送元へデータ送信完了信号が転送される情報処理装置であって、
    転送元の動作クロックは転送先の動作クロックより低速であり、
    前記転送元のクロックで制御され、前記転送元で発行される前記データ送信信号を前記転送先のプロトコルに変換する転送元機能ブロックと、
    前記転送元のクロックで制御され、前記転送元機能ブロックから出力されるプロトコル変換後のデータ送信信号が入力される第１の転送元レジスタと、
    前記第１の転送元レジスタから出力される前記プロトコル変換後のデータ送信信号を伝播する入力信号バスと、
    前記転送先のクロックで制御され、前記入力信号バスを通過した前記プロトコル変換後のデータ送信信号が入力される第１の転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先で発行される前記データ送信完了信号が入力される第２の転送先レジスタと、
    前記転送先のクロックで制御され、前記第２の転送先レジスタから出力される前記データ送信完了信号を前記転送元のプロトコルに変換する転送先機能ブロックと、
    前記転送先のクロックで制御され、前記転送先機能ブロックから出力されるプロトコル変換後のデータ送信完了信号が入力される第３の転送先レジスタと、
    前記第３の転送先レジスタから出力される前記プロトコル変換後のデータ送信完了信号を伝播する出力信号バスと、
    前記転送元のクロックで制御され、前記出力信号バスを通過した前記プロトコル変換後のデータ送信完了信号が入力される第２の転送元レジスタと、
    を備え、
    前記データ信号は、ライトデータ信号とリードデータ信号とを含み、
    前記ライトデータ信号を転送する複数のライトデータバスと、
    前記リードデータ信号を転送する複数のリードデータバスと、
    前記転送元のクロックで制御され、前記ライトデータ信号を前記転送先に応じて割り振る第1の転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記第1の転送元マルチプレクサから出力される前記ライトデータ信号を保持するためのライトデータバッファと、
    前記転送先のクロックで制御され、前記ライトデータバッファから出力される前記ライトデータ信号が、前記ライトデータバスを通って入力される転送先レジスタと、
    前記転送先のクロックで制御され、前記転送先から出力される前記リードデータ信号を保持するためのリードデータバッファと、
    前記転送元のクロックで制御され、前記リードデータバスを通って前記リードデータバッファから供給される前記リードデータ信号を前記転送元に応じて選択する第２の転送元マルチプレクサと、
    前記転送元のクロックで制御され、前記第２の転送元マルチプレクサから出力された前記リードデータ信号が入力される転送元レジスタとを備える情報処理装置。
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