JP4392897B2 - ブラシレスモータの駆動制御装置 - Google Patents
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- H02P6/12—Monitoring commutation; Providing indication of commutation failure
Description
【０００１】
【発明の属する技術分野】
本発明は、モータの駆動制御に係り、特に、いわゆるブラシレスモータの駆動制御の安定性等を図ったものに関する。
【０００２】
【従来の技術】
いわゆるブラシレスモータの駆動回路としては、例えば、実開平７−３０５７９号公報に示されたように、６個のトランジスタをいわゆる三相ブリッジ接続した通電回路を設ける一方、永久磁石からなるロータの周囲に配置された３つのホール素子の検出信号に基づいて、通電回路の各トランジスタのいわゆるオン・オフを制御するようにしたものが公知・周知となっている。
【０００３】
ところで、このような構成のブラシレスモータの動作状態において、電源スイッチを開成して電源供給を停止した場合、ロータは慣性力により回転を続け、徐々にその回転速度が低下してゆくが、この際、ステータコイルに生ずる誘導起電力に起因してモータから異音が発生し、耳障りであるという問題がある。
すなわち、電源スイッチが開成（オフ）された後の、一つのステータコイルの通電回路側の一端の電圧変化に注目すると、全体的にはいわゆる回路時定数に応じた速度で時間の経過と共に徐々に低下してゆくものとなる（図６参照）。
【０００４】
ところが、このように全体の電圧が低下してゆく中で、ロータ回転によって生じた誘導起電圧が、通電回路を構成する各トランジスタと並列接続状態で設けられたいわゆる環流ダイオードの内、いわゆるハイサイド側のトランジスタ（供給電源側に接続されたトランジスタ）に並列接続された３つの何れかの環流ダイオードの順方向電圧を越えることがあり、環流ダイオードが瞬時導通状態となり、対応するステータコイルに一時的に電流が流れる。このような瞬時の電流の発生に起因して、モータにおいて例えば「ゴト」というような異音が生じ、使用者の耳障りとなっていた。図６において、点線で囲まれた箇所は、このようなダイオードの導通による瞬間的な電圧降下を示す一例であり、このような瞬間的な電圧降下は、全体的な電圧の低下の中で複数回生ずる。
【０００５】
【発明が解決しようとする課題】
本願出願人は、このようなブラシレスモータの駆動制御における問題を解決すべく、ブラシレスモータの駆動制御方法及び駆動制御装置に関する発明を行い、既に出願を行った（特願平９−３４１８８８号）。
本願発明は、上述の出願に係る発明を、より充実させるべくなされたものである。
すなわち、上述の出願に係る発明においては、電源電圧の供給が断たれ、電源回路に接続された電解コンデンサのために電源電圧が徐々に低下してゆく際に、ブラシレスモータへの通電を制御する制御信号を出力する制御部において、電源電圧の低下のレベルに応じて、ブラシレスモータの通電用のトランジスタを、所定の導通・非導通状態とするような制御信号を出力するような構成とし、先に述べたような問題の解決を図っている。
【０００６】
ところで、上述のような構成において、制御部は、いわゆるロジックＩＣを用いて構成される場合が多い。このロジックＩＣは、その動作が保証される最低の電源電圧がそれぞれメーカによって規定されており、その動作保証の電圧が上述の制御部の動作を保証できない場合もあり得る。
すなわち、先の出願に係る駆動制御装置における制御部は、電源スイッチが断とされた後のブラシレスモータの慣性回転に起因する発電電圧が、第１の所定電圧（例えば７ｖ）となったところで、いわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとする。さらに、制御部は、ブラシレスモータの発電電圧が第２の所定電圧（例えば４ｖ）となったところで、ブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするように構成されたものである。
【０００７】
かかる構成にあって、制御部を構成するＩＣは、特に、電源電圧が４ｖからさらに低下した場合に、その電圧がＩＣの動作保証の範囲外の電圧であると、ＩＣの動作が不安定となり、制御部から出力される制御信号も不安定となる結果、上述のようにブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフ状態（非導通状態）に維持することができなくなる。
特に、常温ではＩＣの動作が正常であっても、雰囲気温度が４０℃程度となると、ＩＣ内部の種々の素子の電気的特性が一定せず、その結果、オフ状態となるものや、不安定な状態となるものなどが混在する状態となる。
結局、このような低電源電圧でのＩＣ動作の不安定さから、本来目的としていたブラシレスモータの電源断の際の通電電流の乱れを制御できなくなり、先の本願出願人の出願に係る発明の目的であったブラシレスモータからの異音発生の防止を図ることができなくなる。
【０００８】
また、上述した先の出願の後における本願発明者によるさらなる研究の結果、モータからの異音発生の原因としては、次のような場合もあることが判明した。
すなわち、従来の駆動装置において、モータコイルへの通電を行うトランジスタに対して、その動作を制御する制御信号を発生する制御回路を特に集積回路によって構成した場合において、制御回路によるトランジスタの導通(オン)、非導通(オフ)の制御が正常に行われなくなる状態に陥ることによるものである。
集積回路は、既に述べたように、電源電圧が低下した場合であっても、通常、即座に動作停止状態となるものではなく、その正常動作が保証される電源電圧の変動の範囲があり、その範囲内の電源電圧の変動であれば、正常な動作が確保される。
【０００９】
しかしながら、その変動範囲内であっても、個々の集積回路の電気的特性のばらつきのため、または、変動範囲の限界付近などでは、正常な動作が確保できず、動作が不安定な状態に陥ることもある。
このような集積回路の動作不安定が生ずることによって、例えば、本来、オフとされるべきタイミングでトランジスタがオンとなったり、また逆に、本来オンとされるべきタイミングでオフとされるようなことが生ずる。
特に、オフとされるべきところでオンとされたトランジスタが存在することで、その際オン状態にある他のトランジスタを含む新たな環流電流路が形成され、このときモータコイルに発生している誘導電圧による環流電流が、この新たな環流電流路を流れることとなる。
そして、この環流電流の発生により、モータの回転に対してブレーキが生じ、そのブレーキの発生により、モータにおける異音が生ずるというものである。
【００１０】
本発明は、上記実状に鑑みてなされたもので、低電源電圧時におけるＩＣ動作の不安定さに影響されることなく、ブラシレスモータへの通電のためのスイッチング素子を確実にオフ状態に維持することができ、電源供給が断たれて慣性回転を経て停止するまでの間のブラシレスモータからの異音の発生を断つことができる信頼性の高いブラシレスモータの駆動制御装置を提供するものである。
本発明の他の目的は、電源電圧低下による集積回路の動作不安定に起因するトランジスタの不要なオン・オフを回避し、モータコイルにおける不要な環流電流の発生を防止することで、モータから異音の発生をなくすことができるブラシレスモータの駆動制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電圧が低下し所定の電圧値以下となるまで、前記出力制御回路に対して、前記スイッチング素子を非動作状態とするための制御信号を出力するＬｏｗ電圧ＯＦＦ回路とを具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子の駆動を停止し、電源電圧が前記第１の所定電圧よりも小さな第２の所定電圧以下になったときに、残りのスイッチング素子の駆動を停止するよう構成されると共に、
前記出力制御回路は、当該出力制御回路内で生成される前記スイッチング素子に対する制御信号と、前記Ｌｏｗ電圧ＯＦＦ回路からの制御信号との論理和を生成し、前記出力回路へ対して出力してなるものである。
【００１２】
かかる構成においては、特に、電源電圧が所定の電圧値に低下するまで、スイッチング素子を非動作状態とする制御信号を出力するよう構成されたＬｏｗ電圧ＯＦＦ回路を設け、この所定の電圧値を、例えば、出力制御回路の動作が不安定となるような適宜な電圧に設定することで、出力制御回路の動作が不安定となり、スイッチング素子が本来全て非動作状態とされるべきタイミングに、動作状態とされるようなことが確実に回避されることとなる。その結果、従来と異なり、本来のタイミングと異なるタイミングにおいてスイッチング素子が動作状態とされることにより新たな環流電流路が形成されることに起因するようなモータからの異音の発生をなくすることが可能となるものである。
【００１３】
また、上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、前記ブラシレスモータの回転速度設定のための信号入力が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなるものである。
【００１４】
かかる構成においては、特に、電源電圧が第２の所定電圧以下において、スイッチング素子を非導通状態とする信号が、Ｌｏｗ電圧ＯＦＦ回路によるものと、出力制御回路によるものとの論理和として生成、出力されるようになっており、しかもＬｏｗ電圧ＯＦＦ回路は、電源電圧が第２の所定電圧以下で第３の所定値となるまでは、確実に出力がなされるようになっているために、出力制御回路が第２の所定電圧以下で動作不安定となっても、Ｌｏｗ電圧ＯＦＦ回路からの出力信号により出力回路のスイッチング素子が確実に非導通状態に維持されることとなるものである。
【００１５】
また、上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下となったときに、残りのスイッチング素子の駆動を停止し、
電源電圧が第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなるものであってもよいものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつ、この発明の実施の形態におけるブラシレスモータの駆動制御装置の概略的な構成について説明する。
この駆動制御装置は、出力制御回路６と、出力回路５と、Ｌｏｗ電圧ＯＦＦ回路９とを主たる構成要素としてなり、後述するようにしてブラシレスモータ１の駆動を制御するようになっているものである。
ブラシレスモータ１は、例えば、車両用空調装置において、いわゆる空調ブロアファンを駆動するためのモータアクチュエータにおいて用いられるもので、出力制御回路６、出力回路５及びＬｏｗ電圧ＯＦＦ回路９は、電源スイッチ（例えばイグニッションスイッチ）７を介して電源が供給されるようになっている。
【００１７】
まず、出力回路５は、この種のモータの駆動電流の通電を制御する複数のスイッチング素子（例えばトランジスタ）がいわゆるブリッジ接続されてなる公知・周知の回路構成を有するもので、出力制御回路６からの制御信号に応じて複数のスイッチング素子が導通・非導通状態とされてブラシレスモータ１の通電が制御されるようになっているものである。
出力制御回路６は、ブラシレスモータ１に設けられた回転位置検出手段としてのホール素子（図示せず）の出力信号を基に、出力回路５への制御信号を生成し、出力するようになっているものである。
Ｌｏｗ電圧ＯＦＦ回路９は、電源電圧の供給が断たれ、電源電圧の低下による出力制御回路６の誤動作が生じ、それによる出力回路５の不安定な動作に起因するブラシレスモータ１からの異音の発生を防止するため、所定の制御信号を出力制御回路６へ出力するようになっているものである。
【００１８】
すなわち、出力制御回路６は、電源スイッチ７が閉成されており、電源電圧が正常に供給されている状態においては、ホール素子（図示せず）の出力信号を基に、出力回路５を構成する複数のスイッチング素子（図示せず）へ対して、その導通・非導通を制御する信号を生成し、出力するようになっている。
一方、電源スイッチ７が開成された場合、Ｌｏｗ電圧ＯＦＦ回路９及び出力制御回路６に接続された電源ラインには、電解コンデンサ２１が接続されているため、Ｌｏｗ電圧ＯＦＦ回路９及び出力制御回路６における電源電圧の低下は、比較的緩慢なものとなる。
【００１９】
かかる状態にあって、出力制御回路６は、電源ラインの電圧が第１の所定電圧（例えば７ｖ程度）を下回った際に、出力回路５のいわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとするべく制御信号を出力するようになっている。さらに、出力制御回路６は、電源ラインの電圧が第２の所定電圧（例えば４ｖ）となったところで、出力回路５において、ブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするべく制御信号を出力するものとなっている。
【００２０】
一方、Ｌｏｗ電圧ＯＦＦ回路９からは、電源電圧が第３の所定電圧（＜第２の所定電圧）を下回るまでは、出力回路５の全てのスイッチング素子をオフとする制御信号が出力されるようになっている。
そして、出力制御回路６においては、第２の所定電圧を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力されるようになっている。
したがって、電源電圧が先の第２の所定電圧を下回り出力制御回路６が不安定な動作状態となっても、出力回路５の全てのスイッチング素子は、Ｌｏｗ電圧ＯＦＦ回路９から制御信号によってオフ状態が確実に維持されることとなる。
【００２１】
次に、より具体的な構成例について、図２乃至図６を参照しつつ説明する。
最初に、図２に示された構成例について説明すれば、この構成例は、主に出力回路５の具体的な構成例を示したものとなっている。
このブラシレスモータの駆動制御装置Ｓは、出力回路５と、出力制御回路６と、ＬＯＷ電圧ＯＦＦ回路９とを主たる構成要素として構成されてなるもので、後述するように、回転位置検出手段としてのホール素子４ａ〜４ｃの検出信号に基づいて、出力回路５に対する制御信号が出力制御回路６において生成、出力され、出力回路５によりブラシレスモータ１のステータコイル３ａ〜３ｃの通電がなされ、ロータ２が回転されるようになっているものである。
【００２２】
ここで、ブラシレスモータ１について説明すれば、このブラシレスモータ１は、永久磁石を用いてなるロータ２と、Ｕ，Ｖ，Ｗ相の３つのステータコイル３ａ〜３ｃと、ロータ２の周辺に適宜に配設された３つのホール素子４ａ〜４ｃとを主たる構成要素としてなる公知・周知のものである。
【００２３】
出力回路５は、６つのスイッチング素子がいわゆる三相ブリッジ接続されて、ステータコイル３ａ〜３ｃに接続されており、出力制御回路６からの制御信号に応じて各スイッチング素子がいわゆるオン・オフされるようになっており（詳細は後述）、これによって直流電源Ｖccからの直流電力が交流電力に変換されてステータコイル３ａ〜３ｃへ供給されるいわゆるインバータ回路が構成されたものとなっている。
すなわち、出力回路５は、スイッチング素子としての６つの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を主たる構成要素として、これら第１乃至第６のＭＯＳＦＥＴ１０〜１５がいわゆる三相ブリッジ接続されてなるものである。
ここで、この回路構成例における第１乃至第６のＭＯＳ ＦＥＴ１０〜１５としては、Ｎチャンネルのものが用いられている。
【００２４】
出力回路５のより具体的な構成を説明すれば、まず、第１のＭＯＳ ＦＥＴ１０のソースと第４のＭＯＳ ＦＥＴ１３のドレインとが接続され、第１のＭＯＳＦＥＴ１０のドレインが電源側、第４のＭＯＳ ＦＥＴ１３のソースがアース側となるように電源ライン１７とアースとの間に直列接続されている。
同様にして、第２のＭＯＳ ＦＥＴ１１と第５のＭＯＳ ＦＥＴ１４とが、第２のＭＯＳ ＦＥＴ１１のドレインが電源側となるようにして、電源ライン１７とアースとの間に直列接続されている。
さらに、第３のＭＯＳ ＦＥＴ１２と第６のＭＯＳ ＦＥＴ１５とが、第３のＭＯＳ ＦＥＴ１２のドレインが電源側となるようにして、同様に電源ライン１７とアースとの間に直列接続されている。
【００２５】
そして、第１のＭＯＳ ＦＥＴ１０のソースと第４のＭＯＳ ＦＥＴ１３のドレインとの接続点には、Ｕ相の第１のステータコイル３ａの一端及びＷ相の第３のステータコイル３ｃの一端が接続されている。また、第２のＭＯＳ ＦＥＴ１１のソースと第５のＭＯＳ ＦＥＴ１４のドレインとの接続点には、Ｕ相の第１のステータコイル３ａの他端及びＶ相の第２のステータコイル３ｂの一端が接続されている。さらに、第３のＭＯＳ ＦＥＴ１２のソースと第６のＭＯＳ ＥＦＴ１５のドレインとの接続点には、Ｖ相の第２のステータコイル３ｂの他端及びＷ相の第３のステータコイル３ｃの他端が接続されている。
【００２６】
また、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５の各ゲートは、出力制御回路６の出力段に接続されており、特に、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートには、後述するように第１乃至第３のホール素子４ａ〜４ｃに応じたオン・オフのためのゲート信号が出力されるようになっており、図２においては、このようなゲート信号を出力する出力制御回路６の出力段を「Ｈｉロジック出力」と表記してある。
一方、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の各ゲートには、後述するようにいわゆるＰＷＭ制御のための繰り返しパルス信号がゲート信号として入力されるようになっており、図２においては、このようなゲート信号を出力する出力制御回路６の出力段を「Ｌｏロジック（Duty出力）」と表記してある。
【００２７】
なお、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のドレインは、電源スイッチ（例えばイグニッションスイッチ）７を介して直流電源８に接続されて、電源電圧Ｖccが印加されるようになっている。また、電源スイッチ７の直流電源８に接続された一方の端子とは反対側の端子とアースとの間には、平滑用の電解コンデンサ２１が接続されている。
さらに、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５には、それぞれ第１乃至第６の環流ダイオード２０ａ〜２０ｆが、そのアノード側が対応するＭＯＳ ＦＥＴのソース側となるように、ドレインとソースとの間に並列接続されている。
【００２８】
出力制御回路６は、外部から入力される速度設定信号ＶINDと第１乃至第３のホール素子４ａ〜４ｃの検出信号とを入力し、これらの入力信号に基づいて、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のいわゆるオン・オフ駆動のためのパルス信号を出力すると共に、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をＰＷＭ制御するための速度設定信号ＶINDに対応したデューティ比を有する繰り返しパルス信号を出力するように構成されてなるものである。このような機能を有する回路は、例えば、いわゆるディジタルＩＣとアナログＩＣとの組み合わせにより構成され、この発明の実施の形態における出力制御回路６は、特に、論理回路の部分、すなわち、第１乃至第３のホール素子４ａ〜４ｃからの検出信号に基づいて、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のオン・オフのタイミングを設定する回路部分は、電源電圧が第２の所定値としての略４ｖ以上であれば動作するようなものとなっている。また、出力制御回路６は、先に図１を用いて概略説明したようにＬｏｗ電圧ＯＦＦ回路９からの信号によっても、出力回路５の動作を制御するように構成されている。
なお、このような論理回路の部分は、例えばＣＰＵを用いて簡易に実現することができる。そして、電源電圧が低下した場合に、如何なる電圧まで動作可能かは、現実的には、使用されるＩＣや半導体素子の電気的特性に依存することが大である。
【００２９】
速度設定信号ＶINDは、可変抵抗器２２により電源電圧Ｖccを基に生成される電圧信号となっている。すなわち、可変抵抗器２２の一端は、電源スイッチ７を介して直流電源８に接続されるようになっており、他端はアースに接続され、摺動端子２２ａが出力制御回路６の入力段に接続されている。そして、摺動端子２２ａを摺動させることで、その摺動位置に応じた電圧が、速度設定信号ＶINDとして出力制御回路６に印加されるようになっている。
【００３０】
出力制御回路６においては、入力された速度設定信号ＶINDの大きさに応じてＰＷＭ制御における繰り返しパルス信号のデューティ比が設定されるようになっている。
すなわち、例えば、図４に示されたように、速度設定信号ＶINDの増大し始める最初の部分にいわゆるヒステリシス特性が設けられている点を除けば、全体的には、速度設定信号ＶINDの増大に比例して第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートには、デューティ比の大きな繰り返しパルス信号が印加されるようになっている。
ここで、出力制御回路６は、速度設定信号ＶINDが、所定値Ｖ1（図４参照）以下となると第４乃至第６のＭＯＳ ＦＥＴ１３〜１５へ対するＰＷＭ制御を停止するようになっており、この発明の実施の形態において、所定値Ｖ1は例えば６ｖと設定されている。
従来装置においても、この出力制御回路６に対応する部分は、ＣＰＵを中心に構成されており、したがって、その場合には、殆ど新たな構成要素の追加を要することなしに、いわゆるソフトウェアを変更することで、上述したような、速度設定信号ＶINDの低下による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動停止は、対処可能である。
【００３１】
また、出力制御回路６は、電源スイッチ７を介して供給された直流電圧Ｖccを安定化し、かつ、図示されない回路の各部に必要な電圧へ変換して供給するいわゆる安定化回路（図示せず）を有している。
さらにまた、出力制御回路６は、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲート電圧の発生のための昇圧回路（図示せず）を有している。すなわち、直流電源８からの電圧Ｖccを昇圧し、例えば、（Ｖcc＋１０）ｖ程度の電圧として、これを第１乃至第３のゲート電圧として出力するようにしてある。
【００３２】
図３には、Ｌｏｗ電圧ＯＦＦ回路９のより具体的な回路構成例が示されており、以下、同図を参照しつつ、その構成について説明する。
このＬｏｗ電圧ＯＦＦ回路９は、比較器３２及び第１乃至第３の出力トランジスタ３３〜３５を中心に構成されたものとなっており、電源ライン１７の電圧が所定の電圧となるまでの間、第１乃至第３の出力トランジスタ３３〜３５を所定の出力状態とするように構成されてなるものである。
すなわち、まず、電源ライン１７とアースとの間には、第１及び第２の分圧用抵抗器３７，３８が直列接続されており、これら２つの分圧用抵抗器３７，３８の相互の接続点は、比較器３２の反転入力端子に接続されている。この第１及び第２の分圧用抵抗器３７，３８による分圧電圧は、後述するように第１乃至第３の出力トランジスタ３３〜３５が非導通状態とされる範囲を定めるＯＦＦ設定電圧ＶOFFSETとして印加されている。
【００３３】
また、電源ライン１７とアースとの間には、第３の抵抗器３９とツェナーダイオード４１が直列接続されている。すなわち、ツェナーダイオード４１は、カソード側が第３の抵抗器３９を介して電源ライン１７に接続されるようにして第３の抵抗器３９と接続されると共に、両者の接続点は比較器３２の非反転入力端子に接続されている。そして、このツェナーダイオード４１において生ずるツェナー電圧は、ＯＦＦ基準電圧ＶOFFSETとして比較器３２の非反転入力端子に印加されるようになっている。
比較器３２の出力端子には、ｎｐｎ形のバッファ用トランジスタ３６及びｎｐｎ形の第１乃至第３の出力トランジスタ３３〜３５の各々のベースが接続されており、これらバッファ用トランジスタ３６及び第１乃至第３の出力トランジスタ３３〜３５の各々のエミッタは、アースに接続されたものとなっている。
バッファ用トランジスタ３６のコレクタと比較器３２の反転入力端子との間には、第４の抵抗器４０が帰還用として接続されている。
【００３４】
第１乃至第３の出力トランジスタ３３〜３５は、そのコレクタが、先の出力制御回路６へ接続されるようになっている。
出力制御回路６においては、これら第１乃至第３の出力トランジスタ３３〜３５のコレクタは抵抗器（図示せず）を介して電源供給ライン（図示せず）へ接続されて、各々コレクタに得られる論理値Ｈｉｇｈ又はＬｏｗに対応する信号が、出力制御に用いられるようになっている。
なお、電源ライン１７とアースとの間には、電解コンデンサ２１が接続されている。
【００３５】
次に、上記構成における動作について、図５を参照しつつ説明する。
最初に、電源スイッチ７が閉成されており、通常の制御状態にある場合について説明するが、この場合の動作は、従来のものと何等変わるところがないので、以下、概略的に説明することとする。
なお、図５（Ａ）乃至図５（Ｃ）において、「Ｈ１」は第１のホール素子４ａを、「Ｈ２」は第２のホール素子４ｂを、「Ｈ３」は第３のホール素子４ｃを、それぞれ意味するものとする。また、図５（Ｄ）乃至図５（Ｉ）において、「ＦＥＴ１」は第１のＭＯＳ ＦＥＴ１０を、「ＦＥＴ２」は第２のＭＯＳ ＦＥＴ１１を、「ＦＥＴ３」は第３のＭＯＳ ＦＥＴ１２を、「ＦＥＴ４」は第４のＭＯＳ ＦＥＴ１３を、「ＦＥＴ５」は第５のＭＯＳ ＦＥＴ１４を、「ＦＥＴ６」は第６のＭＯＳ ＦＥＴ１５を、それぞれ意味するものとする。
また、図５（Ｅ）、図５（Ｇ）及び図５（Ｉ）においては、ＰＷＭ制御による波形が概略的に表されたものとなっている。
【００３６】
まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの出力信号の立ち上がり、立ち下がりに同期してオン・オフされるようになっている。
すなわち、第１のＭＯＳ ＦＥＴ１０は、第２のホール素子４ｂの出力信号の立ち上がりに同期してオン状態とされ（図５（Ｂ）及び図５（Ｄ）参照）、また、第３のホール素子４ｃの出力信号の立ち上がりに同期してオフ状態とされるようになっている（図５（Ａ）及び図５（Ｄ）参照）。そして、第１のＭＯＳ ＦＥＴ１０がオフとなると同時に、第３のホール素子４ｃの出力信号の立ち上がりに同期して第２のＭＯＳ ＦＥＴ１１がオン状態とされるようになっている（図５（Ａ）及び図５（Ｆ）参照）。
【００３７】
この後、第２のＭＯＳ ＦＥＴ１１は、第１のホール素子４ａの出力信号の立ち上がりに同期してオフ状態とされ（図５（Ｃ）及び図５（Ｆ）参照）、同時に第３のＭＯＳ ＦＥＴ１２がオン状態とされるようになっている（図５（Ｃ）及び図５（Ｈ）参照）。そして、第３のＭＯＳ ＦＥＴ１２が、第２のホール素子４ｂの出力信号の立ち上がりに同期してオフ状態とされる（図５（Ｂ）及び図５（Ｈ）参照）と同時に、第１のＭＯＳ ＦＥＴ１０が再びオン状態とされ（図５（Ｂ）及び図５（Ｄ）参照）、以下、上述した動作が繰り返されるようになっている。
このように、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの出力信号の立ち上がり、立ち下がりに同期して順次オン・オフされるようになっている。
【００３８】
これに対して、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、次述するように第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のオン・オフに伴い、いわゆるＰＷＭ制御されるようになっている。
すなわち、まず、第４のＭＯＳ ＦＥＴ１３は、第２のホール素子４ｂの出力信号の立ち下がりに同期してＰＷＭ制御が開始され、第３のホール素子４ｃの出力信号の立ち下がりに同期してＰＷＭ制御が終了されてオフ状態とされるようになっている（図５（Ａ）、図５（Ｂ）及び図５（Ｅ）参照）。
【００３９】
この第４のＭＯＳ ＦＥＴ１３がＰＷＭ制御されている期間を、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の動作期間との関係で見ると、第２のＭＯＳ ＦＥＴ１１がオン状態の略中間点から第３のＭＯＳ ＦＥＴ１２がオン状態の略中間点までとなっている（図５（Ｅ）、図５（Ｆ）及び図５（Ｈ）参照）。
そして、第４のＭＯＳ ＦＥＴ１３に対するＰＷＭ制御が終了されると同時に、第５のＭＯＳ ＦＥＴ１４が同様にＰＷＭ制御されることとなる（図５（Ｅ）及び図５（Ｇ）参照）。
【００４０】
この第５のＭＯＳ ＦＥＴ１４がＰＷＭ制御されるのは、第３のＭＯＳ ＦＥＴ１２の導通期間の略中間点から第１のＭＯＳ ＦＥＴ１０の導通期間の略中間点までの間となっている（図５（Ｄ）、図５（Ｇ）及び図５（Ｈ）参照）。
この第５のＭＯＳ ＦＥＴ１４に対するＰＷＭ制御が終了すると、次は、第６のＭＯＳ ＦＥＴ１５が、第５のＭＯＳ ＦＥＴ１４に対するＰＷＭ制御の終了と同時に同様にＰＷＭ制御されることとなる（図５（Ｇ）及び図５（Ｉ）参照）。
そして、第６のＭＯＳ ＦＥＴ１５は、第１のＭＯＳ ＦＥＴ１０の導通期間の略中点から第２のＭＯＳ ＦＥＴ１１の導通期間の中点までの間、ＰＷＭ制御されるようになっている（図５（Ｄ）、図５（Ｅ）及び図５（Ｉ）参照）。
【００４１】
この後、第６のＭＯＳ ＦＥＴ１５に対するＰＷＭ制御が終了されると、再び第４のＭＯＳ ＦＥＴ１３に対するＰＷＭ制御が行われ、以下、上述したようにして第５及び第６のＭＯＳ ＦＥＴ１４，１５に対するＰＷＭ制御が繰り返されるようになっている。
なお、ＰＷＭ制御による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートに印加される繰り返しパルス信号のデューディ比は、先に述べたように速度設定信号ＶINDが大きくなる程、換言すれば、ブラシレスモータ１の所望回転速度が早い程大きくなるようになっている（図４参照）。
【００４２】
次に、上述のようないわゆる通常の制御状態において、電源スイッチ７を開成した場合の動作について説明すれば、電源スイッチ７が開成されると、直流電源８からの電圧供給は断たれるが、電解コンデンサ２１があるために、電源ライン１７の電圧は、徐々に低下してゆくこととなる。
これに伴い速度設定信号ＶINDも徐々に低下することとなり、第１の所定電圧Ｖ1を下回ると、出力制御回路６による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５に対するＰＷＭ制御は、先に述べたように、この所定値Ｖ1を下回るとデューティ比が零となるように設定されているため、結局、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動は完全に停止されることとなる。
【００４３】
一方、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２に対する駆動は、電源電圧の変化に対する出力制御回路６の特性として、先に述べたように略４ｖまでは、いわゆる論理回路が機能するようになっているため、第１乃至第３のホール素子４ａ〜４ｃの検出信号のレベル低下や、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートへ印加されるゲート信号の低下はあるものの、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が上述のように完全に停止された後も、第１乃至第３のホール素子４ａ〜４ｃの検出信号に応じて、先に説明した通常動作の場合と基本的に同様にして、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、順次オン・オフされることとなる。
【００４４】
第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止された後は、第１乃至第３のステータコイル３ａ〜３ｃへの通電はなくなるため、ロータ２は、慣性力で回転を続け、徐々に回転速度が低回して停止するようになるが、この慣性力による回転の間、第１乃至第３のステータコイル３ａ〜３ｃには、いわゆる逆起電圧が発生する。
【００４５】
この逆起電圧の発生に対し、従来は、電源スイッチ７の開成により、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５が共に駆動停止されていたため、逆起電圧による第１乃至第３の環流ダイオード２０ａ〜２０ｃのアノード側の電圧が、ダイオードを導通状態とする電圧となると、第１乃至第３の環流ダイオード２０ａ〜２０ｃの何れかが瞬時導通してコイル電流が瞬時的に流れる。そのため、ブラシレスモータ１に異音が発生して耳障りであった。例えば、図６は、このような従来のブラシレスモータにおける環流ダイオードのアノード側（例えば図２を例に採れば、第１乃至第３の環流ダイオード２０ａ〜２０ｃのアノード側に相当）の電圧変化を示すもので、全体的な電圧降下の中で、上述したように環流ダイオードが瞬時導通することで、電圧降下が生じていることが示されている。
【００４６】
これに対して、この発明の実施の形態においては、上述のように、電源スイッチ７が開成された後であっても、電解コンデンサ２１があるために、電源ライン１７の電圧は、即座に零とならず徐々に低下してゆくため、出力制御回路６内での電圧が略４ｖを下回るまでは、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２が順次オン・オフされ、逆起電圧によるコイル電流は、この第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の何れかを流れることとなるため、従来のような異音の発生がなくなる。
【００４７】
一方、Ｌｏｗ電圧ＯＦＦ回路９は、電源電圧が徐々に低下してゆき、出力制御回路６がその動作を維持できなくなるような電圧となって、しかも、未だブラシレスモータ１の回転によるいわゆる回生電圧が生ずるような状態にある場合において、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を確実に非導通状態とするためのものである。
このため、Ｌｏｗ電圧ＯＦＦ回路９における具体的な電圧設定は、次のようになされている。
まず、出力制御回路６は、先の具体例においては、電源電圧が略４ｖ程度まで低下しても正常に動作することが前提であった。したがって、電源電圧がそれよりも低下した場合の動作は保証されないので、例えば、出力制御回路６が不安定な動作、すなわち、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５が不規則に導通状態とされたり、非導通状態とされたりするような状態となることがある。このような状態において、ブラシレスモータ１に未だいわゆる回生電圧が生ずる状態にあると、結局、乱れた電流がブラシレスモータ１に流れることとなり、本発明の目的とするところのブラシレスモータ１からの異音の発生を抑圧できなくなる。
【００４８】
かかる観点から、Ｌｏｗ電圧ＯＦＦ回路９において、第３の所定電圧であるＯＦＦ基準電圧ＶOFFREFは、ブラシレスモータ１の回転が低下して、いわゆる回生電圧が発生しなくなる付近（又はブラシレスモータ１からの異音の発生がなくなる付近）の電圧に設定されている。換言すれば、ＯＦＦ基準電圧ＶOFFREFは、電源電圧の低下により出力制御回路６（又は出力回路５）が動作しなくなる電圧付近に設定されている。具体的には、この構成例においてＯＦＦ基準電圧ＶOFFREFは、例えば、約１.３ｖに設定されている。
【００４９】
一方、ＯＦＦ設定電圧ＶOFFSETは、ブラシレスモータ１の慣性回転により生ずる電圧である２〜３ｖ程度（換言すれば出力制御回路６の正常動作が保証されない電圧）が設定されればよい。そのため、第１の分圧用抵抗器３７と第２の分圧用抵抗器３８による分圧電圧が２〜３ｖの範囲の適宜な値となるように第１及び第２の分圧用抵抗器３７，３８の値が設定されている。
【００５０】
このような条件設定により、Ｌｏｗ電圧ＯＦＦ回路９においては、第１及び第２の分圧用抵抗器３７，３８による分圧電圧がＯＦＦ基準電圧ＶOFFREFを下回るまでは、比較器３２の反転入力端子の電圧が非反転入力端子の電圧より大となるために、比較器３２からは論理値Ｌｏｗに対応する信号が出力されることとなり、第１乃至第３の出力トランジスタ３３〜３５は、非導通状態とされる。
そして、出力制御回路６においては、第１乃至第３の出力トランジスタ３３〜３５は、そのコレクタが抵抗器（図示せず）を介して電源電圧が印加されるようになっているため、これら第１乃至第３の出力トランジスタ３３〜３５が非導通状態にある場合には、これら第１乃至第３の出力トランジスタ３３〜３５からは、論理値Ｈｉｇｈに対応する信号が得られることとなる。そして、この信号は、出力制御回路６において論理和される前に論理反転されて論理値Ｌｏｗの信号とされるようになっている。
【００５１】
出力制御回路６においては、第２の所定電圧を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートへ印加されるようになっている。すなわち、この場合、論理値Ｌｏｗに対応する信号が第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートへ印加される。
その結果、出力制御回路６が電源電圧の低下によって仮に動作不安定な状態にあっても、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５は、Ｌｏｗ電圧ＯＦＦ回路９からの制御信号により、確実に非導通状態に維持されることとなり、先に述べたようなブラシレスモータ１における不規則な電流の流れがなくなり、異音の発生が防止される。
【００５２】
そして、さらに電源電圧が低下し、Ｌｏｗ電圧ＯＦＦ回路９において、ＯＦＦ設定電圧ＶOFFSETがＯＦＦ基準電圧ＶOFFREFを下回ると、比較器３２からは、論理値Ｈｉｇｈに対応する信号が出力されることとなり、第１乃至第３の出力トランジスタ３３〜３５は、導通状態とされることとなる。
先に述べたように、ＯＦＦ基準電圧ＶOFFREFが１.３ｖに設定されている場合に、電源電圧がこれよりさらに低下する状態においては、Ｌｏｗ電圧ＯＦＦ回路９も正常に動作できなくなり、ブラシレスモータ１に流れる電流は先に述べたように乱れることとなるが、この程度の電圧においてブラシレスモータ１に乱れた電流が流れても、電気的なエネルギー量としては非常に小さくなっているために、異音が発生する程ではなく騒音の問題は生じない。
【００５３】
なお、上述の例においては、Ｌｏｗ電圧ＯＦＦ回路９の出力、すなわち、第１乃至第３の出力トランジスタ３３〜３５のコレクタを出力制御回路６に接続するようにしたが、反転回路（図示せず）を介して出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートに接続して、これら第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を直接非導通状態とするようにしてもよい。
【００５４】
また、上述した例においては、出力制御回路６が第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のＰＷＭ制御による駆動を停止する条件として、速度設定信号ＶINDが６ｖ以下とし、さらに、出力制御回路６による第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のオン・オフが停止される条件として、出力制御回路６への供給電圧が略４ｖ以下としたが、勿論この値に限定される必要はない。すなわち、この２つの値は、電源スイッチ７の開成による電源電圧の低下の際、最初に第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止され、その後、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の駆動が停止されるような値であれば、種々選択され得るものである。
さらに、出力回路５は、スイッチング素子としてＭＯＳ ＦＥＴを用いた例を示したが、勿論他のスイッチング素子（バイポーラトランジスタ、ＪＦＥＴ等）であっても構わないものである。
【００５５】
またさらに、第１の所定電圧以下となったときに駆動停止とするＭＯＳ ＦＥＴと、第２の所定電圧以下となったときに駆動停止とするＭＯＳ ＦＥＴとを、上述した例とは逆にしてもよい。
すなわち、電源スイッチ７が開成され、速度設定信号ＶINDが第１の所定電圧Ｖ1以下となったときに、まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を駆動停止とする一方、電源電圧が第２の所定電圧Ｖ2を下回るまでは、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を駆動するようにしてもよい。なお、この場合、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、ＰＷＭ制御ではなく、通常の動作状態における第１乃至第３のＭＯＳ ＦＥＴ１０〜１３に対すると同様なオン・オフが好ましい。
さらに、上述した例においては、速度設定信号ＶINDが第１の所定電圧Ｖ1を下回った際に、出力制御回路６により第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とし、第２の所定電圧Ｖ2以下で残りの第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようにしたが、次のようにしてもよいものである。すなわち、電源スイッチ７の開成による電源電圧の低下を検出し、電源電圧が第１の所定値Ｖ1を下回った際に、出力制御回路６により第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とし、第２の所定電圧Ｖ2以下で残りの第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようにしてもよい。
【００５６】
次に、第２の回路構成例について、図７を参照しつつ説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明は省略し、以下、異なる点を中心に説明することとする。
この第２の回路構成例は、出力回路５と出力制御回路６Ａと、Ｌｏｗ電圧ＯＦＦ回路９とを主たる構成要素として構成されてなる点は、図２に示された第１の回路構成例と同様であるが、出力制御回路６Ａが次述するような構成とされた点が異なるものである。
すなわち、出力制御回路６Ａは、位置検出回路（図７においては「ＰＤＥ」と表記）２５と、回転設定回路（図７においては「ＲＳＴ」と表記）２６と、Ｈｉ側出力ロジック回路（図７においては「ＨＯＬ」と表記）２７と、Ｌｏ側出力ロジック回路（図７においては「ＬＯＬ」と表記）２８と、電圧検出回路（図７においては「ＶＤＥ」と表記）２９と、定電圧回路（図７においては「ＲＥＧ」と表記）３０とを具備して構成されたものとなっている。
【００５７】
位置検出回路２５は、第１乃至第３のホール素子４ａ〜４ｃの検出信号を入力し、波形整形等を施した後、所定の信号レベルで後述するＨｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８へ検出信号を出力するようになっているものである。
回転設定回路２６は、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５が速度設定信号ＶINDに対応したＰＷＭ制御がなされるように、速度設定信号ＶINDに対応したデューティ比の繰り返しパルス信号を、Ｌｏ側出力ロジック回路２８に対して出力するようになっているものである。
なお、速度設定信号ＶINDに対するデューティ比の変化は、先の第１の回路構成例において参照した図４に示された特性と基本的に同様であるが、この第２の回路構成例の場合、図４の特性線図の横軸において、速度設定信号ＶINDの最大値は、直流電源８の電源電圧Ｖccではなく、後述するように定電圧回路３０の出力電圧（例えば５ｖ）となる。
【００５８】
この第２の回路構成例においては、速度設定を行うための可変抵抗器２２の一端が、制御部６Ａ内に設けられた定電圧回路３０に接続されており、この定電圧回路３０の電圧（例えば５ｖ）が印加されるようになっている。そして、摺動子２２ａは、回転設定回路２６の入力段に接続されている。
なお、この定電圧回路３０は、電源スイッチ７を介して供給される電源電圧を安定化して所定の出力電圧（例えば５ｖ）として出力するようになっているものである。
【００５９】
Ｈｉ側出力ロジック回路２７は、位置検出回路２５からの出力信号と、Ｌｏｗ電圧ＯＦＦ回路９からの出力信号とに基づいて第１乃至第３のＭＯＳ ＦＥＴ１０〜１２をいわゆるオン・オフ駆動するようになっているものである。すなわち、Ｈｉ側出力ロジック回路２７は、電源電圧が第２の所定電圧Ｖ2までは、位置検出回路２５からの出力信号に基づいて第１乃至第３のＭＯＳ ＦＥＴ１０〜１２をいわゆるオン・オフ駆動し、さらに、電源電圧が第２の所定電圧Ｖ2を下回ると、位置検出回路２５からの信号に基づいてこのＨｉ側出力ロジック回路２７において発生される信号と、Ｌｏｗ電圧ＯＦＦ回路９からの出力信号との論理和によって、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようになっている。
【００６０】
また、Ｌｏ側出力ロジック回路２８は、回転設定回路２６、位置検出回路２５及びＬｏｗ電圧ＯＦＦ回路９からの各々の出力信号に基づいて第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をＰＷＭ制御によるオン・オフ駆動するようになっているものである。すなわち、Ｌｏ側出力ロジック回路２８は、電源電圧が第１の所定電圧Ｖ1となるまでは、回転設定回路２６及び位置検出回路２５からの各々の出力信号に基づいて、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をいわゆるオン・オフ駆動するべく第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートへ対する駆動信号が出力されるようになっている。
そして電源電圧が第１の所定電圧Ｖ1を下回ると、Ｌｏ側出力ロジック回路２８は、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号を発生するようになっている。さらに、電源電圧が第２の所定電圧Ｖ2を下回ると、上述の第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号と、Ｌｏｗ電圧ＯＦＦ回路９からの第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号との論理和を発生し、その論理和出力を第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートへ対する駆動信号として出力するようになっている。
【００６１】
電圧検出回路２９は、電源電圧の所定値への低下を検出し、その検出結果に応じて回転設定回路２６、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８へ動作停止のための制御信号を出力するようになっているものである。
すなわち、この電圧検出回路２９は、電源電圧が第１の所定電圧Ｖ1（例えば６ｖ）を下回ったのを検出すると、回転設定回路２６へ対して、回転設定回路２６からの出力が停止されるよう制御信号を出力すると同時に、Ｌｏ側出力ロジック回路２８へ対しても第４乃至第６のＭＯＳ ＦＥＴ１３〜１５に対する駆動動作を停止させるための制御信号を出力するようになっている。
【００６２】
ここで、この第１の所定電圧Ｖ1は、定電圧回路３０が正常に所定電圧を出力することができる電源電圧の最低値という観点から決定されるものである。
さらに、電圧検出回路２９は、電源電圧が第２の所定電圧Ｖ2（例えば４ｖ）を下回ったことを検出すると、Ｈｉ側出力ロジック回路２７へ対して第１乃至第３のＭＯＳ ＦＥＴ１０〜１２へ対する駆動制御を停止させるための制御信号を出力するようになっている。
なお、Ｌｏｗ電圧ＯＦＦ回路９は、図７においては、その詳細は省略してあるが、具体的な回路構成としては、先に図３に示されたようなものが好適である。
【００６３】
しかして、上記構成における動作について、図５を参照しつつ説明する。
最初に、通常の動作状態は、図２に示された第１の回路構成例で図５を参照しつつ説明したと基本的に同様であるので、概略的な説明に留めることとする。
すなわち、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの検出信号が入力される位置検出回路２５からの出力信号に基づいて、Ｈｉ側出力ロジック回路２７によりそれぞれのゲートへゲート信号が印加されることで、第１乃至第３のホール素子４ａ〜４ｃの立ち上がり立ち下がりに同時してオン・オフされる（図５（Ａ）乃至図５（Ｄ）、図５（Ｆ）及び図５（Ｈ）参照）。
【００６４】
そして、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、回転設定回路２６から出力される繰り返しパルス信号に応じてＬｏ側出力ロジック回路２８を介してＰＷＭ制御によるオン・オフ駆動が施される結果（図５（Ｅ）、図５（Ｇ）及び図５（Ｉ）参照）、第１乃至第３のステータコイル３ａ〜３ｃに順に励磁電流が通電され、ロータ２が回転するようになっている。
【００６５】
次に、上述のようないわゆる通常の制御状態において、電源スイッチ７を開成した場合の動作について説明すれば、電源スイッチ７が開成されると、直流電源８からの電圧供給は断たれるが、電解コンデンサ２１があるために、電源ライン１７の電圧は、徐々に低下してゆくこととなる。
そして、電圧検出回路２９により、第１の所定電圧Ｖ1が検出されると、回転設定回路２６及びＬｏ側出力ロジック回路２８へ対して動作停止のための制御信号が出力され、そのため、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動は完全に停止されることとなる。
【００６６】
一方、電圧検出回路２９により第２の所定電圧Ｖ2（例えば４ｖ）が検出されるまでは、第１乃至第３のホール素子４ａ〜４ｃの検出信号のレベル低下や、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートへ印加されるゲート信号の低下はあるものの、これら位置検出回路２５及びＨｉ側出力ロジック回路２７が、電源電圧が略４ｖ程度まで低下しても機能するような特性となっているために、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が上述のように完全に停止された後も、第１乃至第３のホール素子４ａ〜４ｃの検出信号に応じて、先に説明した通常動作の場合と基本的に同様にして、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、順次オン・オフされることとなる。
【００６７】
第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止された後は、第１乃至第３のステータコイル３ａ〜３ｃへの通電はなくなるため、ロータ２は、慣性力で回転を続け、徐々に回転速度が低回して停止するようになるが、この慣性力による回転の間、第１乃至第３のステータコイル３ａ〜３ｃには、いわゆる逆起電圧が発生する。
【００６８】
しかしながら、第１の回路構成例で説明したと同様に、第４乃至第６のＭＯＳＦＥＴ１３〜１５の駆動が停止された後であっても、電源電圧が第２の所定電圧Ｖ2を下回るまでは、上述したように第１乃至第３のＭＯＳ ＦＥＴ１０〜１２が順次オン・オフされるため、逆起電圧によるコイル電流は、この第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の何れかを流れることとなり、従来のような異音の発生がなくなる。
そして、電源電圧が第２の所定電圧Ｖ2を下回ったところでは、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のいずれもが非導通状態とされる。すなわち、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８共に、この第２の所定電圧Ｖ2を下回ると、先に述べたように、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８のそれぞれにおいて、Ｌｏｗ電圧ＯＦＦ回路９からの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号と、それぞれのロジック回路２７，２８で発生された第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号との論理和が生成され、出力回路５へ出力されるようになっている。したがって、仮に、Ｈｉ側出力ロジック回路２７、Ｌｏ側出力ロジック回路２８が、電源電圧の低下のために動作不安定な状態となり、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号を安定して発生できなかったとしても、Ｌｏｗ電圧ＯＦＦ回路９からの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号が出力回路５へ出力され、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５は、確実に非導通状態に保持されることとなる。
【００６９】
そして、さらに電源電圧が低下し、Ｌｏｗ電圧ＯＦＦ回路９において、ＯＦＦ基準電圧ＶOFFREFが例えば１.３ｖに設定されている場合には、電源電圧がこれよりさらに低下する状態においては、Ｌｏｗ電圧ＯＦＦ回路９も正常に動作できなくなり、ブラシレスモータ１に流れる電流は先に述べたように乱れることとなるが、この程度の電圧においてブラシレスモータ１に乱れた電流が流れても、電気的なエネルギー量としては非常に小さくなっているために、異音が発生する程ではなく騒音の問題は生じない。
【００７０】
なお、上述した例における第１及び第２の所定電圧Ｖ1，Ｖ2の具体的数値は、先の第１の回路構成例で説明したと同様、これに限定される必要はないもので、この２つの値は、電源スイッチ７の開成による電源電圧の低下の際、最初に第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止され、その後、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の駆動が停止されるような値であれば、種々選択され得るものである。
【００７１】
さらに、第１の所定電圧Ｖ1以下となったときに駆動停止するＭＯＳ ＦＥＴと、第２の所定電圧Ｖ2以下となったときに駆動停止とするＭＯＳ ＦＥＴとを上述した例とは逆にしてもよい。
すなわち、電源スイッチ７が開成され、電圧検出回路２９により第１の所定電圧Ｖ1が検出された際、まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を駆動停止とし、その後、電圧検出回路２９により電源電圧の第２の所定電圧Ｖ2への低下が検出されるまでは、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を駆動するようにしてもよい。なお、この場合、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、ＰＷＭ制御ではなく、通常の動作状態における第１乃至第３のＭＯＳ ＦＥＴ１０〜１３に対すると同様なオン・オフが好ましい。
【００７２】
次に、駆動制御の他の形態について説明する。なお、回路構成としては、図１、図２及び図７にそれぞれ示されたものと変わるところはないので、これらの図を流用することとする。
まず、先に説明した回路構成例においては、出力制御回路６は、電源ラインの電圧が第１の所定電圧（例えば７ｖ程度）を下回った際に、出力回路５のいわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとするべく制御信号を出力し、さらに、電源ラインの電圧が第２の所定電圧（例えば４ｖ）となったところで、出力回路５においてブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするべく制御信号を出力するよう構成されてなるものであるとする前提であった。
【００７３】
出力制御回路６は、電源ラインの電圧低下が生じた際に、必ずしもこのような制御を行うように構成されたものに限定される必要はなく、例えば、次のように制御を行うよう構成されてなるものであってもよいものである。
すなわち、まず、出力制御回路６は、電源スイッチ７が閉成されており、電源電圧が正常に供給されている状態においては、ホール素子（図示せず）の出力信号を基に、出力回路５を構成する複数のスイッチング素子（図示せず）へ対して、その導通・非導通を制御する信号を生成し、出力するようになっている点は従来通りのものである（図１参照）。
そして、電源スイッチ７が開成された場合、出力制御回路６は、電源電圧が所定の電圧（例えば先に説明した構成例における第２の所定電圧）に低下するまでは、出力回路５を構成する複数のスイッチング素子を全て非動作状態とする制御信号を出力するようになっている。
【００７４】
一方、Ｌｏｗ電圧ＯＦＦ回路９からは、電源電圧が第３の所定電圧（＜第２の所定電圧）を下回るまでは、出力回路５の全てのスイッチング素子をオフとする制御信号が出力されるようになっている。
そして、出力制御回路６においては、第２の所定電圧（例えば４ｖ）を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力されるようになっている。
したがって、電源電圧が先の第２の所定電圧を下回り出力制御回路６が不安定な動作状態となっても、出力回路５の全てのスイッチング素子は、Ｌｏｗ電圧ＯＦＦ回路９から制御信号によってオフ状態が確実に維持されることとなる。
【００７５】
なお、出力制御回路６において、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力され際の第２の所定電圧は、出力制御回路６の動作が電源電圧の変動により不安定な状態となるような値に設定されればよいものである。
上述の構成においては、Ｌｏｗ電圧ＯＦＦ回路９の出力段を、出力制御回路６に接続するようにしたが、これに代えて、出力回路５のスイッチング素子に直接接続して、これらスイッチング素子を直接非導通状態とするようにしてもよい。
【００７６】
上述した出力制御回路６及びＬｏｗ電圧ＯＦＦ回路９の動作は、図２に示された回路構成例及び図７に示された回路構成例においても勿論適用できるものである。なお、この場合の動作については、既に上述したものと基本的に変わることろはないので、ここでの詳細な説明は省略することとする。
また、上述した回路構成例においては、回転位置検出手段としてホール素子４ａ〜４ｃを用いた例を示したが、回転位置検出手段はホール素子に限定される必要がないことは勿論である。例えば、モータのコイルに誘起する電圧を検知し、この電圧を基にロータ回転位置を検出する方法もあり、回転位置検出手段は、このような処理を行う電子回路であってもよいものである。
【００７７】
【発明の効果】
以上、述べたように、本発明によれば、ブラシレスモータの通電制御に用いられるスイッチング素子の動作制御を行う出力制御回路の安定した動作が確保できないことがあるような電源電圧の領域において、出力回路のスイッチング素子を非導通状態とするための制御信号を出力できるような回路を設けるようにしたので、低電源電圧による出力制御回路の不安定な動作による出力回路のスイッチング素子の不用意な導通を確実に回避し、モータ電流の発生に伴う異音の発生を断つことができ、信頼性の高いブラシレスモータの駆動制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるブラシレスモータの駆動制御装置の概略構成を示す構成図である。
【図２】図１に示された構成を有するブラシレスモータの駆動制御装置のより具体的な第１の回路構成例を示す回路図である。
【図３】Ｌｏｗ電圧ＯＦＦ回路の具体的な回路構成例を示す回路図である。
【図４】速度設定信号と出力制御回路から出力されるＰＷＭ制御のためのパルス信号のデューティ比との関係を示す特性線図である。
【図５】ＰＷＭ制御によるブラシレスモータの回転動作を説明するための主要部のタイミング図であり、図５（Ａ）は第３のホール素子の出力信号のタイミング図、図５（Ｂ）は第２のホール素子の出力信号のタイミング図、図５（Ｃ）は第１のホール素子の出力信号のタイミング図、図５（Ｄ）は第１のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｅ）は第４のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｆ）は第２のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｇ）は第５のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｈ）は第３のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｉ）は第６のＭＯＳ ＦＥＴのオン・オフのタイミング図である。
【図６】従来のブラシレスモータの駆動制御装置において、一端が直流電源側に接続されたトランジスタと並列に接続された環流ダイオードのアノード側における電圧変化を示す特性線図である。
【図７】ブラシレスモータの駆動制御装置の第２の回路構成例を示す回路図である。
【符号の説明】
１…ブラシレスモータ
５…出力回路
６…出力制御回路
９…Ｌｏｗ電圧ＯＦＦ回路
３２…比較器
３３…第１の出力トランジスタ
３４…第２の出力トランジスタ
３５…第３の出力トランジスタ
４１…ツェナーダイオード
【発明の属する技術分野】
本発明は、モータの駆動制御に係り、特に、いわゆるブラシレスモータの駆動制御の安定性等を図ったものに関する。
【０００２】
【従来の技術】
いわゆるブラシレスモータの駆動回路としては、例えば、実開平７−３０５７９号公報に示されたように、６個のトランジスタをいわゆる三相ブリッジ接続した通電回路を設ける一方、永久磁石からなるロータの周囲に配置された３つのホール素子の検出信号に基づいて、通電回路の各トランジスタのいわゆるオン・オフを制御するようにしたものが公知・周知となっている。
【０００３】
ところで、このような構成のブラシレスモータの動作状態において、電源スイッチを開成して電源供給を停止した場合、ロータは慣性力により回転を続け、徐々にその回転速度が低下してゆくが、この際、ステータコイルに生ずる誘導起電力に起因してモータから異音が発生し、耳障りであるという問題がある。
すなわち、電源スイッチが開成（オフ）された後の、一つのステータコイルの通電回路側の一端の電圧変化に注目すると、全体的にはいわゆる回路時定数に応じた速度で時間の経過と共に徐々に低下してゆくものとなる（図６参照）。
【０００４】
ところが、このように全体の電圧が低下してゆく中で、ロータ回転によって生じた誘導起電圧が、通電回路を構成する各トランジスタと並列接続状態で設けられたいわゆる環流ダイオードの内、いわゆるハイサイド側のトランジスタ（供給電源側に接続されたトランジスタ）に並列接続された３つの何れかの環流ダイオードの順方向電圧を越えることがあり、環流ダイオードが瞬時導通状態となり、対応するステータコイルに一時的に電流が流れる。このような瞬時の電流の発生に起因して、モータにおいて例えば「ゴト」というような異音が生じ、使用者の耳障りとなっていた。図６において、点線で囲まれた箇所は、このようなダイオードの導通による瞬間的な電圧降下を示す一例であり、このような瞬間的な電圧降下は、全体的な電圧の低下の中で複数回生ずる。
【０００５】
【発明が解決しようとする課題】
本願出願人は、このようなブラシレスモータの駆動制御における問題を解決すべく、ブラシレスモータの駆動制御方法及び駆動制御装置に関する発明を行い、既に出願を行った（特願平９−３４１８８８号）。
本願発明は、上述の出願に係る発明を、より充実させるべくなされたものである。
すなわち、上述の出願に係る発明においては、電源電圧の供給が断たれ、電源回路に接続された電解コンデンサのために電源電圧が徐々に低下してゆく際に、ブラシレスモータへの通電を制御する制御信号を出力する制御部において、電源電圧の低下のレベルに応じて、ブラシレスモータの通電用のトランジスタを、所定の導通・非導通状態とするような制御信号を出力するような構成とし、先に述べたような問題の解決を図っている。
【０００６】
ところで、上述のような構成において、制御部は、いわゆるロジックＩＣを用いて構成される場合が多い。このロジックＩＣは、その動作が保証される最低の電源電圧がそれぞれメーカによって規定されており、その動作保証の電圧が上述の制御部の動作を保証できない場合もあり得る。
すなわち、先の出願に係る駆動制御装置における制御部は、電源スイッチが断とされた後のブラシレスモータの慣性回転に起因する発電電圧が、第１の所定電圧（例えば７ｖ）となったところで、いわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとする。さらに、制御部は、ブラシレスモータの発電電圧が第２の所定電圧（例えば４ｖ）となったところで、ブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするように構成されたものである。
【０００７】
かかる構成にあって、制御部を構成するＩＣは、特に、電源電圧が４ｖからさらに低下した場合に、その電圧がＩＣの動作保証の範囲外の電圧であると、ＩＣの動作が不安定となり、制御部から出力される制御信号も不安定となる結果、上述のようにブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフ状態（非導通状態）に維持することができなくなる。
特に、常温ではＩＣの動作が正常であっても、雰囲気温度が４０℃程度となると、ＩＣ内部の種々の素子の電気的特性が一定せず、その結果、オフ状態となるものや、不安定な状態となるものなどが混在する状態となる。
結局、このような低電源電圧でのＩＣ動作の不安定さから、本来目的としていたブラシレスモータの電源断の際の通電電流の乱れを制御できなくなり、先の本願出願人の出願に係る発明の目的であったブラシレスモータからの異音発生の防止を図ることができなくなる。
【０００８】
また、上述した先の出願の後における本願発明者によるさらなる研究の結果、モータからの異音発生の原因としては、次のような場合もあることが判明した。
すなわち、従来の駆動装置において、モータコイルへの通電を行うトランジスタに対して、その動作を制御する制御信号を発生する制御回路を特に集積回路によって構成した場合において、制御回路によるトランジスタの導通(オン)、非導通(オフ)の制御が正常に行われなくなる状態に陥ることによるものである。
集積回路は、既に述べたように、電源電圧が低下した場合であっても、通常、即座に動作停止状態となるものではなく、その正常動作が保証される電源電圧の変動の範囲があり、その範囲内の電源電圧の変動であれば、正常な動作が確保される。
【０００９】
しかしながら、その変動範囲内であっても、個々の集積回路の電気的特性のばらつきのため、または、変動範囲の限界付近などでは、正常な動作が確保できず、動作が不安定な状態に陥ることもある。
このような集積回路の動作不安定が生ずることによって、例えば、本来、オフとされるべきタイミングでトランジスタがオンとなったり、また逆に、本来オンとされるべきタイミングでオフとされるようなことが生ずる。
特に、オフとされるべきところでオンとされたトランジスタが存在することで、その際オン状態にある他のトランジスタを含む新たな環流電流路が形成され、このときモータコイルに発生している誘導電圧による環流電流が、この新たな環流電流路を流れることとなる。
そして、この環流電流の発生により、モータの回転に対してブレーキが生じ、そのブレーキの発生により、モータにおける異音が生ずるというものである。
【００１０】
本発明は、上記実状に鑑みてなされたもので、低電源電圧時におけるＩＣ動作の不安定さに影響されることなく、ブラシレスモータへの通電のためのスイッチング素子を確実にオフ状態に維持することができ、電源供給が断たれて慣性回転を経て停止するまでの間のブラシレスモータからの異音の発生を断つことができる信頼性の高いブラシレスモータの駆動制御装置を提供するものである。
本発明の他の目的は、電源電圧低下による集積回路の動作不安定に起因するトランジスタの不要なオン・オフを回避し、モータコイルにおける不要な環流電流の発生を防止することで、モータから異音の発生をなくすことができるブラシレスモータの駆動制御装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電圧が低下し所定の電圧値以下となるまで、前記出力制御回路に対して、前記スイッチング素子を非動作状態とするための制御信号を出力するＬｏｗ電圧ＯＦＦ回路とを具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子の駆動を停止し、電源電圧が前記第１の所定電圧よりも小さな第２の所定電圧以下になったときに、残りのスイッチング素子の駆動を停止するよう構成されると共に、
前記出力制御回路は、当該出力制御回路内で生成される前記スイッチング素子に対する制御信号と、前記Ｌｏｗ電圧ＯＦＦ回路からの制御信号との論理和を生成し、前記出力回路へ対して出力してなるものである。
【００１２】
かかる構成においては、特に、電源電圧が所定の電圧値に低下するまで、スイッチング素子を非動作状態とする制御信号を出力するよう構成されたＬｏｗ電圧ＯＦＦ回路を設け、この所定の電圧値を、例えば、出力制御回路の動作が不安定となるような適宜な電圧に設定することで、出力制御回路の動作が不安定となり、スイッチング素子が本来全て非動作状態とされるべきタイミングに、動作状態とされるようなことが確実に回避されることとなる。その結果、従来と異なり、本来のタイミングと異なるタイミングにおいてスイッチング素子が動作状態とされることにより新たな環流電流路が形成されることに起因するようなモータからの異音の発生をなくすることが可能となるものである。
【００１３】
また、上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、前記ブラシレスモータの回転速度設定のための信号入力が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなるものである。
【００１４】
かかる構成においては、特に、電源電圧が第２の所定電圧以下において、スイッチング素子を非導通状態とする信号が、Ｌｏｗ電圧ＯＦＦ回路によるものと、出力制御回路によるものとの論理和として生成、出力されるようになっており、しかもＬｏｗ電圧ＯＦＦ回路は、電源電圧が第２の所定電圧以下で第３の所定値となるまでは、確実に出力がなされるようになっているために、出力制御回路が第２の所定電圧以下で動作不安定となっても、Ｌｏｗ電圧ＯＦＦ回路からの出力信号により出力回路のスイッチング素子が確実に非導通状態に維持されることとなるものである。
【００１５】
また、上記発明の課題を解決するため、本発明に係るブラシレスモータの駆動制御装置は、
電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下となったときに、残りのスイッチング素子の駆動を停止し、
電源電圧が第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなるものであってもよいものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１を参照しつつ、この発明の実施の形態におけるブラシレスモータの駆動制御装置の概略的な構成について説明する。
この駆動制御装置は、出力制御回路６と、出力回路５と、Ｌｏｗ電圧ＯＦＦ回路９とを主たる構成要素としてなり、後述するようにしてブラシレスモータ１の駆動を制御するようになっているものである。
ブラシレスモータ１は、例えば、車両用空調装置において、いわゆる空調ブロアファンを駆動するためのモータアクチュエータにおいて用いられるもので、出力制御回路６、出力回路５及びＬｏｗ電圧ＯＦＦ回路９は、電源スイッチ（例えばイグニッションスイッチ）７を介して電源が供給されるようになっている。
【００１７】
まず、出力回路５は、この種のモータの駆動電流の通電を制御する複数のスイッチング素子（例えばトランジスタ）がいわゆるブリッジ接続されてなる公知・周知の回路構成を有するもので、出力制御回路６からの制御信号に応じて複数のスイッチング素子が導通・非導通状態とされてブラシレスモータ１の通電が制御されるようになっているものである。
出力制御回路６は、ブラシレスモータ１に設けられた回転位置検出手段としてのホール素子（図示せず）の出力信号を基に、出力回路５への制御信号を生成し、出力するようになっているものである。
Ｌｏｗ電圧ＯＦＦ回路９は、電源電圧の供給が断たれ、電源電圧の低下による出力制御回路６の誤動作が生じ、それによる出力回路５の不安定な動作に起因するブラシレスモータ１からの異音の発生を防止するため、所定の制御信号を出力制御回路６へ出力するようになっているものである。
【００１８】
すなわち、出力制御回路６は、電源スイッチ７が閉成されており、電源電圧が正常に供給されている状態においては、ホール素子（図示せず）の出力信号を基に、出力回路５を構成する複数のスイッチング素子（図示せず）へ対して、その導通・非導通を制御する信号を生成し、出力するようになっている。
一方、電源スイッチ７が開成された場合、Ｌｏｗ電圧ＯＦＦ回路９及び出力制御回路６に接続された電源ラインには、電解コンデンサ２１が接続されているため、Ｌｏｗ電圧ＯＦＦ回路９及び出力制御回路６における電源電圧の低下は、比較的緩慢なものとなる。
【００１９】
かかる状態にあって、出力制御回路６は、電源ラインの電圧が第１の所定電圧（例えば７ｖ程度）を下回った際に、出力回路５のいわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとするべく制御信号を出力するようになっている。さらに、出力制御回路６は、電源ラインの電圧が第２の所定電圧（例えば４ｖ）となったところで、出力回路５において、ブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするべく制御信号を出力するものとなっている。
【００２０】
一方、Ｌｏｗ電圧ＯＦＦ回路９からは、電源電圧が第３の所定電圧（＜第２の所定電圧）を下回るまでは、出力回路５の全てのスイッチング素子をオフとする制御信号が出力されるようになっている。
そして、出力制御回路６においては、第２の所定電圧を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力されるようになっている。
したがって、電源電圧が先の第２の所定電圧を下回り出力制御回路６が不安定な動作状態となっても、出力回路５の全てのスイッチング素子は、Ｌｏｗ電圧ＯＦＦ回路９から制御信号によってオフ状態が確実に維持されることとなる。
【００２１】
次に、より具体的な構成例について、図２乃至図６を参照しつつ説明する。
最初に、図２に示された構成例について説明すれば、この構成例は、主に出力回路５の具体的な構成例を示したものとなっている。
このブラシレスモータの駆動制御装置Ｓは、出力回路５と、出力制御回路６と、ＬＯＷ電圧ＯＦＦ回路９とを主たる構成要素として構成されてなるもので、後述するように、回転位置検出手段としてのホール素子４ａ〜４ｃの検出信号に基づいて、出力回路５に対する制御信号が出力制御回路６において生成、出力され、出力回路５によりブラシレスモータ１のステータコイル３ａ〜３ｃの通電がなされ、ロータ２が回転されるようになっているものである。
【００２２】
ここで、ブラシレスモータ１について説明すれば、このブラシレスモータ１は、永久磁石を用いてなるロータ２と、Ｕ，Ｖ，Ｗ相の３つのステータコイル３ａ〜３ｃと、ロータ２の周辺に適宜に配設された３つのホール素子４ａ〜４ｃとを主たる構成要素としてなる公知・周知のものである。
【００２３】
出力回路５は、６つのスイッチング素子がいわゆる三相ブリッジ接続されて、ステータコイル３ａ〜３ｃに接続されており、出力制御回路６からの制御信号に応じて各スイッチング素子がいわゆるオン・オフされるようになっており（詳細は後述）、これによって直流電源Ｖccからの直流電力が交流電力に変換されてステータコイル３ａ〜３ｃへ供給されるいわゆるインバータ回路が構成されたものとなっている。
すなわち、出力回路５は、スイッチング素子としての６つの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を主たる構成要素として、これら第１乃至第６のＭＯＳＦＥＴ１０〜１５がいわゆる三相ブリッジ接続されてなるものである。
ここで、この回路構成例における第１乃至第６のＭＯＳ ＦＥＴ１０〜１５としては、Ｎチャンネルのものが用いられている。
【００２４】
出力回路５のより具体的な構成を説明すれば、まず、第１のＭＯＳ ＦＥＴ１０のソースと第４のＭＯＳ ＦＥＴ１３のドレインとが接続され、第１のＭＯＳＦＥＴ１０のドレインが電源側、第４のＭＯＳ ＦＥＴ１３のソースがアース側となるように電源ライン１７とアースとの間に直列接続されている。
同様にして、第２のＭＯＳ ＦＥＴ１１と第５のＭＯＳ ＦＥＴ１４とが、第２のＭＯＳ ＦＥＴ１１のドレインが電源側となるようにして、電源ライン１７とアースとの間に直列接続されている。
さらに、第３のＭＯＳ ＦＥＴ１２と第６のＭＯＳ ＦＥＴ１５とが、第３のＭＯＳ ＦＥＴ１２のドレインが電源側となるようにして、同様に電源ライン１７とアースとの間に直列接続されている。
【００２５】
そして、第１のＭＯＳ ＦＥＴ１０のソースと第４のＭＯＳ ＦＥＴ１３のドレインとの接続点には、Ｕ相の第１のステータコイル３ａの一端及びＷ相の第３のステータコイル３ｃの一端が接続されている。また、第２のＭＯＳ ＦＥＴ１１のソースと第５のＭＯＳ ＦＥＴ１４のドレインとの接続点には、Ｕ相の第１のステータコイル３ａの他端及びＶ相の第２のステータコイル３ｂの一端が接続されている。さらに、第３のＭＯＳ ＦＥＴ１２のソースと第６のＭＯＳ ＥＦＴ１５のドレインとの接続点には、Ｖ相の第２のステータコイル３ｂの他端及びＷ相の第３のステータコイル３ｃの他端が接続されている。
【００２６】
また、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５の各ゲートは、出力制御回路６の出力段に接続されており、特に、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートには、後述するように第１乃至第３のホール素子４ａ〜４ｃに応じたオン・オフのためのゲート信号が出力されるようになっており、図２においては、このようなゲート信号を出力する出力制御回路６の出力段を「Ｈｉロジック出力」と表記してある。
一方、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の各ゲートには、後述するようにいわゆるＰＷＭ制御のための繰り返しパルス信号がゲート信号として入力されるようになっており、図２においては、このようなゲート信号を出力する出力制御回路６の出力段を「Ｌｏロジック（Duty出力）」と表記してある。
【００２７】
なお、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のドレインは、電源スイッチ（例えばイグニッションスイッチ）７を介して直流電源８に接続されて、電源電圧Ｖccが印加されるようになっている。また、電源スイッチ７の直流電源８に接続された一方の端子とは反対側の端子とアースとの間には、平滑用の電解コンデンサ２１が接続されている。
さらに、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５には、それぞれ第１乃至第６の環流ダイオード２０ａ〜２０ｆが、そのアノード側が対応するＭＯＳ ＦＥＴのソース側となるように、ドレインとソースとの間に並列接続されている。
【００２８】
出力制御回路６は、外部から入力される速度設定信号ＶINDと第１乃至第３のホール素子４ａ〜４ｃの検出信号とを入力し、これらの入力信号に基づいて、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のいわゆるオン・オフ駆動のためのパルス信号を出力すると共に、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をＰＷＭ制御するための速度設定信号ＶINDに対応したデューティ比を有する繰り返しパルス信号を出力するように構成されてなるものである。このような機能を有する回路は、例えば、いわゆるディジタルＩＣとアナログＩＣとの組み合わせにより構成され、この発明の実施の形態における出力制御回路６は、特に、論理回路の部分、すなわち、第１乃至第３のホール素子４ａ〜４ｃからの検出信号に基づいて、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のオン・オフのタイミングを設定する回路部分は、電源電圧が第２の所定値としての略４ｖ以上であれば動作するようなものとなっている。また、出力制御回路６は、先に図１を用いて概略説明したようにＬｏｗ電圧ＯＦＦ回路９からの信号によっても、出力回路５の動作を制御するように構成されている。
なお、このような論理回路の部分は、例えばＣＰＵを用いて簡易に実現することができる。そして、電源電圧が低下した場合に、如何なる電圧まで動作可能かは、現実的には、使用されるＩＣや半導体素子の電気的特性に依存することが大である。
【００２９】
速度設定信号ＶINDは、可変抵抗器２２により電源電圧Ｖccを基に生成される電圧信号となっている。すなわち、可変抵抗器２２の一端は、電源スイッチ７を介して直流電源８に接続されるようになっており、他端はアースに接続され、摺動端子２２ａが出力制御回路６の入力段に接続されている。そして、摺動端子２２ａを摺動させることで、その摺動位置に応じた電圧が、速度設定信号ＶINDとして出力制御回路６に印加されるようになっている。
【００３０】
出力制御回路６においては、入力された速度設定信号ＶINDの大きさに応じてＰＷＭ制御における繰り返しパルス信号のデューティ比が設定されるようになっている。
すなわち、例えば、図４に示されたように、速度設定信号ＶINDの増大し始める最初の部分にいわゆるヒステリシス特性が設けられている点を除けば、全体的には、速度設定信号ＶINDの増大に比例して第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートには、デューティ比の大きな繰り返しパルス信号が印加されるようになっている。
ここで、出力制御回路６は、速度設定信号ＶINDが、所定値Ｖ1（図４参照）以下となると第４乃至第６のＭＯＳ ＦＥＴ１３〜１５へ対するＰＷＭ制御を停止するようになっており、この発明の実施の形態において、所定値Ｖ1は例えば６ｖと設定されている。
従来装置においても、この出力制御回路６に対応する部分は、ＣＰＵを中心に構成されており、したがって、その場合には、殆ど新たな構成要素の追加を要することなしに、いわゆるソフトウェアを変更することで、上述したような、速度設定信号ＶINDの低下による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動停止は、対処可能である。
【００３１】
また、出力制御回路６は、電源スイッチ７を介して供給された直流電圧Ｖccを安定化し、かつ、図示されない回路の各部に必要な電圧へ変換して供給するいわゆる安定化回路（図示せず）を有している。
さらにまた、出力制御回路６は、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲート電圧の発生のための昇圧回路（図示せず）を有している。すなわち、直流電源８からの電圧Ｖccを昇圧し、例えば、（Ｖcc＋１０）ｖ程度の電圧として、これを第１乃至第３のゲート電圧として出力するようにしてある。
【００３２】
図３には、Ｌｏｗ電圧ＯＦＦ回路９のより具体的な回路構成例が示されており、以下、同図を参照しつつ、その構成について説明する。
このＬｏｗ電圧ＯＦＦ回路９は、比較器３２及び第１乃至第３の出力トランジスタ３３〜３５を中心に構成されたものとなっており、電源ライン１７の電圧が所定の電圧となるまでの間、第１乃至第３の出力トランジスタ３３〜３５を所定の出力状態とするように構成されてなるものである。
すなわち、まず、電源ライン１７とアースとの間には、第１及び第２の分圧用抵抗器３７，３８が直列接続されており、これら２つの分圧用抵抗器３７，３８の相互の接続点は、比較器３２の反転入力端子に接続されている。この第１及び第２の分圧用抵抗器３７，３８による分圧電圧は、後述するように第１乃至第３の出力トランジスタ３３〜３５が非導通状態とされる範囲を定めるＯＦＦ設定電圧ＶOFFSETとして印加されている。
【００３３】
また、電源ライン１７とアースとの間には、第３の抵抗器３９とツェナーダイオード４１が直列接続されている。すなわち、ツェナーダイオード４１は、カソード側が第３の抵抗器３９を介して電源ライン１７に接続されるようにして第３の抵抗器３９と接続されると共に、両者の接続点は比較器３２の非反転入力端子に接続されている。そして、このツェナーダイオード４１において生ずるツェナー電圧は、ＯＦＦ基準電圧ＶOFFSETとして比較器３２の非反転入力端子に印加されるようになっている。
比較器３２の出力端子には、ｎｐｎ形のバッファ用トランジスタ３６及びｎｐｎ形の第１乃至第３の出力トランジスタ３３〜３５の各々のベースが接続されており、これらバッファ用トランジスタ３６及び第１乃至第３の出力トランジスタ３３〜３５の各々のエミッタは、アースに接続されたものとなっている。
バッファ用トランジスタ３６のコレクタと比較器３２の反転入力端子との間には、第４の抵抗器４０が帰還用として接続されている。
【００３４】
第１乃至第３の出力トランジスタ３３〜３５は、そのコレクタが、先の出力制御回路６へ接続されるようになっている。
出力制御回路６においては、これら第１乃至第３の出力トランジスタ３３〜３５のコレクタは抵抗器（図示せず）を介して電源供給ライン（図示せず）へ接続されて、各々コレクタに得られる論理値Ｈｉｇｈ又はＬｏｗに対応する信号が、出力制御に用いられるようになっている。
なお、電源ライン１７とアースとの間には、電解コンデンサ２１が接続されている。
【００３５】
次に、上記構成における動作について、図５を参照しつつ説明する。
最初に、電源スイッチ７が閉成されており、通常の制御状態にある場合について説明するが、この場合の動作は、従来のものと何等変わるところがないので、以下、概略的に説明することとする。
なお、図５（Ａ）乃至図５（Ｃ）において、「Ｈ１」は第１のホール素子４ａを、「Ｈ２」は第２のホール素子４ｂを、「Ｈ３」は第３のホール素子４ｃを、それぞれ意味するものとする。また、図５（Ｄ）乃至図５（Ｉ）において、「ＦＥＴ１」は第１のＭＯＳ ＦＥＴ１０を、「ＦＥＴ２」は第２のＭＯＳ ＦＥＴ１１を、「ＦＥＴ３」は第３のＭＯＳ ＦＥＴ１２を、「ＦＥＴ４」は第４のＭＯＳ ＦＥＴ１３を、「ＦＥＴ５」は第５のＭＯＳ ＦＥＴ１４を、「ＦＥＴ６」は第６のＭＯＳ ＦＥＴ１５を、それぞれ意味するものとする。
また、図５（Ｅ）、図５（Ｇ）及び図５（Ｉ）においては、ＰＷＭ制御による波形が概略的に表されたものとなっている。
【００３６】
まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの出力信号の立ち上がり、立ち下がりに同期してオン・オフされるようになっている。
すなわち、第１のＭＯＳ ＦＥＴ１０は、第２のホール素子４ｂの出力信号の立ち上がりに同期してオン状態とされ（図５（Ｂ）及び図５（Ｄ）参照）、また、第３のホール素子４ｃの出力信号の立ち上がりに同期してオフ状態とされるようになっている（図５（Ａ）及び図５（Ｄ）参照）。そして、第１のＭＯＳ ＦＥＴ１０がオフとなると同時に、第３のホール素子４ｃの出力信号の立ち上がりに同期して第２のＭＯＳ ＦＥＴ１１がオン状態とされるようになっている（図５（Ａ）及び図５（Ｆ）参照）。
【００３７】
この後、第２のＭＯＳ ＦＥＴ１１は、第１のホール素子４ａの出力信号の立ち上がりに同期してオフ状態とされ（図５（Ｃ）及び図５（Ｆ）参照）、同時に第３のＭＯＳ ＦＥＴ１２がオン状態とされるようになっている（図５（Ｃ）及び図５（Ｈ）参照）。そして、第３のＭＯＳ ＦＥＴ１２が、第２のホール素子４ｂの出力信号の立ち上がりに同期してオフ状態とされる（図５（Ｂ）及び図５（Ｈ）参照）と同時に、第１のＭＯＳ ＦＥＴ１０が再びオン状態とされ（図５（Ｂ）及び図５（Ｄ）参照）、以下、上述した動作が繰り返されるようになっている。
このように、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの出力信号の立ち上がり、立ち下がりに同期して順次オン・オフされるようになっている。
【００３８】
これに対して、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、次述するように第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のオン・オフに伴い、いわゆるＰＷＭ制御されるようになっている。
すなわち、まず、第４のＭＯＳ ＦＥＴ１３は、第２のホール素子４ｂの出力信号の立ち下がりに同期してＰＷＭ制御が開始され、第３のホール素子４ｃの出力信号の立ち下がりに同期してＰＷＭ制御が終了されてオフ状態とされるようになっている（図５（Ａ）、図５（Ｂ）及び図５（Ｅ）参照）。
【００３９】
この第４のＭＯＳ ＦＥＴ１３がＰＷＭ制御されている期間を、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の動作期間との関係で見ると、第２のＭＯＳ ＦＥＴ１１がオン状態の略中間点から第３のＭＯＳ ＦＥＴ１２がオン状態の略中間点までとなっている（図５（Ｅ）、図５（Ｆ）及び図５（Ｈ）参照）。
そして、第４のＭＯＳ ＦＥＴ１３に対するＰＷＭ制御が終了されると同時に、第５のＭＯＳ ＦＥＴ１４が同様にＰＷＭ制御されることとなる（図５（Ｅ）及び図５（Ｇ）参照）。
【００４０】
この第５のＭＯＳ ＦＥＴ１４がＰＷＭ制御されるのは、第３のＭＯＳ ＦＥＴ１２の導通期間の略中間点から第１のＭＯＳ ＦＥＴ１０の導通期間の略中間点までの間となっている（図５（Ｄ）、図５（Ｇ）及び図５（Ｈ）参照）。
この第５のＭＯＳ ＦＥＴ１４に対するＰＷＭ制御が終了すると、次は、第６のＭＯＳ ＦＥＴ１５が、第５のＭＯＳ ＦＥＴ１４に対するＰＷＭ制御の終了と同時に同様にＰＷＭ制御されることとなる（図５（Ｇ）及び図５（Ｉ）参照）。
そして、第６のＭＯＳ ＦＥＴ１５は、第１のＭＯＳ ＦＥＴ１０の導通期間の略中点から第２のＭＯＳ ＦＥＴ１１の導通期間の中点までの間、ＰＷＭ制御されるようになっている（図５（Ｄ）、図５（Ｅ）及び図５（Ｉ）参照）。
【００４１】
この後、第６のＭＯＳ ＦＥＴ１５に対するＰＷＭ制御が終了されると、再び第４のＭＯＳ ＦＥＴ１３に対するＰＷＭ制御が行われ、以下、上述したようにして第５及び第６のＭＯＳ ＦＥＴ１４，１５に対するＰＷＭ制御が繰り返されるようになっている。
なお、ＰＷＭ制御による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートに印加される繰り返しパルス信号のデューディ比は、先に述べたように速度設定信号ＶINDが大きくなる程、換言すれば、ブラシレスモータ１の所望回転速度が早い程大きくなるようになっている（図４参照）。
【００４２】
次に、上述のようないわゆる通常の制御状態において、電源スイッチ７を開成した場合の動作について説明すれば、電源スイッチ７が開成されると、直流電源８からの電圧供給は断たれるが、電解コンデンサ２１があるために、電源ライン１７の電圧は、徐々に低下してゆくこととなる。
これに伴い速度設定信号ＶINDも徐々に低下することとなり、第１の所定電圧Ｖ1を下回ると、出力制御回路６による第４乃至第６のＭＯＳ ＦＥＴ１３〜１５に対するＰＷＭ制御は、先に述べたように、この所定値Ｖ1を下回るとデューティ比が零となるように設定されているため、結局、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動は完全に停止されることとなる。
【００４３】
一方、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２に対する駆動は、電源電圧の変化に対する出力制御回路６の特性として、先に述べたように略４ｖまでは、いわゆる論理回路が機能するようになっているため、第１乃至第３のホール素子４ａ〜４ｃの検出信号のレベル低下や、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートへ印加されるゲート信号の低下はあるものの、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が上述のように完全に停止された後も、第１乃至第３のホール素子４ａ〜４ｃの検出信号に応じて、先に説明した通常動作の場合と基本的に同様にして、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、順次オン・オフされることとなる。
【００４４】
第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止された後は、第１乃至第３のステータコイル３ａ〜３ｃへの通電はなくなるため、ロータ２は、慣性力で回転を続け、徐々に回転速度が低回して停止するようになるが、この慣性力による回転の間、第１乃至第３のステータコイル３ａ〜３ｃには、いわゆる逆起電圧が発生する。
【００４５】
この逆起電圧の発生に対し、従来は、電源スイッチ７の開成により、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５が共に駆動停止されていたため、逆起電圧による第１乃至第３の環流ダイオード２０ａ〜２０ｃのアノード側の電圧が、ダイオードを導通状態とする電圧となると、第１乃至第３の環流ダイオード２０ａ〜２０ｃの何れかが瞬時導通してコイル電流が瞬時的に流れる。そのため、ブラシレスモータ１に異音が発生して耳障りであった。例えば、図６は、このような従来のブラシレスモータにおける環流ダイオードのアノード側（例えば図２を例に採れば、第１乃至第３の環流ダイオード２０ａ〜２０ｃのアノード側に相当）の電圧変化を示すもので、全体的な電圧降下の中で、上述したように環流ダイオードが瞬時導通することで、電圧降下が生じていることが示されている。
【００４６】
これに対して、この発明の実施の形態においては、上述のように、電源スイッチ７が開成された後であっても、電解コンデンサ２１があるために、電源ライン１７の電圧は、即座に零とならず徐々に低下してゆくため、出力制御回路６内での電圧が略４ｖを下回るまでは、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２が順次オン・オフされ、逆起電圧によるコイル電流は、この第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の何れかを流れることとなるため、従来のような異音の発生がなくなる。
【００４７】
一方、Ｌｏｗ電圧ＯＦＦ回路９は、電源電圧が徐々に低下してゆき、出力制御回路６がその動作を維持できなくなるような電圧となって、しかも、未だブラシレスモータ１の回転によるいわゆる回生電圧が生ずるような状態にある場合において、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を確実に非導通状態とするためのものである。
このため、Ｌｏｗ電圧ＯＦＦ回路９における具体的な電圧設定は、次のようになされている。
まず、出力制御回路６は、先の具体例においては、電源電圧が略４ｖ程度まで低下しても正常に動作することが前提であった。したがって、電源電圧がそれよりも低下した場合の動作は保証されないので、例えば、出力制御回路６が不安定な動作、すなわち、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５が不規則に導通状態とされたり、非導通状態とされたりするような状態となることがある。このような状態において、ブラシレスモータ１に未だいわゆる回生電圧が生ずる状態にあると、結局、乱れた電流がブラシレスモータ１に流れることとなり、本発明の目的とするところのブラシレスモータ１からの異音の発生を抑圧できなくなる。
【００４８】
かかる観点から、Ｌｏｗ電圧ＯＦＦ回路９において、第３の所定電圧であるＯＦＦ基準電圧ＶOFFREFは、ブラシレスモータ１の回転が低下して、いわゆる回生電圧が発生しなくなる付近（又はブラシレスモータ１からの異音の発生がなくなる付近）の電圧に設定されている。換言すれば、ＯＦＦ基準電圧ＶOFFREFは、電源電圧の低下により出力制御回路６（又は出力回路５）が動作しなくなる電圧付近に設定されている。具体的には、この構成例においてＯＦＦ基準電圧ＶOFFREFは、例えば、約１.３ｖに設定されている。
【００４９】
一方、ＯＦＦ設定電圧ＶOFFSETは、ブラシレスモータ１の慣性回転により生ずる電圧である２〜３ｖ程度（換言すれば出力制御回路６の正常動作が保証されない電圧）が設定されればよい。そのため、第１の分圧用抵抗器３７と第２の分圧用抵抗器３８による分圧電圧が２〜３ｖの範囲の適宜な値となるように第１及び第２の分圧用抵抗器３７，３８の値が設定されている。
【００５０】
このような条件設定により、Ｌｏｗ電圧ＯＦＦ回路９においては、第１及び第２の分圧用抵抗器３７，３８による分圧電圧がＯＦＦ基準電圧ＶOFFREFを下回るまでは、比較器３２の反転入力端子の電圧が非反転入力端子の電圧より大となるために、比較器３２からは論理値Ｌｏｗに対応する信号が出力されることとなり、第１乃至第３の出力トランジスタ３３〜３５は、非導通状態とされる。
そして、出力制御回路６においては、第１乃至第３の出力トランジスタ３３〜３５は、そのコレクタが抵抗器（図示せず）を介して電源電圧が印加されるようになっているため、これら第１乃至第３の出力トランジスタ３３〜３５が非導通状態にある場合には、これら第１乃至第３の出力トランジスタ３３〜３５からは、論理値Ｈｉｇｈに対応する信号が得られることとなる。そして、この信号は、出力制御回路６において論理和される前に論理反転されて論理値Ｌｏｗの信号とされるようになっている。
【００５１】
出力制御回路６においては、第２の所定電圧を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートへ印加されるようになっている。すなわち、この場合、論理値Ｌｏｗに対応する信号が第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートへ印加される。
その結果、出力制御回路６が電源電圧の低下によって仮に動作不安定な状態にあっても、出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５は、Ｌｏｗ電圧ＯＦＦ回路９からの制御信号により、確実に非導通状態に維持されることとなり、先に述べたようなブラシレスモータ１における不規則な電流の流れがなくなり、異音の発生が防止される。
【００５２】
そして、さらに電源電圧が低下し、Ｌｏｗ電圧ＯＦＦ回路９において、ＯＦＦ設定電圧ＶOFFSETがＯＦＦ基準電圧ＶOFFREFを下回ると、比較器３２からは、論理値Ｈｉｇｈに対応する信号が出力されることとなり、第１乃至第３の出力トランジスタ３３〜３５は、導通状態とされることとなる。
先に述べたように、ＯＦＦ基準電圧ＶOFFREFが１.３ｖに設定されている場合に、電源電圧がこれよりさらに低下する状態においては、Ｌｏｗ電圧ＯＦＦ回路９も正常に動作できなくなり、ブラシレスモータ１に流れる電流は先に述べたように乱れることとなるが、この程度の電圧においてブラシレスモータ１に乱れた電流が流れても、電気的なエネルギー量としては非常に小さくなっているために、異音が発生する程ではなく騒音の問題は生じない。
【００５３】
なお、上述の例においては、Ｌｏｗ電圧ＯＦＦ回路９の出力、すなわち、第１乃至第３の出力トランジスタ３３〜３５のコレクタを出力制御回路６に接続するようにしたが、反転回路（図示せず）を介して出力回路５の第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のゲートに接続して、これら第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を直接非導通状態とするようにしてもよい。
【００５４】
また、上述した例においては、出力制御回路６が第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のＰＷＭ制御による駆動を停止する条件として、速度設定信号ＶINDが６ｖ以下とし、さらに、出力制御回路６による第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のオン・オフが停止される条件として、出力制御回路６への供給電圧が略４ｖ以下としたが、勿論この値に限定される必要はない。すなわち、この２つの値は、電源スイッチ７の開成による電源電圧の低下の際、最初に第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止され、その後、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の駆動が停止されるような値であれば、種々選択され得るものである。
さらに、出力回路５は、スイッチング素子としてＭＯＳ ＦＥＴを用いた例を示したが、勿論他のスイッチング素子（バイポーラトランジスタ、ＪＦＥＴ等）であっても構わないものである。
【００５５】
またさらに、第１の所定電圧以下となったときに駆動停止とするＭＯＳ ＦＥＴと、第２の所定電圧以下となったときに駆動停止とするＭＯＳ ＦＥＴとを、上述した例とは逆にしてもよい。
すなわち、電源スイッチ７が開成され、速度設定信号ＶINDが第１の所定電圧Ｖ1以下となったときに、まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を駆動停止とする一方、電源電圧が第２の所定電圧Ｖ2を下回るまでは、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を駆動するようにしてもよい。なお、この場合、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、ＰＷＭ制御ではなく、通常の動作状態における第１乃至第３のＭＯＳ ＦＥＴ１０〜１３に対すると同様なオン・オフが好ましい。
さらに、上述した例においては、速度設定信号ＶINDが第１の所定電圧Ｖ1を下回った際に、出力制御回路６により第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とし、第２の所定電圧Ｖ2以下で残りの第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようにしたが、次のようにしてもよいものである。すなわち、電源スイッチ７の開成による電源電圧の低下を検出し、電源電圧が第１の所定値Ｖ1を下回った際に、出力制御回路６により第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とし、第２の所定電圧Ｖ2以下で残りの第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようにしてもよい。
【００５６】
次に、第２の回路構成例について、図７を参照しつつ説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明は省略し、以下、異なる点を中心に説明することとする。
この第２の回路構成例は、出力回路５と出力制御回路６Ａと、Ｌｏｗ電圧ＯＦＦ回路９とを主たる構成要素として構成されてなる点は、図２に示された第１の回路構成例と同様であるが、出力制御回路６Ａが次述するような構成とされた点が異なるものである。
すなわち、出力制御回路６Ａは、位置検出回路（図７においては「ＰＤＥ」と表記）２５と、回転設定回路（図７においては「ＲＳＴ」と表記）２６と、Ｈｉ側出力ロジック回路（図７においては「ＨＯＬ」と表記）２７と、Ｌｏ側出力ロジック回路（図７においては「ＬＯＬ」と表記）２８と、電圧検出回路（図７においては「ＶＤＥ」と表記）２９と、定電圧回路（図７においては「ＲＥＧ」と表記）３０とを具備して構成されたものとなっている。
【００５７】
位置検出回路２５は、第１乃至第３のホール素子４ａ〜４ｃの検出信号を入力し、波形整形等を施した後、所定の信号レベルで後述するＨｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８へ検出信号を出力するようになっているものである。
回転設定回路２６は、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５が速度設定信号ＶINDに対応したＰＷＭ制御がなされるように、速度設定信号ＶINDに対応したデューティ比の繰り返しパルス信号を、Ｌｏ側出力ロジック回路２８に対して出力するようになっているものである。
なお、速度設定信号ＶINDに対するデューティ比の変化は、先の第１の回路構成例において参照した図４に示された特性と基本的に同様であるが、この第２の回路構成例の場合、図４の特性線図の横軸において、速度設定信号ＶINDの最大値は、直流電源８の電源電圧Ｖccではなく、後述するように定電圧回路３０の出力電圧（例えば５ｖ）となる。
【００５８】
この第２の回路構成例においては、速度設定を行うための可変抵抗器２２の一端が、制御部６Ａ内に設けられた定電圧回路３０に接続されており、この定電圧回路３０の電圧（例えば５ｖ）が印加されるようになっている。そして、摺動子２２ａは、回転設定回路２６の入力段に接続されている。
なお、この定電圧回路３０は、電源スイッチ７を介して供給される電源電圧を安定化して所定の出力電圧（例えば５ｖ）として出力するようになっているものである。
【００５９】
Ｈｉ側出力ロジック回路２７は、位置検出回路２５からの出力信号と、Ｌｏｗ電圧ＯＦＦ回路９からの出力信号とに基づいて第１乃至第３のＭＯＳ ＦＥＴ１０〜１２をいわゆるオン・オフ駆動するようになっているものである。すなわち、Ｈｉ側出力ロジック回路２７は、電源電圧が第２の所定電圧Ｖ2までは、位置検出回路２５からの出力信号に基づいて第１乃至第３のＭＯＳ ＦＥＴ１０〜１２をいわゆるオン・オフ駆動し、さらに、電源電圧が第２の所定電圧Ｖ2を下回ると、位置検出回路２５からの信号に基づいてこのＨｉ側出力ロジック回路２７において発生される信号と、Ｌｏｗ電圧ＯＦＦ回路９からの出力信号との論理和によって、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を非導通状態とするようになっている。
【００６０】
また、Ｌｏ側出力ロジック回路２８は、回転設定回路２６、位置検出回路２５及びＬｏｗ電圧ＯＦＦ回路９からの各々の出力信号に基づいて第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をＰＷＭ制御によるオン・オフ駆動するようになっているものである。すなわち、Ｌｏ側出力ロジック回路２８は、電源電圧が第１の所定電圧Ｖ1となるまでは、回転設定回路２６及び位置検出回路２５からの各々の出力信号に基づいて、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５をいわゆるオン・オフ駆動するべく第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートへ対する駆動信号が出力されるようになっている。
そして電源電圧が第１の所定電圧Ｖ1を下回ると、Ｌｏ側出力ロジック回路２８は、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号を発生するようになっている。さらに、電源電圧が第２の所定電圧Ｖ2を下回ると、上述の第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号と、Ｌｏｗ電圧ＯＦＦ回路９からの第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を非導通状態とする信号との論理和を発生し、その論理和出力を第４乃至第６のＭＯＳ ＦＥＴ１３〜１５のゲートへ対する駆動信号として出力するようになっている。
【００６１】
電圧検出回路２９は、電源電圧の所定値への低下を検出し、その検出結果に応じて回転設定回路２６、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８へ動作停止のための制御信号を出力するようになっているものである。
すなわち、この電圧検出回路２９は、電源電圧が第１の所定電圧Ｖ1（例えば６ｖ）を下回ったのを検出すると、回転設定回路２６へ対して、回転設定回路２６からの出力が停止されるよう制御信号を出力すると同時に、Ｌｏ側出力ロジック回路２８へ対しても第４乃至第６のＭＯＳ ＦＥＴ１３〜１５に対する駆動動作を停止させるための制御信号を出力するようになっている。
【００６２】
ここで、この第１の所定電圧Ｖ1は、定電圧回路３０が正常に所定電圧を出力することができる電源電圧の最低値という観点から決定されるものである。
さらに、電圧検出回路２９は、電源電圧が第２の所定電圧Ｖ2（例えば４ｖ）を下回ったことを検出すると、Ｈｉ側出力ロジック回路２７へ対して第１乃至第３のＭＯＳ ＦＥＴ１０〜１２へ対する駆動制御を停止させるための制御信号を出力するようになっている。
なお、Ｌｏｗ電圧ＯＦＦ回路９は、図７においては、その詳細は省略してあるが、具体的な回路構成としては、先に図３に示されたようなものが好適である。
【００６３】
しかして、上記構成における動作について、図５を参照しつつ説明する。
最初に、通常の動作状態は、図２に示された第１の回路構成例で図５を参照しつつ説明したと基本的に同様であるので、概略的な説明に留めることとする。
すなわち、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、第１乃至第３のホール素子４ａ〜４ｃの検出信号が入力される位置検出回路２５からの出力信号に基づいて、Ｈｉ側出力ロジック回路２７によりそれぞれのゲートへゲート信号が印加されることで、第１乃至第３のホール素子４ａ〜４ｃの立ち上がり立ち下がりに同時してオン・オフされる（図５（Ａ）乃至図５（Ｄ）、図５（Ｆ）及び図５（Ｈ）参照）。
【００６４】
そして、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、回転設定回路２６から出力される繰り返しパルス信号に応じてＬｏ側出力ロジック回路２８を介してＰＷＭ制御によるオン・オフ駆動が施される結果（図５（Ｅ）、図５（Ｇ）及び図５（Ｉ）参照）、第１乃至第３のステータコイル３ａ〜３ｃに順に励磁電流が通電され、ロータ２が回転するようになっている。
【００６５】
次に、上述のようないわゆる通常の制御状態において、電源スイッチ７を開成した場合の動作について説明すれば、電源スイッチ７が開成されると、直流電源８からの電圧供給は断たれるが、電解コンデンサ２１があるために、電源ライン１７の電圧は、徐々に低下してゆくこととなる。
そして、電圧検出回路２９により、第１の所定電圧Ｖ1が検出されると、回転設定回路２６及びＬｏ側出力ロジック回路２８へ対して動作停止のための制御信号が出力され、そのため、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動は完全に停止されることとなる。
【００６６】
一方、電圧検出回路２９により第２の所定電圧Ｖ2（例えば４ｖ）が検出されるまでは、第１乃至第３のホール素子４ａ〜４ｃの検出信号のレベル低下や、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２のゲートへ印加されるゲート信号の低下はあるものの、これら位置検出回路２５及びＨｉ側出力ロジック回路２７が、電源電圧が略４ｖ程度まで低下しても機能するような特性となっているために、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が上述のように完全に停止された後も、第１乃至第３のホール素子４ａ〜４ｃの検出信号に応じて、先に説明した通常動作の場合と基本的に同様にして、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２は、順次オン・オフされることとなる。
【００６７】
第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止された後は、第１乃至第３のステータコイル３ａ〜３ｃへの通電はなくなるため、ロータ２は、慣性力で回転を続け、徐々に回転速度が低回して停止するようになるが、この慣性力による回転の間、第１乃至第３のステータコイル３ａ〜３ｃには、いわゆる逆起電圧が発生する。
【００６８】
しかしながら、第１の回路構成例で説明したと同様に、第４乃至第６のＭＯＳＦＥＴ１３〜１５の駆動が停止された後であっても、電源電圧が第２の所定電圧Ｖ2を下回るまでは、上述したように第１乃至第３のＭＯＳ ＦＥＴ１０〜１２が順次オン・オフされるため、逆起電圧によるコイル電流は、この第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の何れかを流れることとなり、従来のような異音の発生がなくなる。
そして、電源電圧が第２の所定電圧Ｖ2を下回ったところでは、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５のいずれもが非導通状態とされる。すなわち、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８共に、この第２の所定電圧Ｖ2を下回ると、先に述べたように、Ｈｉ側出力ロジック回路２７及びＬｏ側出力ロジック回路２８のそれぞれにおいて、Ｌｏｗ電圧ＯＦＦ回路９からの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号と、それぞれのロジック回路２７，２８で発生された第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号との論理和が生成され、出力回路５へ出力されるようになっている。したがって、仮に、Ｈｉ側出力ロジック回路２７、Ｌｏ側出力ロジック回路２８が、電源電圧の低下のために動作不安定な状態となり、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号を安定して発生できなかったとしても、Ｌｏｗ電圧ＯＦＦ回路９からの第１乃至第６のＭＯＳ ＦＥＴ１０〜１５を非導通状態とする信号が出力回路５へ出力され、第１乃至第６のＭＯＳ ＦＥＴ１０〜１５は、確実に非導通状態に保持されることとなる。
【００６９】
そして、さらに電源電圧が低下し、Ｌｏｗ電圧ＯＦＦ回路９において、ＯＦＦ基準電圧ＶOFFREFが例えば１.３ｖに設定されている場合には、電源電圧がこれよりさらに低下する状態においては、Ｌｏｗ電圧ＯＦＦ回路９も正常に動作できなくなり、ブラシレスモータ１に流れる電流は先に述べたように乱れることとなるが、この程度の電圧においてブラシレスモータ１に乱れた電流が流れても、電気的なエネルギー量としては非常に小さくなっているために、異音が発生する程ではなく騒音の問題は生じない。
【００７０】
なお、上述した例における第１及び第２の所定電圧Ｖ1，Ｖ2の具体的数値は、先の第１の回路構成例で説明したと同様、これに限定される必要はないもので、この２つの値は、電源スイッチ７の開成による電源電圧の低下の際、最初に第４乃至第６のＭＯＳ ＦＥＴ１３〜１５の駆動が停止され、その後、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２の駆動が停止されるような値であれば、種々選択され得るものである。
【００７１】
さらに、第１の所定電圧Ｖ1以下となったときに駆動停止するＭＯＳ ＦＥＴと、第２の所定電圧Ｖ2以下となったときに駆動停止とするＭＯＳ ＦＥＴとを上述した例とは逆にしてもよい。
すなわち、電源スイッチ７が開成され、電圧検出回路２９により第１の所定電圧Ｖ1が検出された際、まず、第１乃至第３のＭＯＳ ＦＥＴ１０〜１２を駆動停止とし、その後、電圧検出回路２９により電源電圧の第２の所定電圧Ｖ2への低下が検出されるまでは、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５を駆動するようにしてもよい。なお、この場合、第４乃至第６のＭＯＳ ＦＥＴ１３〜１５は、ＰＷＭ制御ではなく、通常の動作状態における第１乃至第３のＭＯＳ ＦＥＴ１０〜１３に対すると同様なオン・オフが好ましい。
【００７２】
次に、駆動制御の他の形態について説明する。なお、回路構成としては、図１、図２及び図７にそれぞれ示されたものと変わるところはないので、これらの図を流用することとする。
まず、先に説明した回路構成例においては、出力制御回路６は、電源ラインの電圧が第１の所定電圧（例えば７ｖ程度）を下回った際に、出力回路５のいわゆるブリッジ接続されたスイッチング素子の内、一端がアース側に接続されているいわゆる下アーム側の３つのスイッチング素子をオフとするべく制御信号を出力し、さらに、電源ラインの電圧が第２の所定電圧（例えば４ｖ）となったところで、出力回路５においてブリッジ接続されたスイッチング素子の上アーム側の３つのスイッチング素子を完全にオフとするべく制御信号を出力するよう構成されてなるものであるとする前提であった。
【００７３】
出力制御回路６は、電源ラインの電圧低下が生じた際に、必ずしもこのような制御を行うように構成されたものに限定される必要はなく、例えば、次のように制御を行うよう構成されてなるものであってもよいものである。
すなわち、まず、出力制御回路６は、電源スイッチ７が閉成されており、電源電圧が正常に供給されている状態においては、ホール素子（図示せず）の出力信号を基に、出力回路５を構成する複数のスイッチング素子（図示せず）へ対して、その導通・非導通を制御する信号を生成し、出力するようになっている点は従来通りのものである（図１参照）。
そして、電源スイッチ７が開成された場合、出力制御回路６は、電源電圧が所定の電圧（例えば先に説明した構成例における第２の所定電圧）に低下するまでは、出力回路５を構成する複数のスイッチング素子を全て非動作状態とする制御信号を出力するようになっている。
【００７４】
一方、Ｌｏｗ電圧ＯＦＦ回路９からは、電源電圧が第３の所定電圧（＜第２の所定電圧）を下回るまでは、出力回路５の全てのスイッチング素子をオフとする制御信号が出力されるようになっている。
そして、出力制御回路６においては、第２の所定電圧（例えば４ｖ）を下回ると、出力回路５へ対する制御信号として、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力されるようになっている。
したがって、電源電圧が先の第２の所定電圧を下回り出力制御回路６が不安定な動作状態となっても、出力回路５の全てのスイッチング素子は、Ｌｏｗ電圧ＯＦＦ回路９から制御信号によってオフ状態が確実に維持されることとなる。
【００７５】
なお、出力制御回路６において、出力制御回路６で発生された制御信号と、Ｌｏｗ電圧ＯＦＦ回路９から入力された制御信号とが論理和された状態で、出力回路５へ出力され際の第２の所定電圧は、出力制御回路６の動作が電源電圧の変動により不安定な状態となるような値に設定されればよいものである。
上述の構成においては、Ｌｏｗ電圧ＯＦＦ回路９の出力段を、出力制御回路６に接続するようにしたが、これに代えて、出力回路５のスイッチング素子に直接接続して、これらスイッチング素子を直接非導通状態とするようにしてもよい。
【００７６】
上述した出力制御回路６及びＬｏｗ電圧ＯＦＦ回路９の動作は、図２に示された回路構成例及び図７に示された回路構成例においても勿論適用できるものである。なお、この場合の動作については、既に上述したものと基本的に変わることろはないので、ここでの詳細な説明は省略することとする。
また、上述した回路構成例においては、回転位置検出手段としてホール素子４ａ〜４ｃを用いた例を示したが、回転位置検出手段はホール素子に限定される必要がないことは勿論である。例えば、モータのコイルに誘起する電圧を検知し、この電圧を基にロータ回転位置を検出する方法もあり、回転位置検出手段は、このような処理を行う電子回路であってもよいものである。
【００７７】
【発明の効果】
以上、述べたように、本発明によれば、ブラシレスモータの通電制御に用いられるスイッチング素子の動作制御を行う出力制御回路の安定した動作が確保できないことがあるような電源電圧の領域において、出力回路のスイッチング素子を非導通状態とするための制御信号を出力できるような回路を設けるようにしたので、低電源電圧による出力制御回路の不安定な動作による出力回路のスイッチング素子の不用意な導通を確実に回避し、モータ電流の発生に伴う異音の発生を断つことができ、信頼性の高いブラシレスモータの駆動制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるブラシレスモータの駆動制御装置の概略構成を示す構成図である。
【図２】図１に示された構成を有するブラシレスモータの駆動制御装置のより具体的な第１の回路構成例を示す回路図である。
【図３】Ｌｏｗ電圧ＯＦＦ回路の具体的な回路構成例を示す回路図である。
【図４】速度設定信号と出力制御回路から出力されるＰＷＭ制御のためのパルス信号のデューティ比との関係を示す特性線図である。
【図５】ＰＷＭ制御によるブラシレスモータの回転動作を説明するための主要部のタイミング図であり、図５（Ａ）は第３のホール素子の出力信号のタイミング図、図５（Ｂ）は第２のホール素子の出力信号のタイミング図、図５（Ｃ）は第１のホール素子の出力信号のタイミング図、図５（Ｄ）は第１のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｅ）は第４のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｆ）は第２のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｇ）は第５のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｈ）は第３のＭＯＳ ＦＥＴのオン・オフのタイミング図、図５（Ｉ）は第６のＭＯＳ ＦＥＴのオン・オフのタイミング図である。
【図６】従来のブラシレスモータの駆動制御装置において、一端が直流電源側に接続されたトランジスタと並列に接続された環流ダイオードのアノード側における電圧変化を示す特性線図である。
【図７】ブラシレスモータの駆動制御装置の第２の回路構成例を示す回路図である。
【符号の説明】
１…ブラシレスモータ
５…出力回路
６…出力制御回路
９…Ｌｏｗ電圧ＯＦＦ回路
３２…比較器
３３…第１の出力トランジスタ
３４…第２の出力トランジスタ
３５…第３の出力トランジスタ
４１…ツェナーダイオード
Claims (5)
- 電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電圧が低下し所定の電圧値以下となるまで、前記出力制御回路に対して、前記スイッチング素子を非動作状態とするための制御信号を出力するＬｏｗ電圧ＯＦＦ回路とを具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子の駆動を停止し、電源電圧が前記第１の所定電圧よりも小さな第２の所定電圧以下になったときに、残りのスイッチング素子の駆動を停止するよう構成されると共に、
前記出力制御回路は、当該出力制御回路内で生成される前記スイッチング素子に対する制御信号と、前記Ｌｏｗ電圧ＯＦＦ回路からの制御信号との論理和を生成し、前記出力回路へ対して出力してなることを特徴とするブラシレスモータの駆動制御装置。 - 出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の所定電圧よりも小さな第２の所定電圧を下回った際に、当該出力制御回路内で生成される前記スイッチング素子に対する制御信号と、前記Ｌｏｗ電圧ＯＦＦ回路からの制御信号との論理和を生成してなることを特徴とする請求項１記載のブラシレスモータの駆動制御装置。
- 出力制御回路は、電源電圧の低下開始から、当該電源電圧が、ロジックＩＣの動作が保証される第１の所定の電圧へ低下するまでの間、出力回路に対して全てのスイッチング素子を非動作状態とする制御信号を出力してなることを特徴とする請求項１または請求項２記載のブラシレスモータの駆動制御装置。
- 電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、前記ブラシレスモータの回転速度設定のための信号入力が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなることを特徴とするブラシレスモータの駆動制御装置。 - 電源とアースとの間でスイッチング素子がブリッジ接続されて、ブラシレスモータのステータコイルへの通電を行う出力回路と、
前記ブラシレスモータに設けられた回転位置検出手段からの検出信号と、ブラシレスモータの回転速度設定のため外部入力される信号とに基づいて、前記出力回路のスイッチング素子の駆動を制御する出力制御回路と、
電源電圧が所定値以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するＬｏｗ電圧ＯＦＦ回路と、
を具備してなるブラシレスモータの駆動制御装置であって、
前記出力制御回路は、電源電圧が、ロジックＩＣの動作が保証される第１の所定電圧以下となったときに、前記ブリッジ接続されたスイッチング素子の内、前記アース側に一端が接続されているスイッチング素子か、または、前記電源側に一端が接続されたスイッチング素子の何れか一方側のスイッチング素子の駆動を停止し、
電源電圧が、ロジックＩＣの動作が保証される前記第１の所定電圧よりも小さな第２の所定電圧以下となったときに、残りのスイッチング素子の駆動を停止し、
電源電圧が第２の所定電圧以下においては、残りのスイッチング素子の駆動を停止する制御信号を発生すると共に、この制御信号と前記Ｌｏｗ電圧ＯＦＦ回路の出力信号との論理和を生成して、その論理和信号を前記出力回路へ出力するよう構成されてなる一方、
前記Ｌｏｗ電圧ＯＦＦ回路は、電源電圧が前記第２の所定電圧よりも小さな第３の所定電圧以下となるまでの間、前記出力回路のスイッチング素子を非動作状態とする信号を出力するよう構成されてなることを特徴とするブラシレスモータの駆動制御装置。
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