JP4380088B2 - 積層回路モジュールの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に関する。
【０００２】
【発明が解決しようとする課題】
近年、電子機器の小形化や高機能化が進み、これに伴って回路部品の実装技術においても高密度化が要求されてきている。特にＩＣチップの実装技術においては、個々のＩＣチップに対するパッケージングをすることを止めて、チップを直接配線基板に実装する方法いわゆるフリップチップ実装が行われつつある。これにより、複数のＩＣチップをベアチップの状態で配線基板に実装し、全体を樹脂等で保護する構成として小形化、高機能化を図るようにしている。
【０００３】
このように、ベアチップを用いたフリップチップ実装と高密度積層配線基板を用いることで、回路の実装サイズは、搭載部品自体の占有面積（フットプリント面積）程度まで小形化を図ることができるようになる。しかし、このことは、さらなる小形化を図るためにはフットプリント面積よりも小さい面積にする必要があるということを意味しており、平面的な配置では限界がある。
【０００４】
そこで、従来では、高密度実装あるいは小型化を図るために、ベアチップを複数の層に積層した構成のものが提案されつつある。先に発明者らが提案したものでは、例えば特開２０００−１８３２８３号に示したものがある。これは、積層方向にベアチップを積層して基板面積を小形化すると共に、工程中で樹脂、チップを研削して積層方向の小型化も図れるようにした構造である。
【０００５】
しかしながら、上記したもの構成においては、工程中に層間接続電極を形成する際に、ＪＰＳ（Jet Printing System ）と呼ばれる方法を用いて金属粒子を堆積させるようにした技術を用いている。この方法を採用する場合には、電極を個別に形成していく方式であることから、形成する層間接続電極の個数が少ない場合には良い方法であるが、形成個数が多くなると、それに比例して形成に要する全体の時間がかかるようになる。
【０００６】
この場合、１個当たりの形成時間が非常に短い場合には問題ないが、現状では例えば１個形成するのに１０秒といった程度の時間を要している。したがって、１枚の積層回路モジュールに対して数百個といったオーダーで形成する層間接続電極の個数が存在する場合には、数千秒かかってしまうことになり、現実的な製造方法とは言えないという実情であった。
【０００７】
また、ＪＰＳを用いる方法以外に、層間接続電極を形成するために、スタッドバンプを多段に積層することで形成する場合には、２段目以降のスタッドバンプの形成に際してバランスが悪くなりやすくなり、場合によっては積層過程で倒壊してしまう恐れもあり、工程技術として採用するには歩留まりの点で必ずしも適切な方法とは言えない面がある。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に係り、特に層間接続電極の形成を迅速且つ確実に行えるようにした積層回路モジュールの製造方法に関する。
【０００９】
【課題を解決するための手段】
請求項１の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成する工程の後に、半導体チップをベアチップ実装し、その半導体チップを覆うようにして樹脂を塗布し、塗布された樹脂の上から研削処理を行うことで半導体チップを所定の厚さ寸法に研削すると共に層間接続電極を露出させるので、樹脂の厚さ寸法を層間接続電極の高さ寸法に合わせるように研削しながら、同時に半導体チップの厚さ寸法も所定厚さ寸法に研削することができ、簡単且つ迅速に層間接続電極を形成した構成を得ることができるようになる。
さらに、樹脂の研削処理が終了した後に、露出している層間接続電極に電気的に接続するスタッドバンプを形成し、スタッドバンプの上面部分を露出する状態で且つ半導体チップの研削された上面部を覆うように樹脂層を形成するので、上部にさらに積層回路モジュールを重ねて構成する場合でも、その下地構成を簡単に得ることができるようになる。
【００１０】
請求項２の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成した後に、実装状態での高さ寸法が層間接続電極の高さ寸法以下となるようにあらかじめ研削された半導体チップをベアチップ実装し、半導体チップを覆うと共に層間接続電極の少なくとも上部を露出させるように樹脂層を形成するので、半導体チップ実装後に研削処理を行う必要がなくなり、樹脂層の形成方法として研削以外の方法を用いることもできるようになり、製造工程の設計自由度が高くなり、しかも、簡単且つ迅速に層間接続電極を形成した構成を得ることができる。
【００１１】
請求項３の発明によれば、上記請求項２の発明において、半導体チップの実装状態では、その高さ寸法が層間接続電極の高さ寸法よりも所定寸法以上低くなるように設定しているので、樹脂を塗布した後に樹脂層を層間接続電極の高さとなるまで研削その他の方法で高さ調整を行うことで、半導体チップの裏面側の絶縁層を設けた構成とすることができるようになる。
【００１２】
請求項４の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成するための厚膜のパターン形成材料を塗布する工程に先だって、下地に半導体チップを実装し、この後、厚膜のパターン形成材料を塗布し、厚膜のパターン形成材料が塗布された状態で半導体チップの高さが所定高さ寸法となるまで研削処理を実行し、これに続いて、パターン形成材料に対して層間接続電極の形状に対応した開口部を形成するようにしたので、厚膜のパターン形成材料を塗布した状態で半導体チップを所定の厚さ寸法となるように研削処理した状態で、その高さ寸法と同じ高さ寸法となったパターン形成材料により層間接続電極を形成するので、その高さ寸法を精度良く形成することができると共に、そのパターン形成材料の上面から突出するように層間接続電極を形成すれば、樹脂層を形成する際に簡単な工程で精度良く絶縁層を介した状態に半導体チップを埋込形成することができると共に、層間接続電極を表面に露出する構成とすることができる。
【００１３】
請求項５の発明によれば、上記請求項２ないし４の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、上面部から平板により加圧処理することにより層間接続電極の上面部を露出させる状態に形成するようにしたので、あらかじめ半導体チップの厚さ寸法が所定の寸法に研削等により形成されている場合には、層間接続電極を露出させるための処理を迅速且つ確実に行え、樹脂層を精度良く形成することができるようになる。
【００１４】
請求項６の発明によれば、請求項２ないし５の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、この樹脂を熱硬化させると共に、その後研削処理を行うことにより層間接続電極の上面部を露出させる状態に形成するようにしたので、半導体チップを研削する必要がある場合に、樹脂層を研削する過程で同時にこれを処理することができるようになり、迅速且つ確実に形成することができるようになる。
【００１５】
請求項７の発明によれば、上記請求項１ないし６の発明において、パターン形成材料を、ネガ特性もしくはポジ特性を有する感光材料を用いるので、層間接続電極の開口部を形成する際のパターニング処理をネガあるいはポジのマスクを準備して露光させることで容易に形成することができるようになる。
【００１６】
請求項８の発明によれば、請求項７の発明において、パターン形成材料を、紫外線、Ｘ線もしくは他の放射線等の可視光よりも短波長の光源で感光させるものとしているので、パターン形成用のマスクを透過する光源が回折や干渉などの現象をおこしてパターニングの精度が低下するのを極力防止して、シャープなパターン形成を行うことができるようになる。
【００１７】
請求項９の発明によれば、上記請求項１ないし９の発明において、パターン形成材料として、熱硬化特性を有するものを用いるので、その耐久性の向上を図ることができ、パターン形成材料を形成した状態で研削等の機械的なストレスがかかる処理を実施する場合でも、これによってパターニングされた状態を損なうことなく処理を進めることができるようになる。
【００１８】
請求項１０の発明によれば、上記各発明において、層間接続電極の形成工程では、めっき処理を行うことでパターン形成材料の開口部に金属を充填することにより形成するので、所望の部分に選択的に金属をめっきすることで厚膜のパターン形成材料の厚さ寸法もしくはそれ以上の高さ寸法の層間接続電極を形成することができ、これによって、迅速に層間接続電極を形成することができると共に、パターン形成材料の開口部の形成精度に準じた形成精度で層間接続電極を形成することができるようになる。
【００１９】
請求項１１の発明によれば、請求項１ないし９の発明において、層間接続電極の形成工程では、パターン形成材料の開口部内に埋め込むように導電性ペーストを充填することにより形成するので、例えば印刷手法を用いて開口部内に導電性ペーストを充填した後に熱硬化処理などを行えば層間接続電極を迅速且つ精度良く形成することができるようになる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態として、下地としての配線基板上に１層分の積層回路モジュールを形成する場合の製造方法について図１ないし図５を参照しながら説明する。なお、この構成では、各配線基板の表面には他のＩＣやディスクリート素子などの面実装部品が実装されるようになっている。
【００２６】
本発明の製造方法が対象としている積層回路モジュール１は、図３（ｌ）に示す模式的な断面のように構成されている。下地としての配線基板２は、例えば０．６〜０．８ｍｍ程度の厚さの多層配線基板を用いており、内部には複数層の導体層が所定の配線パターンに形成され、表裏に露出している配線パターン２ａ，２ｂに接続されている。この配線基板２上には、第１層の樹脂層３及び第２の樹脂層４が順次積層形成されている。
【００２７】
第１層の樹脂層３は、ＩＣやＬＳＩに代表される半導体素子が作り込まれた半導体チップ５及び層間接続電極６等が配線基板１上に実装された状態で埋込形成されている。この場合、半導体チップ５は、素子形成面を下に向けた状態で配線基板１の配線パターンに対してバンプ電極７を介して電気的に接続されると共に、異方性導電ペースト８を用いて固定されており、いわゆるフェイスダウンでフリップチップ実装された状態となっている。
【００２８】
また、層間接続電極６は、下端部が配線基板１の配線パターン２ａ，２ｂ等に電気的に接続され、上端部が第１層の樹脂層３の上面に露出した状態に設けられている。第１層の樹脂層３は、厚さ寸法が例えば１５０μｍ程度に形成されており、半導体チップ５は１００μｍ程度まで研削された状態となっている。
【００２９】
なお、図３（図１及び図２も同様）では、説明を簡単にするために、積層回路モジュール１として半導体チップ５が１個搭載された場合の構成を示しているが、半導体チップ５に相当するさまざまな半導体チップを複数個搭載する構成を想定している。
【００３０】
第２層の樹脂層４は、第１層の樹脂層３上に積層形成されるもので、半導体チップ５の上面側に絶縁層として機能するように例えば厚さ寸法が５０μｍ程度となるように形成されている。この第２層の樹脂層４には、その下面側の層間接続電極６と上面側との間を電気的に導通状態とするためのバンプ電極９が埋め込んだ状態に形成されている。
【００３１】
なお、後述するように、第１層の樹脂層３の上面は、研削により半導体チップ５と層間接続電極６とが露出するようにして所定厚さ寸法まで除去された結果、平坦な面として形成されている。したがって、半導体チップ５の裏面すなわち上面の半導体部分が露出した状態となっており、第２層の樹脂層４は、この半導体チップ５の露出部分を覆うように形成されるものである。
【００３２】
上述のように構成しているので、半導体チップ５が実装されている部分が積層回路モジュール１の表面に露出しない構成とすることができ、ディスクリート部品を実装する面積を回路モジュール１の基板面全面を利用して行うこともできるし、他の積層回路モジュールを積層形成することもできるようになる。この結果、三次元的な実装構造を設けることができ、全体の実装効率を高めることができると共に、設計の自由度を高めることができるようになる。
【００３３】
次に上記した積層回路モジュール１の製造方法について図４及び図５の工程フロー図ならびに図１ないし図３の各工程における断面構造図を参照しながら説明する。なお、積層回路モジュール１の実際の製造においては、例えば複数個を一度に製造することができるように、配線基板２が複数個分（例えば６個分）の積層回路モジュール１の大きさに形成されており、出来上がったものをダイシングなどの方法により切り離して最終的に積層回路モジュール１として得るものである。
【００３４】
以下の説明では、図４の工程フローにしたがって、１個分の積層回路モジュール１の製造工程を次の７つの工程に分けて述べる。（１）下地準備工程Ｓ１、（２）層間接続電極形成工程Ｓ２、（３）チップ実装工程Ｓ３、（４）第１層の樹脂層形成工程Ｓ４、（５）研削工程Ｓ５、（６）配線電極形成工程Ｓ６、（７）第２層の樹脂層形成工程Ｓ７である。
【００３５】
（１）下地準備工程Ｓ１
まず積層回路モジュール１を形成するための下地として用いる配線基板２を準備する。配線基板２は、片面を半導体チップ５をフリップチップ実装するのに対応した配線パターンにレイアウトし、その裏面（下面側）には、入出力電極パッドやディスクリート部品実装用パッドなどを配した配線パターンにレイアウトし、内部の配線用導体パターン層を介して接続する。
【００３６】
（２）層間接続電極形成工程Ｓ２
次に、配線基板２上に層間接続電極６を形成する。この工程では、図５に示す工程フローにしたがって処理が行われる。まず、図１（ａ）に示すように、配線基板２上にパターン形成材料としての厚膜レジスト１０を１００〜１５０μｍの範囲で所定の膜厚に塗布する（厚膜レジスト塗布工程Ｐ１）。この場合、厚膜レジスト１０は、例えばＬＩＧＡ（Lithographie Galvanoformung und Abformung ）プロセスなどで使用されるＩＢＭ社が開発したＳＵ−８と呼ばれるフォトレジストを用いており、これはエポキシ系の樹脂で紫外線で露光するネガタイプのレジストとして知られているものである。
【００３７】
なお、パターン形成材料としては、上述の材料以外でも、厚膜レジストとして機能するものであれば上述したネガタイプで、エポキシ系で、且つ紫外線露光の各条件に限らず、ポジタイプでも良いし、多の材料でも良いし、さらには、紫外線以外の短波長の光であるＸ線やＳＲ（Syncrotron Radiation）と呼ばれる放射光により露光するものでも良い。
【００３８】
続いて、図１（ｂ）に示すように、層間接続電極６を形成するためのパターンを形成したフォトマスク１１を用いて紫外線で露光する（露光工程Ｐ２）。これにより、紫外線が露光された部分の厚膜レジスト１０が感光して変質し、レジストパターニング処理において溶けない状態となる。
【００３９】
層間接続電極６の配置位置は、半導体チップ５を実装する領域の周囲の所定位置で、下地である配線基板２の配線パターン２ａ，２ｂが露出している部分に設定される。同図中では半導体チップ５の両側に層間接続電極６を各１個配置するように示しているが、一般には半導体チップ５の機能に応じて数十個から数百個程度の個数が配置されるようになっている。
【００４０】
この後、図１（ｃ）に示すように、現像処理を行って層間接続電極６を形成する部分の厚膜レジスト１０を選択的に除去して開口部１０ａを形成する（開口部形成工程Ｐ３）。この開口部１０ａは、深さ寸法が１００〜１５０μｍで外径が例えば１０〜５０μｍ程度に形成されるもので、厚膜レジスト１０を用いた技術により、高いアスペクト比で深さ方向に対する精度が良好なパターンを形成することができる。
【００４１】
次に、図１（ｄ）に示すように、めっき処理を実施することにより、開口部１０ａの部分に層間接続電極６となる金属例えば銅（Ｃｕ）を充填形成する（電極形成工程Ｐ４）。このめっき処理では銅めっきを行う場合で説明しているが、他の金属をめっきすることもできる。続いて、図２（ｅ）に示すように、厚膜レジスト１１を除去して層間接続電極６を独立して形成された状態にする（厚膜レジスト除去工程Ｐ５）。以上のようにして、層間接続電極形成工程Ｓ１が終了し、層間接続電極６が形成される。
【００４２】
（３）チップ実装工程Ｓ３
続いて、図２（ｆ）に示すように、半導体チップ５を配線基板２にフリップチップ実装する。なお、この半導体チップ５の実装に先だって、バンプ電極７を形成する。バンプ電極７は、金（Ａｕ）や銅（Ｃｕ）などのスタッドバンプをボールボンダなどで形成するもので、はんだバンプと異なり半導体チップ５を実装する際にはリフロー処理を行うことができないので、前述のように配線基板２の実装位置に異方性導電ペースト８を塗布する。
【００４３】
配線基板２に異方性導電ペースト８を塗布し、この状態で半導体チップ５を載置し、半導体チップ５を載置して加圧しながら加熱することで硬化処理を行う。半導体チップ５に加える力は、１個のバンプ電極７あたり数百〜千数百ｍＮ（ミリニュートン）であり、その状態で加熱することで異方性導電ペースト１２が熱硬化する。このときの硬化温度は、例えば１２０℃〜１４０℃の範囲の所定温度としている。
【００４４】
なお、実装する半導体チップ５の厚さ寸法は、例えば製造工程で１５ｃｍ径のウエハを用いている場合には３００〜６００μｍであり、チップ状態で供給される場合に、少なくとも３００μｍ程度であることが一般的である。ウエハ状態で比較的厚い場合でもチップに切断する前に研削して薄くする場合もある。また、バンプ電極７を金により形成する場合で説明したが、例えば、銅製のバンプ電極を形成するようにしても良い。
【００４５】
（４）第１層の樹脂層形成工程Ｓ４
次に、図２（ｇ）に示すように、フリップチップ実装した半導体チップ５及び層間接続電極６を熱硬化性樹脂１２で埋め込んで第１の樹脂層３となる構成を形成する。熱硬化樹脂１２は、例えばエポキシ系の材料からなり、配線基板２の上面に塗布された後、１２０〜１４０℃の範囲の熱処理温度で熱硬化処理が行われる。この場合、塗布作業は、エポキシ系熱硬化性樹脂１２が半導体チップ５及び層間接続電極６を完全に覆うように行う。
【００４６】
エポキシ系熱硬化性樹脂１２の選択は、一連の製造工程中の加圧、加熱などの処理に対して十分な耐性を持つものを基準とする。なお、この実施形態においては、エポキシ系熱硬化性樹脂１２として、ガラス転移温度が１４０℃以上である材料を用いており、ガラス転移温度以下の温度で熱硬化処理が行われるようになっている。
【００４７】
これにより、エポキシ系熱硬化性樹脂１２が熱硬化する際に、軟化して塑性変形したり、半導体チップ５に予想外の応力を与えるのを防止することができる。また、熱硬化処理の処理時間は処理温度に依存するが、例えば数分から２０分程度の範囲の所定時間を設定する。この熱処理温度と熱処理時間との関係は、温度を高く設定することで短時間にすることができるが、半導体チップ５に与える応力も大きくなることが予想されるため、それらのことを考慮した上で、適切な温度と時間に設定することが必要となる。
【００４８】
（５）研削工程Ｓ５
次に、図２（ｈ）に示すように、半導体チップ５と層間接続電極６とを埋め込んだ樹脂層１２を研削して第１の樹脂層３を形成する。ここでは、研削機械を用いて樹脂層１２を表面から研削してゆき、半導体チップ５が露出すると、これも一緒に研削を行い、最終的に層間接続電極６の上面部が露出した時点で研削処理を終了する。したがって、半導体チップ５の厚さ寸法が１００μｍ程度で配線基板２の表面からの高さ寸法が１５０μｍ程度となるまで研削処理を行うことになる。
【００４９】
この結果、研削後の樹脂層１２の表面には、半導体チップ５の裏面側が露出すると共に、層間接続電極６の上部が露出した状態となる。これにより、第１の樹脂層３を貫通した状態で埋め込むように層間接続電極６を形成することができると共に、内部には所定厚さ寸法に研削された半導体チップ５が埋込形成された状態とすることができる。
【００５０】
（６）配線電極形成工程Ｓ６
次に、図３（ｉ）に示すように、バンプ電極９を形成する。これは、前述したと同様にして金（Ａｕ）や銅（Ｃｕ）のスタッドバンプをボールボンダを用いて形成するものである。この場合、バンプ電極９の高さ寸法は、例えば５０μｍ程度である。
【００５１】
（７）第２層の樹脂層形成工程Ｓ７
続いて、図３（ｊ），（ｋ）に示すように、バンプ電極９を埋め込んだ状態となるようにて第２の樹脂層４を形成する。まず、研削した第１の樹脂層３の上面に、バンプ電極９を覆うようにしてエポキシ系熱硬化性樹脂１３を塗布する（図３（ｊ）参照）。次に、板厚１ｍｍ程度で且つその平面度及び平行度が良好な平板ガラス１４に離型剤１４ａを塗布した状態で、塗布した熱硬化性樹脂１３の上に載置して加圧しながら熱硬化処理を行う（図３（ｋ）参照）。この場合、平板ガラス１４は、加圧時に変形が起こらないようなものを用いており、また、離型剤１４ａはシリコン系の高耐熱のもので、例えば鋳造で用いる離型剤のようなものを使用している。
【００５２】
平板ガラス１４で熱硬化性樹脂１３で覆われたバンプ電極９を押しつぶす。バンプ電極９に加える力は、１個あたり数百〜千数百ｍＮ程度としている。そして、この状態で加熱して熱硬化性樹脂１３を硬化させ、第２の樹脂層４を形成する。このときの熱硬化温度は、１２０〜１４０℃の範囲の所定温度で行う。
【００５３】
これにより、第２の樹脂層４が形成され、バンプ電極９はその上面部が露出した状態に形成される。半導体チップ５及び層間接続電極６は、第１の樹脂層３及び第２の樹脂層４に埋め込まれた状態に形成されると共に、層間接続電極６は、バンプ電極９により第２の樹脂層４の表面に電気的に接続可能な状態に導かれるようになる。
【００５４】
以上の工程を経ることにより、１層分の積層回路モジュール１が得られる。さらに多層の構造のものに適用する場合には、上述と同様の工程を繰り返し実施することで、この積層回路モジュール１の上に同様の構造で他の半導体チップを埋込形成した積層回路モジュールを形成することができる。
【００５５】
そして、最終的には、前述したように、ダイシング工程などを経て１個ずつの回路モジュール１に分割し、最後に配線基板２に他の半導体素子やディスクリート部品などの面実装部品を実装配置して実装密度の高いコンパクトな構成の回路基板を得ることができるようになる。
【００５６】
このような第１の実施形態によれば、層間接続電極６を形成する際に、銅などの金属をめっき処理により一括して形成するので、従来技術のＪＰＳ法などを用いた方法に比べて形成に必要な処理時間が１個当たりの処理時間に比例するのではなく、すべての層間接続電極６を一括して形成することができるようになる。このことは、搭載する半導体チップ５の種類すなわち配線電極の数や、搭載する半導体チップ５の個数に関係なく、一括して層間接続電極６を形成することができるので、形成する層間接続電極６の個数が集積度の向上等の目的で増えるにしたがって、その効果は大きくなっていく。また、ＬＩＧＡプロセスなどに用いる手法を応用しているので、厚膜レジスト１０を利用して効率良くしかも精度良く層間接続電極６を形成することができる。
【００５７】
（第２の実施形態）
図６及び図７は本発明の第２の実施形態を示すもので、上記した第１の実施形態と異なるところは、製造工程を示す図７のように、チップ実装工程Ｓ３に代えて研削済チップ実装工程Ｓ８を実施し、研削工程Ｓ５に代えて加圧硬化処理工程Ｓ９を実施することにより積層回路モジュール１５を形成するようにしたところである。
【００５８】
図６（ｅ）は積層回路モジュール１５の断面構成を示しており、この実施形態においては、１層分の樹脂層１６により前述同様の構成を得るようにしており、この点を除いて第１の実施形態と同じ構成となっている。
【００５９】
次に、上記構成の製造方法について説明する。この第２の実施形態においては、下地準備工程Ｑ１（下地準備工程Ｓ１と同じ）を実施して配線基板２を準備した後、層間接続電極形成工程Ｑ２（層間接続電極形成工程Ｓ２と同じ）を実施して層間接続電極６を形成する（図６（ａ）参照）。
【００６０】
続いて、図６（ｂ）に示すように、あらかじめ研削処理を行って所定厚さ寸法に調整した半導体チップ５を配線基板２に実装する（研削済チップ実装工程Ｑ３）。このときの半導体チップ５の厚さ寸法は、配線基板２への実装状態で層間接続電極６の高さ寸法よりも低くなるように、あらかじめウエハまたはチップの状態で研削処理を行って調製されている。
【００６１】
この後、図６（ｃ）に示すように、エポキシ系熱硬化性樹脂１７を塗布し、半導体チップ５及び層間接続電極６を埋め込む（樹脂層形成工程Ｑ４）。次に、図６（ｄ）に示すように、塗布した熱硬化性樹脂１７の上から離型剤１４ａを表面に塗布した平板ガラス１４をあてがって加圧しながら熱硬化処理を行う（加圧硬化処理工程Ｑ５）。
【００６２】
このとき、平板ガラス１４に加える力は、例えば層間接続電極１個あたり数百〜千数百ｍＮ程度となるように設定し、熱硬化温度は１１０℃程度である。熱硬化処理後に、平板ガラス１４を取り除くと、樹脂層１６が形成され、その表面には層間接続電極６の上部が露出した状態となるように形成されている（図６（ｄ）参照）。
【００６３】
このような第２の実施形態によれば、あらかじめ研削処理を行った状態で半導体チップ５を実装するので、樹脂層１６を形成する際に研削処理以外の工程を採用することができ、この実施形態におけるように平板ガラス１４で加圧しながら熱硬化処理を行えば簡単且つ安価に積層回路モジュール１５を製作することができるようになる。
【００６４】
（第３の実施形態）
図８ないし図１０は本発明の第３の実施形態を示すもので、第２の実施形態と異なるところは、半導体チップ５を先に実装してから層間接続電極６を形成するようにしたところである。このように半導体チップ５を先に実装することにより、研削処理を先に行うことができるようになる。
【００６５】
図１０はその製造工程を示すもので、下地準備工程Ｒ１（下地準備工程Ｓ１と同じ）を実施すると、次に、図８（ａ）に示すように、準備した配線基板２に半導体チップ５を実装する（チップ実装工程Ｒ２）。続いて、図８（ｂ）に示すように、実装した半導体チップ５をその状態で研削処理を行い所定厚さ寸法に調整する（研削工程Ｒ３）。
【００６６】
次に、層間接続電極形成工程Ｒ４を実施することにより、層間接続電極６を形成する。この場合、まず、図８（ｃ）に示すように、配線基板２上に厚膜レジスト１０を半導体チップ５を覆うように塗布する（厚膜レジスト塗布工程Ｐ１）。次に、図８（ｄ）に示すように、第１の実施形態と同様にしてフォトマスク１１を用いて紫外線で露光する（露光工程Ｐ２）。この後、図９（ｅ）に示すように、現像処理を行って層間接続電極６を形成する部分の厚膜レジスト１０を選択的に除去して開口部１０ａを形成する（開口部形成工程Ｐ３）。
【００６７】
次に、図９（ｆ）に示すように、めっき処理を実施することにより、開口部１０ａの部分に層間接続電極６となる金属例えば銅（Ｃｕ）を充填形成する（電極形成工程Ｐ４）。続いて、図９（ｇ）に示すように、厚膜レジスト１１を除去して層間接続電極６を独立して形成された状態にする（厚膜レジスト除去工程Ｐ５）。以上のようにして、層間接続電極形成工程Ｒ４が終了し、層間接続電極６が形成される。
【００６８】
以下の工程においては、第２の実施形態と同様にして、樹脂層形成工程Ｒ５（樹脂層形成工程Ｑ４と同じ）を実施すると共に、加圧硬化処理工程Ｒ６（加圧硬化処理工程Ｑ５と同じ）を実施することにより、積層回路モジュール１５を得ることができる。
【００６９】
このような第３の実施形態によっても同様の効果を得ることができると共に、研削工程Ｒ３を層間接続電極６を形成する前に実施するので、層間接続電極６の高さ寸法を半導体チップ５の高さ寸法に対して高くなるように設定することができ、これによって樹脂層１６を１層分形成するだけの加工処理で積層回路モジュール１５を形成することができるようになる。
【００７０】
（第４の実施形態）
図１１ないし図１３は本発明の第４の実施形態を示すもので、第３の実施形態と異なるところは、半導体チップ５を実装した後に、研削工程に先だって厚膜レジスト１０を塗布する工程を実施するようにしたところである。図１３はその製造工程を示すもので、下地準備工程Ｔ１（下地準備工程Ｒ１と同じ）を実施すると共に、図１１（ａ）い示すようにチップ実装工程Ｔ２（チップ実装工程Ｒ２と同じ）を実施する。
【００７１】
続いて、図１１（ｂ）に示すように、厚膜レジスト塗布工程Ｔ３を実施する。この場合、ここではパターン形成材料である厚膜レジスト１８としてポジタイプのレジストを用いている。塗布した後に、厚膜レジスト１８を熱硬化させるために、例えば１００℃程度で熱処理する。これは、続く研削処理に対して厚膜レジスト１８が損傷を受けないようにするためである。
【００７２】
そして、厚膜レジスト１８を塗布した状態で、続いて図１１（ｃ）に示すように、研削工程Ｔ４を実施する。つまり、ここでは、厚膜レジスト１８と共に半導体チップ５を所定厚さ寸法となるまで研削処理を行うことになる。したがって、厚膜レジスト１８としては、研削処理を行ってもこれによって損傷を受けることのない材料を選んで使用することが前提である。
【００７３】
続いて、図１１（ｄ）に示すように、ポジタイプ用のパターニングが施されたフォトマスク１９を研削された面厚膜レジスト１８の表面に位置合わせをして載置して紫外線により露光を行う（露光工程Ｔ５）。この後、図１１（ｅ）に示すように、露光された厚膜レジスト１８の現像処理を行って層間接続電極６に対応する部分に開口部１８ａを形成する（開口部形成工程Ｔ６）。
【００７４】
次に、図１２（ｆ）に示すように、形成した開口部１８ａに電極金属を充填するように前述したようなめっき処理を行う（電極形成工程Ｔ７）。このとき、めっき処理により形成する層間接続電極６の高さ寸法は、厚膜レジスト１８の上面よりも突出する所定位置までとされている。開口部１８ａの上面部よりも上の部分では層間接続電極６はやや広がる傾向となる場合もあるが、実質的に悪影響を及ぼさぬ程度の量である。
【００７５】
この後、図１２（ｇ）に示すように、厚膜レジスト１８を除去すると（厚膜レジスト除去工程Ｔ８）、第３の実施形態における図９（ｇ）と同じ状態に形成することができる。この後、同様の製造工程を経て積層回路モジュール１５を得る。具体的には、図１２（ｈ）に示すように、エポキシ系熱硬化性樹脂１７を塗布して樹脂層形成工程Ｔ９を実施する。次いで、離型剤１４ａを表面に塗布した平板ガラス１４を用いて加圧硬化処理工程Ｔ９を実施する。これにより、図１２（ｊ）に示すように、積層回路モジュール１５を得る。
そして、このような第４の実施形態によっても、第３の実施形態と同様の作用硬化を得ることができる。
【００７６】
（第５の実施形態）
図１４及び図１５は本発明の第５の実施形態を示すもので、第２，第３あるいは第４の実施形態と異なるところは、樹脂層１６を加圧硬化処理工程Ｑ５，Ｒ６やＴ１０のように形成するのではなく、熱硬化した樹脂１７を研削することで樹脂層１６を得るようにしたところである。
【００７７】
すなわち、配線基板２に実装された半導体チップ５は所定厚さ寸法に研削されており、その周辺部には層間接続電極６が半導体チップ５の高さ寸法よりも高い所定寸法に形成された状態とされた（第２の実施形態の図６（ｂ）の状態、第３の実施形態の図９（ｇ）の状態、第４の実施形態の図１２（ｇ）の状態）後に、次の構成が実施される。
【００７８】
図１５にその製造工程の一部を示すように、まず、エポキシ系熱硬化性樹脂１７を塗布して樹脂層形成工程Ｔ９を実施する（図１４（ａ）参照）。続いて、所定温度で熱処理を行うことで塗布した熱硬化性樹脂１７を硬化させる（熱硬化処理工程Ｔ１１）。この後、図１４（ｂ）に示すように、熱硬化樹脂１７を上面から層間接続電極６が露出するまで研削する（研削工程Ｔ１２）。これにより、積層回路モジュール１５を得ることができる。
【００７９】
（第６の実施形態）
図１６は本発明の第６の実施形態を示すもので、第４の実施形態と異なるところは、電極形成工程Ｔ７の形成方法とそれ以降の処理工程である。すなわち、この実施形態においては、層間接続電極２０を、めっき処理ではなく印刷処理により形成するようにしたところが異なる。
【００８０】
第４の実施形態で述べたように、厚膜レジスト１８を露光工程Ｔ５を経て開口部形成工程Ｔ６により、開口部１８ａを形成すると（図１１（ｅ）参照）、この後、スクリーン印刷の技術を用いて、スキージ２１により導電性ペースト２２を厚膜レジスト１８の上から印刷処理を行う（図１６（ａ）参照）。これにより、厚膜レジスト１８の開口部１８ａの内部に導電性ペースト２２を充填させ、この後、熱硬化処理を行って層間接続電極２０を形成する。
【００８１】
続いて、図１６（ｂ）に示すように、厚膜レジスト１８を除去すると、導電性ペースト２２により立設された層間接続電極２０が得られる。なお、この状態では、印刷処理の関係で、層間接続電極２０の高さ寸法を厚膜レジスト１８の高さ寸法以上に形成することができないので、半導体チップ５の高さ寸法と同じ寸法に形成されることになる。しがたって、以降の処理工程においては、第４の実施形態と同様の処理工程を実施することができないので、次のようにして処理を実施する。
【００８２】
まず、半導体チップ５及び層間接続電極２０を覆うようにエポキシ系熱硬化性樹脂を塗布して加圧熱硬化処理工程を行うことで第１層の樹脂層３を形成する。続いて、第１の実施形態における配線電極形成工程Ｓ６を実施することで、層間接続電極２０の上部に、図１６（ｄ）に示すように、バンプ電極９を形成する。続いて、第２層の樹脂層形成工程Ｓ７を実施して、バンプ電極９を埋め込むようにして第２層の樹脂層４を形成し、これにより積層回路モジュールを得ることができる。
【００８３】
（第７の実施形態）
図１７は本発明の第７の実施形態を示すもので、上述の各実施形態と異なり、次のようにして層間接続電極２３を形成する。すなわち、配線基板２上に半導体チップ５（厚さ寸法１００μｍ程度）を実装し（図１７（ａ）参照）、この状態で、超音波接合装置２４を用いて金（Ａｕ）製の柱（例えば、高さ２００μｍ、直径１００μｍ程度の金線）を超音波接合する（図１７（ｂ）参照）。この場合、半導体チップ５の実装状態での高さ寸法は１５０μｍ程度であるから、層間接続電極２３は半導体チップ５よりも５０μｍ程度高い寸法に設定されている。この後、エポキシ系熱硬化性樹脂１２を塗布し（図１７（ｃ）参照）、以降は、加圧硬化処理工程を実施して積層回路モジュールを得る。
【００８４】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
パターン形成材料として厚膜レジスト１０，１８などを用いた場合について説明したが、これに限らず、ＬＩＧＡプロセス以外に適用される材料であっても、上記目的を達成可能なものであれが使用することができる。
【００８５】
第１層の樹脂層３及び第２層の樹脂層４を用いる構成の場合に、同じ樹脂を用いても良いし、異なる種類の樹脂を用いても良い。それらの選択は、応力の関係や親和性あるいは電気的特性などの様々な観点から最適なものを用いることができる。
第２の樹脂層４中に埋込形成しているバンプ電極９は、導電性ペーストを印刷などにより形成しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す処理工程に対応した模式的断面図（その１）
【図２】処理工程に対応した模式的断面図（その２）
【図３】処理工程に対応した模式的断面図（その３）
【図４】工程フロー図（その１）
【図５】工程フロー図（その２）
【図６】本発明の第２の実施形態を示す処理工程に対応した模式的断面図
【図７】工程フロー図
【図８】本発明の第３の実施形態を示す処理工程に対応した模式的断面図（その１）
【図９】処理工程に対応した模式的断面図（その２）
【図１０】工程フロー図
【図１１】本発明の第４の実施形態を示す処理工程に対応した模式的断面図（その１）
【図１２】処理工程に対応した模式的断面図（その２）
【図１３】工程フロー図
【図１４】本発明の第５の実施形態を示す処理工程に対応した模式的断面図
【図１５】工程フロー図
【図１６】本発明の第６の実施形態を示す処理工程に対応した模式的断面図
【図１７】本発明の第７の実施形態を示す処理工程に対応した模式的断面図
【符号の説明】
１，１５は積層回路モジュール、２は配線基板、３は第１層の樹脂層、４は第２層の樹脂層、５は半導体チップ、６，２０，２３は層間接続電極、７はバンプ電極、８は異方性導電ペースト、９はバンプ電極、１０，１８は厚膜レジスト（パターン形成材料）、１０ａは開口部、１１，１９はフォトマスク、１２，１３，１７はエポキシ系熱硬化性樹脂、１４は平板ガラス、１４ａは離型剤、１６は樹脂層、２１はスキージ、２２は導電性ペースト、２４は超音波接合装置である。
【発明の属する技術分野】
本発明は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に関する。
【０００２】
【発明が解決しようとする課題】
近年、電子機器の小形化や高機能化が進み、これに伴って回路部品の実装技術においても高密度化が要求されてきている。特にＩＣチップの実装技術においては、個々のＩＣチップに対するパッケージングをすることを止めて、チップを直接配線基板に実装する方法いわゆるフリップチップ実装が行われつつある。これにより、複数のＩＣチップをベアチップの状態で配線基板に実装し、全体を樹脂等で保護する構成として小形化、高機能化を図るようにしている。
【０００３】
このように、ベアチップを用いたフリップチップ実装と高密度積層配線基板を用いることで、回路の実装サイズは、搭載部品自体の占有面積（フットプリント面積）程度まで小形化を図ることができるようになる。しかし、このことは、さらなる小形化を図るためにはフットプリント面積よりも小さい面積にする必要があるということを意味しており、平面的な配置では限界がある。
【０００４】
そこで、従来では、高密度実装あるいは小型化を図るために、ベアチップを複数の層に積層した構成のものが提案されつつある。先に発明者らが提案したものでは、例えば特開２０００−１８３２８３号に示したものがある。これは、積層方向にベアチップを積層して基板面積を小形化すると共に、工程中で樹脂、チップを研削して積層方向の小型化も図れるようにした構造である。
【０００５】
しかしながら、上記したもの構成においては、工程中に層間接続電極を形成する際に、ＪＰＳ（Jet Printing System ）と呼ばれる方法を用いて金属粒子を堆積させるようにした技術を用いている。この方法を採用する場合には、電極を個別に形成していく方式であることから、形成する層間接続電極の個数が少ない場合には良い方法であるが、形成個数が多くなると、それに比例して形成に要する全体の時間がかかるようになる。
【０００６】
この場合、１個当たりの形成時間が非常に短い場合には問題ないが、現状では例えば１個形成するのに１０秒といった程度の時間を要している。したがって、１枚の積層回路モジュールに対して数百個といったオーダーで形成する層間接続電極の個数が存在する場合には、数千秒かかってしまうことになり、現実的な製造方法とは言えないという実情であった。
【０００７】
また、ＪＰＳを用いる方法以外に、層間接続電極を形成するために、スタッドバンプを多段に積層することで形成する場合には、２段目以降のスタッドバンプの形成に際してバランスが悪くなりやすくなり、場合によっては積層過程で倒壊してしまう恐れもあり、工程技術として採用するには歩留まりの点で必ずしも適切な方法とは言えない面がある。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、下地となる配線基板もしくは他の積層回路モジュールの上に積層形成する積層回路モジュールの製造方法に係り、特に層間接続電極の形成を迅速且つ確実に行えるようにした積層回路モジュールの製造方法に関する。
【０００９】
【課題を解決するための手段】
請求項１の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成する工程の後に、半導体チップをベアチップ実装し、その半導体チップを覆うようにして樹脂を塗布し、塗布された樹脂の上から研削処理を行うことで半導体チップを所定の厚さ寸法に研削すると共に層間接続電極を露出させるので、樹脂の厚さ寸法を層間接続電極の高さ寸法に合わせるように研削しながら、同時に半導体チップの厚さ寸法も所定厚さ寸法に研削することができ、簡単且つ迅速に層間接続電極を形成した構成を得ることができるようになる。
さらに、樹脂の研削処理が終了した後に、露出している層間接続電極に電気的に接続するスタッドバンプを形成し、スタッドバンプの上面部分を露出する状態で且つ半導体チップの研削された上面部を覆うように樹脂層を形成するので、上部にさらに積層回路モジュールを重ねて構成する場合でも、その下地構成を簡単に得ることができるようになる。
【００１０】
請求項２の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成した後に、実装状態での高さ寸法が層間接続電極の高さ寸法以下となるようにあらかじめ研削された半導体チップをベアチップ実装し、半導体チップを覆うと共に層間接続電極の少なくとも上部を露出させるように樹脂層を形成するので、半導体チップ実装後に研削処理を行う必要がなくなり、樹脂層の形成方法として研削以外の方法を用いることもできるようになり、製造工程の設計自由度が高くなり、しかも、簡単且つ迅速に層間接続電極を形成した構成を得ることができる。
【００１１】
請求項３の発明によれば、上記請求項２の発明において、半導体チップの実装状態では、その高さ寸法が層間接続電極の高さ寸法よりも所定寸法以上低くなるように設定しているので、樹脂を塗布した後に樹脂層を層間接続電極の高さとなるまで研削その他の方法で高さ調整を行うことで、半導体チップの裏面側の絶縁層を設けた構成とすることができるようになる。
【００１２】
請求項４の発明によれば、下地に対して積層回路モジュールの構成である層間接続電極を形成する場合に、厚膜のパターン形成材料を塗布し、このパターン形成材料に層間接続電極の形状に対応した開口部を形成し、この開口部を充填するように層間接続電極を形成するので、内部に実装する半導体チップの端子を接続するように設ける多数の層間接続電極を、一括して形成することができるので、形成する個数に関係なく１回の形成処理で迅速に形成することができ、また、パターン形成材料を用いてその開口部に充填するように形成するので、層間接続電極の形状も精度良く形成することができるようになる。
そして、層間接続電極を形成するための厚膜のパターン形成材料を塗布する工程に先だって、下地に半導体チップを実装し、この後、厚膜のパターン形成材料を塗布し、厚膜のパターン形成材料が塗布された状態で半導体チップの高さが所定高さ寸法となるまで研削処理を実行し、これに続いて、パターン形成材料に対して層間接続電極の形状に対応した開口部を形成するようにしたので、厚膜のパターン形成材料を塗布した状態で半導体チップを所定の厚さ寸法となるように研削処理した状態で、その高さ寸法と同じ高さ寸法となったパターン形成材料により層間接続電極を形成するので、その高さ寸法を精度良く形成することができると共に、そのパターン形成材料の上面から突出するように層間接続電極を形成すれば、樹脂層を形成する際に簡単な工程で精度良く絶縁層を介した状態に半導体チップを埋込形成することができると共に、層間接続電極を表面に露出する構成とすることができる。
【００１３】
請求項５の発明によれば、上記請求項２ないし４の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、上面部から平板により加圧処理することにより層間接続電極の上面部を露出させる状態に形成するようにしたので、あらかじめ半導体チップの厚さ寸法が所定の寸法に研削等により形成されている場合には、層間接続電極を露出させるための処理を迅速且つ確実に行え、樹脂層を精度良く形成することができるようになる。
【００１４】
請求項６の発明によれば、請求項２ないし５の発明において、半導体チップ及び層間接続電極を覆うように塗布された樹脂に対して、この樹脂を熱硬化させると共に、その後研削処理を行うことにより層間接続電極の上面部を露出させる状態に形成するようにしたので、半導体チップを研削する必要がある場合に、樹脂層を研削する過程で同時にこれを処理することができるようになり、迅速且つ確実に形成することができるようになる。
【００１５】
請求項７の発明によれば、上記請求項１ないし６の発明において、パターン形成材料を、ネガ特性もしくはポジ特性を有する感光材料を用いるので、層間接続電極の開口部を形成する際のパターニング処理をネガあるいはポジのマスクを準備して露光させることで容易に形成することができるようになる。
【００１６】
請求項８の発明によれば、請求項７の発明において、パターン形成材料を、紫外線、Ｘ線もしくは他の放射線等の可視光よりも短波長の光源で感光させるものとしているので、パターン形成用のマスクを透過する光源が回折や干渉などの現象をおこしてパターニングの精度が低下するのを極力防止して、シャープなパターン形成を行うことができるようになる。
【００１７】
請求項９の発明によれば、上記請求項１ないし９の発明において、パターン形成材料として、熱硬化特性を有するものを用いるので、その耐久性の向上を図ることができ、パターン形成材料を形成した状態で研削等の機械的なストレスがかかる処理を実施する場合でも、これによってパターニングされた状態を損なうことなく処理を進めることができるようになる。
【００１８】
請求項１０の発明によれば、上記各発明において、層間接続電極の形成工程では、めっき処理を行うことでパターン形成材料の開口部に金属を充填することにより形成するので、所望の部分に選択的に金属をめっきすることで厚膜のパターン形成材料の厚さ寸法もしくはそれ以上の高さ寸法の層間接続電極を形成することができ、これによって、迅速に層間接続電極を形成することができると共に、パターン形成材料の開口部の形成精度に準じた形成精度で層間接続電極を形成することができるようになる。
【００１９】
請求項１１の発明によれば、請求項１ないし９の発明において、層間接続電極の形成工程では、パターン形成材料の開口部内に埋め込むように導電性ペーストを充填することにより形成するので、例えば印刷手法を用いて開口部内に導電性ペーストを充填した後に熱硬化処理などを行えば層間接続電極を迅速且つ精度良く形成することができるようになる。
【００２５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態として、下地としての配線基板上に１層分の積層回路モジュールを形成する場合の製造方法について図１ないし図５を参照しながら説明する。なお、この構成では、各配線基板の表面には他のＩＣやディスクリート素子などの面実装部品が実装されるようになっている。
【００２６】
本発明の製造方法が対象としている積層回路モジュール１は、図３（ｌ）に示す模式的な断面のように構成されている。下地としての配線基板２は、例えば０．６〜０．８ｍｍ程度の厚さの多層配線基板を用いており、内部には複数層の導体層が所定の配線パターンに形成され、表裏に露出している配線パターン２ａ，２ｂに接続されている。この配線基板２上には、第１層の樹脂層３及び第２の樹脂層４が順次積層形成されている。
【００２７】
第１層の樹脂層３は、ＩＣやＬＳＩに代表される半導体素子が作り込まれた半導体チップ５及び層間接続電極６等が配線基板１上に実装された状態で埋込形成されている。この場合、半導体チップ５は、素子形成面を下に向けた状態で配線基板１の配線パターンに対してバンプ電極７を介して電気的に接続されると共に、異方性導電ペースト８を用いて固定されており、いわゆるフェイスダウンでフリップチップ実装された状態となっている。
【００２８】
また、層間接続電極６は、下端部が配線基板１の配線パターン２ａ，２ｂ等に電気的に接続され、上端部が第１層の樹脂層３の上面に露出した状態に設けられている。第１層の樹脂層３は、厚さ寸法が例えば１５０μｍ程度に形成されており、半導体チップ５は１００μｍ程度まで研削された状態となっている。
【００２９】
なお、図３（図１及び図２も同様）では、説明を簡単にするために、積層回路モジュール１として半導体チップ５が１個搭載された場合の構成を示しているが、半導体チップ５に相当するさまざまな半導体チップを複数個搭載する構成を想定している。
【００３０】
第２層の樹脂層４は、第１層の樹脂層３上に積層形成されるもので、半導体チップ５の上面側に絶縁層として機能するように例えば厚さ寸法が５０μｍ程度となるように形成されている。この第２層の樹脂層４には、その下面側の層間接続電極６と上面側との間を電気的に導通状態とするためのバンプ電極９が埋め込んだ状態に形成されている。
【００３１】
なお、後述するように、第１層の樹脂層３の上面は、研削により半導体チップ５と層間接続電極６とが露出するようにして所定厚さ寸法まで除去された結果、平坦な面として形成されている。したがって、半導体チップ５の裏面すなわち上面の半導体部分が露出した状態となっており、第２層の樹脂層４は、この半導体チップ５の露出部分を覆うように形成されるものである。
【００３２】
上述のように構成しているので、半導体チップ５が実装されている部分が積層回路モジュール１の表面に露出しない構成とすることができ、ディスクリート部品を実装する面積を回路モジュール１の基板面全面を利用して行うこともできるし、他の積層回路モジュールを積層形成することもできるようになる。この結果、三次元的な実装構造を設けることができ、全体の実装効率を高めることができると共に、設計の自由度を高めることができるようになる。
【００３３】
次に上記した積層回路モジュール１の製造方法について図４及び図５の工程フロー図ならびに図１ないし図３の各工程における断面構造図を参照しながら説明する。なお、積層回路モジュール１の実際の製造においては、例えば複数個を一度に製造することができるように、配線基板２が複数個分（例えば６個分）の積層回路モジュール１の大きさに形成されており、出来上がったものをダイシングなどの方法により切り離して最終的に積層回路モジュール１として得るものである。
【００３４】
以下の説明では、図４の工程フローにしたがって、１個分の積層回路モジュール１の製造工程を次の７つの工程に分けて述べる。（１）下地準備工程Ｓ１、（２）層間接続電極形成工程Ｓ２、（３）チップ実装工程Ｓ３、（４）第１層の樹脂層形成工程Ｓ４、（５）研削工程Ｓ５、（６）配線電極形成工程Ｓ６、（７）第２層の樹脂層形成工程Ｓ７である。
【００３５】
（１）下地準備工程Ｓ１
まず積層回路モジュール１を形成するための下地として用いる配線基板２を準備する。配線基板２は、片面を半導体チップ５をフリップチップ実装するのに対応した配線パターンにレイアウトし、その裏面（下面側）には、入出力電極パッドやディスクリート部品実装用パッドなどを配した配線パターンにレイアウトし、内部の配線用導体パターン層を介して接続する。
【００３６】
（２）層間接続電極形成工程Ｓ２
次に、配線基板２上に層間接続電極６を形成する。この工程では、図５に示す工程フローにしたがって処理が行われる。まず、図１（ａ）に示すように、配線基板２上にパターン形成材料としての厚膜レジスト１０を１００〜１５０μｍの範囲で所定の膜厚に塗布する（厚膜レジスト塗布工程Ｐ１）。この場合、厚膜レジスト１０は、例えばＬＩＧＡ（Lithographie Galvanoformung und Abformung ）プロセスなどで使用されるＩＢＭ社が開発したＳＵ−８と呼ばれるフォトレジストを用いており、これはエポキシ系の樹脂で紫外線で露光するネガタイプのレジストとして知られているものである。
【００３７】
なお、パターン形成材料としては、上述の材料以外でも、厚膜レジストとして機能するものであれば上述したネガタイプで、エポキシ系で、且つ紫外線露光の各条件に限らず、ポジタイプでも良いし、多の材料でも良いし、さらには、紫外線以外の短波長の光であるＸ線やＳＲ（Syncrotron Radiation）と呼ばれる放射光により露光するものでも良い。
【００３８】
続いて、図１（ｂ）に示すように、層間接続電極６を形成するためのパターンを形成したフォトマスク１１を用いて紫外線で露光する（露光工程Ｐ２）。これにより、紫外線が露光された部分の厚膜レジスト１０が感光して変質し、レジストパターニング処理において溶けない状態となる。
【００３９】
層間接続電極６の配置位置は、半導体チップ５を実装する領域の周囲の所定位置で、下地である配線基板２の配線パターン２ａ，２ｂが露出している部分に設定される。同図中では半導体チップ５の両側に層間接続電極６を各１個配置するように示しているが、一般には半導体チップ５の機能に応じて数十個から数百個程度の個数が配置されるようになっている。
【００４０】
この後、図１（ｃ）に示すように、現像処理を行って層間接続電極６を形成する部分の厚膜レジスト１０を選択的に除去して開口部１０ａを形成する（開口部形成工程Ｐ３）。この開口部１０ａは、深さ寸法が１００〜１５０μｍで外径が例えば１０〜５０μｍ程度に形成されるもので、厚膜レジスト１０を用いた技術により、高いアスペクト比で深さ方向に対する精度が良好なパターンを形成することができる。
【００４１】
次に、図１（ｄ）に示すように、めっき処理を実施することにより、開口部１０ａの部分に層間接続電極６となる金属例えば銅（Ｃｕ）を充填形成する（電極形成工程Ｐ４）。このめっき処理では銅めっきを行う場合で説明しているが、他の金属をめっきすることもできる。続いて、図２（ｅ）に示すように、厚膜レジスト１１を除去して層間接続電極６を独立して形成された状態にする（厚膜レジスト除去工程Ｐ５）。以上のようにして、層間接続電極形成工程Ｓ１が終了し、層間接続電極６が形成される。
【００４２】
（３）チップ実装工程Ｓ３
続いて、図２（ｆ）に示すように、半導体チップ５を配線基板２にフリップチップ実装する。なお、この半導体チップ５の実装に先だって、バンプ電極７を形成する。バンプ電極７は、金（Ａｕ）や銅（Ｃｕ）などのスタッドバンプをボールボンダなどで形成するもので、はんだバンプと異なり半導体チップ５を実装する際にはリフロー処理を行うことができないので、前述のように配線基板２の実装位置に異方性導電ペースト８を塗布する。
【００４３】
配線基板２に異方性導電ペースト８を塗布し、この状態で半導体チップ５を載置し、半導体チップ５を載置して加圧しながら加熱することで硬化処理を行う。半導体チップ５に加える力は、１個のバンプ電極７あたり数百〜千数百ｍＮ（ミリニュートン）であり、その状態で加熱することで異方性導電ペースト１２が熱硬化する。このときの硬化温度は、例えば１２０℃〜１４０℃の範囲の所定温度としている。
【００４４】
なお、実装する半導体チップ５の厚さ寸法は、例えば製造工程で１５ｃｍ径のウエハを用いている場合には３００〜６００μｍであり、チップ状態で供給される場合に、少なくとも３００μｍ程度であることが一般的である。ウエハ状態で比較的厚い場合でもチップに切断する前に研削して薄くする場合もある。また、バンプ電極７を金により形成する場合で説明したが、例えば、銅製のバンプ電極を形成するようにしても良い。
【００４５】
（４）第１層の樹脂層形成工程Ｓ４
次に、図２（ｇ）に示すように、フリップチップ実装した半導体チップ５及び層間接続電極６を熱硬化性樹脂１２で埋め込んで第１の樹脂層３となる構成を形成する。熱硬化樹脂１２は、例えばエポキシ系の材料からなり、配線基板２の上面に塗布された後、１２０〜１４０℃の範囲の熱処理温度で熱硬化処理が行われる。この場合、塗布作業は、エポキシ系熱硬化性樹脂１２が半導体チップ５及び層間接続電極６を完全に覆うように行う。
【００４６】
エポキシ系熱硬化性樹脂１２の選択は、一連の製造工程中の加圧、加熱などの処理に対して十分な耐性を持つものを基準とする。なお、この実施形態においては、エポキシ系熱硬化性樹脂１２として、ガラス転移温度が１４０℃以上である材料を用いており、ガラス転移温度以下の温度で熱硬化処理が行われるようになっている。
【００４７】
これにより、エポキシ系熱硬化性樹脂１２が熱硬化する際に、軟化して塑性変形したり、半導体チップ５に予想外の応力を与えるのを防止することができる。また、熱硬化処理の処理時間は処理温度に依存するが、例えば数分から２０分程度の範囲の所定時間を設定する。この熱処理温度と熱処理時間との関係は、温度を高く設定することで短時間にすることができるが、半導体チップ５に与える応力も大きくなることが予想されるため、それらのことを考慮した上で、適切な温度と時間に設定することが必要となる。
【００４８】
（５）研削工程Ｓ５
次に、図２（ｈ）に示すように、半導体チップ５と層間接続電極６とを埋め込んだ樹脂層１２を研削して第１の樹脂層３を形成する。ここでは、研削機械を用いて樹脂層１２を表面から研削してゆき、半導体チップ５が露出すると、これも一緒に研削を行い、最終的に層間接続電極６の上面部が露出した時点で研削処理を終了する。したがって、半導体チップ５の厚さ寸法が１００μｍ程度で配線基板２の表面からの高さ寸法が１５０μｍ程度となるまで研削処理を行うことになる。
【００４９】
この結果、研削後の樹脂層１２の表面には、半導体チップ５の裏面側が露出すると共に、層間接続電極６の上部が露出した状態となる。これにより、第１の樹脂層３を貫通した状態で埋め込むように層間接続電極６を形成することができると共に、内部には所定厚さ寸法に研削された半導体チップ５が埋込形成された状態とすることができる。
【００５０】
（６）配線電極形成工程Ｓ６
次に、図３（ｉ）に示すように、バンプ電極９を形成する。これは、前述したと同様にして金（Ａｕ）や銅（Ｃｕ）のスタッドバンプをボールボンダを用いて形成するものである。この場合、バンプ電極９の高さ寸法は、例えば５０μｍ程度である。
【００５１】
（７）第２層の樹脂層形成工程Ｓ７
続いて、図３（ｊ），（ｋ）に示すように、バンプ電極９を埋め込んだ状態となるようにて第２の樹脂層４を形成する。まず、研削した第１の樹脂層３の上面に、バンプ電極９を覆うようにしてエポキシ系熱硬化性樹脂１３を塗布する（図３（ｊ）参照）。次に、板厚１ｍｍ程度で且つその平面度及び平行度が良好な平板ガラス１４に離型剤１４ａを塗布した状態で、塗布した熱硬化性樹脂１３の上に載置して加圧しながら熱硬化処理を行う（図３（ｋ）参照）。この場合、平板ガラス１４は、加圧時に変形が起こらないようなものを用いており、また、離型剤１４ａはシリコン系の高耐熱のもので、例えば鋳造で用いる離型剤のようなものを使用している。
【００５２】
平板ガラス１４で熱硬化性樹脂１３で覆われたバンプ電極９を押しつぶす。バンプ電極９に加える力は、１個あたり数百〜千数百ｍＮ程度としている。そして、この状態で加熱して熱硬化性樹脂１３を硬化させ、第２の樹脂層４を形成する。このときの熱硬化温度は、１２０〜１４０℃の範囲の所定温度で行う。
【００５３】
これにより、第２の樹脂層４が形成され、バンプ電極９はその上面部が露出した状態に形成される。半導体チップ５及び層間接続電極６は、第１の樹脂層３及び第２の樹脂層４に埋め込まれた状態に形成されると共に、層間接続電極６は、バンプ電極９により第２の樹脂層４の表面に電気的に接続可能な状態に導かれるようになる。
【００５４】
以上の工程を経ることにより、１層分の積層回路モジュール１が得られる。さらに多層の構造のものに適用する場合には、上述と同様の工程を繰り返し実施することで、この積層回路モジュール１の上に同様の構造で他の半導体チップを埋込形成した積層回路モジュールを形成することができる。
【００５５】
そして、最終的には、前述したように、ダイシング工程などを経て１個ずつの回路モジュール１に分割し、最後に配線基板２に他の半導体素子やディスクリート部品などの面実装部品を実装配置して実装密度の高いコンパクトな構成の回路基板を得ることができるようになる。
【００５６】
このような第１の実施形態によれば、層間接続電極６を形成する際に、銅などの金属をめっき処理により一括して形成するので、従来技術のＪＰＳ法などを用いた方法に比べて形成に必要な処理時間が１個当たりの処理時間に比例するのではなく、すべての層間接続電極６を一括して形成することができるようになる。このことは、搭載する半導体チップ５の種類すなわち配線電極の数や、搭載する半導体チップ５の個数に関係なく、一括して層間接続電極６を形成することができるので、形成する層間接続電極６の個数が集積度の向上等の目的で増えるにしたがって、その効果は大きくなっていく。また、ＬＩＧＡプロセスなどに用いる手法を応用しているので、厚膜レジスト１０を利用して効率良くしかも精度良く層間接続電極６を形成することができる。
【００５７】
（第２の実施形態）
図６及び図７は本発明の第２の実施形態を示すもので、上記した第１の実施形態と異なるところは、製造工程を示す図７のように、チップ実装工程Ｓ３に代えて研削済チップ実装工程Ｓ８を実施し、研削工程Ｓ５に代えて加圧硬化処理工程Ｓ９を実施することにより積層回路モジュール１５を形成するようにしたところである。
【００５８】
図６（ｅ）は積層回路モジュール１５の断面構成を示しており、この実施形態においては、１層分の樹脂層１６により前述同様の構成を得るようにしており、この点を除いて第１の実施形態と同じ構成となっている。
【００５９】
次に、上記構成の製造方法について説明する。この第２の実施形態においては、下地準備工程Ｑ１（下地準備工程Ｓ１と同じ）を実施して配線基板２を準備した後、層間接続電極形成工程Ｑ２（層間接続電極形成工程Ｓ２と同じ）を実施して層間接続電極６を形成する（図６（ａ）参照）。
【００６０】
続いて、図６（ｂ）に示すように、あらかじめ研削処理を行って所定厚さ寸法に調整した半導体チップ５を配線基板２に実装する（研削済チップ実装工程Ｑ３）。このときの半導体チップ５の厚さ寸法は、配線基板２への実装状態で層間接続電極６の高さ寸法よりも低くなるように、あらかじめウエハまたはチップの状態で研削処理を行って調製されている。
【００６１】
この後、図６（ｃ）に示すように、エポキシ系熱硬化性樹脂１７を塗布し、半導体チップ５及び層間接続電極６を埋め込む（樹脂層形成工程Ｑ４）。次に、図６（ｄ）に示すように、塗布した熱硬化性樹脂１７の上から離型剤１４ａを表面に塗布した平板ガラス１４をあてがって加圧しながら熱硬化処理を行う（加圧硬化処理工程Ｑ５）。
【００６２】
このとき、平板ガラス１４に加える力は、例えば層間接続電極１個あたり数百〜千数百ｍＮ程度となるように設定し、熱硬化温度は１１０℃程度である。熱硬化処理後に、平板ガラス１４を取り除くと、樹脂層１６が形成され、その表面には層間接続電極６の上部が露出した状態となるように形成されている（図６（ｄ）参照）。
【００６３】
このような第２の実施形態によれば、あらかじめ研削処理を行った状態で半導体チップ５を実装するので、樹脂層１６を形成する際に研削処理以外の工程を採用することができ、この実施形態におけるように平板ガラス１４で加圧しながら熱硬化処理を行えば簡単且つ安価に積層回路モジュール１５を製作することができるようになる。
【００６４】
（第３の実施形態）
図８ないし図１０は本発明の第３の実施形態を示すもので、第２の実施形態と異なるところは、半導体チップ５を先に実装してから層間接続電極６を形成するようにしたところである。このように半導体チップ５を先に実装することにより、研削処理を先に行うことができるようになる。
【００６５】
図１０はその製造工程を示すもので、下地準備工程Ｒ１（下地準備工程Ｓ１と同じ）を実施すると、次に、図８（ａ）に示すように、準備した配線基板２に半導体チップ５を実装する（チップ実装工程Ｒ２）。続いて、図８（ｂ）に示すように、実装した半導体チップ５をその状態で研削処理を行い所定厚さ寸法に調整する（研削工程Ｒ３）。
【００６６】
次に、層間接続電極形成工程Ｒ４を実施することにより、層間接続電極６を形成する。この場合、まず、図８（ｃ）に示すように、配線基板２上に厚膜レジスト１０を半導体チップ５を覆うように塗布する（厚膜レジスト塗布工程Ｐ１）。次に、図８（ｄ）に示すように、第１の実施形態と同様にしてフォトマスク１１を用いて紫外線で露光する（露光工程Ｐ２）。この後、図９（ｅ）に示すように、現像処理を行って層間接続電極６を形成する部分の厚膜レジスト１０を選択的に除去して開口部１０ａを形成する（開口部形成工程Ｐ３）。
【００６７】
次に、図９（ｆ）に示すように、めっき処理を実施することにより、開口部１０ａの部分に層間接続電極６となる金属例えば銅（Ｃｕ）を充填形成する（電極形成工程Ｐ４）。続いて、図９（ｇ）に示すように、厚膜レジスト１１を除去して層間接続電極６を独立して形成された状態にする（厚膜レジスト除去工程Ｐ５）。以上のようにして、層間接続電極形成工程Ｒ４が終了し、層間接続電極６が形成される。
【００６８】
以下の工程においては、第２の実施形態と同様にして、樹脂層形成工程Ｒ５（樹脂層形成工程Ｑ４と同じ）を実施すると共に、加圧硬化処理工程Ｒ６（加圧硬化処理工程Ｑ５と同じ）を実施することにより、積層回路モジュール１５を得ることができる。
【００６９】
このような第３の実施形態によっても同様の効果を得ることができると共に、研削工程Ｒ３を層間接続電極６を形成する前に実施するので、層間接続電極６の高さ寸法を半導体チップ５の高さ寸法に対して高くなるように設定することができ、これによって樹脂層１６を１層分形成するだけの加工処理で積層回路モジュール１５を形成することができるようになる。
【００７０】
（第４の実施形態）
図１１ないし図１３は本発明の第４の実施形態を示すもので、第３の実施形態と異なるところは、半導体チップ５を実装した後に、研削工程に先だって厚膜レジスト１０を塗布する工程を実施するようにしたところである。図１３はその製造工程を示すもので、下地準備工程Ｔ１（下地準備工程Ｒ１と同じ）を実施すると共に、図１１（ａ）い示すようにチップ実装工程Ｔ２（チップ実装工程Ｒ２と同じ）を実施する。
【００７１】
続いて、図１１（ｂ）に示すように、厚膜レジスト塗布工程Ｔ３を実施する。この場合、ここではパターン形成材料である厚膜レジスト１８としてポジタイプのレジストを用いている。塗布した後に、厚膜レジスト１８を熱硬化させるために、例えば１００℃程度で熱処理する。これは、続く研削処理に対して厚膜レジスト１８が損傷を受けないようにするためである。
【００７２】
そして、厚膜レジスト１８を塗布した状態で、続いて図１１（ｃ）に示すように、研削工程Ｔ４を実施する。つまり、ここでは、厚膜レジスト１８と共に半導体チップ５を所定厚さ寸法となるまで研削処理を行うことになる。したがって、厚膜レジスト１８としては、研削処理を行ってもこれによって損傷を受けることのない材料を選んで使用することが前提である。
【００７３】
続いて、図１１（ｄ）に示すように、ポジタイプ用のパターニングが施されたフォトマスク１９を研削された面厚膜レジスト１８の表面に位置合わせをして載置して紫外線により露光を行う（露光工程Ｔ５）。この後、図１１（ｅ）に示すように、露光された厚膜レジスト１８の現像処理を行って層間接続電極６に対応する部分に開口部１８ａを形成する（開口部形成工程Ｔ６）。
【００７４】
次に、図１２（ｆ）に示すように、形成した開口部１８ａに電極金属を充填するように前述したようなめっき処理を行う（電極形成工程Ｔ７）。このとき、めっき処理により形成する層間接続電極６の高さ寸法は、厚膜レジスト１８の上面よりも突出する所定位置までとされている。開口部１８ａの上面部よりも上の部分では層間接続電極６はやや広がる傾向となる場合もあるが、実質的に悪影響を及ぼさぬ程度の量である。
【００７５】
この後、図１２（ｇ）に示すように、厚膜レジスト１８を除去すると（厚膜レジスト除去工程Ｔ８）、第３の実施形態における図９（ｇ）と同じ状態に形成することができる。この後、同様の製造工程を経て積層回路モジュール１５を得る。具体的には、図１２（ｈ）に示すように、エポキシ系熱硬化性樹脂１７を塗布して樹脂層形成工程Ｔ９を実施する。次いで、離型剤１４ａを表面に塗布した平板ガラス１４を用いて加圧硬化処理工程Ｔ９を実施する。これにより、図１２（ｊ）に示すように、積層回路モジュール１５を得る。
そして、このような第４の実施形態によっても、第３の実施形態と同様の作用硬化を得ることができる。
【００７６】
（第５の実施形態）
図１４及び図１５は本発明の第５の実施形態を示すもので、第２，第３あるいは第４の実施形態と異なるところは、樹脂層１６を加圧硬化処理工程Ｑ５，Ｒ６やＴ１０のように形成するのではなく、熱硬化した樹脂１７を研削することで樹脂層１６を得るようにしたところである。
【００７７】
すなわち、配線基板２に実装された半導体チップ５は所定厚さ寸法に研削されており、その周辺部には層間接続電極６が半導体チップ５の高さ寸法よりも高い所定寸法に形成された状態とされた（第２の実施形態の図６（ｂ）の状態、第３の実施形態の図９（ｇ）の状態、第４の実施形態の図１２（ｇ）の状態）後に、次の構成が実施される。
【００７８】
図１５にその製造工程の一部を示すように、まず、エポキシ系熱硬化性樹脂１７を塗布して樹脂層形成工程Ｔ９を実施する（図１４（ａ）参照）。続いて、所定温度で熱処理を行うことで塗布した熱硬化性樹脂１７を硬化させる（熱硬化処理工程Ｔ１１）。この後、図１４（ｂ）に示すように、熱硬化樹脂１７を上面から層間接続電極６が露出するまで研削する（研削工程Ｔ１２）。これにより、積層回路モジュール１５を得ることができる。
【００７９】
（第６の実施形態）
図１６は本発明の第６の実施形態を示すもので、第４の実施形態と異なるところは、電極形成工程Ｔ７の形成方法とそれ以降の処理工程である。すなわち、この実施形態においては、層間接続電極２０を、めっき処理ではなく印刷処理により形成するようにしたところが異なる。
【００８０】
第４の実施形態で述べたように、厚膜レジスト１８を露光工程Ｔ５を経て開口部形成工程Ｔ６により、開口部１８ａを形成すると（図１１（ｅ）参照）、この後、スクリーン印刷の技術を用いて、スキージ２１により導電性ペースト２２を厚膜レジスト１８の上から印刷処理を行う（図１６（ａ）参照）。これにより、厚膜レジスト１８の開口部１８ａの内部に導電性ペースト２２を充填させ、この後、熱硬化処理を行って層間接続電極２０を形成する。
【００８１】
続いて、図１６（ｂ）に示すように、厚膜レジスト１８を除去すると、導電性ペースト２２により立設された層間接続電極２０が得られる。なお、この状態では、印刷処理の関係で、層間接続電極２０の高さ寸法を厚膜レジスト１８の高さ寸法以上に形成することができないので、半導体チップ５の高さ寸法と同じ寸法に形成されることになる。しがたって、以降の処理工程においては、第４の実施形態と同様の処理工程を実施することができないので、次のようにして処理を実施する。
【００８２】
まず、半導体チップ５及び層間接続電極２０を覆うようにエポキシ系熱硬化性樹脂を塗布して加圧熱硬化処理工程を行うことで第１層の樹脂層３を形成する。続いて、第１の実施形態における配線電極形成工程Ｓ６を実施することで、層間接続電極２０の上部に、図１６（ｄ）に示すように、バンプ電極９を形成する。続いて、第２層の樹脂層形成工程Ｓ７を実施して、バンプ電極９を埋め込むようにして第２層の樹脂層４を形成し、これにより積層回路モジュールを得ることができる。
【００８３】
（第７の実施形態）
図１７は本発明の第７の実施形態を示すもので、上述の各実施形態と異なり、次のようにして層間接続電極２３を形成する。すなわち、配線基板２上に半導体チップ５（厚さ寸法１００μｍ程度）を実装し（図１７（ａ）参照）、この状態で、超音波接合装置２４を用いて金（Ａｕ）製の柱（例えば、高さ２００μｍ、直径１００μｍ程度の金線）を超音波接合する（図１７（ｂ）参照）。この場合、半導体チップ５の実装状態での高さ寸法は１５０μｍ程度であるから、層間接続電極２３は半導体チップ５よりも５０μｍ程度高い寸法に設定されている。この後、エポキシ系熱硬化性樹脂１２を塗布し（図１７（ｃ）参照）、以降は、加圧硬化処理工程を実施して積層回路モジュールを得る。
【００８４】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
パターン形成材料として厚膜レジスト１０，１８などを用いた場合について説明したが、これに限らず、ＬＩＧＡプロセス以外に適用される材料であっても、上記目的を達成可能なものであれが使用することができる。
【００８５】
第１層の樹脂層３及び第２層の樹脂層４を用いる構成の場合に、同じ樹脂を用いても良いし、異なる種類の樹脂を用いても良い。それらの選択は、応力の関係や親和性あるいは電気的特性などの様々な観点から最適なものを用いることができる。
第２の樹脂層４中に埋込形成しているバンプ電極９は、導電性ペーストを印刷などにより形成しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す処理工程に対応した模式的断面図（その１）
【図２】処理工程に対応した模式的断面図（その２）
【図３】処理工程に対応した模式的断面図（その３）
【図４】工程フロー図（その１）
【図５】工程フロー図（その２）
【図６】本発明の第２の実施形態を示す処理工程に対応した模式的断面図
【図７】工程フロー図
【図８】本発明の第３の実施形態を示す処理工程に対応した模式的断面図（その１）
【図９】処理工程に対応した模式的断面図（その２）
【図１０】工程フロー図
【図１１】本発明の第４の実施形態を示す処理工程に対応した模式的断面図（その１）
【図１２】処理工程に対応した模式的断面図（その２）
【図１３】工程フロー図
【図１４】本発明の第５の実施形態を示す処理工程に対応した模式的断面図
【図１５】工程フロー図
【図１６】本発明の第６の実施形態を示す処理工程に対応した模式的断面図
【図１７】本発明の第７の実施形態を示す処理工程に対応した模式的断面図
【符号の説明】
１，１５は積層回路モジュール、２は配線基板、３は第１層の樹脂層、４は第２層の樹脂層、５は半導体チップ、６，２０，２３は層間接続電極、７はバンプ電極、８は異方性導電ペースト、９はバンプ電極、１０，１８は厚膜レジスト（パターン形成材料）、１０ａは開口部、１１，１９はフォトマスク、１２，１３，１７はエポキシ系熱硬化性樹脂、１４は平板ガラス、１４ａは離型剤、１６は樹脂層、２１はスキージ、２２は導電性ペースト、２４は超音波接合装置である。
Claims (11)
- 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に厚膜のパターン形成材料を塗布する工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と、
前記半導体チップをベアチップ実装する工程と、
この半導体チップを覆うようにして樹脂を塗布する工程と、
前記塗布された樹脂の上から研削処理を行うことで前記半導体チップを所定の厚さ寸法に研削すると共に前記層間接続電極を露出させる工程と、
露出している前記層間接続電極に電気的に接続するスタッドバンプを形成する工程と、
前記スタッドバンプの少なくとも上面部分を露出する状態で且つ前記半導体チップの研削された上面部を覆うように樹脂層を形成する工程と
を含んでなる積層回路モジュールの製造方法。 - 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に厚膜のパターン形成材料を塗布する工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と、
実装状態での高さ寸法が前記層間接続電極の高さ寸法以下となるようにあらかじめ研削された前記半導体チップをベアチップ実装する工程と、
前記半導体チップを覆うと共に前記層間接続電極の少なくとも上面部を露出させるように樹脂層を形成する工程と
を実施することを特徴とする積層回路モジュールの製造方法。 - 請求項２に記載の積層回路モジュールの製造方法において、
前記半導体チップの実装状態では、その高さ寸法が前記層間接続電極の高さ寸法よりも所定寸法以上低くなるように設定されていることを特徴とする積層回路モジュールの製造方法。 - 下地となる配線基板もしくは他の積層回路モジュールの上に半導体チップを電気的に接続した状態で樹脂封止した構成の積層回路モジュールを積層形成する積層回路モジュールの製造方法において、
前記下地に前記半導体チップを実装する工程と、
前記下地に前記半導体チップを覆うように厚膜のパターン形成材料を塗布する工程と、
前記厚膜のパターン形成材料が塗布された状態で前記半導体チップの高さが所定高さ寸法となるまで研削処理を行う工程と、
前記パターン形成材料に対して前記下地と上部との間を電気的に接続するための層間接続電極の形状に対応した開口部を形成する工程と、
前記パターン形成材料の開口部を充填するように前記層間接続電極を形成する工程と、
前記パターン形成材料を除去する工程と
を実施することを特徴とする積層回路モジュールの製造方法。 - 請求項２ないし４のいずれかに記載の積層回路モジュールの製造方法において、
前記半導体チップ及び前記層間接続電極を覆うように塗布された樹脂に対して、上面部から平板により加圧しながら熱硬化処理をすることにより前記層間接続電極の少なくとも上面部を露出させる状態に形成することを特徴とする積層回路モジュールの製造方法。 - 請求項２ないし５のいずれかに記載の積層回路モジュールの製造方法において、
前記半導体チップ及び前記層間接続電極を覆うように塗布された樹脂に対して、この樹脂を熱硬化させると共に、その後研削処理を行うことにより前記層間接続電極の上面部を露出させる状態に形成することを特徴とする積層回路モジュールの製造方法。 - 請求項１ないし６のいずれかに記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、ネガ特性もしくはポジ特性を有する感光材料であることを特徴とする積層回路モジュールの製造方法。 - 請求項７に記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、紫外線、Ｘ線もしくは他の放射線等の可視光よりも短波長の光源で感光させる材料を用いることを特徴とする積層回路モジュールの製造方法。 - 請求項１ないし８のいずれかに記載の積層回路モジュールの製造方法において、
前記パターン形成材料は、熱硬化特性を有するものを用いていることを特徴とする積層回路モジュールの製造方法。 - 請求項１ないし９のいずれかに記載の積層回路モジュールの製造方法において、
前記層間接続電極の形成工程では、めっき処理を行うことで前記パターン形成材料の開口部に金属を充填することにより前記層間接続電極を形成することを特徴とする積層回路モジュールの製造方法。 - 請求項１ないし９のいずれかに記載の積層回路モジュールの製造方法において、
前記層間接続電極の形成工程では、前記パターン形成材料の開口部内に埋め込むように導電性ペーストを充填することにより前記層間接続電極を形成することを特徴とする積層回路モジュールの製造方法。
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