JP4378425B2 - 相変化材料メモリ素子を利用する不揮発性連想メモリ - Google Patents
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Description
本発明は、一般に、メモリ・デバイスに関し、より具体的には、集積回路の連想メモリ・デバイスに関する。
ランダム・アクセス・メモリ（ＲＡＭ）はデータをアドレスと関連させる。ダイナミックＲＡＭ（ＤＲＡＭ）及びスタティックＲＡＭ（ＳＲＡＭ）のような揮発性ＲＡＭが、伝統的に今日のコンピュータに使用されている。しかしながら、無線のモバイル・コンピュータ・システムがより広く普及するにつれて、メモリ領域における集中的な研究及び開発は、現在、新規の不揮発性メモリに重点をおいている。今日既知の重要な不揮発性ＲＡＭは、チタン酸鉛ジルコニウム（ＰＺＴ）材料の異なる分極による非線形容量を利用する強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気極性による磁気抵抗変化を利用する磁気ＲＡＭ（ＭＲＡＭ）、並びに、秩序（導電性）及び無秩序（抵抗）相における抵抗変化を利用するカルコゲニド相変化材料である。
電気通信技術における進歩は、連想メモリデバイス（ＣＡＭ）を使用する用途の数を増加させている。ＣＡＭはアドレスをデータと関連させる。データは、ＣＡＭにストアされているデータに対する一致を検索するＣＡＭの入力部に与えられる。一致が見出されたとき、ＣＡＭはデータのアドレス位置を識別する。
大部分の既存のＣＡＭ製品は、ＳＲＡＭ又はＤＲＡＭセルをベースにした揮発性の技術製品である。図１は、典型的なＳＲＡＭベースのバイナリＣＡＭセル１０を示す。２つのインバータＩＮＶ１及びＩＮＶ２は、ノードＮ１及びＮ２上に真及び相補データをストアするラッチを形成する。書き込みモードにおいては、データは、ビット・ラインＢＬ及びｂＢＬを通して、負チャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタＴ１及びＴ２を介してＣＡＭセルに書き込まれる。検索モードのプリチャージ段階において、マッチライン（ＭＬ）はプリチャージされて高状態となる。検索モードの評価段階においては、ＣＡＭに与えられた入力データは検索ラインＳＬ及びｂＳＬを通してＣＡＭセルに送られる。
一致が存在する場合には、Ｔ３及びＴ４のパス、並びにＴ５及びＴ６のパスにおける２つのゲートが異なる極性を有するので、各々のパスのトランジスタのうちの１つがオフとなる。従って、一致したＣＡＭセルを介してマッチ・ラインとシンク・ラインの間に電流は流れない。
一方、不一致が存在する場合には、２つのパスのうちの１つが両方のトランジスタをオンにし、シンク・ラインとマッチ・ラインの間を電流が流れるのを可能にする。シンク・ラインは、通常は、接地に接続され、従って、不一致が起こるときにはマッチ・ラインを放電させる。１６ビット幅のＣＡＭの例においては、各々のマッチ・ラインは全部で１６のＣＡＭセル１０に接続される。ＣＡＭセルのどれかが不一致を示すときには、マッチ・ラインは放電されてゼロ状態となる。１６個全てのセルが一致である場合には、マッチ・ラインはプリチャージされた高レベルに留まることになり、一致が見出される。
ＳＲＡＭベースのＣＡＭが今日の技術を支配しているが、それは電力がオフにされるときにデータが失われる揮発性技術である。将来の計算用途において、特にモバイル用途に対しては、不揮発性技術が普及する可能性が高い。
いくつかの既知の不揮発性ＣＡＭのアプローチが存在する。特許文献１は、電気的消去可能でプログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）セルを有する不揮発性ＣＡＭを説明している。ＥＥＰＲＯＭベースのＣＡＭは、揮発性ＣＡＭと比較すると遥かに遅いプログラミング時間を必要とする。より最近では、特許文献２及び特許文献３は、磁気ＲＡＭセルをベースにした不揮発性ＣＡＭを説明している。このようなセルは、磁気層のより広範囲の堆積、並びに小さな抵抗変化の高感度検出の必要性に直面する。例えば、ＭＲＡＭセルにおける「１」状態及び「０」状態に対する典型的な磁気抵抗変化は２０％−３０％であり、最高の報告されている検査データは１００％に至る。
従って、改善された不揮発性ＣＡＭシステムに対する必要性が存在する。
従って、改善された不揮発性ＣＡＭシステムに対する必要性が存在する。
従来技術の上述及び他の欠点と欠陥は、相変化材料を利用するＣＡＭセル及びシステムによって克服又は緩和される。
例えば、本発明の１つの態様において、不揮発性連想メモリ・セルは、マッチ・ラインに接続した１つの端部を有する第１相変化材料素子と、ワード・ラインに接続したゲート、真ビット読み取り書き込み検索ラインに接続したソース、及び第１相変化材料素子の別の端部に接続したドレインを有する第１トランジスタと、マッチ・ラインに接続した１つの端部を有する第２相変化材料素子と、ワード・ラインに接続したゲート、相補ビット読み取り書き込み検索ラインに接続したソース、及び第２相変化材料素子の別の端部に接続したドレインを有する第２トランジスタとを備える。
例えば、本発明の１つの態様において、不揮発性連想メモリ・セルは、マッチ・ラインに接続した１つの端部を有する第１相変化材料素子と、ワード・ラインに接続したゲート、真ビット読み取り書き込み検索ラインに接続したソース、及び第１相変化材料素子の別の端部に接続したドレインを有する第１トランジスタと、マッチ・ラインに接続した１つの端部を有する第２相変化材料素子と、ワード・ラインに接続したゲート、相補ビット読み取り書き込み検索ラインに接続したソース、及び第２相変化材料素子の別の端部に接続したドレインを有する第２トランジスタとを備える。
相変化材料の一例は、カルコゲニド合金、ＧｅｘＳｂｙＴｅｚである。磁気抵抗ベースのメモリ素子に使用される材料と比較すると、相変化材料は少なくとも１桁の抵抗変化を示す。
相変化材料（ＰＣＭ）素子を不揮発性（ＮＶ）メモリに備えることが利点である。この素子は連想メモリ（ＣＡＭ）モード及びランダム・アクセス・メモリ（ＲＡＭ）モードの両方において動作することができる。例証的な実施形態は、ＮＶ−ＣＡＭアレイ及び周辺回路のための不揮発性連想メモリ・セル、システムアーキテクチャ、及び動作方法を提供する。周辺回路は、ＣＡＭモードにおいてプリチャージ及び検索動作をサポートする。例証的なアーキテクチャはまた、ＲＡＭモードにおけるワード・ラインの活性化、書き込み及び読み取り動作をサポートする。またさらに、本発明の例証的なＰＣＭ素子はまた、ビット・ブロック機能及びワード・マスク機能を有する。
本発明のこれら及び他の目的、特徴及び利点は、添付の図面と併せて理解される、その例証的な実施形態の以下の詳細な説明から明らかとなるであろう。
カルコゲニドのような、相変化材料（ＰＣＭ）を使用する不揮発性メモリは、引用によりここに組み入れられる特許文献４に開示されている。「カルコゲン」という用語は、周期表のＶＩ族の元素を示す。カルコゲニドは、ゲルマニウム、アンチモン及びテルルなどの合金のようなこれらの元素のうちの少なくとも１つを含む材料を指す。カルコゲニド相変化材料、例えば、Ｇｅ２Ｓｂ２Ｔｅ５は、広範囲の抵抗状態にプログラム及び再プログラムすることができる。
ＰＣＭベースのメモリにおいて、データ・プログラミングは、電気パルスがカルコゲニド抵抗器に加えられるときの熱的に誘導される構造的相変化により達成される。書き込み動作においては、高電流の短パルスが、高抵抗を有するアモルファス相（又はいわゆる「リセット」状態）をもたらす。より低くより長い電流パルスは低抵抗を有する結晶相（又は低抵抗の「セット」状態と呼ばれる）をもたらす。読み取り動作は、何ら相変化を引き起こさないより低い電流で実行される。２つの状態間の抵抗の比は１０００倍よりも大きくすることができ、このことが高い検出限界を与える。
さらなる例として、引用によりここに組み入れられる特許文献５は、書き込み動作中に、電流がＰＣＭに加えられてその融解温度よりも高いか又は等しい温度を生じ、次いでＰＣＭが急速に冷却されるとき、ＰＣＭはアモルファスになり、データ「１」をＰＣＭに記録することができることを開示している。この場合、ＰＣＭは「リセット」状態に入ったと言われる。ＰＣＭが結晶化温度より高いか又は等しい温度で加熱され、所定の時間維持され、そして冷却される場合には、ＰＣＭは結晶となり、データ「０」をＰＣＭに記録することができる。この場合、ＰＣＭは「セット」状態に入ったと言われる。外部電流がＰＣＭに加えられるときには、ＰＣＭの抵抗が変化する。ＰＣＭの抵抗が変化するとき、電圧が変化し、従って、バイナリ値「１」及び「０」の表現を可能にする。読み取り動作においては、ビット・ライン及びワード・ラインを選択して特定のメモリ・セルを選ぶことができる。
図２は、相変化材料（ＰＣＭ）のランダム・アクセス・メモリ（ＲＡＭ）アレイ２０の典型的な実施を示すが、これはＰＣＭ ＲＡＭセル２１のアレイである。アレイは、複数のワード・ライン及び複数のビット・ライン、並びに、セルの二次元マトリックスを備える。ＰＣＭ−ＲＡＭセル２１は、（１）電圧電源ＶＡに接続した１つの端部を有する、小円で表された相変化材料２２と、（２）ワード・ライン（ＷＬ）２４に接続したゲート、並に、それぞれビット・ライン（ＢＬ）２５及び相変化材料２２に接続したソース及びドレインを有するｎ型電界効果トランジスタ（ｎＦＥＴ）２３とを備える。アレイ内の１つのワード・ラインのみが書き込み及び読み取り動作に活性化される。書き込み動作中には、電流パルスがビット・ラインに沿って送られ、パルス強度及び長さに基づいて、１及び０をプログラムする。読み取り動作中には、閾値レベル（相変化に対する）より低い電流パルスがビット・ラインに沿って送られ、そしてセンス増幅器が使用される。
本発明の原理によれば、相変化材料（ＰＣＭ）を使用する連想メモリ（ＣＡＭ）が提供される。相変化材料連想メモリ（ＰＣＭ−ＣＡＭ）は、ＰＣＭ−ＣＡＭセルのアレイと、連想メモリ（ＣＡＭ）動作のための周辺回路と、ランダム・アクセス・メモリ（ＲＡＭ）動作のための周辺回路とを備えるシステムである。
図３は、相変化材料連想メモリ（ＰＣＭ−ＣＡＭ）セル３０の例証的な実施形態を示す。ＰＣＭ−ＣＡＭセル３０は、（１）マッチ・ライン（ＭＬ）３１に接続した１つの端部を有する、小円で表された第１相変化材料素子３２と、（２）ワード・ライン（ＷＬ）３４に接続したゲート、並びに、それぞれ真ビット読み取り書き込み検索ライン（ＢＳＬ）３５及び第１相変化材料素子３２に接続したソース及びドレインを有する第１トランジスタ（例えば、ｎチャネル電界効果トランジスタ）３３と、（３）マッチ・ライン（ＭＬ）３１に接続した１つの端部を有する、小円で表された第２相変化材料素子３２ｂと、（４）ワード・ライン（ＷＬ）３４に接続したゲート、並びに、それぞれ相補ビット読み取り書き込み検索ライン（ｂＢＳＬ）３５ｂ及び第２相変化材料素子３２ｂに接続したソース及びドレインを有する第２トランジスタ（例えば、ｎチャネル電界効果トランジスタ）３３ｂとを備える。
表１はＲＡＭモードにおける書き込み及び読み取り動作を説明し、一方、表２はＣＡＭモードにおけるプリチャージ及び検索動作を説明する。
ＲＡＭモード
ここで「１」はリセット状態（高抵抗）で示され、「０」はセット状態（低抵抗）で示される。対応するパルス電流は、Ｉｒｅｓｅｔ＞Ｉｓｅｔ＞Ｉｒｅａｄである。
ＣＡＭモード
ＲＡＭモード
ＣＡＭモード
「０」に対する検索動作においては、ｂＢＳＬは低状態にされ、一方、ＢＳＬは浮動又は弱く高い状態に設定される（その結果、不一致の間、ＭＬを充電しない）。データが「０」である場合には、マッチ・ライン（ＭＬ）は、ｂＢＳＬへの高抵抗パスを有するので、高状態に留まる。データが「１」である場合には、ＭＬは、ｂＢＳＬへの低抵抗パスを有するので、放電して低状態になる。同様に、「１」に対する検索動作においては、ＢＳＬは低状態にされ、一方、ｂＢＳＬは浮動又は弱く高い状態に設定される。
相変化材料を通る電流は、ＣＡＭ動作の間、ストアされているデータを上書きすることを避けるために、閾値より小さくなるように制限する必要がある。
ＣＡＭのアレイにおいて、各々のワード・ライン及び対応するマッチ・ラインは多数のセルに接続される。いずれか１つのセルが不一致である場合には、マッチ・ラインのラインは低状態にされることになる。全てのセルが一致である場合には、マッチ・ラインは高状態に留まる。
図４に示されるＰＣＭ−ＣＡＭアレイ４０は、複数のワード・ライン（ＷＬ）及びマッチ・ライン（ＭＬ）、複数の真ビット読み取り書き込み検索ライン（ＢＬ−ＳＬ）及び相補ビット読み取り書き込み検索ライン（ｂＢＳＬ）、並びに、ＰＣＭ−ＣＡＭセル３０（図３に示されるような）の二次元マトリックスを備える。真及び相補ビット読み取り書き込み検索ライン（ＢＳＬ及びｂＢＳＬ）の各対は、読み取り、書き込み及び検索ライン（ＳＬ）ドライバ・ブロック５０に接続される。読み取り、書き込み及びＳＬドライバ・ブロック５０は、ＲＡＭモードにおいて読み取り及び書き込み動作を実行し、また、ＣＡＭモードにおいてＣＡＭセルと比較されるデータを送る。
各々のマッチ・ライン（ＭＬ）は、マッチ・ライン（ＭＬ）制御ブロック６０に接続される。ＲＡＭモードにおいて、マッチ・ライン（ＭＬ）制御ブロック６０は、マッチ・ライン（ＭＬ）に正の電圧電源（従来のＰＣＭにおける電圧電源ＶＡのような）を提供する。ＲＡＭモードにおいて、ワード・ライン・ドライバ・ブロック７０は、従来のＷＬデコーダ及びドライバのように機能し、ＲＡＭモードにおいて１つのワード・ラインのみを活性化させる。ＣＡＭモードにおいては、ワード・ライン・ドライバ・ブロック７０は全てのワード・ラインを高電圧レベル（例えば１．５Ｖ〜３．５Ｖ）にする。
読み取り、書き込み及び検索ライン・ドライバ５０は図５に示される。信号ＳＥＴ、ＲＥＳＥＴ及びＲＥＡＤは、０の書き込み、１の書き込み及び読み取り動作を実行するために対応するトランジスタを切り替えるのに使用される。適切なトランジスタのサイズ調整により、パルス電流は必要な範囲に設定されることになる。
マッチ・ライン制御ブロック６０は図６に示される。ＲＡＭモードにおいて、このブロックはマッチ・ラインを電圧レベルＶＡ（例えば、１．０Ｖ〜２．０Ｖ）にプリチャージする。ＣＡＭモードにおいては、ブロック６０は、プリチャージ段階において、マッチ・ラインを高レベル（例えば、１．０Ｖ〜２．０Ｖ）にプリチャージし、評価段階においてセンス動作を実行する。
ワード・ラインの１つ又は１群を不活性化することにより（例えば、それらを駆動しないことにより）、対応するワード・ラインはマスクされてＣＡＭ検索動作に関与しなくなる。ＢＳＬ及びｂＢＳＬの両方を、それらのうちの１つを低状態にする代わりに、浮動又は弱く高い状態（例えば、０．５Ｖ〜２．０Ｖ）に設定することによって、対応する検索ラインがブロックされる。
本明細書において、本発明の例証的な実施形態が添付の図面を参照して説明されたが、本発明はそれらの実施形態通りには限定されないこと、及び、本発明の範囲又は趣旨から逸脱することなく、種々の他の変更及び修正を当業者によって施すことができることを理解されたい。
１０：ＳＲＡＭベースのバイナリＣＡＭセル
２０：相変化材料（ＰＣＭ）のランダム・アクセス・メモリ（ＲＡＭ）のアレイ
２１：ＰＣＭ−ＲＡＭセル
２２：相変化材料
２３：ｎチャネル電界効果トランジスタ
２４、３４：ワード・ライン
２５：ビット・ライン
３０：相変化材料連想（ＰＣＭ−ＣＡＭ）セル
３１：マッチ・ライン
３２：第１相変化材料
３２ｂ：第２相変化材料
３３：第１トランジスタ（ｎチャネル電界効果トランジスタ）
３３ｂ：第２トランジスタ（ｎチャネル電界効果トランジスタ）
３５：真ビット読み取り書き込み検索ライン
３５ｂ：相補ビット読み取り書き込み検索ライン
４０：ＰＣＭ−ＣＡＭアレイ
５０：読み取り書き込み検索ライン・ドライバ・ブロック
６０：マッチ・ライン制御ブロック
７０：ワード・ライン・ドライバ・ブロック
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３３ｂ：第２トランジスタ（ｎチャネル電界効果トランジスタ）
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Claims (21)
- 不揮発性連想メモリ・セルであって、
マッチ・ラインに直接接続した１つの端部を有する第１相変化材料素子と、
ワード・ラインに接続したゲートと、真ビット読み取り書き込み検索ラインに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する、第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、相補ビット読み取り書き込み検索ラインに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備えるメモリ・セル。 - 前記第１相変化材料素子及び前記第２相変化材料素子の各々はカルコゲニドを含む、請求項１に記載のメモリ・セル。
- 前記第１相変化材料素子及び前記第２相変化材料素子の各々は、ゲルマニウム、アンチモン及びテルルのうちの少なくとも１つを含んだ合金を含む、請求項１に記載のメモリ・セル。
- 前記第１相変化材料素子及び前記第２相変化材料素子の各々はＧｅ２Ｓｂ２Ｔｅ５を含む、請求項１に記載のメモリ・セル。
- 前記第１トランジスタ及び前記第２トランジスタの各々はｎチャネル電界効果トランジスタを含む、請求項１に記載のメモリ・セル。
- 不揮発性連想メモリ・システムであって、
複数のワード・ラインと、
複数のマッチ・ラインと、
複数の真ビット読み取り書き込み検索ラインと、
複数の相補ビット読み取り書き込み検索ラインと、
不揮発性連想メモリ・セルのアレイとを備え、前記メモリ・セルのうちの少なくとも１つは、
前記複数のマッチ・ラインのうちの１つに直接接続した１つの端部を有する第１相変化材料素子と、
前記複数のワード・ラインのうちの１つに接続したゲートと、前記複数の真ビット読み取り書き込み検索ラインのうちの１つに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、前記複数の相補ビット読み取り書き込み検索ラインのうちの１つに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備える、メモリ・システム。 - 前記不揮発性連想メモリ・セルのアレイは、不揮発性連想メモリ・セルの二次元マトリックスを含む、請求項６に記載のメモリ・システム。
- 前記複数のマッチ・ラインにそれぞれ接続した複数のマッチ・ライン制御ブロックをさらに備える、請求項６に記載のメモリ・システム。
- 少なくとも１つのマッチ・ライン制御ブロックは、第１モードにおいて、マッチ・ラインを第１電圧レベルにまでプリチャージし、第２モードにおいては、プリチャージ段階で前記マッチ・ラインを第２電圧レベルにまでプリチャージし、評価段階ではセンス動作を実行する、請求項８に記載のメモリ・システム。
- 前記複数のワード・ラインにそれぞれ接続した複数のワード・ライン・ドライバ・ブロックをさらに備える、請求項６に記載のメモリ・システム。
- 少なくとも１つのワード・ライン・ドライバ・ブロックは、第１モードにおいて、ワード・ライン・デコーダ及びドライバとして機能し、第２モードにおいては、前記複数のワード・ラインを所定の電圧レベルにする、請求項１０に記載のメモリ・システム。
- 前記複数の真ビット読み取り書き込み検索ラインと前記複数の相補ビット読み取り書き込み検索ラインとの対にそれぞれ接続した複数の読み取り書き込み検索ライン・ドライバをさらに備える、請求項６に記載のメモリ・システム。
- 少なくとも１つの読み取り書き込み検索ライン・ドライバは、０書き込み動作、１書き込み動作及び読み取り動作をそれぞれ実行するために、対応するトランジスタを切り替えるのに使用されるセット信号、リセット信号及び読み取り信号を発生させる、請求項１２に記載のメモリ・システム。
- 前記ワード・ラインのうちの１つ又は複数を非活性化することにより、対応するワード・ラインがマスクされて連想メモリの検索動作に関与しなくなる、請求項６に記載のメモリ・システム。
- 真ビット読み取り書き込み検索ラインと相補ビット読み取り書き込み検索ラインの対を浮動又は弱く高いレベルのうちの１つに設定することにより、対応する検索ラインがブロックされる、請求項６に記載のメモリ・システム。
- 不揮発性メモリ・セルであって、
マッチ・ラインに直接接続した１つの端部を有する第１相変化材料素子と、
ワード・ラインに接続したゲートと、真ビット読み取り書き込み検索ラインに接続したソースと、前記第１相変化材料素子の別の端部に接続したドレインとを有する第１トランジスタと、
前記マッチ・ラインに直接接続した１つの端部を有する、第２相変化材料素子と、
前記ワード・ラインに接続したゲートと、相補ビット読み取り書き込み検索ラインに接続したソースと、前記第２相変化材料素子の別の端部に接続したドレインとを有する第２トランジスタとを備え、
前記第１トランジスタ、前記第１相変化材料素子、前記第２トランジスタ及び前記第２相変化材料素子は、ランダムアクセスメモリモード（ＲＡＭ）、若しくは連想メモリモード（ＣＡＭ）で選択的に動作する、前記不揮発性メモリ・セル。 - 請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＲＡＭモードにおける論理１書き込み時に、前記マッチ・ラインは固定した電圧に維持されてリセット電流が前記真ビット読み取り書き込み検索ラインに付与され、セット電流が前記相補ビット読み取り書き込み検索ラインに付与されて、前記第１相変化材料素子がリセット状態になり、それにより論理１を記憶し、一方、前記第２相変化材料素子がセット状態になり、それにより論理０を記憶する、前記不揮発性メモリ・セル。
- 請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＲＡＭモードにおける論理０書き込み時に、前記マッチ・ラインは固定した電圧に維持されてセット電流が前記真ビット読み取り書き込み検索ラインに付与され、リセット電流が前記相補ビット読み取り書き込み検索ラインに付与されて、前記第１相変化材料素子がセット状態になり、それにより論理０を記憶し、一方、前記第２相変化材料素子がリセット状態になり、それにより論理１を記憶する、前記不揮発性メモリ・セル。
- 請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＣＡＭモードにおける論理０検索動作において、前記相補ビット読み取り書き込み検索ラインは、ローにされ、一方、真ビット読み取り書き込み検索ラインはフロートにセットされる、前記不揮発性メモリ・セル。
- 請求項１９に記載の前記不揮発性メモリ・セルにおいて、前記第１相変化材料素子はリセット状態にあり、前記マッチ・ラインは、前記相補ビット読み取り書き込みラインへの導通パスにより、ロー状態に放電される、前記不揮発性メモリ・セル。
- 請求項１６に記載の前記不揮発性メモリ・セルにおいて、ＣＡＭモードにおける論理１検索動作において、前記ビット読み取り書き込み検索ラインは、ロー状態にされ、前記相補読み取り書き込み検索ラインはフローとにセットされる、前記不揮発性メモリ。
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