JP4377480B2 - 超音波診断装置の送信回路及び送信制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、超音波診断装置の送信回路及び送信制御方法に係り、とくに、少なくとも波形振幅及び遅延時間に関して送信チャンネル毎に任意波形の超音波信号を送信できる超音波診断装置の送信回路及び送信制御方法に関する。
【0002】
【従来の技術】
超音波信号の医学的な応用は今や多岐に渡り、超音波診断装置もその1つである。超音波診断装置は被検体との間で超音波信号の送受を行って画像信号を得る装置であり、超音波信号の非侵襲性など、様々な特徴を活かして種々の診断に利用されている。
【0003】
この超音波診断装置は、超音波プローブを駆動して超音波信号を被検体内に送信するための送信回路(送信器、送信ユニット、又は送信装置などと呼ばれることもある)を備えている。この送信回路として、従来では、例えば特開平8−628号記載の「超音波断層装置」に搭載されているものが知られている。この装置に搭載の送信回路は、任意波形の超音波信号を各送信チャンネルに送信する機能を備えている。この機能を実現するため、送信回路は各チャンネル毎にあてがった、送信チャンネル数分の複数個の任意波形発生回路を備えている。この任意波形発生回路の夫々は、図13に例示する如く、波形データを記憶する波形メモリ、この波形メモリから波形データを所定遅延時間分(粗調)遅らせて読み出す波形メモリ制御回路、この読み出した波形データを所定の遅延時間分(微調)遅らせる遅延回路、読み出した波形データをアナログ波形信号に変換するD/Aコンバータ、及び変換したアナログ波形信号を所定の高電圧値まで増幅する増幅器を備えている。このように電圧増幅されたアナログ波形信号が駆動信号として超音波プローブのチャンネル毎の振動子に印加される。
【0004】
【発明が解決しようとする課題】
しかしながら、上述した送信回路にあっては、複数の送信チャンネル夫々について波形メモリ、波形メモリ制御回路、遅延回路、D/Aコンバータ、及び増幅回路を備える構成であることから、以下のような様々な問題があった。
【0005】
第1に、送信チャンネル毎に任意波形発生回路が必要になるので、どうしても、回路規模が大きくなるという問題がある。とくに、波形メモリは高集積化を図るときに、コスト低減や回路規模の抑制のネックになっていた。
【0006】
第2に、回路要素の冗長性の問題がある。各任意波形発生回路により制御される送信波形の特性には、一例として、(a)送信波形の振幅(チャンネル毎に制御される)、(b)送信波形の遅延時間(チャンネル毎に制御される)、(c)送信波形の波数(全チャンネル共通に制御される)、(d)送信波形の周波数(全チャンネル共通に制御される)、及び(e)送信波形の波形それ自体(全チャンネル共通に制御される)が挙げられる。このリストから分かるように、送信チャンネル毎に制御すべき特性が「送信波形の振幅」及び「送信波形の遅延時間」のみである場合において、各チャンネル毎に波形メモリを備えることは冗長性が高いと言わざるを得ない。
【0007】
一方、波形メモリを1個だけ用いて複数チャンネルN分の送信超音波信号を発生させる手法も考えられる。例えば、この全チャンネル共通の1個の波形メモリに共通の波形データを記憶させ、この波形データから「所定「N×M」ビット数(M:D/Aコンバータのビット数)のデータ幅ずつ、各チャンネル毎に時分割処理によりデータを読み出すようにする。しかし、この場合、遅延可能な最小時間幅は送信チャンネル数Nに対応する時間幅に決まってしまい、それ以下の細かな時間幅の遅延時間制御はできない。この結果、遅延時間制御が粗くなり、超音波送信ビームの方向制御の精度や空間分解能が低下するという事態を招くことになる。
【0008】
本発明は、上述した従来技術の問題に鑑みてなされたもので、回路規模及び回路構成の冗長性を抑え、送信チャンネル毎により精細な遅延時間制御を行うことができ、高集積化に好適で且つ低コスト化が可能な送信回路を備えた超音波診断装置を提供することを、その目的とする。
【0009】
【課題を解決するための手段】
上述した種々の目的を達成するため、本願の第1の発明は、1種類の経時的に変化する波形データをデジタル量で予め記憶している1個のメモリを備え、且つこのメモリの波形データを読み出して複数の送信チャンネル夫々の送信信号を発生させる超音波診断装置の送信回路において、この送信回路は、前記メモリから送信チャンネル毎に時分割で波形データを読み出す読出し手段と、この読出し手段により読み出された波形データに対して前記複数の送信チャンネル夫々に与えられた遅延時間に応じた所定時間だけ送信チャンネル毎に時間調整する時間調整手段と、この時間調整手段より時間調整された波形データをアナログ量の波形信号に生成して前記送信信号として出力する波形生成手段とを備えた、ことを特徴とする。この場合、基本構成として、前記読出し手段は、前記複数の送信チャンネル数N及び前記波形生成手段におけるD/A変換のビット数をMとするとき、「N×M」ビットの前記波形データを同時に読み出す手段であることが望ましい。
【0010】
この場合、例えば、前記読出し手段は、前記複数の送信チャンネル夫々に与えられた遅延時間とその各送信チャンネル値との関係に応じて決まるタイミングで前記メモリから送信チャンネル毎に時分割で前記波形データを読み出す読出し制御手段と、この読み出した波形データを保持するデータ保持手段とを備る。また、前記読出し制御手段は、前記遅延時間をカウントする第1のカウンタ手段と、前記複数の送信チャンネル数をカウントする第2のカウンタ手段と、前記第1のカウンタ手段のカウント値が送信チャンネル数以下であって前記第2のカウンタ手段のカウント値が自己の送信チャンネルを指したときに前記波形データの読出し開始を指令する読出し指令手段とを備えていてもよい。
【0011】
前記基本構成において、例えば、前記調整手段は、前記読出し手段により読み出された波形データに互いに異なる複数の遅延時間値の遅延を掛ける複数の遅延要素と、この複数の遅延要素が出力した波形データを前記所定時間に応じて選択する遅延時間選択手段とを備えることができる。これに代えて、前記調整手段は、前記読出し手段により読み出された波形データに1つの遅延時間値の遅延を掛ける1個の遅延要素と、この遅延要素からの前記波形データの出力タイミングを前記所定時間に応じて制御するタイミング制御手段とを備えていてもよい。
【0012】
このとき、好適には、前記調整手段は、前記時間調整のための前記所定時間をソフトウエアに拠るアルゴリズムに基づき演算する演算手段を備える。さらに好適には、前記時間調整手段は、前記複数の送信チャンネル夫々に与えられた遅延時間をカウントする第1のカウンタ手段と、前記複数の送信チャンネル数をカウントする第2のカウンタ手段と、前記第1のカウンタ手段による前記遅延時間の終了に応答して数をカウントする第3のカウンタ手段とを備えるとともに、前記演算手段は、前記第2のカウンタ手段のカウント値、前記第3のカウンタ手段のカウント値、及びその各送信チャンネル値を前記アルゴリズムに適用して前記所定時間を演算する手段である。
【0013】
とくに、好適には、前記アルゴリズムは、前記第2のカウンタ手段のカウント値をA、前記第3のカウンタ手段のカウント値をB、及びその各送信チャンネル値をCとするとき、「A−B−C」の差分を用いて前記所定時間を求める解法であることである。
【0014】
さらに前記基本構成において、前記時間調整手段は、前記読出し手段より読み出された波形データに複数種の遅延時間値の遅延を掛ける複数の遅延手段と、この複数の遅延手段よる遅延結果を入力し且つセレクト信号によりその内の1つの入力信号を選択可能な選択手段と、この選択手段が前記所定時間に相当する遅延時間量を持った遅延波形データを選択するように前記セレクト信号を送信チャンネル毎に制御する制御手段とを備えていてもよい。
【0015】
また、前記波形生成手段は、送信チャンネル毎に、前記「N×M」ビットの時間調整されたパラレル波形データをMビット毎のシリアル波形データに変換する変換手段と、ビット数が前記Mビットであり且つ前記変換手段により変換された波形データをD/A変換するD/Aコンバータと、このD/A変換されたアナログ波形信号を増幅し且つ送信チャンネル毎にそのゲインを変更可能な増幅器とを備えることも好適な態様の1つである。
【0016】
一方、本願の第2の発明は、1種類の経時的に変化する波形データをデジタル量で予め記憶している1個のメモリからその波形データを読み出して複数の送信チャンネル夫々の送信信号を発生させる超音波診断装置の送信制御方法において、前記メモリから送信チャンネル毎に時分割で波形データを読み出し、前記複数の送信チャンネル夫々に与えられた遅延時間に応じた所定時間だけ送信チャンネル毎に時間調整し、この時間調整された波形データをアナログ量の波形信号に生成して前記送信信号として出力することを特徴とする。
【0017】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照して説明する。
【0018】
以下に説明する超音波診断装置は、複数チャンネルの各送信系それぞれについて超音波信号の送信波形の振幅及び遅延時間を各チャンネル毎に制御するタイプの送信回路を有する装置であれば、どのようなタイプの超音波診断装置にも適用できる。つまり、Bモード断層用、ドプラモード用等の種類を問わず、かかる送信回路を有する超音波診断装置全て適用できる。
【0019】
(第1の実施形態)
第1の実施形態を図1〜図9に基づき説明する。
【0020】
図1に、この実施形態に係る超音波診断装置の全体構成を概略的に示す。
【0021】
この超音波診断装置は、被検体の体表に当接させて使用する超音波探触子(プローブ)11と、この探触子11に接続された任意波形送信回路12及び受信回路13と、この受信回路13の出力を受けるDSC(デジタルスキャンコンバータ)14と、このDSCの出力を受けて画像表示を行う表示部15と、送受信の遅延時間制御や各回路の動作タイミングの制御などを担うシステム制御回路16とを備える。また、この装置には、図示していないが、オペレータが操作情報を入力する操作器も設けられている。
【0022】
この内、任意波形送信回路12は本発明を適用して構成されており、1つの波形メモリで任意波形の駆動信号を送信Nチャンネルの夫々に発生させることができる。ここでの「任意波形」とは時間軸上において波形振幅及び送信チャンネル毎の遅延時間がいかなる形状であってもよいことを意味しており、その他の送信波数、送信周波数、及び波形自体(正弦波であるなど)は全送信チャンネルで共通になっている。つまり、波形は同一であっても、個々の送信チャンネル毎に振幅値と送信遅延時間を独立して制御できるようになっている。この送信回路12で発生させた駆動信号は、送信Nチャンネル毎に、超音波探触子11に印加される。
【0023】
この送信回路12の詳細な構成及び動作は、装置全体の概略説明が終わった段階で、再度、説明するが、本発明を適用することで、送信回路に搭載する波形メモリは1個で済み、且つ、従来の波形メモリ1個で済む構成の装置よりも格段に精細な送信遅延時間制御を行うことができる。
【0024】
超音波探触子11は、被検体との間で超音波信号の送受信を担うデバイスであり、電気/機械可逆的変換素子としての複数N本の振動子を1次元アレイ状に配列した構造を有する。このN本の振動子はNチャンネルの送受信系を構成する。N本の振動子は、任意波形送信回路12及び受信回路13の夫々におけるNチャンネルの回路に電気的に接続されている。
【0025】
これにより、超音波探触子11の振動子群は任意波形送信回路12から与えられる送信チャンネル毎のパルス駆動電圧(駆動信号)を受けて超音波パルス信号に変換し、これを被検体内に送信する。送信された複数の超音波パルス信号は被検体内でビームフォーミングされ、超音波ビームを形成する。被検体内から反射してきた超音波エコー信号は、複数の振動子により受信された後、受信Nチャンネルそれぞれの電気量のエコー信号に変換される。
【0026】
このNチャンネルのエコー信号は、一例としてのBモード用の受信回路13に送られ、受信遅延加算によりビームフォーカスされたエコー信号が生成される。このエコー信号は、受信回路13にて更に、対数増幅、包絡線検波、A/D変換などの処理を受け、画像データに変換される。この画像データはDSC14に送られて、超音波スキャンのラスタ列のデータからビデオフォーマットスキャンのデータ列に変換される。この後、画像データはフレーム毎に所定タイミングで表示部15に送られ、そこでアナログ量に戻された後、モニタに例えばBモード断層像として表示される。
【0027】
ここで、上述した任意波形送信回路12の構成及び動作を図2〜図7に基づき詳述する。
【0028】
この任意波形送信回路12は、図2に示す如く、1個の波形メモリ21、アドレス発生回路22、Nチャンネル分の送信波形生成&遅延制御回路23(23−1〜23−N)、Nチャンネル分のD/Aコンバータ24(24−1〜24−N)、及び同じくNチャンネル分のゲイン可変の増幅器25(25−1〜25−N)備える。なお、この任意波形送信回路12には、前述したシステム制御回路からクロック信号CK、リセット信号REなどの各種の信号から成る制御信号CSが供給されるようになっている。
【0029】
アドレス発生回路22は詳細には、図4に示す如く、チャンネルカウンタ31とマルチプレクサ32とを備える。チャンネルカウンタ31は、システム制御回路16から供給される基本クロック信号CKをカウントアップして、そのカウンタ出力をセレクト信号SLとしてマルチプレクサ32のセレクトポートに与える。このカウントアップ値の上限値は送信回路のチャンネル数Nと同じであり、チャンネル数N=8のときには、チャンネルカウンタ31は0〜7(=N−1)まで繰返しカウントする。
【0030】
一方、マルチプレクサ32の入力ポート0〜N−1には、送信チャンネル1〜N夫々の送信波形生成&遅延制御回路23−1〜23−Nから読出しアドレス信号RDがそれぞれ与えられている。このマルチプレクサ32の出力ポートOUTは波形メモリ21のアドレスポートに与えられる。これにより、セレクト信号SLの値が順次アップすることによりマルチプレクサ32の入力ポート0〜N−1が順次選択されから、読出しアドレス信号RDがアドレス信号ADとして選択される。この結果、アドレス信号ADが時分割で波形メモリ21に与えられる。
【0031】
波形メモリ21は、図3に示す如く、所望の電圧駆動信号として送信波形(矩形波形、サイン波形など)を形成する波形データを1組、記憶したSRAMから成る。この波形データは、模式的には、予め所望の送信波形を所定のサンプリングレートで量子化した各振幅値を、Mビットのデジタル量に変換し、これを送信チャンネルN数分ずつ並列に並べて形成した「(N×M)ビット×サンプリング回数分」のデータである。ここで、Mビットは、D/Aコンバータ24のビット数を表す。なお、この波形メモリ21をSRAMで形成すれば波数などを書きかえるときに都合が良いが、そのような事態を考慮しなくても済むときには、ROMで形成してもよい。
【0032】
波形メモリ21の読出しポートは「N×M」ビットで構成されるとともに、「N×M」ビットのバス構成を介して送信波形生成&遅延制御回路23−1〜23−N夫々に並列に接続されている。
【0033】
このため、波形メモリ21の読出しアドレスを指定すると、その読出しポートから「M×N」ビットのデータ幅の波形データを一定時間毎に読み出すことができる。アドレスは、前述したように、アドレス発生回路22からアドレス信号ADとして供給される。読み出された「M×N」ビットの波形データはNチャンネルの送信波形生成&遅延制御回路23−1〜23−N夫々にNクロック分のクロック信号に同期して順次、時分割で供給される。
【0034】
送信波形生成&遅延制御回路23−1〜23−Nの夫々は、「N×M」ビットの波形データを一定時間毎に入力し、この波形データに各送信チャンネル固有の送信遅延制御を施してD/Aコンバータ24−1〜24−Nに夫々供給する。この送信波形生成&遅延制御回路23−1〜23−Nは本発明の特徴を成す回路構成の主要部分に対応するもので、各回路は、図4に示す如く、ラッチ回路33、341〜34N−1、マルチプレクサ35、36、ディレイコントローラ37、波形データカウンタ38、及び波形データコントローラ39を備えている。また、ディレイコントローラ37にはディレイカウンタ37aが備えられ、一方、波形データコントローラ39には波形データ読出カウンタ39aが備えられている。
【0035】
この内、入力段に設けられているラッチ回路33は、その入力ポート及び出力ポートが共に「N×M」ビットで成る。入力ポートには波形メモリ21からの「N×M」ビットのバス構成が接続される。出力ポートは後述するように「N×M」ビットのバス構成を介してラッチ回路341〜34N−1、マルチプレクサ35に接続されている。このラッチ回路33は、波形データコントローラ39から供給されるラッチクロックLH1に同期して波形メモリ21から「N×M」ビットの波形データ読出しを行う。つまり、「N×M」ビットの波形データが1個のラッチクロックLH1に同期して一度に読み出される。
【0036】
このラッチ回路33の出力ポート側にはN組の分岐回路が並列に構成されている。これらの分岐回路も夫々、「N×M」ビットのバス構成で成る。これらの分岐回路の内、1組はそのまま第1段目のマルチプレクサ35の1つの入力ポート0に接続されている。残りのN−1組の分岐回路には、入力ポート及び出力ポートが共に「N×M」ビットのラッチ回路341〜34N−1が夫々挿入され、その出力ポート側の「N×M」ビットのバス構成がマルチプレクサ35の残りの入力ポート1〜N−1にそれぞれ接続されている。これらのN−1個のラッチ回路341〜34N−1には、ラッチしたデータを所定クロック数分、遅延して出力する遅延要素が組み込まれている。
【0037】
具体的には、マルチプレクサ35の入力ポート1に接続されているラッチ回路341は、1クロック分遅らせる遅延要素(×1)を備える。また、マルチプレクサ35の入力ポート2に接続されているラッチ回路342は、2クロック分遅らせる遅延要素(×2)を備える。同様に、マルチプレクサ35の入力ポート3,…,N−2,N−1に夫々接続されているラッチ回路343,…,34N−2,34N−1は、3、…、N−2,N−1クロック分それぞれ遅らせる遅延要素(×3,…,×N−2,×N−1)を備える。
【0038】
各ラッチ回路34には、波形データコントローラ39からラッチクロックLH2が夫々与えられる。このため、ラッチ回路341〜34N−1の夫々は、ラッチクロックLH2に同期して「N×M」ビットの波形データをラッチするとともに、そのビットデータを指定クロック数分遅らせて出力する。
【0039】
このラッチ回路群の出力側には、N個の入力から1個の出力を選択する第1段目のマルチプレクサ35が図示の如く設けられる。このN個の入力ポート0〜N−1には上述の如く、ラッチ回路33及び341〜34N−1の出力信号が入力する。このマルチプレクサ35の選択ポートには波形データコントローラ39から選択信号ST1が与えられる。このため、マルチプレクサ35は選択信号ST1により指定された入力ポートの信号のみを選択し、その出力ポートOUTから出力する。このため、マルチプレクサ35から出力される波形データは、時間調整用のラッチ回路を通らないで選択された入力ポート0の「N×M」ビットの波形データ、又は、時間調整用のラッチ回路341〜34N−1のいずれかを通して選択された入力ポート1〜N−1の何れかの「N×M」ビットの波形データである。
【0040】
この第1段目のマルチプレクサ35の出力側には、図示の如く、直並列変換用の第2段目のマルチプレクサ36が設けられている。このマルチプレクサ36の入力ポート夫々は「N×M」ビットで構成される。このため、かかる入力ポート側では、第1段目のマルチプレクサ35の出力ポートに接続された「N×M」ビットのバス構成は、その先頭からMビット毎に順次分かれ、後段のマルチプレクサ36のN個の入力ポートに夫々接続されている。一方、後段のマルチプレクサ36の出力ポートOUTはMビットで構成され、Mビットのバス構成でそのままD/Aコンバータ24−1(〜24−N)に接続されている。
【0041】
この第2段目のマルチプレクサ36は、時間調整された「N×M」ビットの波形データをそのN個の入力端0〜N−1に入力させ、この内の何れかの入力ポートを選択信号ST2により選択して出力ポートOUTからMビットの波形データとして出力する。このマルチプレクサ36には、波形データカウンタ38から選択信号ST2与えられる。
【0042】
さらに、ディレイコントローラ37は送信チャンネル毎に送信波形の遅延を制御するための回路である。このディレイコントローラ37は、システム制御回路16から与えられる基本クロック信号CKに同期して、指定遅延時間のカウントダウンを行うディレイカウンタ37aを有する。このディレイカウンタ37aの出力DLは波形データカウンタ38及び波形データコントローラ39に送られる。例えば、送信チャンネル0の遅延時間が9クロックであるとすると、送信チャンネル0用に装備されたディレイカウンタ37aは、スタート信号に応答としてカウント開始し、カウント値9〜0まで基本クロック信号CKに同期してカウントダウンする(図8、9参照)。
【0043】
波形データカウンタ38は、ディレイカウンタ37aのカウント出力DLが零になると、これに応答してカウント開始し、0からカウント可能な値まで累積的にカウントアップする。このカウントアップ値UDは波形メモリ21のアドレス制御用信号として波形データコントローラ39に送られる。その一方で、波形データカウンタ38はそのカウント値UDの下位所定ビットから前記選択信号ST2を生成し、これを第2段目のマルチプレクサ36に出力する。
【0044】
波形データコントローラ39は、前述したように波形データ読出しカウンタ39aを有する一方で、例えば制御及び演算処理用のCPU、メモリ(図示せず)を有して構成される。そして波形データコントローラ39は、入力する制御信号CS(基本クロック信号CK、リセット信号など各種の制御用信号)、チャンネルカウンタ31のカウント値(チャンネル選択信号)SL、ディレイカウンタ37aのカウント値DL、及び波形データカウンタ38のカウント値UDを用いて、ラッチ回路33、341〜34N−1及びマルチプレクサ32、35の動作を制御する。
【0045】
具体的には、波形データコントローラ39は、1段目及び2段目のラッチ回路33、341〜34N夫々に波形データ読出し用のラッチクロックLH1、LH2を夫々送る。つまり、コントローラ39は、図8,9に示す如く、ディレイカウンタ37aの出力DLが送信チャンネル数N(例えばN=8)以下であり、且つ、チャンネルカウンタ31の出力SLが自己チャンネル値を示している(例えば、送信チャンネル0の対してはSL=0)状態を例えばソフトウエア処理により常時モニタしており、この状態を検知できたときにラッチクロックLH1、LH2をラッチ回路33、341〜34Nに送る。
【0046】
また、波形データコントローラ39は、第1段目のマルチプレクサ35に、時間調整値に対応した入力ポートを選択する選択信号ST1を送る。具体的には、コントローラ39は、チャンネルカウンタ31の出力値SL、波形データカウンタ38の出力値UD、及び自己チャンネル値CSからソフトウエア演算により又はハード演算により時間調整値Eを求め、この調整値Eに対応した遅延要素を持つラッチ回路341(〜34N)に繋がっている及びラッチ回路に関与していない入力端0〜N−1の内の何れかを選択する選択信号ST1をマルチプレクサ35に送る。
【0047】
この時間調整値Eの演算アルゴリズムの例を図5に、その演算の例を図6に、ハードウエア演算による演算例を図7夫々に示す。
【0048】
いま、送信チャンネル数N=8と仮定して、チャンネルカウンタ31の出力値SL=A、波形データカウンタ38の出力値UD=B、及び自己チャンネル値CS=Cとおくと、差分値「A−B−C−1」の値から求める。具体的には、図5、6に示す如く、
(1)A−B≧0が成立するならば、D=A−Bとおき、
そうでない場合は、D=A−B+8を演算する; さらに、
(2)D−C≧0が成立するならば、E=D−Cとおき、
そうでない場合は、E=D−C+8を演算する;さらに、
(3)E−1≧0が成立するならば、F=E−1とおき、
そうでない場合は、F=E−1+8を演算する;
の処理を行って、最終的に時間調整値Eを得る。
【0049】
そこで、このアルゴリズムを、D/Aコンバータのビット数=M、送信チャンネル数N=8で例示する図8,9のタイミングチャートに適用すると、指定遅延時間=9クロックの送信チャンネル0に対する時間調整値E=1クロック、指定遅延時間=11クロックの送信チャンネル1に対する時間調整値E=2クロック、及び指定遅延時間8クロックの送信チャンネル2に対する時間調整値E=6クロック、及び指定遅延時間10クロックの送信チャンネル3に対する時間調整値E=7クロックとなる。
【0050】
このソフトウエア演算に代えて、図7に示す如く、ハード演算を行って時間調整値Eを求めておいてもよい。この場合、A,B,C夫々の3ビットの値を符号拡張して4ビットにし、その後で、「A−B−C−1」をハード的に行う。
【0051】
また、この波形データコントローラ39に搭載している波形データ読出しカウンタ39aは、このコントローラ39のCPUが自己チャンネルの指定を検出したときに、これ以降の波形データ読出しタイミングを決めるためにカウント可能な値まで累積的にカウントアップするカウンタである。このカウント値CNのカウントタイミングの例を図8,9に示す。
【0052】
次に、本実施形態の送信回路の作用効果を、図8,9を用いて説明する。両図は、送信チャンネル数N=8、遅延時間=9、11、8及び10の送信チャンネル0〜3を分けて例示している。
【0053】
スタート信号は超音波送信を指令する信号であり、所定レート毎にスタート信号がオンになる。スタート信号がオンになると、全送信チャンネルに対して、波形メモリ21からの波形データ読出しが開始される(時刻t0)。この開始に応答して、チャンネルカウンタ31は周期的に0〜7までカウントアップを繰り返すので、マルチプレクサ32では読出しアドレスRDの選択先が送信チャンネル0〜7まで順次選択される。これにより、波形メモリ21から時分割の波形データ読出しが指令される。
【0054】
このチャンネルカウンタ31のカウント動作と並行して、全送信チャンネル夫々のディレイカウンタ37aはカウントダウンを開始する。いまの例の場合、送信チャンネル0では9〜0まで、送信チャンネル1では11〜0まで、送信チャンネル2では8〜0まで、さらに送信チャンネル3では10〜0まで夫々カウントダウンされる。
【0055】
まず、送信チャンネル0について説明する。ディレイカウンタ37aの出力値DLが「チャンネル数N−1+1」=8以下であって、チャンネルカウンタ31の出力値SLが自己チャンネル値=0を示す時刻t01´なると、波形データコントローラ39の波形データ読出しカウンタ39aはカウントアップを開始する。このカウント値CNに付勢されて、波形メモリ21から送信波形の0〜7番目のサンプリングによる波形データが「N×M」ビット(A/Dコンバータが8ビット(=M)とすると、例えば8×8=64(N×M)ビットである)で同時に出力される。
【0056】
この出力タイミングから1クロック置いた次の時刻t01なると、波形データコントローラ39からラッチクロックLH1が1段目のラッチ33に出力される。これにより、全部で「N×M」ビットの0〜7番目のデータがラッチされる。このように、「N×M」ビットの時間調整前の波形データが一度に波形メモリ21から読み出され、ラッチされる。
【0057】
この読み出された「N×M」ビットのデータは、ラッチクロックLH2と伴に、次段のラッチ回路341〜34N−1により1〜「N−1」クロックまで細かい遅延が夫々掛けられる。与えられた遅延制御が終了した「N×M」ビットのデータは、マルチプレクサ35の入力ポート1〜N−1に順次用意される。なお、ラッチされたままの遅延量=0の「N×M」ビットのデータもマルチプレクサ35の入力ポート0に用意される。
【0058】
次に、波形データコントローラ39は、前述した図5のアルゴリズムで演算した時間調整値E=1クロックに対応した入力ポートを選択するセレクト信号ST1をマルチプレクサ35に与える。この送信チャンネル0の場合、時間調整値E=1クロックであるから、遅延要素=「×1」の入力端1を選択する選択信号ST1がマルチプレクサ35に適宜なタイミングで与えられる。この結果、調整開始の時刻t01から1クロック分遅れた時刻t02にて、時間調整された「N×M」ビットの波形データがマルチプレクサ35により一度に選択される。
【0059】
このように時間調整され、読み出された「N×M」ビットの波形データは第2番目のマルチプレクサ36の入力ポート0〜N−1に用意される。このとき、入力ポート0〜N−1の夫々には、「N×M」ビットのデータをMビットずつに分けた、各サンプリングによる1個のデータが夫々順番に用意される。このマルチプレクサ36には、波形データカウンタ38から0〜N−1を周期的に繰り返す選択信号ST2が供給されているので、入力ポート0〜N−1の夫々に用意されたMビットのデータが時系列に順次、選択され、出力ポートOUTからD/Aコンバータ24−1に送られる。つまり、MビットのパラレルデータがD/Aコンバータ24−1に送られる。
【0060】
A/Dコンバータ24−1は、順次入力するMビットのデータをアナログ量の波形信号に変換して、増幅器25−1に送る。増幅器25−1は、順次入力するアナログ波形信号を、各送信チャンネル独立に制御されるゲインで増幅し、所望電圧値の送信波形信号として出力する。
【0061】
送信チャンネル1の場合、ディレイカウンタ37aの出力値DLが「チャンネル数N−1+1」=8以下であって、チャンネルカウンタ31の出力値SLが自己チャンネル値=1を示す時刻t11´なると、波形データ読出しカウンタ39aはカウントアップを開始する。このカウント値CNに付勢されて、波形メモリ21から送信波形の0〜7番目の波形データが「N×M」ビットで同時に出力される。この出力タイミングから1クロック置いた次の時刻t11なると、ラッチクロックLH1が1段目のラッチ33に出力される。これにより、全部で「N×M」ビットの0〜7番目のデータがラッチされる。この読み出された「N×M」ビットのデータは、ラッチクロックLH2と伴に、次段のラッチ回路341〜34N−1により1〜「N−1」クロックまで細かい遅延が夫々掛けられる。
【0062】
次に、波形データコントローラ39は、前述した時間調整値E=2クロックに対応した入力ポートを選択するセレクト信号ST1をマルチプレクサ35に与える。この送信チャンネル1の場合、時間調整値E=1クロックであるから、遅延要素=「×2」の入力端2を選択する選択信号ST1がマルチプレクサ35に適宜なタイミングで与えられる。この結果、調整開始の時刻t11から2クロック分遅れた時刻t12にて、時間調整された「N×M」ビットの波形データがマルチプレクサ35により一度に選択される。
【0063】
このように時間調整された「N×M」ビットの波形データは第2番目のマルチプレクサ36の入力ポート0〜N−1夫々にMビットのデータとして前述と同様に用意される。そして、選択信号ST2により、前述と同様に、入力ポート0〜N−1夫々に与えられるMビットのデータが時系列に順次、選択され、D/Aコンバータ24−2に送られる。このデータはA/Dコンバータ24−2より前述と同様にアナログ量に変換され、さらに、増幅器25−2により増幅され、所望電圧値の送信波形信号として出力される。
【0064】
送信チャンネル2の場合、ディレイカウンタ37aの出力値DLが「チャンネル数N−1+1」=8以下であって、チャンネルカウンタ31の出力値SLが自己チャンネル値=2を示す時刻t21´なると、波形データ読出しカウンタ39aはカウントアップを開始する。このカウント値CNに付勢されて、波形メモリ21から送信波形の0〜7番目の波形データが「N×M」ビットで同時に出力される。この出力タイミングから1クロック置いた次の時刻t21なると、ラッチクロックLH1が1段目のラッチ33に出力される。これにより、全部で「N×M」ビットの0〜7番目のデータがラッチされる。この読み出された「N×M」ビットのデータは、ラッチクロックLH2と伴に、次段のラッチ回路341〜34N−1により1〜「N−1」クロックまで細かい遅延が夫々掛けられる。
【0065】
次に、波形データコントローラ39は、前述した時間調整値E=6クロックに対応した入力ポートを選択するセレクト信号ST1をマルチプレクサ35に与える。この送信チャンネル2の場合、時間調整値E=6クロックであるから、遅延要素=「×6」の入力端6を選択する選択信号ST1がマルチプレクサ35に適宜なタイミングで与えられる。この結果、調整開始の時刻t21から6クロック分遅れた時刻t22にて、時間調整された「N×M」ビットの波形データがマルチプレクサ35により一度に選択される。
【0066】
このように時間調整された「N×M」ビットの波形データは第2番目のマルチプレクサ36の入力ポート0〜N−1夫々にMビットのデータとして前述と同様に用意される。そして、選択信号ST2により、前述と同様に、入力ポート0〜N−1夫々に与えられるMビットのデータが時系列に順次、選択され、D/Aコンバータ24−3に送られる。このデータはA/Dコンバータ24−3より前述と同様にアナログ量に変換され、さらに、増幅器25−3により増幅され、所望電圧値の送信波形信号として出力される。
【0067】
さらに、送信チャンネル3の場合、ディレイカウンタ37aの出力値DLが「チャンネル数N−1+1」=8以下であって、チャンネルカウンタ31の出力値SLが自己チャンネル値=3を示す時刻t31´なると、波形データ読出しカウンタ39aはカウントアップを開始する。このカウント値CNに付勢されて、波形メモリ21から送信波形の0〜7番目の波形データが「N×M」ビットで同時に出力される。この出力タイミングから1クロック置いた次の時刻t31なると、ラッチクロックLH1が1段目のラッチ33に出力される。これにより、全部で「N×M」ビットの0〜7番目のデータがラッチされる。この読み出された「N×M」ビットのデータは、ラッチクロックLH2と伴に、次段のラッチ回路341〜34N−1により1〜「N−1」クロックまで細かい遅延が夫々掛けられる。
【0068】
次に、波形データコントローラ39は、前述した時間調整値E=7クロックに対応した入力ポートを選択するセレクト信号ST1をマルチプレクサ35に与える。この送信チャンネル3の場合、時間調整値E=7クロックであるから、遅延要素=「×7」の入力端7を選択する選択信号ST1がマルチプレクサ35に適宜なタイミングで与えられる。この結果、調整開始の時刻t31から2クロック分遅れた時刻t32にて、時間調整された「N×M」ビットの波形データがマルチプレクサ35により一度に選択される。
【0069】
このように時間調整された「N×M」ビットの波形データは第2番目のマルチプレクサ36の入力ポート0〜N−1夫々にMビットのデータとして前述と同様に用意される。そして、選択信号ST2により、前述と同様に、入力ポート0〜N−1夫々に与えられるMビットのデータが時系列に順次、選択され、D/Aコンバータ24−2に送られる。このデータはA/Dコンバータ24−2より前述と同様にアナログ量に変換され、さらに、増幅器25−2により増幅され、所望電圧値の送信波形信号として出力される。
【0070】
そのほかの送信チャンネル3〜7についても全く同様に時間調整され、送信波形信号に生成される。
【0071】
また、波形データ読出しカウンタ39aが既にカウント開始しているので、各送信チャンネルにおいて、このカウント値CNが「n×8N」(nは正の整数)に達する度に、次のサイクルに係る波形データ(8〜15番目、16〜23番目、…)といった具合に上述したデータ読出し及び遅延制御が実施される。さらに、次にスタート信号がオンになったときにも前述と同様にデータ読出し及び遅延制御が実施される。
【0072】
このように生成された送信波形信号は、その送信チャンネル毎の駆動電圧信号として、接続されている超音波探触子11の各振動子に送られ、その振動子を励振する。この結果、電気量の駆動信号が超音波パルス信号に変換され、被検体内に送信されていく。この送信過程において、送信遅延に拠ってビームフォーカスが行われ、ラスタ信号を成す超音波ビームを形成することができる。
【0073】
このように、本実施形態の任意波形送信回路12によれば、波形データコントローラ39の遅延制御に特徴を有する。つまり、ディレイカウンタ37aが零となる前に、必要な分量ずつ(ここでは送信チャンネル数Nに対応する「N×M」ビットずつ)の波形データが波形メモリ21から各送信チャンネルに対して時分割で読み出される(なお、一度開始された読出しは、ディレイカウンタ37aのカウント値が零になった後も続けられる)。
【0074】
この読出しによって順次送られてくる波形データを実際に使うタイミングまで遅らせる必要がある。この時間調整を担うのがラッチ回路341〜34N−1とマルチプレクサ35による切換動作である。つまり、読み出した波形データを一律にクロック1〜7個分、夫々遅らせておき、時間調整しない波形データと合わせて、全部で0〜N−1(=7)までの8種類の「N×M」ビットの波形データを生成する。この8種類の波形データから、演算してある時間調整値E(=クロック数)に対応した入力ポートの波形データが選択され、この波形データがMビットずつに変換された後、アナログ量に変換される。
【0075】
したがって、1個の波形メモリ21から複数チャンネル分の波形データを時分割処理により読み出すことができ、且つ、送信チャンネル毎に指定された遅延時間だけ遅らせた波形データを生成して、D/A変換することができる。
【0076】
とくに、この遅延時間制御において、事前に波形データを読み出し、N種類の遅延波形データを作成し、この中から所望の時間調整値Eに対応した遅延波形データを選択する。このため、時間調整値Eを介在させることによって、1つのメモリに対する送信回路のチャンネル数Nの時間幅よりも微細なクロック数で遅延時間制御ができる。
【0077】
波形メモリ1個を用いた従来技術との対比で言えば、従来の場合は、送信チャンネル毎の最小の遅延時間制御幅は8クロック(N=8のとき)である。つまり、8クロック分、16クロック分、24クロック分、…の単位でしか遅延時間を制御できなかった。これに対して、本実施形態の回路では、波形メモリは1個でありながら、8クロックよりも細かい9クロック、11クロックといった微細な遅延時間制御を行うことができる。その分、送信超音波ビームによるラスタ角制御も正確且つ微細に行うことができ、高品質の超音波画像を得ることができる。
【0078】
同時に、1個の波形メモリから複数チャンネル分の送信波形を得ることができるため、波形メモリの回路規模をチャンネル数分の1に止めることができる。例えば、送信チャンネル数=64ch、波形メモリの深さ(時間方向のデータ量)=512、D/Aコンバータのビット数M=8ビットとすると、波形メモリに必要な容量は、
従来の場合:64ch×512×8ビット=262,144ビット
であるのに対し、
本発明の場合:1×512×8ビット=4,096ビット
で済む。
【0079】
つまり、チャンネル数に関係無く、最小の1chに相当する分のメモリ容量で済む。
【0080】
このため、波形メモリ又は波形データをチャンネル毎に備える従来構成に比べて、回路規模は大幅に小さくなり、コスト低減を図ることができる。高集積化を行う場合にも回路規模を大幅に縮小してコスト低減を図ることができる。とくに、この本実施形態において、図2の破線Xで囲って示すシステム制御回路16、アドレス発生回路22、波形メモリ21、及び全チャンネルの送信波形生成&遅延制御回路23−1〜23−Nの部分をASIC化して構成するので、上述した回路規模の大幅縮小のメリットは極めて大きいものとなる。
【0081】
さらに、メモリ容量がチャンネル数分の1で済むので、波形メモリへのアクセス時間が短くなるという利点もある。
【0082】
上述した実施形態において、本発明の読出し手段は、ラッチ回路33、波形データコントローラ39(波形データ読出しカウンタ39a)、アドレス発生回路22(チャンネルカウンタ31、マルチプレクサ32)、ディレイカウンタ37a、及び波形データカウンタ38を要部として構成される。また、本発明の時間調整手段は、マルチプレクサ341〜34N−1及び35、波形データコントローラ39、チャンネルカウンタ31、ディレイコントローラ37(ディレイカウンタ37a)、並びに波形データカウンタ38を要部として構成される。さらに、本発明の波形生成手段は、マルチプレクサ36、ディレイカウンタ37a、波形データカウンタ38、D/Aコンバータ24、及び増幅器25を要部として構成される。
【0083】
(第2の実施形態)
本発明の第2の実施形態を図10〜図12に基づき説明する。この実施形態に係る構成要素の内、上述した実施形態と同一又は同等の構成要素には同一の符号を付してその説明を省略又は簡略化する。
【0084】
本実施形態に係る任意波形送信回路12は、第1の実施形態のものと同一の微細な遅延制御を、ラッチ回路へのラッチクロックの出力タイミングの制御によって達成しようとするものである。これにより、ラッチクロックの出力タイミング制御のための処理はその分、必要になるものの、ラッチ回路の数が非常に少なくて済み、とくに送信チャンネル数Nが多くなったときに、係る効果は顕著になる。
【0085】
これを達成するため、本実施形態の任意波形送信回路12は図10に示す如く構成される。同図の任意波形送信回路12は、図4に示した送信回路と対比されるべき回路である。
【0086】
図10に示すように、第1の実施形態のときと同様に読み出した「M×N」ビットの波形データを時間調整する回路として、1個のラッチ回路34のみを設けている。なお、ラッチ回路33とマルチプレクサ35との間には、ラッチ回路を経由しない「N×M」ビットのバス構成も構築されている。
【0087】
ラッチ回路34は、波形データコントローラ39から、ラッチデータを時間調整するラッチクロックLH2が供給される(図11,12参照)。このラッチクロックLH2の出力タイミングは、波形データコントローラ39により制御されるもので、遅延制御しないタイミングに比して、(N−k)クロック(k=7〜1:N=8のとき)間のいずれかのタイミングで出力される。
【0088】
この(N−k)クロック分遅延された出力タイミングは、波形データコントローラ39により実行される第1の実施形態のときと同様のアルゴリズムで決められる。すなわち、時間調整値E=クロック数で決められる。コントローラ39はこの時間調整値Eに相当するクロックが「N×M」ビットの波形データラッチ出力(ラッチ回路33へのラッチクロックLH1の出力)から経過すると、時間調整用のラッチクロックLH2をラッチ回路34に出力する。
【0089】
図11,12は、図8,9のときと同様に、D/Aコンバータのビット数=M、送信チャンネル数N=8、チャンネル0、1,2,3の指定遅延時間が夫々、9クロック、11クロック、8クロック、10クロックのときの波形データ読出し及び遅延動作のタイミングを代表的に示している。
【0090】
調整時間値Eは送信チャンネル0に対して1クロック、送信チャンネル1に対して2クロック、送信チャンネル2に対して6クロック、及び送信チャンネル3に対して7クロックとなる(図6参照)。したがって、ラッチクロックLH1を波形データラッチ用のラッチ回路33に出力した後、この調整時間値E(クロック数)が経過した後、後段のラッチ回路34に時間調整用のラッチクロックLH2が供給される(例えば送信チャンネル0の時刻t01〜t02参照;他の送信チャンネルも同様である)。
【0091】
これに並行して、波形データコントローラ39はマルチプレクサ35に選択信号ST1を送出する。このときの選択信号ST1は、ラッチにより遅延調整した一方の入力ポートか、又は、遅延調整をしないもう一方の入力ポートかを二者択一で選択する信号である。このマルチプレクサ35により選択された「N×M」ビットのデータは、その後、後段のマルチプレクサ36、D/Aコンバータ24−1(〜24−N)、及び増幅器25−1(〜25−N)を経て第1の実施形態のときと同様に処理され、所望の電圧駆動信号が送信チャンネル毎に任意の振幅値及び遅延時間で生成される。
【0092】
これによっても、送信チャンネル夫々において、指定された細かい遅延時間だけ遅延動作が行われている。また、使用する波形メモリは1個である。したがって、本実施形態の任意波形送信回路12によれば、第1の実施形態のものと同等の作用効果を得ることができるとともに、各送信チャンネルにおいて読み出した波形データの時間調整に必要なラッチ回路が1個で済むので、ラッチクロックLH2の出力タイミングを決める処理が必要になるものの、回路構成を簡単にでき、高密度集積化に貢献できる。
【0093】
上述した各実施形態およびその変形例は本発明を実施した代表的構成例の提示であって、本発明の範囲を限定することを意図するものではない。本発明の範囲は特許請求の範囲の記載にしたがって決まるもので、当業者であれば、本発明の範囲を逸脱しない範囲において更に様々な態様の超音波診断装置を実施することが可能である。
【0094】
【発明の効果】
以上説明したように、本願発明によれば、超音波診断装置の送信回路及び送信制御方法において、複数の送信チャンネル夫々のチャンネル値に基づき1個のメモリから送信チャンネル毎に時分割で波形データを読み出し、複数の送信チャンネル夫々に与えられる遅延時間に応じた時間だけ、読み出された波形データを時間調整し、この時間調整された波形データをアナログ量の波形信号に生成するようにしたため、回路規模及び回路構成の冗長性を抑え、送信チャンネル毎により精細な遅延時間制御を行うことができる一方で、高集積化に好適で且つ低コスト化が可能な超音波診断装置の送信回路及び送信制御方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る超音波診断装置の概略構成を示すブロック図。
【図2】図1に示す任意波形送信回路の概略構成のブロック図。
【図3】送信波形の一例と波形メモリのデータ記憶の様子を表す模式図。
【図4】図2に示すアドレス発生回路及び送信波形生成&制御回路のより詳細な概略構成を表すブロック図。
【図5】送信チャンネル毎の時間調整値演算のアルゴリズムを示す概略フローチャート。
【図6】送信チャンネル毎の時間調整値の演算例を説明する図。
【図7】送信チャンネル毎の時間調整値をハード演算により演算する例を説明する図。
【図8】図9と協働して、送信チャンネル数=8としたときの、送信チャンネル0,1を示したデータ読出しと遅延動作を説明するタイミングチャート。
【図9】図8と協働して、送信チャンネル数=8としたときの、送信チャンネル2,3を示したデータ読出しと遅延動作を説明するタイミングチャート。
【図10】本発明の第2の実施形態に係る超音波診断装置のアドレス発生回路及び送信波形生成&制御回路のより詳細な概略構成を表すブロック図。
【図11】図12と協働して表すタイミングチャートであって、送信チャンネル数=8としたときに、送信チャンネル0,1のデータ読出しと遅延動作を説明するタイミングチャート。
【図12】図11と協働して表すタイミングチャートであって、送信チャンネル数=8としたときに、送信チャンネル2,3のデータ読出しと遅延動作を説明するタイミングチャート。
【図13】送信チャンネル毎に波形メモリを設ける構成の従来例に係る超音波診断装置の送信回路を示すブロック図。
【符号の説明】
11 超音波探触子
12 任意波形送信回路
16 システム制御回路
21 波形メモリ
22 アドレス発生回路
23(23−1、…、23−N) 送信波形生成&遅延制御回路
24(24−1、…、24−N) D/Aコンバータ
25(25−1、…、25−N) 増幅器
31 チャンネルカウンタ(第2のカウンタ手段)
32 マルチプレクサ
35 マルチプレクサ
36 マルチプレクサ
33 ラッチ回路
34、341〜34N ラッチ回路(遅延要素)
37 ディレイコントローラ
37a ディレイカウンタ(第1のカウンタ手段)
38 波形データカウンタ(第3のカウンタ手段)
39 波形データコントローラ
39a 波形データ読出しカウンタ
Claims (12)
- 1種類の経時的に変化する波形データをデジタル量で予め記憶している1個のメモリを備え、且つこのメモリの波形データを読み出して複数の送信チャンネル夫々の送信信号を発生させる超音波診断装置の送信回路において、
この送信回路は、前記メモリから送信チャンネル毎に時分割で波形データを読み出す読出し手段と、この読出し手段により読み出された波形データに対して前記複数の送信チャンネル夫々に与えられた遅延時間に応じた所定時間だけ送信チャンネル毎に時間調整する時間調整手段と、この時間調整手段より時間調整された波形データをアナログ量の波形信号に生成して前記送信信号として出力する波形生成手段とを備えた、ことを特徴とする超音波診断装置の送信回路。 - 請求項1に記載の超音波診断装置の送信回路において、
前記読出し手段は、前記複数の送信チャンネル数N及び前記波形生成手段におけるD/A変換のビット数をMとするとき、「N×M」ビットの前記波形データを同時に読み出す手段であることを特徴とする超音波診断装置の送信回路。 - 請求項2に記載の超音波診断装置の送信回路において、
前記読出し手段は、前記複数の送信チャンネル夫々に与えられた遅延時間とその各送信チャンネル値との関係に応じて決まるタイミングで前記メモリから送信チャンネル毎に時分割で前記波形データを読み出す読出し制御手段と、この読み出した波形データを保持するデータ保持手段とを備えたことを特徴とする超音波診断装置。 - 請求項3に記載の超音波診断装置の送信回路において、
前記読出し制御手段は、前記遅延時間をカウントする第1のカウンタ手段と、前記複数の送信チャンネル数をカウントする第2のカウンタ手段と、前記第1のカウンタ手段のカウント値が送信チャンネル数以下であって前記第2のカウンタ手段のカウント値が自己の送信チャンネルを指したときに前記波形データの読出し開始を指令する読出し指令手段とを備えたことを特徴とする超音波診断装置の送信回路。 - 請求項2に記載の超音波診断装置の送信回路において、
前記調整手段は、前記読出し手段により読み出された波形データに互いに異なる複数の遅延時間値の遅延を掛ける複数の遅延要素と、この複数の遅延要素が出力した波形データを前記所定時間に応じて選択する遅延時間選択手段とを備えることを特徴とする超音波診断装置の送信回路。 - 請求項2に記載の超音波診断装置の送信回路において、
前記調整手段は、前記読出し手段により読み出された波形データに1つの遅延時間値の遅延を掛ける1個の遅延要素と、この遅延要素からの前記波形データの出力タイミングを前記所定時間に応じて制御するタイミング制御手段とを備えることを特徴とする超音波診断装置の送信回路。 - 請求項5又は6に記載の超音波診断装置の送信回路において、
前記調整手段は、前記時間調整のための前記所定時間をソフトウエアに拠るアルゴリズムに基づき演算する演算手段を備えることを特徴とする超音波診断装置の送信回路。 - 請求項7に記載の超音波診断装置の送信回路において、
前記時間調整手段は、前記複数の送信チャンネル夫々に与えられた遅延時間をカウントする第1のカウンタ手段と、前記複数の送信チャンネル数をカウントする第2のカウンタ手段と、前記第1のカウンタ手段による前記遅延時間の終了に応答して数をカウントする第3のカウンタ手段とを備えるとともに、
前記演算手段は、前記第2のカウンタ手段のカウント値、前記第3のカウンタ手段のカウント値、及びその各送信チャンネル値を前記アルゴリズムに適用して前記所定時間を演算する手段であることを特徴とする超音波診断装置の送信回路。 - 請求項7に記載の超音波診断装置の送信回路において、
前記アルゴリズムは、前記第2のカウンタ手段のカウント値をA、前記第3のカウンタ手段のカウント値をB、及びその各送信チャンネル値をCとするとき、「A−B−C」の差分を用いて前記所定時間を求める解法であることを特徴とする超音波診断装置の送信回路。 - 請求項2に記載の超音波診断装置の送信回路において、
前記時間調整手段は、前記読出し手段より読み出された波形データに複数種の遅延時間値の遅延を掛ける複数の遅延手段と、この複数の遅延手段よる遅延結果を入力し且つセレクト信号によりその内の1つの入力信号を選択可能な選択手段と、この選択手段が前記所定時間に相当する遅延時間量を持った遅延波形データを選択するように前記セレクト信号を送信チャンネル毎に制御する制御手段とを備えたことを特徴とする超音波診断装置の送信回路。 - 請求項5又は6に記載の超音波診断装置の送信回路において、
前記波形生成手段は、送信チャンネル毎に、前記「N×M」ビットの時間調整されたパラレル波形データをMビット毎のシリアル波形データに変換する変換手段と、ビット数が前記Mビットであり且つ前記変換手段により変換された波形データをD/A変換するD/Aコンバータと、このD/A変換されたアナログ波形信号を増幅し且つ送信チャンネル毎にそのゲインを変更可能な増幅器とを備えたことを特徴とする超音波診断装置の送信回路。 - 1種類の経時的に変化する波形データをデジタル量で予め記憶している1個のメモリからその波形データを読み出して複数の送信チャンネル夫々の送信信号を発生させる超音波診断装置の送信制御方法において、
前記メモリから送信チャンネル毎に時分割で波形データを読み出し、前記複数の送信チャンネル夫々に与えられた遅延時間に応じた所定時間だけ送信チャンネル毎に時間調整し、この時間調整された波形データをアナログ量の波形信号に生成して前記送信信号として出力することを特徴とする超音波診断装置の送信制御方法。
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