JP4372869B2

JP4372869B2 - Game control device for pachinko machines

Info

Publication number: JP4372869B2
Application number: JP30424998A
Authority: JP
Inventors: 渉金井; 修一小林
Original assignee: Heiwa Corp
Current assignee: Heiwa Corp
Priority date: 1998-10-26
Filing date: 1998-10-26
Publication date: 2009-11-25
Anticipated expiration: 2018-10-26
Also published as: JP2000126403A

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータが周期毎に遊技に関する一連の処理を繰返し実行し、遊技者の操作で発射された遊技球が遊技盤に設けられた入賞口に入賞することにより、その入賞に対応した遊技処理をマイクロコンピュータが実行するパチンコ機の遊技制御装置に関する。
【０００２】
【従来の技術】
特許第２５５６９５４号公報で開示されたパチンコ機の遊技制御装置は、マイクロコンピュータのＣＰＵが、リセット割込発生回路より周期的に入力されるリセット割込信号により、マイクロコンピュータのＲＯＭに格納されたプログラムをマイクロコンピュータのＲＡＭを処理過程の記憶手段として用いて、プログラムの先頭から、入力処理及び出力処理等の一連の遊技に関する処理を繰返し実行している。
【０００３】
【発明が解決しようとする課題】
しかし、前記従来のパチンコ機の遊技制御装置では、或る１つのリセット割込信号から次のリセット割込信号までの１回の遊技処理周期において、ＣＰＵが１つの入賞に対応した１回の遊技処理を行う場合、入賞球検出信号の有効時間が遊技処理周期より長くなければ、ＣＰＵがその入賞球検出信号を取逃がしてしまうことがある。そして、ＣＰＵが入賞球検出信号を取逃がすと、ＣＰＵがその取逃がした入賞球検出信号に対応した遊技処理を実行しないので、パチンコ機の品質信頼性に欠けることは否めない。又、遊技の面白さを高めるために、プログラムの容量が増え、ＣＰＵの遊技処理時間が長くなった場合、入賞球検出信号の有効時間が１回の遊技処理周期より短くなり、信号を取逃がしてしまうことが多くなる。
【０００４】
そこで、本発明は、入賞球検出信号の取りこぼし防止を図り、品質信頼性の高い遊技機の制御装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】
請求項１の発明に係るパチンコ機の遊技制御装置は、パチンコ機に搭載されて周期毎に遊技に関する一連の処理を実行するマイクロコンピュータ（１ａ）が、パチンコ機に搭載された検出スイッチ（７）より入力される入賞球検出信号のデータの入力読込処理を１回の遊技処理周期中に複数回行って当該複数回の入力読込処理毎に検出スイッチより入力される入賞球検出信号のデータを入賞球検出信号のオン状態（「０」）またはオフ状態（「１」）のいずれかを示すデータとして記憶し、今回の遊技処理周期（Ｔ１）中に入力読込処理（Ｓ１；Ｓ２）された入賞球検出信号の入力判定処理（Ｈ１）を、次回の遊技処理周期（Ｔ２）中における入力読込処理（Ｓ３）の前に行い、今回の遊技処理周期（Ｔ１）中の連続する前後の入力読込処理（Ｓ１；Ｓ２）の前の入力読込処理（Ｓ１）で読込まれた入賞球検出信号のデータの値（Ｄ１１）がオフ状態（「１」）を示していて後の入力読込処理（Ｓ２）で読込まれた入賞球検出信号のデータの値（Ｄ１２）がオン状態（「０」）を示している場合、あるいは、前回の遊技処理周期（Ｔ０）中に行われた最後の入力読込処理（Ｓ０）で読込まれた入賞球検出信号のデータの値（Ｄ００）がオフ状態（「１」）を示していて今回の遊技処理周期（Ｔ１）中に行われた最初の入力読込処理（Ｓ１）で読込まれた入賞球検出信号のデータの値（Ｄ１１）がオン状態（「０」）を示している場合に、入賞球検出信号の入力有りと判定して入賞球検出信号に対応した遊技処理を開始することを特徴としている。
【０００６】
【発明の実施の形態】
図１〜図８は本発明の一実施形態で、図１は全体構成を示し、図２は遊技処理周期と入力信号監視周期とのタイミングを示し、図３は主制御部の遊技処理を示し、図４は主制御部の入力読込処理を示し、図５は入力バッファと入力結果フラグとの構造を示し、図６は主制御部の入力判定処理を示し、図７は入力判定のパターンを示し、図８は入力読込処理と入力判定処理とのタイミングを示す。
【０００７】
図１を参照し、パチンコ機の遊技制御装置について説明する。パチンコ機の制御装置は、主制御部１、特別図柄制御部２、表示灯制御部３、効果音制御部４、賞球払出制御部５、球発射制御部６等の機能別に分割されている。これらの制御部１〜５はＣＰＵとＲＯＭとＲＡＭとよりなるマイクロコンピュータを個別に備える。
【０００８】
主制御部１のマイクロコンピュータ１ａは、各種の検出スイッチ７からの入賞球検出信号が配線及び入力インターフェースを介して入力されると、ＣＰＵ１ｂがＲＯＭ１ｃに設定されたプログラムをＲＡＭ１ｄを処理過程の記憶手段として用いて図３と図４及び図６に示す遊技全般の遊技処理を実行し、入賞球検出信号に対する遊技処理結果であるコマンドを、出力インターフェース及び配線を介して、特別図柄制御部２、表示灯制御部３、効果音制御部４、賞球払出制御部５、球発射制御部６に一方向に出力する。
【０００９】
この実施形態の場合、検出スイッチ７としては、特別図柄を変動させるための始動口スイッチ７ａ、大入賞口に入賞した球数をカウントするためのカウントスイッチ７ｂ、大入賞口を連続して開放させる条件用のためのＶスイッチ７ｃ、天入賞口たる第１入賞口スイッチ７ｄ、左袖入賞口スイッチたる第２入賞口スイッチ７ｅ、右袖入賞口スイッチたる第３入賞口スイッチ７ｆ、左落入賞口たる第４入賞口スイッチ７ｇ、右落入賞口たる第５入賞口スイッチ７ｈ等である。
【００１０】
マイクロコンピュータ１ａのプログラムは、例えば４ｍｓｅｃの周期毎に、リセット割込発生回路１ｅよりＣＰＵ１ｂに入力されるリセット割込信号により、ＣＰＵ１ｂが図３に示す遊技に関する一連の処理を起動し、又、その１回の遊技処理周期において、入賞球検出信号の有効時間よりも短時間毎に、タイマ割込発生回路１ｆよりＣＰＵ１ｂに入力されるタイマ割込信号により、ＣＰＵ１ｂが入賞球検出信号の検索処理を複数回実行する。これにより、マイクロコンピュータ１ａが入賞監視手段を構成している。この入賞球検出信号の検索処理は、図４に示す入力読込処理と、図６に示す入力判定処理とに別れている。
【００１１】
リセット割込発生回路１ｅ及びタイマ割込発生回路１ｆはマイクロコンピュータ１ａに設定されたタイマにより形成される。タイマ割込フラグ１ｇはタイマ割込発生回路１ｆに設定され、タイマがタイムアップする毎にセットされてＣＰＵ１ｂにタイマ割込信号を出力する。
【００１２】
ＲＡＭ１ｄには、入賞球検出信号の検索処理を実行するために、タイマ割込フラグ１ｇ、割込カウンタ１ｈ、第０入力バッファ１ｉ、第１入力バッファ１ｊ、第２入力バッファ１ｋ、入力結果フラグ１ｍ、ビットカウンタ１ｎ、ビット確認フラグ１ｐがそれぞれ１バイトで設定される。割込カウンタ１ｈは１回の遊技処理周期における何回目の入賞球検出信号検索であるかを判断するためのカウンタである。
【００１３】
第０〜第２入力バッファ１ｉ〜１ｋは、検出スイッチ７からの入賞球検出信号がＣＰＵ１ｂの入力ポートに入力されたことを、或る１回の遊技処理周期と次の１回の遊技処理周期とにわたり記憶するメモリであって、入賞球検出信号の検索処理回数よりも１つ多い個数になっている。この実施形態の場合、１回の遊技処理周期における入賞球検出信号の検索処理回数が２回であることから、入力バッファは１バイトで構成された第０〜第２入力バッファ１ｉ〜１ｋの３個になっている。
【００１４】
そして、入力読込処理において、ＣＰＵ１ｂは、１回目のポート入力読込結果（スイッチ入力読込結果）を第１入力バッファ１ｊに格納し、２回目のポート入力読込結果を第２入力バッファ１ｋに格納する。２回目のポート入力読込結果が第２入力バッファ１ｋに格納される前に、第１入力バッファ１ｊの入力確認のために、ＣＰＵ１ｂは前回の遊技処理周期でのポート入力読込結果である第２入力バッファ１ｋのデータを第０入力バッファ１ｉに格納して退避させる。
【００１５】
入力結果フラグ１ｍは、入力読込処理における入力読込結果に基づき、検出スイッチ７からの入賞球検出信号がＣＰＵ１ｂの入力ポートに入力されたかどうかの入力判定処理における入力判定結果を記憶するフラグである。ビットカウンタ１ｎは、入力判定処理において入力結果フラグ１ｍのどのビットの入力判定を行うかを示すカウンタである。ビット確認フラグ１ｐは、ビットカウンタ１ｎで示された第０〜第２入力バッファ１ｉ〜１ｋにおけるビットの値が「１」であることを記憶するフラグであって、設定（セット）の場合は「ＦＦＨ」が書込まれ、消去（クリア）の場合は「００Ｈ」が書込まれる。
【００１６】
特別図柄制御部２のマイクロコンピュータは、主制御部１の出力インターフェースからのコマンドが配線及び入力インターフェースを介して入力すると、プログラムによる表示制御処理を実行し、パチンコ機のセンター役物として設けられた液晶やＬＥＤ又はＣＲＴ或いはプラズマディスプレイ等の表示器８を出力ドライバを介して電気的に駆動する。表示灯制御部３のマイクロコンピュータは、主制御部１の出力インターフェースからのコマンドが配線及び入力インターフェースを介して入力すると、プログラムによる点灯制御処理を実行し、パチンコ機のサイドランプやトップランプ又はランプ風車或いは賞球ランプ等の表示灯９を出力ドライバを介して電気的に点灯、消灯する。効果音制御部４のマイクロコンピュータは、主制御部１の出力インターフェースからのコマンドが配線及び入力インターフェースを介して入力すると、プログラムによる効果音制御の処理を実行し、その実行結果により音源ＩＣがＲＯＭに設定された効果音データからの効果音信号への変換を行い、アンプが上記効果音信号を増幅しスピーカ１０を電気的に駆動する。賞球払出制御部５のマイクロコンピュータは、主制御部１の出力インターフェースからのコマンドが配線及び入力インターフェースを介して入力すると、プログラムによる賞球払出制御及び発射制御の処理を実行し、賞球払出機構部１１の賞球払出ソレノイドのようなアクチュエータを電気的に駆動する。球発射制御部６のマイクロコンピュータは、遊技者により操作される球発射機構部１２のハンドルに設けられたストップスイッチから入力インターフェースを介する入力状況と、ハンドルに設けられたタッチレバーから球発射機構１２のタッチ検出回路を介する入力状況と、賞球払出制御部５から入力インターフェースを介する発射許可信号（発射許可のコマンド）に基づく入力状態とに応じ、球発射機構部１２中の球を遊技盤面上に発射するためのアクチュエータたる発射ソレノイドを、ハンドルボリュームで調整された電力レベルにより、出力インターフェースを介して電気的に駆動する。１３はパチンコ機に可変入賞口として設けられた大入賞口を開閉するアクチュエータとしての大入賞口ソレノイド、１４はパチンコ店に営業管理用に設置されるホールコンピュータである。ホールコンピュータ１４はパチンコ店に設置された複数のパチンコ機より情報を収集してその集計を行う。
【００１７】
図２を参照し、遊技処理周期と入力信号検索処理とのタイミングについて説明する。タイマ割込時間ｔの設定は、或る１つのリセット割込信号Ｒ１の立上がり時と次のリセット割込信号Ｒ２の立上がり時までの１回の遊技処理周期Ｔ内で一定間隔に設定されるのではなく、リセット割込信号Ｒ１の立上がり時よりタイマ割込信号を発生させるための異なる時間ｔ１，ｔ２の値を主制御部１のプログラムに設定しておくことにより、タイマ割込時間ｔが遊技処理周期Ｔの開始から常に一定となる（ｔ＝ｔ２−ｔ１）ようにしている。このようにタイマ割込時間ｔを設定することにより、タイマ割込信号Ｓ１，Ｓ２により開始する入力読込処理の間隔が一定となり、検出スイッチ７からＣＰＵ１ｂの入力ポートに入力される入賞球検出信号の有効時間が或る１つのタイマ割込信号Ｓ１から次のタイマ割込信号Ｓ２までの時間以上であれば、ＣＰＵ１ｂが入賞球検出信号を確実に検索することができる。つまり、検出スイッチ７よりＣＰＵ１ｂの入力ポートに入力される入賞球検出信号の有効時間が容易に管理できる。
【００１８】
図３を参照し、主制御部１がリセット割込信号により実行する遊技処理について説明する。ステップＳ１は電源初期投入時を判定する処理であり、電源初期投入直後のＲＡＭ１ｄのデータは不定のため、電源投入の判断はＲＡＭ１ｄの特定エリアの特定データの有無により行う。特定データが無い場合は電源投入直後と判断してステップＳ５へ移行する。特定データが有る場合は遊技処理の繰返しと判断してステップＳ２へ移行する。ステップＳ２はタイマ割込の設定であり、図２の時間ｔ１，ｔ２及び割込許可の設定を行うと共に、割込カウンタ１ｈをクリアする。ステップＳ３は入力判定処理であり、入力読込処理での入力読込結果に基づき、検出スイッチ７からの入賞球検出信号がＣＰＵ１ｂの入力ポートに有るかどうかの判定を行う。ステップＳ４はパチンコ機で一般的に行われている遊技処理であり、例えば、始動入賞待ち処理、図柄変動開始処理、図柄停止処理、大当り判定処理、大当り開始処理、大入賞口開放処理、大入賞口開放待ち処理、大当り決定用乱数及び図柄乱数等の更新処理、効果音発生処理、図柄及び表示灯による表示処理、賞球払出制御処理、外部情報処理、ポート出力処理等であるが、それらに限定されるものではなく、遊技機の仕様に応じて適宜構成される。これらの遊技処理結果としてのコマンドが主制御部１より特別図柄制御部２、表示灯制御部３、効果音制御部４、賞球払出制御部５、球発射制御部６等に出力される。ステップＳ５は初期化処理であり、ＲＡＭ１ｄをクリアし、遊技開始時の初期データをＲＡＭ１ｄにセットする。そして、ステップＳ１〜Ｓ５までの処理終了後は、ＣＰＵ１ｂは何も処理をせずに次のリセット割込信号を待つ（空ループ）。
【００１９】
図４を参照し、入力読込処理について説明する。この入力読込処理は、ポート入力の読込結果を第０〜第２入力バッファ１ｉ〜１ｋに格納する処理であり、前記ステップＳ２で設定された時間ｔ１，ｔ２毎に発生するタイマ割込信号により起動する。この入力読込処理は図３での１回の遊技処理中において２回実行される。ステップＳ３０１はタイマ割込発生回路１ｆで有意とされたタイマ割込フラグ１ｇをクリアする処理である。ＣＰＵ１ｂがタイマ割込フラグ１ｇをクリアすることで、１回のタイマ割込信号に対して入力読込処理を１回実行する。ノイズや電源異常等による処理異常により、タイマ割込フラグ１ｇがクリアされなかった場合は、それ以降の処理を中断し、次のタイマ割込信号の発生を待つ。ステップＳ３０２は割込カウンタ１ｈをカウントアップする処理である。この割込カウンタ１ｈは図３のステップＳ２にてクリアされる。ステップＳ３０３はポート入力処理であり、ＣＰＵ１ｂにおける入力ポートの状態を取得する。ステップＳ３０４は割込カウンタ１ｈの値による分岐判断であって、割込カウンタ１ｈの値が「１」であることから図３での１回の遊技処理中での１回目の入力読込処理を実行する場合はステップＳ３０５へ移行し、割込カウンタ１ｈの値が「１以外」であることから第２回目の入力読込処理を実行する場合はステップＳ３０６へ移行する。ステップＳ３０５は１回目のデータを第１入力バッファ１ｊに格納する処理であり、１回目の入力読込処理におけるステップＳ３０３で取得した入力ポート情報を１回目の入力読込結果として第１入力バッファ１ｊに格納する。ステップＳ３０６は第２入力バッファ１ｋの値を第０入力バッファ１ｉに退避させる処理であり、ステップＳ３０７は２回目のデータを第２入力バッファ１ｋに格納する処理であり、２回目の入力読込処理におけるステップＳ３０３で取得した入力ポート情報を第２回目の入力読込結果として第２入力バッファ１ｋに格納する。
【００２０】
図５を参照し、第０〜第２入力バッファ１ｉ〜１ｋと入力結果フラグとの構造について説明する。第０〜第２入力バッファ１ｉ〜１ｋそれぞれの最下位ビットＤ０には始動口スイッチ７ａに対応する入力読込結果を格納し、第１位ビットＤ１はカウントスイッチ７ｂに対応する入力読込結果を格納し、第２位ビットＤ２はＶスイッチ７ｃに対応する入力読込結果を格納し、第３位ビットＤ３には第１入賞口スイッチ７ｄに対応する入力読込結果を格納し、第４位ビットＤ４には第２入賞口スイッチ７ｅに対応する入力読込結果を格納し、第５位ビットＤ５には第３入賞口スイッチ７ｆに対応する入力読込結果を格納し、第６位ビットＤ６には第４入賞口スイッチ７ｇに対応する入力読込結果を格納し、最上位ビットＤ７には第５入賞口スイッチ７ｈに対応する入力読込結果を格納する。第０〜第２入力バッファ１ｉ〜１ｋにおける各ビットデータが「１」の場合は対応する検出スイッチ７がオフ状態であることを示し、各ビットデータが「０」の場合は対応する検出スイッチ７がオン状態であることを示す。
【００２１】
入力結果フラグ１ｍの最下位ビットＤ０には始動口スイッチ７ａに対応する入力判定結果を格納し、第１位ビットＤ１はカウントスイッチ７ｂに対応する入力判定結果を格納し、第２位ビットＤ２はＶスイッチ７ｃに対応する入力判定結果を格納し、第３位ビットＤ３には第１入賞口スイッチ７ｄに対応する入力判定結果を格納し、第４位ビットＤ４には第２入賞口スイッチ７ｅに対応する入力判定結果を格納し、第５位ビットＤ５には第３入賞口スイッチ７ｆに対応する入力読判定結果を格納し、第６位ビットＤ６には第４入賞口スイッチ７ｇに対応する入力読判定結果を格納し、最上位ビットＤ７には第５入賞口スイッチ７ｈに対応する入力判定結果を格納する。検出スイッチ７からＣＰＵ１ｂの入力ポートに入賞球検出信号の入力があったかどうかの判定処理は、各ビット毎の第０入力バッファ１ｉと第１入力バッファ１ｊとの比較、各ビット毎の第１入力バッファ１ｊと第２入力バッファ１ｋとの比較において、ビットデータが「１」から「０」への変化があった場合に入力有りと判定して対応する入力結果フラグ１ｍのビットに「１」を格納し、上記以外のビットデータの変化の場合に入力無しと判定して対応する入力結果フラグ１ｍのビットに「０」を格納する。
【００２２】
図６を参照し、入力判定処理について説明する。この入力判定処理では、図４の入力読込処理での入力読込結果に基づき、検出スイッチ７の入力がＣＰＵ１ｂに有ったかどうかの判定を行い、その入力判定結果を入力結果フラグ１ｍに格納する。入力結果フラグ１ｍは図３のステップＳ４にて使用される。ステップＳ４０１は入力結果フラグ１ｍ及びビットカウンタ１ｎをクリアする処理であり、第０ビット目の入力判定を行うためにビットカウンタ１ｎをクリアすると共に入力結果フラグ１ｍをクリアする。ステップＳ４０２はビットカウンタ１ｎの値による分岐判断であり、ビットカウンタ１ｎの値が「８」以上の場合は１バイト全て（全ての検出スイッチ７）を判定したと判断し、入力判定処理を終了する。ビットカウンタ１ｎの値が「７」以下の場合はステップＳ４０３に移行して入力判定処理を行う。ステップＳ４０３はビットカウンタ１ｎで指示された第０入力バッファ１ｉのビット値による分岐判断であり、係る第０入力バッファ１ｉのビット値が「１」の場合はステップＳ４０４に移行し、ビット値が「０」の場合はステップＳ４０５へ移行する。ステップＳ４０４はビット確認フラグ１ｐをセットする処理であり、ビットカウンタ１ｎで指示された第０入力バッファ１ｉのビット値が「１」であったことを記憶するために、ビット確認フラグ１ｐをセットする。ステップＳ４０５はビット確認フラグ１ｐをクリアする処理であり、ビットカウンタ１ｎで指示された第０入力バッファ１ｉのビット値が「０」であったことを記憶するために、ビット確認フラグ１ｐをクリアする。ステップＳ４０６はビットカウンタ１ｎで指示された第１入力バッファ１ｊのビット値による分岐判断であり、係る第１入力バッファ１ｊのビット値が「１」の場合はステップＳ４０７に移行し、ビット値が「０」の場合はステップＳ４０８へ移行する。ステップＳ４０７はビット確認フラグ１ｐをセットする処理であり、ビットカウンタ１ｎで指示された第１入力バッファ１ｊのビット値が「１」であったことを記憶するために、ビット確認フラグ１ｐをセットする。ステップＳ４０８はビット確認フラグ１ｐの状態による分岐判断であり、ビット確認フラグ１ｐがセットされている場合はステップＳ４０９に移行し、ビット確認フラグ１ｐがクリアされている場合はステップＳ４１１へ移行する。ステップＳ４０９はビットカウンタ１ｎで指示された入力結果フラグ１ｍのビットをセットする処理であり、ステップＳ４０８においてビット確認フラグ１ｐがセットの判断であることから第０入力バッファ１ｉが「１」であり、かつ、ステップＳ４０６において第１入力バッファ１ｊが「０」であるので、ＣＰＵ１ｂが入力有りと判定してビットカウンタ１ｎで指示された入力結果フラグ１ｍのビットをセットする。ステップＳ４１０はビット確認フラグ１ｐをクリアする処理であり、ビットカウンタ１ｎで指示された第１入力バッファ１ｊのビット値が「０」であったことを記憶するために、ビット確認フラグ１ｐをクリアする。ステップＳ４１１はビットカウンタ１ｎで指示された第２入力バッファ１ｋのビット値による分岐判断であり、係る第２入力バッファ１ｋのビット値が「１」の場合はステップＳ４１４に移行し、ビット値が「０」の場合はステップＳ４１２へ移行する。ステップＳ４１２はビット確認フラグ１ｐの状態による分岐判断であり、ビット確認フラグ１ｐがセットされている場合はステップＳ４１３に移行し、ビット確認フラグ１ｐがクリアされている場合はステップＳ４１４へ移行する。ステップＳ４１３はビットカウンタ１ｎで指示された入力結果フラグ１ｍのビットをセットする処理であり、ステップＳ４１２においてビット確認フラグ１ｐがセットの判断であることから第１入力バッファ１ｊが「１」であり、かつ、ステップＳ４１１において第２入力バッファ１ｋが「０」であるので、ＣＰＵ１ｂが入力有りと判定してビットカウンタ１ｎで指示された入力結果フラグ１ｍのビットをセットする。ステップＳ４１４はビットカウンタ１ｎをインクリメントする処理であり、次のビット（次の検出スイッチ）の入力判定を行うため、ビットカウンタ１ｎをインクリメントする。
【００２３】
図７を参照し、図６のステップＳ４０３〜Ｓ４１３により検出スイッチ７からＣＰＵ１ｂの入力ポートに入賞球検出信号の入力があったかどうかを判定する処理のパターンについて説明する。この実施形態の入力判定処理は、各ビット毎で「１」か「０」を示す第０〜第２入力バッファ１ｉ〜１ｋの３個を用いることから、入力判定のパターンは２の３乗である８つのパターン（Ｎｏ．１〜Ｎｏ．８）となる。そして、各ビット毎の第０入力バッファ１ｉと第１入力バッファ１ｊとの比較、各ビット毎の第１入力バッファ１ｊと第２入力バッファ１ｋとの比較において、ビットデータが「１」から「０」への変化があった場合に入力有りと判定する処理形態である。このため、第０〜第２入力バッファ１ｉ〜１ｋの各ビット毎の信号形態を点線で囲んだＮｏ．３、Ｎｏ．５、Ｎｏ．６、Ｎｏ．７の４つのパターンが入力有りの判定結果であって、対応する入力結果フラグ１ｍのビットに「１」が格納される。上記以外のＮｏ．１、Ｎｏ．２、Ｎｏ．４、Ｎｏ．８の４つのパターンは入力無しの判定結果であって、対応する入力結果フラグ１ｍのビットに「０」が格納される。
【００２４】
図８を参照し、図４の入力読込処理と図６の入力判定処理とのタイミングについて説明する。１つのリセット割込信号Ｒ１の立上がり時と次のリセット割込信号Ｒ２の立上がり時までの１回の遊技処理周期Ｔ１内において、１回目のタイマ割込信号Ｓ１に応じて、ポート入力情報Ｐ１が第１入力バッファ１ｊにデータＤ１１として格納される。２回目のタイマ割込信号Ｓ２により第２入力バッファ１ｋのデータＤ００が第０入力バッファ１ｉに転送され、第２入力バッファ１ｋが空になった後、ポート入力情報Ｐ２が第２入力バッファ１ｋにデータＤ１２として格納される。上記データＤ００は、１つ前の遊技処理周期Ｔ０における２回目のタイマ割込信号Ｓ０により第２入力バッファ１ｋに格納されたポート入力情報Ｐ０である。そして、１つ後の遊技処理周期Ｔ２において、リセット割込信号Ｒ２と１回目のタイマ割込信号Ｓ３との間でＣＰＵ１ｂがプログラムにより発生する入力判定信号Ｈ１により第０〜第２バッファ１ｉ〜１ｋのデータＤ００，Ｄ１１，Ｄ１２の値より入力判定処理を行う。又、第１入力バッファ１ｊのデータＤ１１は１つ後の遊技周期Ｔ２における１回目のタイマ割込信号Ｓ３によりポート入力情報Ｐ３に更新され、第０入力バッファ１ｉのデータＤ００は遊技周期Ｔ２における２回目のタイマ割込信号により遊技周期Ｔ１における第２入力バッファ１ｋのデータＤ１２に更新され、又、遊技周期Ｔ２における２回目のタイマ割込信号によりポート入力情報が第２入力バッファ１ｋに格納される。要するに、１つ前の遊技周期Ｔ０での第２入力バッファ１ｋのデータＤ００と、現在の遊技周期Ｔ１での第１及び第２入力バッファ１ｊ、１ｋのデータＤ１１，Ｄ１２とが、１つ後の遊技周期Ｔ２における１回目のタイマ割込信号Ｓ３の発生前に入力判定処理に使用される。
【００２５】
前記実施形態では検出スイッチ７の個数が８個で、第０〜第２入力バッファ１ｉ〜１ｋが１バイトで構成されたが、検出スイッチ７の個数が７個以下の場合は各検出スイッチに対応する情報を１バイトである第０〜第２入力バッファ１ｉ〜１ｋの最下位ビットより割り振り、最上位ビット側を空にして置けば良い。又、検出スイッチ７の個数が９個以上の場合は第０〜第２入力バッファ１ｉ〜１ｋと入力結果フラグ１ｍを１バイトずつ増やし、９個目以上の検出スイッチ７に対応する情報を２バイト目の最下位ビットより割り振り、最上位ビット側を空にして置けば良い。つまり、検出スイッチ７の個数は８個に限定されるものではなく、１個以上７個以下でも、９個以上でも適用できる。
【００２６】
ビット確認フラグ１ｐは第０〜第２入力バッファ１ｉ〜１ｋ毎に設けても良いが、前記実施形態のように第０〜第２入力バッファ１ｉ〜１ｋで１つのビット確認フラグ１ｐを共用すれば、ＲＡＭ１ｄのメモリ領域をそれ以外の遊技処理に割り当てることができる。
【００２７】
１回の遊技処理周期中に入力信号の検索回数は３回以上でも良い。例えば、入賞球検出信号の検索を３回行う場合は、第０〜第２入力バッファ１ｉ〜１ｋに加えて第３入力バッファを１つ設け、図２の時間ｔ１，ｔ２に加えて時間ｔ３を設け、タイマ割込時間ｔ＝ｔ２−ｔ１＝ｔ３−ｔ２となるように、リセット割込信号からの時間ｔ１，ｔ２，ｔ３を設定し、或る１回の遊技処理周期において、１回目のタイマ割込信号でポート入力情報を第１入力バッファ１ｊに格納し、２回目のタイマ割込信号でポート入力情報を第２入力バッファ１ｋに格納し、３回目のタイマ割込信号で第３入力バッファのデータを第０入力バッファ１ｉに転送した後にポート情報を第３入力バッファに格納する。そして、次の遊技周期の開始から１回目のタイマ割込信号の入力前までの間に発生した入力判定信号Ｈ１により、各ビット毎の第０入力バッファ１ｉと第１入力バッファ１ｊとの比較、各ビット毎の第１入力バッファ１ｊと第２入力バッファ１ｋとの比較、各ビット毎の第２入力バッファ１ｋと第３入力バッファとの比較において、ビットデータが「１」から「０」への変化があった場合に入力有りを判定する。
【００２８】
【発明の効果】
以上のように、本発明によれば、マイクロコンピュータが検出スイッチより入力される入賞球検出信号のデータの入力読込処理を１回の遊技処理周期中に複数回行って当該複数回の入力読込処理毎に検出スイッチより入力される入賞球検出信号のデータを入賞球検出信号のオン状態またはオフ状態のいずれかを示すデータとして記憶し、今回の遊技処理周期中に入力読込処理された入賞球検出信号の入力判定処理を、次回の遊技処理周期中における入力読込処理の前に行い、今回の遊技処理周期中の連続する前後の入力読込処理の前の入力読込処理で読込まれた入賞球検出信号のデータの値がオフ状態を示していて後の入力読込処理で読込まれた入賞球検出信号のデータの値がオン状態を示している場合、あるいは、前回の遊技処理周期中に行われた最後の入力読込処理で読込まれた入賞球検出信号のデータの値がオフ状態を示していて今回の遊技処理周期中に行われた最初の入力読込処理で読込まれた入賞球検出信号のデータの値がオン状態を示している場合に、入賞球検出信号の入力有りと判定して入賞球検出信号に対応した遊技処理を開始するので、入賞球検出信号の有効時間が遊技処理周期よりも短くても、マイクロコンピュータが入賞球検出信号を的確に取得し、入賞球検出信号の取りこぼし防止を図り、パチンコ機の品質信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の実施形態の全体構成を示すブロック図。
【図２】同実施形態の遊技処理周期と入力信号監視周期とのタイミングチャート。
【図３】同実施形態の主制御部の遊技処理を示すフローチャート。
【図４】同実施形態の主制御部の入力読込処理を示すフローチャート。
【図５】同実施形態の入力バッファと入力結果フラグとの構造図。
【図６】同実施形態の主制御部の入力判定処理を示すフローチャート。
【図７】同実施形態の入力判定のパターンを示す図表。
【図８】同実施形態の入力読込処理と入力判定処理とのタイミングチャート。
【符号の説明】
１主制御部
１ａマイクロコンピュータ（入力監視手段）[0001]
BACKGROUND OF THE INVENTION
In the present invention, the microcomputer repeatedly executes a series of processes related to the game for each cycle, and the game ball launched by the player's operation wins a winning opening provided in the game board, thereby corresponding to the winning. The present invention relates to a game control device for a pachinko machine in which a microcomputer executes game processing.
[0002]
[Prior art]
A game control device for a pachinko machine disclosed in Japanese Patent No. 2556954 is a program stored in a ROM of a microcomputer by a reset interrupt signal periodically input from a reset interrupt generation circuit by a CPU of the microcomputer. Are used as storage means for the processing process, and a series of game-related processes such as input process and output process are repeatedly executed from the beginning of the program.
[0003]
[Problems to be solved by the invention]
However, in the conventional pachinko machine game control device, in one game processing period from one reset interrupt signal to the next reset interrupt signal, the CPU performs one game corresponding to one prize. When processing, if the valid time of the winning ball detection signal is not longer than the game processing cycle, the CPU may miss the winning ball detection signal. If the CPU misses the winning ball detection signal, the CPU does not execute the game process corresponding to the missed winning ball detection signal, so it cannot be denied that the pachinko machine lacks quality reliability. In addition, in order to increase the fun of the game, if the capacity of the program increases and the game processing time of the CPU becomes longer, the valid time of the winning ball detection signal becomes shorter than one game processing cycle, and the signal is missed. It often happens.
[0004]
Accordingly, the present invention is intended to provide a control device for a gaming machine with high quality reliability by preventing the missed winning ball detection signal from being missed.
[0005]
[Means for Solving the Problems]
A game control device for a pachinko machine according to the first aspect of the present invention is a microcomputer that is mounted on a pachinko machine and executes a series of processes relating to a game for each period. (1a) Is a detection switch mounted on a pachinko machine. (7) Winning ball detection signal input from Of data Read input processing Is performed several times during one game processing cycle. The winning ball detection signal data input from the detection switch for each of the multiple input reading processes ON state of winning ball detection signal ("0") Or off state ("1") Is stored as data indicating one of The input determination process (H1) of the winning ball detection signal that has been subjected to the input read process (S1; S2) during the current game process period (T1) is replaced with the input read process (S3) during the next game process period (T2). The value of the winning ball detection signal data (D11) read in the input reading process (S1) before and after the continuous input reading process (S1; S2) before and after the current game processing cycle (T1) Indicates the off state (“1”) and the value (D12) of the winning ball detection signal read in the subsequent input reading process (S2) indicates the on state (“0”), or The value (D00) of the winning ball detection signal read in the last input reading process (S0) performed during the previous game processing cycle (T0) indicates the off state ("1"). First input read processing performed during the game processing cycle (T1) If the value of the data read filled-in winning ball detection signal (D11) indicates the ON state ( "0") at S1), It is characterized in that it is determined that there is an input of a winning ball detection signal, and a game process corresponding to the winning ball detection signal is started.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
1 to 8 show an embodiment of the present invention, FIG. 1 shows the overall configuration, FIG. 2 shows the timing of the game processing cycle and the input signal monitoring cycle, and FIG. 3 shows the game processing of the main control unit. 4 shows the input reading process of the main control unit, FIG. 5 shows the structure of the input buffer and the input result flag, FIG. 6 shows the input determination process of the main control unit, and FIG. 7 shows the input determination pattern. FIG. 8 shows the timing of the input reading process and the input determining process.
[0007]
A game control device for a pachinko machine will be described with reference to FIG. The control device of the pachinko machine is divided according to the functions of the main control unit 1, the special symbol control unit 2, the indicator light control unit 3, the sound effect control unit 4, the prize ball payout control unit 5, the ball launch control unit 6, and the like. . Each of these control units 1 to 5 includes a microcomputer composed of a CPU, a ROM, and a RAM.
[0008]
When a winning ball detection signal from various detection switches 7 is input via the wiring and input interface, the microcomputer 1a of the main control unit 1 stores the program set in the ROM 1c in the RAM 1d and stores the program in the RAM 1d. 3, 4, and 6 are used to execute the game processing of the entire game, and the command that is the game processing result for the winning ball detection signal is displayed on the special symbol control unit 2 via the output interface and wiring. The light is output in one direction to the lamp control unit 3, sound effect control unit 4, prize ball payout control unit 5, and ball launch control unit 6.
[0009]
In the case of this embodiment, as the detection switch 7, a start opening switch 7a for changing the special symbol, a count switch 7b for counting the number of balls won in the big winning opening, and the big winning opening are continuously opened. Conditional V switch 7c, first prize opening switch 7d as a top prize winning opening, second winning prize opening switch 7e as a left sleeve winning entry switch, third winning entry switch 7f as a right sleeve winning entry switch, left falling prize opening A fourth winning opening switch 7g, a fifth winning opening switch 7h as a right falling winning opening, and the like.
[0010]
The program of the microcomputer 1a starts a series of processes relating to the game shown in FIG. 3 by the reset interrupt signal input to the CPU 1b from the reset interrupt generation circuit 1e, for example, every 4 msec. In one game processing cycle, the CPU 1b performs a search process for a winning ball detection signal by a timer interrupt signal input from the timer interrupt generation circuit 1f to the CPU 1b every shorter time than the valid time of the winning ball detection signal. Run multiple times. Thereby, the microcomputer 1a constitutes a winning monitoring means. The search process for the winning ball detection signal is divided into an input reading process shown in FIG. 4 and an input determination process shown in FIG.
[0011]
The reset interrupt generation circuit 1e and the timer interrupt generation circuit 1f are formed by a timer set in the microcomputer 1a. The timer interrupt flag 1g is set in the timer interrupt generation circuit 1f and is set every time the timer expires to output a timer interrupt signal to the CPU 1b.
[0012]
In the RAM 1d, a timer interrupt flag 1g, an interrupt counter 1h, a zeroth input buffer 1i, a first input buffer 1j, a second input buffer 1k, and an input result flag 1m are stored in order to execute a winning ball detection signal search process. The bit counter 1n and the bit confirmation flag 1p are each set with 1 byte. The interrupt counter 1h is a counter for determining the number of winning ball detection signal searches in one game processing cycle.
[0013]
The 0th to 2nd input buffers 1i to 1k indicate that the winning ball detection signal from the detection switch 7 has been input to the input port of the CPU 1b, one game processing cycle and the next one game processing cycle. And the number is one more than the number of search processing of the winning ball detection signal. In the case of this embodiment, since the number of search processing of the winning ball detection signal in one game processing cycle is two, the input buffer is composed of 0 to the second input buffers 1i to 1k composed of 1 byte. It has become a piece.
[0014]
In the input read process, the CPU 1b stores the first port input read result (switch input read result) in the first input buffer 1j, and stores the second port input read result in the second input buffer 1k. Before the second port input read result is stored in the second input buffer 1k, the CPU 1b confirms the input of the first input buffer 1j, and the CPU 1b receives the second input as the port input read result in the previous game processing cycle. The data in the buffer 1k is stored in the 0th input buffer 1i and saved.
[0015]
The input result flag 1m is a flag for storing the input determination result in the input determination process as to whether or not the winning ball detection signal from the detection switch 7 is input to the input port of the CPU 1b based on the input read result in the input reading process. The bit counter 1n is a counter that indicates which bit of the input result flag 1m is to be determined in the input determination process. The bit confirmation flag 1p is a flag for storing that the value of the bit in the 0th to second input buffers 1i to 1k indicated by the bit counter 1n is “1”. "FFH" is written, and "00H" is written in the case of erasure (clear).
[0016]
The microcomputer of the special symbol control unit 2 is provided as a center accessory of a pachinko machine by executing display control processing by a program when a command from the output interface of the main control unit 1 is input via the wiring and input interface. A display 8 such as a liquid crystal, LED, CRT or plasma display is electrically driven via an output driver. When the command from the output interface of the main control unit 1 is input via the wiring and input interface, the microcomputer of the indicator light control unit 3 executes a lighting control process by a program, and the side lamp, top lamp or lamp of the pachinko machine An indicator lamp 9 such as a windmill or prize ball lamp is electrically turned on and off via an output driver. When the command from the output interface of the main control unit 1 is input via the wiring and the input interface, the microcomputer of the sound effect control unit 4 executes the sound effect control process by the program, and the sound source IC is read into the ROM by the execution result. The sound effect data set in (1) is converted into a sound effect signal, and the amplifier amplifies the sound effect signal and electrically drives the speaker 10. When the command from the output interface of the main control unit 1 is input via the wiring and the input interface, the microcomputer of the prize ball payout control unit 5 executes the process of prize ball payout control and launch control by the program, and the prize ball payout An actuator such as a prize ball payout solenoid of the mechanism unit 11 is electrically driven. The microcomputer of the ball launch control unit 6 includes the input status via the input interface from the stop switch provided on the handle of the ball launch mechanism unit 12 operated by the player, and the ball launch mechanism 12 from the touch lever provided on the handle. The ball in the ball launching mechanism unit 12 is placed on the game board surface in accordance with the input status via the touch detection circuit of the ball and the input state based on the launching permission signal (launching permission command) from the prize ball payout control unit 5 via the input interface. The firing solenoid, which is an actuator for launching, is electrically driven through the output interface with the power level adjusted by the handle volume. 13 is a large winning opening solenoid as an actuator for opening and closing a large winning opening provided as a variable winning opening in the pachinko machine, and 14 is a hall computer installed for business management in the pachinko parlor. The hall computer 14 collects information from a plurality of pachinko machines installed in the pachinko parlor and totals the information.
[0017]
With reference to FIG. 2, the timing of the game processing cycle and the input signal search processing will be described. The timer interrupt time t is set at regular intervals within one game processing cycle T from when one certain reset interrupt signal R1 rises to when the next reset interrupt signal R2 rises. Instead, the timer interrupt time t is set to the game by setting the values of the different times t1 and t2 for generating the timer interrupt signal from the rising edge of the reset interrupt signal R1 in the program of the main control unit 1. It is always constant from the start of the processing cycle T (t = t2-t1). By setting the timer interruption time t in this way, the interval of the input reading process started by the timer interruption signals S1 and S2 becomes constant, and the winning ball detection signal input to the input port of the CPU 1b from the detection switch 7 becomes constant. If the valid time is longer than the time from one timer interrupt signal S1 to the next timer interrupt signal S2, the CPU 1b can reliably search for a winning ball detection signal. That is, the valid time of the winning ball detection signal input from the detection switch 7 to the input port of the CPU 1b can be easily managed.
[0018]
With reference to FIG. 3, the game process which the main control part 1 performs with a reset interruption signal is demonstrated. Step S1 is a process for determining when the power is initially turned on. Since the data in the RAM 1d immediately after the power is initially turned on is indeterminate, the power-on determination is made based on the presence of specific data in a specific area of the RAM 1d. If there is no specific data, it is determined that the power has just been turned on, and the process proceeds to step S5. If there is specific data, it is determined that the game process is repeated, and the process proceeds to step S2. Step S2 is a timer interrupt setting, which sets time t1, t2 and interrupt permission in FIG. 2 and clears the interrupt counter 1h. Step S3 is an input determination process. Based on the input reading result in the input reading process, it is determined whether or not a winning ball detection signal from the detection switch 7 is present at the input port of the CPU 1b. Step S4 is a game process generally performed in a pachinko machine. For example, a start winning waiting process, a symbol variation starting process, a symbol stopping process, a jackpot determining process, a jackpot starting process, a jackpot opening process, a grand prize Mouth opening waiting processing, jackpot determination random number and symbol random number update processing, sound effect generation processing, symbol and indicator display processing, prize ball payout control processing, external information processing, port output processing, etc. It is not limited and is appropriately configured according to the specifications of the gaming machine. Commands as a result of these game processes are output from the main control unit 1 to the special symbol control unit 2, the indicator light control unit 3, the sound effect control unit 4, the prize ball payout control unit 5, the ball launch control unit 6, and the like. Step S5 is an initialization process, in which the RAM 1d is cleared and initial data at the start of the game is set in the RAM 1d. Then, after the processing from step S1 to S5 is completed, the CPU 1b waits for the next reset interrupt signal without performing any processing (empty loop).
[0019]
The input reading process will be described with reference to FIG. This input read process is a process of storing the port input read results in the 0th to second input buffers 1i to 1k, and is activated by the timer interrupt signal generated at the times t1 and t2 set in step S2. To do. This input reading process is executed twice during one game process in FIG. Step S301 is a process of clearing the timer interrupt flag 1g made significant by the timer interrupt generation circuit 1f. When the CPU 1b clears the timer interrupt flag 1g, the input read process is executed once for one timer interrupt signal. If the timer interrupt flag 1g is not cleared due to processing abnormality due to noise or power failure, the subsequent processing is interrupted and the next timer interrupt signal is awaited. Step S302 is processing to count up the interrupt counter 1h. This interrupt counter 1h is cleared in step S2 of FIG. Step S303 is a port input process, and the state of the input port in the CPU 1b is acquired. Step S304 is a branch determination based on the value of the interrupt counter 1h. Since the value of the interrupt counter 1h is “1”, the first input reading process in one game process in FIG. 3 is executed. If so, the process proceeds to step S305. If the value of the interrupt counter 1h is “other than 1”, the process proceeds to step S306 when the second input read process is executed. Step S305 is a process of storing the first data in the first input buffer 1j, and the input port information acquired in step S303 in the first input reading process is stored in the first input buffer 1j as the first input reading result. To do. Step S306 is a process of saving the value of the second input buffer 1k to the 0th input buffer 1i, and step S307 is a process of storing the second data in the second input buffer 1k, in the second input read process. The input port information acquired in step S303 is stored in the second input buffer 1k as the second input read result.
[0020]
The structure of the 0th to 2nd input buffers 1i to 1k and the input result flag will be described with reference to FIG. The least significant bit D0 of each of the 0th to second input buffers 1i to 1k stores the input read result corresponding to the start port switch 7a, and the first bit D1 stores the input read result corresponding to the count switch 7b. The second bit D2 stores the input read result corresponding to the V switch 7c, the third bit D3 stores the input read result corresponding to the first winning port switch 7d, and the fourth bit D4. The input reading result corresponding to the second winning port switch 7e is stored, the input reading result corresponding to the third winning port switch 7f is stored in the fifth bit D5, and the fourth winning port is stored in the sixth bit D6. The input read result corresponding to the switch 7g is stored, and the input read result corresponding to the fifth winning opening switch 7h is stored in the most significant bit D7. When each bit data in the 0th to second input buffers 1i to 1k is “1”, it indicates that the corresponding detection switch 7 is in an OFF state, and when each bit data is “0”, the corresponding detection switch 7 Indicates that is on.
[0021]
The least significant bit D0 of the input result flag 1m stores the input determination result corresponding to the start port switch 7a, the first bit D1 stores the input determination result corresponding to the count switch 7b, and the second bit D2 is The input determination result corresponding to the V switch 7c is stored, the input determination result corresponding to the first winning port switch 7d is stored in the third bit D3, and the second winning port switch 7e is stored in the fourth bit D4. A corresponding input determination result is stored, an input reading determination result corresponding to the third winning port switch 7f is stored in the fifth bit D5, and an input corresponding to the fourth winning port switch 7g is stored in the sixth bit D6. The reading determination result is stored, and the input determination result corresponding to the fifth prize opening switch 7h is stored in the most significant bit D7. The process of determining whether or not a winning ball detection signal is input from the detection switch 7 to the input port of the CPU 1b is performed by comparing the 0th input buffer 1i and the first input buffer 1j for each bit, and the first input buffer for each bit. In the comparison between 1j and the second input buffer 1k, when the bit data changes from “1” to “0”, it is determined that there is an input, and “1” is stored in the bit of the corresponding input result flag 1m. In the case of a change in bit data other than the above, it is determined that there is no input and “0” is stored in the corresponding bit of the input result flag 1m.
[0022]
The input determination process will be described with reference to FIG. In this input determination process, it is determined whether the input of the detection switch 7 is in the CPU 1b based on the input read result in the input read process of FIG. 4, and the input determination result is stored in the input result flag 1m. The input result flag 1m is used in step S4 of FIG. Step S401 is a process of clearing the input result flag 1m and the bit counter 1n, and the bit counter 1n is cleared and the input result flag 1m is cleared in order to perform input determination of the 0th bit. Step S402 is a branch determination based on the value of the bit counter 1n. If the value of the bit counter 1n is “8” or more, it is determined that all 1 bytes (all detection switches 7) have been determined, and the input determination process ends. . When the value of the bit counter 1n is “7” or less, the process proceeds to step S403 to perform input determination processing. Step S403 is branch determination based on the bit value of the 0th input buffer 1i indicated by the bit counter 1n. If the bit value of the 0th input buffer 1i is “1”, the process proceeds to step S404, and the bit value is “ If “0”, the process proceeds to step S405. Step S404 is a process for setting the bit confirmation flag 1p. In order to store that the bit value of the 0th input buffer 1i indicated by the bit counter 1n is “1”, the bit confirmation flag 1p is set. . Step S405 is a process for clearing the bit confirmation flag 1p. In order to store that the bit value of the 0th input buffer 1i indicated by the bit counter 1n is “0”, the bit confirmation flag 1p is cleared. . Step S406 is branch determination based on the bit value of the first input buffer 1j indicated by the bit counter 1n. If the bit value of the first input buffer 1j is “1”, the process proceeds to step S407, where the bit value is “ If “0”, the process proceeds to step S408. Step S407 is a process for setting the bit confirmation flag 1p. In order to store that the bit value of the first input buffer 1j indicated by the bit counter 1n is “1”, the bit confirmation flag 1p is set. . Step S408 is branch determination based on the state of the bit confirmation flag 1p. If the bit confirmation flag 1p is set, the process proceeds to step S409. If the bit confirmation flag 1p is cleared, the process proceeds to step S411. Step S409 is processing for setting the bit of the input result flag 1m instructed by the bit counter 1n. Since the bit confirmation flag 1p is set in step S408, the 0th input buffer 1i is “1”. In step S406, since the first input buffer 1j is “0”, the CPU 1b determines that there is an input, and sets the bit of the input result flag 1m indicated by the bit counter 1n. Step S410 is a process of clearing the bit confirmation flag 1p. In order to store that the bit value of the first input buffer 1j indicated by the bit counter 1n is “0”, the bit confirmation flag 1p is cleared. . Step S411 is a branch determination based on the bit value of the second input buffer 1k indicated by the bit counter 1n. If the bit value of the second input buffer 1k is “1”, the process proceeds to step S414, where the bit value is “ If it is “0”, the process proceeds to step S412. Step S412 is branch determination based on the state of the bit confirmation flag 1p. If the bit confirmation flag 1p is set, the process proceeds to step S413, and if the bit confirmation flag 1p is cleared, the process proceeds to step S414. Step S413 is a process of setting the bit of the input result flag 1m instructed by the bit counter 1n. Since the bit confirmation flag 1p is determined to be set in step S412, the first input buffer 1j is “1”. Further, since the second input buffer 1k is “0” in step S411, the CPU 1b determines that there is an input, and sets the bit of the input result flag 1m indicated by the bit counter 1n. Step S414 is a process of incrementing the bit counter 1n, and the bit counter 1n is incremented in order to determine the input of the next bit (next detection switch).
[0023]
With reference to FIG. 7, a pattern of processing for determining whether or not a winning ball detection signal is input from the detection switch 7 to the input port of the CPU 1b in steps S403 to S413 in FIG. 6 will be described. Since the input determination processing of this embodiment uses three of the 0th to second input buffers 1i to 1k indicating “1” or “0” for each bit, the input determination pattern is the cube of 2 There are eight patterns (No. 1 to No. 8). Then, in the comparison between the 0th input buffer 1i and the first input buffer 1j for each bit and the comparison between the first input buffer 1j and the second input buffer 1k for each bit, the bit data is changed from “1” to “0”. This is a processing mode for determining that there is an input when there is a change to "." For this reason, the signal form for each bit of the 0th to 2nd input buffers 1i to 1k is No. 1 surrounded by dotted lines. 3, no. 5, no. 6, no. 7 is a determination result indicating that there is an input, and “1” is stored in the bit of the corresponding input result flag 1m. No. other than the above. 1, no. 2, no. 4, no. The four patterns 8 are determination results indicating no input, and “0” is stored in the corresponding bit of the input result flag 1m.
[0024]
With reference to FIG. 8, the timing of the input reading process of FIG. 4 and the input determination process of FIG. 6 will be described. In one game processing cycle T1 from the time when one reset interrupt signal R1 rises to the time when the next reset interrupt signal R2 rises, the port input information P1 is changed according to the first timer interrupt signal S1. The data is stored as data D11 in the first input buffer 1j. After the second timer interrupt signal S2, the data D00 of the second input buffer 1k is transferred to the zeroth input buffer 1i, and after the second input buffer 1k is emptied, the port input information P2 is transferred to the second input buffer 1k. Stored as data D12. The data D00 is the port input information P0 stored in the second input buffer 1k by the second timer interrupt signal S0 in the previous game processing cycle T0. Then, in the next game processing cycle T2, the 0th to 2nd buffers 1i to 1k are received by the input determination signal H1 generated by the program by the CPU 1b between the reset interrupt signal R2 and the first timer interrupt signal S3. Input determination processing is performed based on the values of the data D00, D11, and D12. The data D11 in the first input buffer 1j is updated to the port input information P3 by the first timer interrupt signal S3 in the next game cycle T2, and the data D00 in the 0th input buffer 1i is 2 in the game cycle T2. The data is updated to the data D12 of the second input buffer 1k in the game cycle T1 by the second timer interrupt signal, and the port input information is stored in the second input buffer 1k by the second timer interrupt signal in the game cycle T2. . In short, the data D00 of the second input buffer 1k in the previous game cycle T0 and the data D11, D12 of the first and second input buffers 1j, 1k in the current game cycle T1 are the next one. It is used for input determination processing before the first timer interrupt signal S3 is generated in the game cycle T2.
[0025]
In the above embodiment, the number of detection switches 7 is eight, and the 0th to second input buffers 1i to 1k are composed of 1 byte. However, when the number of detection switches 7 is 7 or less, each detection switch is supported. Information to be allocated is allocated from the least significant bit of the 0th to second input buffers 1i to 1k, which is 1 byte, and the most significant bit side is left empty. If the number of detection switches 7 is 9 or more, the 0th to second input buffers 1i to 1k and the input result flag 1m are incremented by 1 byte, and information corresponding to the 9th or more detection switches 7 is 2 bytes. Allocate from the least significant bit of the eye and leave the most significant bit empty. That is, the number of detection switches 7 is not limited to eight, and may be 1 or more and 7 or less, or 9 or more.
[0026]
The bit confirmation flag 1p may be provided for each of the 0th to second input buffers 1i to 1k. However, if one bit confirmation flag 1p is shared by the 0th to second input buffers 1i to 1k as in the above-described embodiment. The memory area of the RAM 1d can be allocated to other game processes.
[0027]
The number of searches for input signals during one game processing cycle may be three or more. For example, when the search for the winning ball detection signal is performed three times, one third input buffer is provided in addition to the 0th to second input buffers 1i to 1k, and the time t3 is added to the times t1 and t2 in FIG. Set the time t1, t2, t3 from the reset interrupt signal so that the timer interrupt time t = t2-t1 = t3-t2, and the first timer in one game processing cycle The port input information is stored in the first input buffer 1j by the interrupt signal, the port input information is stored in the second input buffer 1k by the second timer interrupt signal, and the third input buffer is stored by the third timer interrupt signal. Is transferred to the 0th input buffer 1i, and then the port information is stored in the third input buffer. Then, a comparison between the 0th input buffer 1i and the first input buffer 1j for each bit by the input determination signal H1 generated between the start of the next game cycle and before the input of the first timer interrupt signal, In the comparison between the first input buffer 1j and the second input buffer 1k for each bit and the comparison between the second input buffer 1k and the third input buffer for each bit, the bit data is changed from “1” to “0”. When there is a change, it is determined that there is an input.
[0028]
【The invention's effect】
As described above, according to the present invention, the winning ball detection signal input from the detection switch by the microcomputer. Of data Read input processing Is performed several times during one game processing cycle. The winning ball detection signal data input from the detection switch for each of the multiple input reading processes Store as data indicating either the on or off state of the winning ball detection signal, Input decision processing of the winning ball detection signal that has been input read processing during the current game processing cycle is performed before the input read processing during the next game processing cycle, and input reading before and after the current game processing cycle is continued. The value of the winning ball detection signal data read in the input reading process before the processing indicates the OFF state, and the value of the winning ball detection signal data read in the subsequent input reading process indicates the ON state. Or the value of the data of the winning ball detection signal read in the last input reading process performed during the previous game processing cycle indicates an OFF state, and the first performed during the current game processing cycle. When the value of the winning ball detection signal data read in the input reading process indicates the ON state, Since it is determined that there is an input of a winning ball detection signal and game processing corresponding to the winning ball detection signal is started, even if the effective time of the winning ball detection signal is shorter than the game processing cycle, the microcomputer outputs the winning ball detection signal. Accurately obtains and prevents winning ball detection signals from being lost, improving the quality reliability of pachinko machines.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention.
FIG. 2 is a timing chart of a game processing period and an input signal monitoring period according to the embodiment.
FIG. 3 is a flowchart showing game processing of the main control unit of the embodiment.
FIG. 4 is a flowchart showing input read processing of the main control unit of the embodiment.
FIG. 5 is a structural diagram of an input buffer and an input result flag according to the embodiment.
FIG. 6 is a flowchart showing input determination processing of the main control unit of the embodiment.
FIG. 7 is a table showing an input determination pattern according to the embodiment;
FIG. 8 is a timing chart of an input reading process and an input determination process according to the embodiment.
[Explanation of symbols]
1 Main control unit
1a Microcomputer (input monitoring means)

Claims

A microcomputer that executes a series of processes related to a game for each cycle mounted on a pachinko machine, and performs a single game processing cycle for input reading processing of winning ball detection signal data input from a detection switch mounted on the pachinko machine The data of the winning ball detection signal input from the detection switch for each of the plurality of input reading processes is stored as data indicating whether the winning ball detection signal is on or off . The input determination process of the winning ball detection signal that has been input read during the game processing cycle is performed before the input read processing during the next game processing cycle, and the input read processing before and after the current game processing cycle is continued. The value of the winning ball detection signal data read in the previous input reading process indicates an off state, and the value of the winning ball detection signal data read in the subsequent input reading process is off. If the status indicates, or the value of the winning ball detection signal data read in the last input read processing performed during the previous game processing cycle indicates an off state and the current game processing cycle Game processing corresponding to the winning ball detection signal by determining that the winning ball detection signal is input when the value of the winning ball detection signal data read in the first input reading process is on. A game control device for a pachinko machine characterized by starting a game.