JP4352978B2

JP4352978B2 - 半導体集積回路

Info

Publication number: JP4352978B2
Application number: JP2004123723A
Authority: JP
Inventors: 一裕川村
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-04-20
Filing date: 2004-04-20
Publication date: 2009-10-28
Anticipated expiration: 2024-04-20
Also published as: JP2005311555A

Description

本発明は半導体集積回路に関し、特に、プラズマディスプレイパネル（以下ＰＤＰと称する）を駆動するドライバＩＣ（Integrated Circuit）のように、高電圧、大電流を出力する半導体集積回路に関する。

ＰＤＰを駆動するドライバＩＣなどでは、高電圧の信号を出力し、大電流を出力する半導体集積回路が用いられる。
図３は、従来の半導体集積回路の回路図である。

この回路は、ｐチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下単にＰＭＯＳと称する）８０１と、ｎチャネル型ＭＯＳＦＥＴ（以下単にＮＭＯＳと称する）８０２と、レベルシフト回路８０３とを有する高電圧部８００と、制御回路９１０と、インバータ９２１、９２２からなるバッファ回路９２０を有する低電圧部９００ａとからなる。

ＰＭＯＳ８０１は、出力端子ＯＵＴと高電圧（例えば１００Ｖ）を供給する高電圧電源端子ＶＤＨとの間に接続されており、ＮＭＯＳ８０２は出力端子ＯＵＴと基準電源端子ＧＮＤとの間に接続されている。

レベルシフト回路８０３は、制御回路９１０からの制御信号を入力してこの信号を高電圧の信号に変換してＰＭＯＳ８０１のゲートに入力する。
制御回路９１０は、低電圧電源端子ＶＤＬからの低電圧（例えば５Ｖ）を入力して制御信号を生成する。

バッファ回路９２０は、制御回路９１０からの制御信号を入力して、これを遅延させてＮＭＯＳ８０２のゲートに入力する。
なお、出力端子ＯＵＴには、例えば、容量性の負荷（ＰＤＰの場合には、放電セル）が接続される。

このような回路において、制御回路９１０からの制御信号により、ＰＭＯＳ８０１及びＮＭＯＳ８０２のゲート電位の論理レベルがＬ（Low）レベルのとき、ＰＭＯＳ８０１がオンし、ＮＭＯＳ８０２がオフする。これにより出力端子ＯＵＴは、高電圧電源端子ＶＤＨからの高電圧が印加されＨ（High）レベルになり、大電流、高電圧の信号が出力される。一方、制御回路９１０からの制御信号により、ＰＭＯＳ８０１及びＮＭＯＳ８０２のゲート電位の論理レベルがＨレベルのとき、ＰＭＯＳ８０１はオフし、ＮＭＯＳ８０２がオンする。これにより、出力端子ＯＵＴは基準電源端子ＧＮＤと電気的に接続し、Ｌレベル（接地電位）となる。

ＰＤＰのデータ電極を駆動するドライバＩＣに、図３のような半導体集積回路を用いた場合、放電セルに大きな充電電流を供給する際に、ＰＭＯＳ８０１をオンさせるが、充電電流の立ち上がりが急峻になるとノイズが発生するという問題がある。これを防止するために、従来、ＰＭＯＳ８０１のゲートソース間電圧を一定電位にクランプする手段を有した回路があった（例えば、特許文献１参照）。

また同様に、出力端子ＯＵＴにおける電位の立ち下がりが急峻の場合にもノイズが発生する。これを防止するために、従来、ＮＭＯＳ８０２のゲート側に電流制限素子を設けて電位の立ち下がりを緩やかにする技術があった（例えば、特許文献２参照）。

また、従来、定電流回路の定電流出力によりＮＭＯＳ８０２のゲート電位をコントロールしてノイズを防止する半導体集積回路がある。
図４は、定電流回路を有した従来の半導体集積回路の回路図である。

図３と同一の構成要素については、同一符号として説明を省略する。
この回路では、低電圧部９００ｂは、ＮＭＯＳ８０２のゲートを定電流により充電してオンさせる定電流回路９３０を有している。

定電流回路９３０は、ＰＭＯＳ９３１、９３２、９３３と、抵抗９３４、ＮＭＯＳ９３５、９３６を有している。ＰＭＯＳ９３１、９３２、９３３のソースは低電圧電源端子ＶＤＬと接続され、ＰＭＯＳ９３１、９３２のドレインは、抵抗９３４の一方の端子と接続されており、ＰＭＯＳ９３３のドレインは、高電圧部８００のＮＭＯＳ８０２のゲートに接続されている。ＰＭＯＳ９３１のゲートには、制御回路９１０からの制御信号が入力される。また、ＰＭＯＳ９３２、９３３のゲートは、ＰＭＯＳ９３２のドレインと接続されている。ＮＭＯＳ９３５のドレインは、抵抗９３４の他方の端子と接続され、ソースは基準電源端子ＧＮＤと接続されている。ゲートには、ＰＭＯＳ９３１のゲートに入力される制御信号と同じ信号が制御回路９１０から入力される。ＮＭＯＳ９３６のドレインは、高電圧部８００のＮＭＯＳ８０２のゲートに接続されている。またソースは基準電源端子ＧＮＤと接続されている。ゲートには、制御回路９１０からの制御信号が入力される。

この定電流回路９３０では、ＰＭＯＳ９３２、９３３によるミラー回路の構成となっており、ＰＭＯＳ９３３側に流れる定電流により、ＮＭＯＳ８０２のゲートを充電する。ＮＭＯＳ８０２のゲートの電位が充電されＨレベルになると定電流は流れなくなり、出力端子ＯＵＴがＬレベルの期間中での電流消費はない。
特開平１１−９８０００号公報（第１図）特開２００２−２４４６１４号公報（第８図）

しかし、定電流値を決定しているバイアス電流（図４の例ではＰＭＯＳ９３２側に流れる電流）は、出力端子ＯＵＴがＬレベルの期間中であっても消費し続けるという問題があった。

抵抗９３４の値を調整することで、ＰＭＯＳ９３２、９３３のオン時に流れる電流の比を、１：１から１：数十程度、例えば、定電流値が５００μＡ程度とした場合、ＰＭＯＳ９３２：ＰＭＯＳ９３３＝１：１０とすると、ＰＭＯＳ９３２側に流れるバイアス電流は５０μＡになり、バイアス電流を減少させることができる。しかし、あまりバイアス電流を減らすと遅延時間の増大及びノイズマージンが減少してしまうという問題がある。また、５０μＡ程度でも、ドライバＩＣのような場合、１チップの出力が１００〜３００ビット程度と多く、全出力がＬレベルの状態で固定されたような場合には、このバイアス電流は大きな消費電流となってしまうという問題があった。

本発明はこのような点に鑑みてなされたものであり、定電流回路のバイアス電流を不必要なときに遮断する半導体集積回路を提供することを目的とする。

本発明では上記問題を解決するために、出力端子と基準電圧電源端子との間に接続された第１のトランジスタと、前記第１のトランジスタのゲートを充電するための定電流を出力する定電流回路とを備えた半導体集積回路において、前記出力端子の電位の論理レベルがロウレベルの際に、前記定電流回路のバイアス電流を遮断する第２のトランジスタと、
前記第１のトランジスタが前記定電流により充電されオンして、前記出力端子の前記論理レベルがロウレベルに立ち下がる期間、前記バイアス電流の遮断開始を遅延させる遅延回路と、を有することを特徴とする半導体集積回路が提供される。

上記の構成によれば、定電流回路は、定電流を出力して第１のトランジスタのゲートを充電し、第１のトランジスタがオンして出力端子の電位の論理レベルがロウレベルになると、第２のトランジスタは定電流回路のバイアス電流を遮断して、無駄な電流消費を抑制する。また、遅延回路は、第１のトランジスタが定電流により充電されオンして、出力端子の論理レベルがロウレベルに立ち下がる期間、バイアス電流の遮断開始を遅延させる。

本発明によれば、定電流回路は定電流を出力して、出力端子と基準電源端子との間に接続されたトランジスタのゲートを充電し、このトランジスタがオンして出力端子の電位の論理レベルがＬレベルになるとバイアス電流が遮断されるので、無駄な電流消費を抑制することができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態の半導体集積回路の回路図である。
この回路は、ＰＭＯＳ１０１、ＮＭＯＳ１０２及びレベルシフト回路１０３を有する高電圧部１００と、制御回路２１０、定電流回路２２０、及びインバータ２３１、２３２からなる遅延回路２３０ａを有する低電圧部２００ａとからなる。

高電圧部１００において、ＰＭＯＳ１０１は、出力端子ＯＵＴと高電圧（例えば１００Ｖ）を供給する高電圧電源端子ＶＤＨとの間に接続されており、ＮＭＯＳ１０２は、出力端子ＯＵＴと基準電源端子ＧＮＤと接続されており、プッシュプル回路を構成している。レベルシフト回路１０３は、制御回路２１０からの制御信号を入力してこの信号を高電圧の信号に変換してＰＭＯＳ１０１のゲートに入力する。

低電圧部２００ａにおいて、制御回路２１０は、低電圧電源端子ＶＤＬからの低電圧（例えば５Ｖ）を入力して制御信号を生成する。
また、定電流回路２２０は、ＰＭＯＳ２２１、２２２、２２３、２２４と、抵抗２２５、ＮＭＯＳ２２６、２２７を有している。ＰＭＯＳ２２１、２２２、２２３のソースは低電圧電源端子ＶＤＬと接続され、ＰＭＯＳ２２１のドレインは、抵抗２２５の一方の端子と接続されている。また、ＰＭＯＳ２２４は、ＰＭＯＳ２２２のドレインと、抵抗２２５の一方の端子との間に接続されている。ＰＭＯＳ２２３のドレインは、高電圧部１００のＮＭＯＳ１０２のゲートに接続されている。ＰＭＯＳ２２１のゲートには、制御回路２１０からの制御信号が入力される。また、ＰＭＯＳ２２２、２２３のゲートは、ＰＭＯＳ２２４のドレインと接続されている。ＰＭＯＳ２２４のゲートは、遅延回路２３０ａを介して高電圧部１００のＮＭＯＳ１０２のゲートと接続されている。ＮＭＯＳ２２６のドレインには、抵抗２２５の他方の端子が接続され、ソースは基準電源端子ＧＮＤと接続されている。また、ゲートには、ＰＭＯＳ２２１のゲートに入力される制御信号と同じ信号が制御回路２１０から入力される。ＮＭＯＳ２２７のドレインは、高電圧部１００のＮＭＯＳ１０２のゲートに接続されている。ソースは基準電源端子ＧＮＤと接続されている。また、ゲートには、制御回路２１０からの制御信号が入力される。

なお、出力端子ＯＵＴには、例えば、容量性の負荷（ＰＤＰの場合には、放電セル）が接続される。
以下、図１の半導体集積回路の動作を説明する。

出力端子ＯＵＴから高電圧、大電流を出力する際、制御回路２１０は、出力段のＰＭＯＳ１０１をオンするために、Ｌレベルの制御信号を、レベルシフト回路１０３を介してＰＭＯＳ１０１のゲートに入力する。また、制御回路２１０は、出力段のＮＭＯＳ１０２をオフするために、Ｌレベルの制御信号をＰＭＯＳ２２１及びＮＭＯＳ２２６に入力する。このときＰＭＯＳ２２１はオンし、ＮＭＯＳ２２６はオフするので、バイアス電流、定電流とも流れない。なお、このとき出力段のＮＭＯＳ１０２のゲート電位はＬレベルとなっているので、ＰＭＯＳ２２４はオンしている状態である。

次に、出力端子ＯＵＴをＬレベルに立ち下げる場合について説明する。この場合、制御回路２１０は、出力段のＰＭＯＳ１０１をオフするために、Ｈレベルの制御信号をレベルシフト回路１０３に入力する。レベルシフト回路１０３は、この信号を高電圧の信号に変換してＰＭＯＳ１０１のゲートに入力する。また、制御回路２１０は、出力段のＮＭＯＳ１０２をオンするために、Ｈレベルの制御信号をＰＭＯＳ２２１、ＮＭＯＳ２２６に入力する。このときＰＭＯＳ２２１はオフし、ＮＭＯＳ２２６はオンする。これにより、バイアス電流が流れ始め、定電流側のＰＭＯＳ２２３もオンし、出力段のＮＭＯＳ１０２のゲートを定電流で充電する。ＮＭＯＳ１０２のゲート電位が上昇していく過程でＮＭＯＳ１０２はオンし、出力はＬレベルに向かって立ち下がっていく。

この出力がＬレベルに向かって立ち下がっていく期間（例えば、出力パルスの振幅を１としたとき、０．１程度に減少するまでの時間）は、バイアス電流が必要となるため、ＰＭＯＳ２２４がオンしている必要がある。本発明の第１の実施の形態の半導体集積回路では、遅延回路２３０ａにより、ＮＭＯＳ１０２のゲート電位を遅延させ、そのゲート電位がＨレベルになっても直ちにＰＭＯＳ２２４がオフしないようにしている。つまり、出力の立ち下がり期間はＰＭＯＳ２２４がオンしているようにしている。遅延時間が経過すると、ＰＭＯＳ２２４のゲート電位はＨレベルとなるので、ＰＭＯＳ２２４はオフし、バイアス電流は遮断される。

このＰＭＯＳ２２４のオフ状態では、ＰＭＯＳ２２３のゲートは抵抗２２５を介してではあるが、ＮＭＯＳ２２６によりＬレベルに固定され、ＰＭＯＳ２２３はオン状態を保持し続け、ＮＭＯＳ１０２のゲート電位を強固にＨレベルに固定することができ、動作上の問題は生じない。

また、この遅延回路２３０ａの入力は、ＮＭＯＳ１０２のゲートに接続されているが、これにより、ＮＭＯＳ１０２のゲート電位がほぼＨレベルに近づいたことを検出した後遅延回路２３０ａが動作することになり、ＮＭＯＳ１０２のゲート電位をフィードバックすることで、ゲートの定電流充電動作が早く解除されることを防ぐことができる。さらに、ＮＭＯＳ１０２のゲート電位がＨレベルに近づくまで遅延回路２３０ａが動作しないことから、遅延回路で遅延させなければならない時間を短くすることができ、遅延回路２３０ａを小さくすることができる。また、さらに、遅延回路２３０ａの最初のインバータ２３１の論理スレッシュレベルを高く設定することにより、より遅延回路２３０ａで遅延させなければならない時間を短くでき、ノイズ誤動作にも強くすることができる。

以上のように、本発明の第１の実施の形態の半導体集積回路によれば、バイアス電流を不要なときに遮断することができ、消費電流の低減が可能になる。
以下、本発明の第２の実施の形態を説明する。

図２は、本発明の第２の実施の形態の半導体集積回路の回路図である。
図１で示した本発明の第１の実施の形態の半導体集積回路と同一の構成要素について、同一符号として説明を省略する。

図１で示した半導体集積回路では、バイアス電流及び定電流は、出力端子ＯＵＴの電位の立ち下がり期間にのみ流れ、定常状態では測定できない。本発明の第２の実施の形態の半導体集積回路は、バイアス電流値を測定できるようにした回路である。

この回路では、低電圧部２００ｂの遅延回路２３０ｂの構成が第１の実施の形態の回路と異なっている。遅延回路２３０ｂは、第１の実施の形態の遅延回路２３０ａの初段のインバータ２３１の代わりに、ＮＡＮＤ回路２３３を有している。ＮＡＮＤ回路２３３は、一方の入力端子を高電圧部１００のＮＭＯＳ１０２のゲートに、他方の入力端子を試験端子ＴＥＳＴに接続している。そしてＮＡＮＤ回路２３３の出力端子は、インバータ２３２の入力端子と接続されている。

以下、図２の半導体集積回路の動作を説明する。
この回路において、試験端子ＴＥＳＴがＨレベルのときは、ＮＡＮＤ回路２３３の出力は高電圧部１００のＮＭＯＳ１０２のゲート電位によって決まり、第１の実施の形態の半導体集積回路の動作と同一の動作を行う。

バイアス電流の測定時（例えば、出荷試験の時）は、まず、制御回路２１０により、前述のように、定電流回路２２０のＰＭＯＳ２２１及びＮＭＯＳ２２６のゲートにＨレベルの信号を入力し、ＮＭＯＳ２２７へはＬレベルの信号を入力し、レベルシフト回路１０３には、Ｈレベルの信号を入力することで、出力端子ＯＵＴの電位をＬレベルの状態にする。このとき、バイアス電流、定電流は定常状態では０Ａになる。この状態で試験端子ＴＥＳＴをＬレベルにすることにより、遅延回路２３０ｂの出力はＬレベルとなりＰＭＯＳ２２４がオンし、バイアス電流だけは流れることになる。そのバイアス電流を測定するには、低電圧電源端子ＶＤＬの消費電流を測定すればよい。

また、例えば、ＰＤＰを駆動するドライバＩＣに本発明を適用した場合、図２で示したような回路が複数ビット分設けられるが、試験端子ＴＥＳＴを全ビット分の回路に接続して、全出力ビットをＬレベルの状態にした状態で、試験端子ＴＥＳＴをＬレベルにすることで、全ビット分のバイアス電流が測定できる。また、１ビットずつ出力ビットをＬレベルの状態にしていけば、１ビットずつ各ビットのバイアス電流が測定でき、確度の高い試験選別が可能となる。

以上のように、図２で示す本発明の第２の実施の形態の半導体集積回路によれば、消費電流が低減できるとともに、バイアス電流の試験も可能となる。
なお、上記の説明では、高電圧部１００においてＰＭＯＳ１０１、ＮＭＯＳ１０２によるプッシュプル回路を構成しているとして説明したが、これに限定されず、上下ともＮＭＯＳであるトーテムポール構成としてもよい。また、ＮＭＯＳまたはＰＭＯＳの代わりに、単位面積で多くの電流を流せる素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）などのトランジスタを用いてもよい。

本発明は、例えば、ＰＤＰを駆動するドライバＩＣなどに適用される。

本発明の第１の実施の形態の半導体集積回路の回路図である。本発明の第２の実施の形態の半導体集積回路の回路図である。従来の半導体集積回路の回路図である。定電流回路を有した従来の半導体集積回路の回路図である。

符号の説明

１００高電圧部
１０１、２２１、２２２、２２３、２２４ＰＭＯＳ
１０２、２２６、２２７ＮＭＯＳ
１０３レベルシフト回路
２００ａ低電圧部
２１０制御回路
２２０定電流回路
２２５抵抗
２３０ａ遅延回路
２３１、２３２インバータ

Claims

出力端子と基準電圧電源端子との間に接続された第１のトランジスタと、前記第１のトランジスタのゲートを充電するための定電流を出力する定電流回路とを備えた半導体集積回路において、
前記出力端子の電位の論理レベルがロウレベルの際に、前記定電流回路のバイアス電流を遮断する第２のトランジスタと、
前記第１のトランジスタが前記定電流により充電されオンして、前記出力端子の前記論理レベルがロウレベルに立ち下がる期間、前記バイアス電流の遮断開始を遅延させる遅延回路と、
を有することを特徴とする半導体集積回路。
前記第２のトランジスタのゲートに、前記第１のトランジスタのゲートを、前記遅延回路を介して接続したことを特徴とする請求項１記載の半導体集積回路。
前記バイアス電流を測定するための信号を入力する試験端子を有し、前記バイアス電流の測定時には、前記試験端子に入力された信号に応じて、前記第２のトランジスタをオンすることを特徴する請求項１記載の半導体集積回路。
前記出力端子と高電圧を供給する高電圧電源端子との間に接続された第３のトランジスタを有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路。