JP4344646B2 - Power circuit - Google Patents
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Description
本発明は、電源回路に係り、特に、安定化された電圧を出力するよう構成された電源回路において、出力電圧安定化用のコンデンサとして低等価直列抵抗のコンデンサの使用を可能としたものに関する。 The present invention relates to a power supply circuit, and more particularly to a power supply circuit configured to output a stabilized voltage, which enables the use of a capacitor with a low equivalent series resistance as a capacitor for stabilizing an output voltage.
この種の電源回路としては、例えば、低飽和動作(LDO)が可能で安定化電圧を出力するよう構成されてなる電源回路(以下「LDOレギュレータ回路」という)が公知・周知となっており(例えば、特許文献1参照)、図7には、かかるLDOレギュレータ回路の一回路構成例が示されている。
このLDOレギュレータ回路は、内部に基準電圧VREFを出力する基準電圧源40を有し、この基準電圧VREFと、抵抗器R3,R4により出力電圧が抵抗分圧されて得られた帰還信号電圧との差が差誤増幅器OPにより増幅されて、出力用トランジスタTr1へ印加されることで、出力電圧が所定値となるように構成されたものとなっている。
ここで、出力端子41における出力電圧Voutは、下記する式により表される。
As this type of power supply circuit, for example, a power supply circuit (hereinafter referred to as an “LDO regulator circuit”) that can perform a low saturation operation (LDO) and outputs a stabilized voltage is known and well known ( For example, refer to Patent Document 1) and FIG. 7 shows an example of the circuit configuration of such an LDO regulator circuit.
The LDO regulator circuit includes a
Here, the output voltage Vout at the
Vout=VREF{(R3+R4)/R4}・・・式1
Vout = VREF {(R3 + R4) / R4}
この式1において、便宜的に、R3は抵抗器R3の抵抗値、R4は抵抗器R4の抵抗値とする。
このような従来のLDOレギュレータ回路においては、出力端子41とグランドとの間に、出力電圧の安定化用コンデンサCLを設け、それにより出力端子41において発生する極を利用して出力電圧の安定化と共に、急激な負荷変動に対する出力電圧の平滑化が図られるようにしてある。なお、図7において、ESRは、安定化用コンデンサCLの等価直列抵抗である。
In
In such a conventional LDO regulator circuit, an output voltage stabilization capacitor CL is provided between the
ところが、この出力端子41において発生する極は、負荷となる負荷抵抗器RLの抵抗値によりその周波数が変化する。
ここで、出力用トランジスタTr1の出力インピーダンスが、負荷となる負荷抵抗器RLのインピーダンスに対して充分大きいとすると、安定化用コンデンサCLと負荷抵抗器RLにより発生する極の周波数fp1は下記する式2により表されるものとなる。
However, the frequency of the pole generated at the
Here, assuming that the output impedance of the output transistor Tr1 is sufficiently larger than the impedance of the load resistor RL serving as a load, the frequency fp1 of the pole generated by the stabilizing capacitor CL and the load resistor RL is expressed by the following equation: 2 is represented.
fp1=1/(2π×CL×RL)・・・式2
fp1 = 1 / (2π × CL × RL)
なお、式2において、便宜的に、CLは安定化用コンデンサCLの容量値、RLは負荷抵抗器RLの抵抗値とする。
式2によれば、極の周波数は、負荷抵抗の値により変化し、抵抗値が大きい場合には、低い周波数側に移動することが解る。
一方、誤差増幅器OPと出力用トランジスタTr1とにより発生する極があるため、負荷抵抗の抵抗値が大きい場合には、これら2つの極の周波数が非常に接近し、低い周波数において、帰還信号電圧の位相が180°遅れ、そのため、LDOレギュレータ回路が発振する場合がある。
In
According to
On the other hand, since there are poles generated by the error amplifier OP and the output transistor Tr1, when the resistance value of the load resistance is large, the frequencies of these two poles are very close to each other, and the feedback signal voltage is reduced at a low frequency. The phase is delayed by 180 °, so the LDO regulator circuit may oscillate.
この現象は、特に、安定化用コンデンサCLに等価直列抵抗が低いセラミックコンデンサを使用した場合に問題となる。
すなわち、通常、コンデンサは、等価直列抵抗を有しており、この抵抗成分とコンデンサの容量とにより定まる周波数でゼロ点が生ずる。例えば、図7の構成例における等価抵抗ESRの抵抗値をRESR、安定化用コンデンサCLの容量値をCLとすると、ゼロ点の周波数fz1は下記する式3により表される。
This phenomenon becomes a problem particularly when a ceramic capacitor having a low equivalent series resistance is used as the stabilization capacitor CL.
That is, normally, a capacitor has an equivalent series resistance, and a zero point occurs at a frequency determined by this resistance component and the capacitance of the capacitor. For example, assuming that the resistance value of the equivalent resistance ESR in the configuration example of FIG. 7 is RESR and the capacitance value of the stabilization capacitor CL is CL, the zero-point frequency fz1 is expressed by the following
fz1=1/(2π×CL×RESR)・・・式3
fz1 = 1 / (2π × CL × RESR)
したがって、等価直列抵抗の成分が大きいと、ゼロ点の周波数が低くなるため、安定化用コンデンサCLにより生ずる先に述べたような極が打ち消されて、出力電圧Voutは安定化するが、等価直列抵抗が小さいときは、このゼロ点による極の打ち消し効果は得られず、特に、負荷抵抗器RLの抵抗値が大きい場合には、出力電圧Voutは不安定になり易い。 Therefore, if the component of the equivalent series resistance is large, the frequency at the zero point is lowered, so that the pole described above caused by the stabilization capacitor CL is canceled and the output voltage Vout is stabilized, but the equivalent series When the resistance is small, the effect of canceling the pole due to the zero point cannot be obtained. In particular, when the resistance value of the load resistor RL is large, the output voltage Vout tends to become unstable.
ところで、携帯電話機等の通信機器の小型化、高性能化に伴い、これまで以上に電源回路部分にも小型化、高性能化が要求されつつあり、先に説明したように、出力電圧の安定化用のコンデンサとしては、等価直列抵抗が大きいものが望まれるところ、等価直列抵抗は小さいものの小型という点で他に優る積層セラミックコンデンサの使用の要求が高まりつつある。
本発明は、上記実状に鑑みてなされたもので、出力電圧の安定化用コンデンサとして低等価直列抵抗のセラミックコンデンサを用いることができ、しかも、出力電圧の安定化を確保できる電源回路を提供するものである。
By the way, along with the downsizing and high performance of communication devices such as mobile phones, the power supply circuit part is required to be downsized and high performance more than ever. As explained above, the output voltage is stable. A capacitor having a large equivalent series resistance is desired as a capacitor for the use of capacitors. However, there is an increasing demand for using a multilayer ceramic capacitor that is superior to others in terms of small size although the equivalent series resistance is small.
The present invention has been made in view of the above circumstances, and provides a power supply circuit that can use a ceramic capacitor having a low equivalent series resistance as a capacitor for stabilizing an output voltage and that can ensure stabilization of the output voltage. Is.
上記本発明の目的を達成するため、本発明に係る電源回路は、
基準電圧と出力電圧を分圧して得られた電圧との差が零となるようにして安定化された出力電圧が得られるよう構成されてなる電源回路であって、
前記出力電圧を得る出力用の第1のMOSトランジスタが設けられると共に、ゲート、ソースが前記出力用の第1のMOSトランジスタのゲート、ソースとそれぞれ相互に接続された位相補償用の第2のMOSトランジスタが設けられ、当該第2のMOSトランジスタのドレインとグランドの間には、位相補償用の第1の抵抗器が設けられ、当該第1の抵抗器の電圧がコンデンサを介して、前記基準電圧と比較される出力電圧を分圧した電圧に重畳されるよう構成されてなるものである。
In order to achieve the above object of the present invention, a power supply circuit according to the present invention comprises:
A power supply circuit configured to obtain a stabilized output voltage such that a difference between a reference voltage and a voltage obtained by dividing the output voltage becomes zero,
A first MOS transistor for output that obtains the output voltage is provided, and a second MOS for phase compensation in which a gate and a source are connected to a gate and a source of the first MOS transistor for output, respectively. A transistor is provided, and a first resistor for phase compensation is provided between the drain of the second MOS transistor and the ground, and the voltage of the first resistor is connected to the reference voltage via a capacitor. The output voltage to be compared is configured to be superimposed on a voltage obtained by dividing the output voltage.
本発明によれば、出力電圧の安定化のために基準電圧と比較される出力電圧を分圧した帰還信号電圧に、位相補償用の電圧を印加するように構成することで、帰還信号電圧の位相遅れが補償され、出力電圧の安定化のために低等価直列抵抗のセラミックコンデンサを用いても、従来と異なり、低い周波数で180°の位相遅れが生ずることがなく、安定した出力電圧を得ることができるという効果を奏するものである。 According to the present invention, a voltage for phase compensation is applied to a feedback signal voltage obtained by dividing an output voltage to be compared with a reference voltage in order to stabilize the output voltage. The phase lag is compensated, and even if a low equivalent series resistance ceramic capacitor is used to stabilize the output voltage, unlike the conventional case, there is no phase lag of 180 ° at a low frequency, and a stable output voltage is obtained. There is an effect that it is possible.
以下、本発明の実施の形態について、図1乃至図6を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における電源回路の第1の構成例について、図1を参照しつつ説明する。
この電源回路は、基準電圧VREFを出力する基準電圧源1を有し、この基準電圧VREFと、後述するように出力電圧の抵抗分圧より得られた帰還信号電圧との差が誤差増幅器(図1においては「OP」と表記)2により増幅され、出力用トランジスタ(図1においては「Tr1」と表記)3へ印加されることで出力電圧が所定値となるように構成されたいわゆる低飽和動作(LDO)の安定化電源回路(LDOレギュレータ回路)となっているものである。
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 6.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, a first configuration example of the power supply circuit according to the embodiment of the present invention will be described with reference to FIG.
This power supply circuit has a
以下、具体的に回路構成を説明する。
まず、基準電圧VREFを出力する基準電圧源1が設けられており、その基準電圧VREFは、演算増幅器を用いてなる誤差増幅器2の反転端子に印加されるようになっている。
誤差増幅器2の出力端子は、出力用トランジスタ3のゲート及び位相補償用トランジスタ(図1においては「Tr2」と表記)4のゲートに接続されている。本発明の実施の形態においては、出力用トランジスタ3及び位相補償用トランジスタ4は、いずれもPチャンネルMOS電界効果トランジスタが用いられたものとなっている。
Hereinafter, the circuit configuration will be specifically described.
First, a
The output terminal of the
出力用トランジスタ3及び位相補償用トランジスタ4は、各々のソースが共に電源端子32に接続されており、電源電圧Vccが印加されるようになっている。
そして、出力用トランジスタ3のドレインは、出力端子31に接続されると共に、このドレインとグランドとの間には、第3及び第4の抵抗器(図1においては、それぞれ「R3」、「R4」と表記)13,14が直列接続されている。
The sources of the
The drain of the
一方、位相補償用トランジスタ4のドレインは、位相補償用の第1の抵抗器(図1においては「R1」と表記)11を介してグランドに接続されると共に、ドレインと第1の抵抗器11との接続点と、先の第3及び第4の抵抗器13,14の接続点との間には、第1のコンデンサ(図1においては「C1」と表記)21が接続されている。
そして、第3及び第4の抵抗器13,14と第1のコンデンサ21との接続点は、先の誤差増幅器2の非反転入力端子に接続されている。
On the other hand, the drain of the
The connection point between the third and
また、出力端子31とグランドとの間には、安定化用コンデンサ(図1においては「CL」と表記)22が接続されている。なお、この安定化用コンデンサ22は、等価直列抵抗(図1においては「ESR」と表記)22aを有するものとなっている。
そして、出力端子31には、負荷抵抗器(図1においては「RL」と表記)16が接続されて、出力電圧Voutが出力されるようになっている。
Further, a stabilization capacitor (indicated as “CL” in FIG. 1) 22 is connected between the
A load resistor (indicated as “RL” in FIG. 1) 16 is connected to the
次に、かかる構成における動作について説明すれば、まず、出力電圧Voutが第3及び第4の抵抗器13,14により抵抗分圧されて、帰還信号電圧として誤差増幅器2の非反転入力端子へ印加され、反転入力端子の基準電圧VREFとの差が誤差増幅器2により出力されて、出力用トランジスタ3のゲートへ印加されることで、出力電圧Voutが所定値となるように制御される基本的な動作は、従来回路と同様である。
本発明の実施の形態における電源回路においては、従来と異なり、第3及び第4の抵抗器13,14の接続点に、第1のコンデンサ21を介して位相補償用の第1の抵抗器11により発生された位相補償信号が加わることとなる。
Next, the operation in this configuration will be described. First, the output voltage Vout is divided by the third and
In the power supply circuit according to the embodiment of the present invention, unlike the prior art, the
ここで、位相補償用トランジスタ4と位相補償用の第1の抵抗器11との関係は、出力用トランジスタ3と負荷抵抗器16との関係と基本的に同じとなるが、負荷抵抗器16には、並列に容量が大きな安定化用コンデンサ22が設けられるのに対して、第1の抵抗器11に接続された第1のコンデンサ21は、安定化用コンデンサ22に比して充分小さな値のものが選択される点が異なる。これは、出力端子31においては、従来回路の出力端子におけると同様に負荷抵抗器16と安定化用コンデンサ22の値から、先に従来回路の説明において記述したように、式2によりfp1=1/(2π×CL×RL)で表される周波数で極が生じる。
Here, the relationship between the
これに対して、位相補償用の第1の抵抗器11と第1のコンデンサ21とからは、第1のコンデンサ21の容量を安定化用コンデンサ22に比して充分小さな値としたことで、出力端子31におけるような上述の極は生ぜず、高い周波数まで位相遅れの発生が回避されることとなる。そして、このような第1の抵抗器11における電圧が第1のコンデンサ21を介して第3及び第4の抵抗器13,14の接続点、すなわち、換言すれば、誤差増幅器2の非反転入力端子に印加されることで、誤差増幅器2の非反転入力端子における周波数特性において、位相の遅れを打ち消しゼロとするよう作用し、出力端子31に接続された安定化用コンデンサ22により発生する先の極を打ち消すよう作用する。
On the other hand, from the
その結果、誤差増幅器2の非反転入力端子→誤差増幅器2の出力→出力用トランジスタ3→出力端子31→第3の抵抗器13という経路を経て再び誤差増幅器2の非反転入力端子に到るループにおける周波数特性は、従来と異なり、低い周波数で位相が180°遅れることが無くなり、安定化用コンデンサ22の等価抵抗が小さいものであっても出力電圧Voutが安定化されることとなる。
なお、第1のコンデンサ21、第1の抵抗器11、第3及び第4の抵抗器13,14の値は、安定した出力電圧が得られるように適切な値に設定する必要がある。
As a result, the loop reaching the non-inverting input terminal of the
The values of the
次に、第2の構成例について、図2を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第2の構成例は、特に、先の図1に示された構成例における位相補償用の第1の抵抗器11を、半導体能動素子、すなわち、具体的には、バイポーラトランジスタ、ダイオード、MOSトランジスタなどに置き換える構成を示すもので、この図2に示された構成例においては、能動素子として、NチャンネルMOS電界効果トランジスタを用いたものとなっている。
Next, a second configuration example will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the second configuration example, in particular, the
すなわち、第3のトランジスタ(図2においては「Tr3」と表記)5は、NチャンネルMOS電界効果トランジスタが用いられており、そのドレインが位相補償用トランジスタ4のドレインに接続される一方、ソースは、グランドに接続されている。また、第3のトランジスタ5のゲートは、ドレインに接続されており、この第3のトランジスタ5は、いわゆるダイオード接続状態とされている。
なお、かかる構成においても、先に図1に示された構成例で説明したように、第1のコンデンサ21を介して帰還される位相補償用の信号により、低い周波数における180°の位相遅れが無くなるのは図1に示された第1の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。
That is, the third transistor (indicated as “Tr3” in FIG. 2) is an N-channel MOS field effect transistor, and its drain is connected to the drain of the
Even in such a configuration, as described in the configuration example shown in FIG. 1, the phase compensation signal fed back through the
次に、第3の構成例について、図3を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第3の構成例も、第2の構成例と同様、先の図1に示された構成例における位相補償用の第1の抵抗器11を半導体能動素子に代えた例であり、能動素子としてダイオード(図3においては「D1」と表記)7を用いた例である。
すなわち、ダイオード7は、そのアノードが位相補償用トランジスタ4のドレインに接続される一方、カソードがグランドに接続されたものとなっている。そして、このダイオード7で生ずる電圧降下が、位相補償信号として第1のコンデンサ21を介して誤差増幅器2の非反転入力端子へ印加され、低い周波数における180°の位相遅れが無くなる点は図1に示された第1の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。
Next, a third configuration example will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
Similarly to the second configuration example, the third configuration example is also an example in which the
In other words, the
次に、第4の構成例について、図4を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第4の構成例は、位相補償用トランジスタ4のソースと出力用トランジスタ3のソースの間に第2の抵抗器(図1においては「R2」と表記)12を接続すると共に、位相補償用トランジスタ4のサブストレートが出力用トランジスタ3のソースに接続された構成となっている。
Next, a fourth configuration example will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the fourth configuration example, a second resistor (indicated as “
かかる構成においては、出力用トランジスタ3の出力電流値によって、出力用トランジスタ3と位相補償用トランジスタ4のドレイン電流の比が変化するものとなっている。そのため、第1のコンデンサ21を介して誤差増幅器2の非反転入力端子へ印加される位相補償信号の大きさは、そのドレイン電流比に応じたものとなる。
なお、かかる点を除けば、低い周波数における180°の位相遅れが無くなる点は図1に示された第1の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。
In such a configuration, the ratio of the drain currents of the
Except for this point, the point that the phase delay of 180 ° at the low frequency is eliminated is the same as that described in the first configuration example shown in FIG. 1, and detailed description thereof is omitted here. I will do it.
次に、第5の構成例について、図5を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第5の構成例は、先の図1に示された構成例における第1のコンデンサ21を、第5の抵抗器(図5においては「R5」と表記)15と第1のコンデンサ21の直列接続に代えた構成となっている。
Next, a fifth configuration example will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
In the fifth configuration example, the
すなわち、位相補償用トランジスタ4と第1の抵抗器11との接続点には、第5の抵抗器15の一端が接続され、この第5の抵抗器15の他端は第1のコンデンサ21の一端に接続されたものとなっている。そして、第1のコンデンサ21の他端は、第3及び第4の抵抗器13,14の接続点に接続されている。
かかる構成においては、第5の抵抗器15及び第1のコンデンサ21を介して誤差増幅器2の非反転入力端子へ位相補償信号が印加される点を除けば、低い周波数における180°の位相遅れが無くなる点は図1に示された第1の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。
That is, one end of the
In such a configuration, there is a phase delay of 180 ° at a low frequency except that the phase compensation signal is applied to the non-inverting input terminal of the
最後に、第6の構成例について、図6を参照しつつ説明する。なお、図1に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第6の構成例は、先の図1に示された構成例に出力用トランジスタ3の電流制限のための電流制限回路101が付加された構成を有してなるものである。
以下、具体的に説明すれば、この構成例における電流制限回路101は、演算増幅器(図6においては「OP2」と表記)8と第4のトランジスタ(図6においては「Tr4」と表記)6とを有してなるもので、第4のトランジスタ6として、PチャンネルMOS電界効果トランジスタが用いられたものとなっている。
Finally, a sixth configuration example will be described with reference to FIG. The same components as those in the configuration example shown in FIG. 1 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below.
This sixth configuration example has a configuration in which a current limiting
More specifically, the current limiting
第4のトランジスタ6のソースは、出力用トランジスタ3及び位相補償用トランジスタ4のソースと相互に接続される一方、ドレインは、出力用トランジスタ3及び位相補償用トランジスタ4のゲートと相互に接続されたものとなっている。そして、第4のトランジスタ6のゲートには、演算増幅器8の出力端子が接続されている。
この演算増幅器8の反転入力端子は、位相補償用トランジスタ4と第1の抵抗器11の接続点に接続される一方、非反転入力端子には、基準電圧源1の基準電圧VREFが印加されるようになっている。
The source of the
The inverting input terminal of the operational amplifier 8 is connected to the connection point between the
かかる構成においては、位相補償用トランジスタ4のドレイン電流が、第1の抵抗器11の電圧降下として検出されて演算増幅器8の反転入力端子へ印加されることで、第1の抵抗器11の電圧降下が基準電圧VREFを越える(換言すれば、位相補償用トランジスタ4のドレイン電流が所定値以上となる)と、第4のトランジスタ6が導通状態へ遷移し、それによって出力用トランジスタ3のドレイン電流が制限されるようになっている。
なお、かかる点を除けば、低い周波数における180°の位相遅れが無くなる点は図1に示された第1の構成例で説明したと同一であり、ここでの再度の詳細な説明は省略することとする。
In such a configuration, the drain current of the
Except for this point, the point that the phase delay of 180 ° at the low frequency is eliminated is the same as that described in the first configuration example shown in FIG. 1, and detailed description thereof is omitted here. I will do it.
なお、上述の構成例においては、トランジスタとしてMOS電界効果トランジスタを用いたが、勿論これに限定される必要は無く、バイポーラトランジスタであっても良い。 In the above-described configuration example, a MOS field effect transistor is used as a transistor. However, it is needless to say that the present invention is not limited to this, and a bipolar transistor may be used.
1…基準電圧源
2…誤差増幅器
3…出力用トランジスタ
4…位相補償用トランジスタ
11…第1の抵抗器
12…第2の抵抗器
13…第3の抵抗器
14…第4の抵抗器
15…第5の抵抗器
16…負荷抵抗器
22…安定化用コンデンサ
DESCRIPTION OF
Claims (6)
前記出力電圧を得る出力用の第1のMOSトランジスタが設けられると共に、ゲート、ソースが前記出力用の第1のMOSトランジスタのゲート、ソースとそれぞれ相互に接続された位相補償用の第2のMOSトランジスタが設けられ、当該第2のMOSトランジスタのドレインとグランドの間には、位相補償用の第1の抵抗器が設けられ、当該第1の抵抗器の電圧がコンデンサを介して、前記基準電圧と比較される出力電圧を分圧した電圧に重畳されるよう構成されてなることを特徴とする電源回路。 A power supply circuit configured to obtain a stabilized output voltage such that a difference between a reference voltage and a voltage obtained by dividing the output voltage becomes zero,
A first MOS transistor for output that obtains the output voltage is provided, and a second MOS for phase compensation in which a gate and a source are connected to a gate and a source of the first MOS transistor for output, respectively. A transistor is provided, and a first resistor for phase compensation is provided between the drain of the second MOS transistor and the ground, and the voltage of the first resistor is connected to the reference voltage via a capacitor. A power supply circuit configured to be superimposed on a voltage obtained by dividing the output voltage to be compared.
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