JP2007140755A - Voltage regulator - Google Patents
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Abstract
Description
本発明はボルテージレギュレータ回路に属し、特に入力電圧の変動に対する出力電圧の変動を小さくする技術に関する。 The present invention relates to a voltage regulator circuit, and more particularly to a technique for reducing fluctuations in output voltage with respect to fluctuations in input voltage.
近年電子機器の高機能化、回路規模増大に伴い、消費電力が増加している。消費電力の増大は電源電圧の変動増大を招く。また、省エネルギーの観点から間欠動作させる回路が増え、その間欠動作するタイミングで電源電圧が大きく変動する。ボルテージレギュレータは、これらの原因により大きく変動する電源電圧を入力として動作するため出力電圧が変動してしまう。ボルテージレギュレータの出力電圧の変動は、ボルテージレギュレータの出力電圧を電源として動作する回路に様々な悪影響を及ぼす。電圧の低下は誤動作の原因となり、上昇は耐圧破壊を引き起こす。さらに連続的な電圧変動は遅延時間の変動によるジッタ増加の原因にもなる。 In recent years, power consumption has increased with the increase in functionality and circuit scale of electronic devices. An increase in power consumption leads to an increase in power supply voltage fluctuation. In addition, the number of circuits that perform intermittent operation increases from the viewpoint of energy saving, and the power supply voltage varies greatly at the timing of the intermittent operation. Since the voltage regulator operates using the power supply voltage that varies greatly due to these causes as an input, the output voltage varies. The fluctuation of the output voltage of the voltage regulator has various adverse effects on a circuit that operates using the output voltage of the voltage regulator as a power source. A decrease in voltage causes malfunction, and an increase causes breakdown of the breakdown voltage. Furthermore, the continuous voltage fluctuation causes an increase in jitter due to fluctuations in delay time.
これらの要因から入力電圧の変動に対する出力電圧の変動が小さいボルテージレギュレータが求められている(例えば、特許文献1参照)。一般に、入力電圧の変動に対する出力電圧の変動の割合をPSRR(パワーサプライリジェクションレシオ)と言い、PSRRは小さいほど良い。 Due to these factors, a voltage regulator is required in which the fluctuation of the output voltage is small relative to the fluctuation of the input voltage (see, for example, Patent Document 1). In general, the ratio of the output voltage fluctuation to the input voltage fluctuation is called PSRR (power supply rejection ratio), and the smaller the PSRR, the better.
図15に、従来のボルテージレギュレータのブロック図を示す。電源1と、基準電圧回路2と、出力電圧分割抵抗3および4と、オペアンプ5と、出力トランジスタ6とから成り、発振を防止するための位相補償容量8が出力トランジスタ6のゲートと出力端子の間に接続されている。
FIG. 15 shows a block diagram of a conventional voltage regulator. A
図16は、図15のボルテージレギュレータ回路の等価回路である。電源1の電圧をVDD、分割抵抗3および4の抵抗値をR3およびR4、出力トランジスタ6のスレッショルド電圧をVth、位相補償容量8の容量をC8とすると、出力電圧Voutは次式で表される。
FIG. 16 is an equivalent circuit of the voltage regulator circuit of FIG. When the voltage of the
Vout=(R3+R4)/((1/jωC8)+R3+R4)×(VDD−Vth)・・・(1)
式(1)より、出力電圧Voutは電源電圧VDDに依存することが分かる。
From Expression (1), it can be seen that the output voltage Vout depends on the power supply voltage VDD.
従来の回路構成では、位相余裕を確保するための位相補償容量8を挿入することにより入力電圧の変動に応じた出力電圧の変動を招いていた。
In the conventional circuit configuration, the output voltage fluctuates according to the fluctuation of the input voltage by inserting the
本発明は、上記課題を解決し入力電圧の変動に対して出力電圧の変動が小さいボルテージレギュレータ回路を提供するものである。 The present invention solves the above-described problems and provides a voltage regulator circuit in which the fluctuation of the output voltage is small with respect to the fluctuation of the input voltage.
本発明のボルテージレギュレータは、フィードバックした出力電圧と出力電圧の目標電圧との差を検出して出力電圧を補正するためのフィードバック制御系回路をボルテージレギュレータの出力電圧で動作させる構成とした。 According to the voltage regulator of the present invention, the feedback control system circuit for correcting the output voltage by detecting the difference between the fed back output voltage and the target voltage of the output voltage is operated with the output voltage of the voltage regulator.
本発明のボルテージレギュレータによれば、フィードバック制御系の回路の電源はボルテージレギュレータの出力電圧から得るように構成されるため、入力電圧が変動しても位相補償用容量によって出力電圧が変動することはない。 According to the voltage regulator of the present invention, the power supply of the circuit of the feedback control system is configured to be obtained from the output voltage of the voltage regulator. Therefore, even if the input voltage varies, the output voltage varies depending on the phase compensation capacitor. Absent.
出力電圧の目標電圧との差を検出してフィードバック制御する回路を、前記出力電圧で動作するよう構成し、位相補償用容量素子を前記出力電圧の目標電圧との差を検出してフィードバック制御する回路の中間ノードと出力端子間に接続することにより、入力電源端子−出力端子間に容量性の結合が存在せず、入力電圧の変動により出力電圧が変動しないようにボルテージレギュレータ回路を構成する。 A circuit that detects the difference between the output voltage and the target voltage and performs feedback control is configured to operate with the output voltage, and the phase compensation capacitance element is feedback-controlled by detecting the difference between the output voltage and the target voltage. By connecting between the intermediate node and the output terminal of the circuit, there is no capacitive coupling between the input power supply terminal and the output terminal, and the voltage regulator circuit is configured so that the output voltage does not fluctuate due to the fluctuation of the input voltage.
図1は、本発明のボルテージレギュレータの第1の実施例を示すブロック図である。電源1と、出力トランジスタ6と、出力電圧分割抵抗3および4と、電圧検出回路を構成する定電流源11および電圧検出トランジスタ51と、発振を防止するための位相補償容量81および82と、出力トランジスタ6のゲートを制御する定電流源12および制御トランジスタ52とで構成されている。出力電圧と目標電圧との差を検出し、フィードバック制御する回路を電圧検出回路で構成したものである。
FIG. 1 is a block diagram showing a first embodiment of a voltage regulator according to the present invention.
電圧検出回路は、電圧検出トランジスタ51を構成するNチャネル型MOSトランジスタのスレッショルド電圧を使用している。検出電圧は、定電流源11の電流を調整することで自由に設定可能である。出力トランジスタ6はPチャネル型MOSトランジスタによりGND―出力間電圧が一定となるよう構成されている。
The voltage detection circuit uses the threshold voltage of the N-channel MOS transistor that constitutes the
位相補償用容量81および82は、片方のみでも良く、また両方接続しても良い。
The
上記したような本発明のボルテージレギュレータによれば、フィードバック制御系の回路の電源はボルテージレギュレータの出力電圧から得るように構成されるため、入力電圧が変動しても位相補償用容量によって出力電圧が変動することがなく、安定した出力のボルテージレギュレータを提供することが可能である。 According to the voltage regulator of the present invention as described above, the power supply of the circuit of the feedback control system is configured to be obtained from the output voltage of the voltage regulator. Therefore, even if the input voltage varies, the output voltage is reduced by the phase compensation capacitor. It is possible to provide a voltage regulator with stable output without fluctuation.
図2は、本発明のボルテージレギュレータの第2の実施例を示すブロック図である。図1のボルテージレギュレータ同様、電圧検出回路を用いてGND―出力間電圧が一定となるよう構成した回路であるが、出力トランジスタ6をNチャネル型MOSトランジスタで構成したものである。
FIG. 2 is a block diagram showing a second embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 1, the voltage detection circuit is used to make the GND-output voltage constant, but the
出力トランジスタ6をNチャネル型MOSトランジスタにしたことにより、電圧検出回路には論理を反転するための回路、定電流源13および論理反転トランジスタ53を追加する必要があるが、本回路の追加はフィードバック回路のゲインを増加し特性を向上する効果がある。
Since the
さらに、出力トランジスタ6をNチャネル型MOSトランジスタにしたことにより、電源との間にMOSトランジスタの寄生容量による容量性結合が存在しなくなるため、図1の回路よりさらに高いPSRR特性を得られる。
Further, since the
図3は、本発明のボルテージレギュレータの第3の実施例を示すブロック図である。図2のボルテージレギュレータ同様、出力トランジスタ6はNチャネル型MOSトランジスタで構成、高いPSRR特性を要求する回路に適しているが、図2より使用素子数を減らして小面積化を図ったものである。小面積化を優先した半導体装置に適している。
FIG. 3 is a block diagram showing a third embodiment of the voltage regulator of the present invention. Like the voltage regulator of FIG. 2, the
図4は、本発明のボルテージレギュレータの第4の実施例を示すブロック図である。基本的な回路構成は図2のボルテージレギュレータと同様であるが、入力電圧―出力間電圧が一定となるよう構成したものである。 FIG. 4 is a block diagram showing a fourth embodiment of the voltage regulator of the present invention. The basic circuit configuration is the same as that of the voltage regulator of FIG. 2, but the input voltage-output voltage is configured to be constant.
図5は、本発明のボルテージレギュレータの第5の実施例を示すブロック図である。図4のボルテージレギュレータと同様、電圧検出回路を用いて入力電圧―出力間電圧が一定となるよう構成されているが、出力トランジスタ6をPチャネル型MOSトランジスタで構成している。本構成にすることにより、GNDとの間にMOSトランジスタの寄生容量が存在しなくなるため、図4に示す回路よりさらに高いPSRR特性を得られる。
FIG. 5 is a block diagram showing a fifth embodiment of the voltage regulator of the present invention. As in the voltage regulator of FIG. 4, the voltage detection circuit is used to make the input voltage-output voltage constant, but the
図6は、本発明のボルテージレギュレータの第6の実施例を示すブロック図である。図1のボルテージレギュレータと同様、電圧検出回路を用いてGND―出力間電圧が一定となるよう構成されているが、出力トランジスタ6をPチャネル型MOSトランジスタで構成したものである。電圧検出回路の電圧検出部にPチャネル型MOSトランジスタのスレッショルド電圧を使用している点が図1に示す回路と異なる。なお、検出電圧は定電流源11の電流を調整することで自由に設定可能である。
FIG. 6 is a block diagram showing a sixth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 1, the voltage detection circuit is used to make the GND-output voltage constant, but the
図7は、本発明のボルテージレギュレータの第7の実施例を示すブロック図である。図6のボルテージレギュレータと同様、Pチャネル型MOSトランジスタのスレッショルド電圧を検出電圧として使う電圧検出回路を用いてGND―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタをNチャネル型MOSトランジスタで構成したものである。電圧検出回路には論理を反転するための回路、定電流源13および論理反転トランジスタ53を追加している。図6に示す回路よりさらに高いPSRR特性を求める回路に適している。
FIG. 7 is a block diagram showing a seventh embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 6, a voltage regulator circuit that uses a voltage detection circuit that uses the threshold voltage of a P-channel MOS transistor as a detection voltage so that the GND-output voltage is constant, and the output transistor is an N-channel type. It is composed of MOS transistors. A circuit for inverting logic, a constant
図8は、本発明のボルテージレギュレータの第8の実施例を示すブロック図である。図4のボルテージレギュレータと同様、出力電圧の目標電圧との差を検出し、フィードバック制御する回路を電圧検出回路で構成し、入力電圧―出力間電圧が一定となるよう構成したものである。電圧検出回路の電圧検出トランジスタ51にPチャネル型MOSトランジスタのスレッショルド電圧を使用している点が図4に示す回路と異なる。
FIG. 8 is a block diagram showing an eighth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 4, a circuit for detecting the difference between the output voltage and the target voltage and performing feedback control is configured by a voltage detection circuit so that the voltage between the input voltage and the output is constant. 4 is different from the circuit shown in FIG. 4 in that a threshold voltage of a P-channel MOS transistor is used for the
図9は、本発明のボルテージレギュレータの第9の実施例を示すブロック図である。図8のボルテージレギュレータと同様、電圧検出回路の電圧検出トランジスタ51にPチャネル型MOSトランジスタを用いて、そのスレッショルド電圧を検出電圧として使用し入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路である。電圧検出回路には論理を反転するための回路、定電流源13および論理反転トランジスタ53を追加している。また、出力トランジスタ6はPチャネル型MOSトランジスタで構成している。図8に示す回路よりさらに高いPSRR特性を求める回路に適している。
FIG. 9 is a block diagram showing a ninth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 8, a voltage regulator is configured such that a P-channel MOS transistor is used as the
図10は、本発明のボルテージレギュレータの第10の実施例を示すブロック図である。図9のボルテージレギュレータと同様、Pチャネル型MOSトランジスタのスレッショルド電圧を検出電圧として使う電圧検出回路を用いて入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタ6をPチャネル型MOSトランジスタで構成したものである。図9同様高いPSRR特性を要求する回路に適しているが、図9より使用素子数を減らして小面積化を図ったものである。小面積化を優先した半導体装置に適している。 FIG. 10 is a block diagram showing a tenth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 9, a voltage detection circuit using a voltage detection circuit that uses the threshold voltage of a P-channel MOS transistor as a detection voltage so that the voltage between the input voltage and the output is constant. It is composed of channel type MOS transistors. Although it is suitable for a circuit that requires high PSRR characteristics as in FIG. 9, the area used is reduced by reducing the number of elements used in FIG. Suitable for semiconductor devices that prioritize reduction in area.
図11は、本発明のボルテージレギュレータの第11の実施例を示すブロック図である。GND―出力間電圧が一定となるよう構成したボルテージレギュレータ回路で、出力トランジスタ6はPチャネル型MOSトランジスタで構成している。目標電圧との差を検出し、フィードバック制御する電圧検出回路をオペアンプ5で構成している。オペアンプ5を駆動するための電源を出力電圧Voutとすることで、入力電源の変動によりオペアンプの出力が変動せず、ボルテージレギュレータの出力VoutのPSRR劣化を生じない。
FIG. 11 is a block diagram showing an eleventh embodiment of the voltage regulator of the present invention. In the voltage regulator circuit configured so that the GND-output voltage is constant, the
オペアンプ5を使用することにより高いゲインを容易に得られるため、目標電圧との誤差を小さくすることが容易である。
Since a high gain can be easily obtained by using the
基準電圧回路2を、入力電源の変動の影響を受けないVout―GND間に形成すると、より高いPSRR特性を得ることが可能である。このように回路構成とした場合は、電源投入時に正常に起動しない場合があるため、オペアンプ5にスタートアップ回路9を付加する必要がある。
If the
図12は、本発明のボルテージレギュレータの第12の実施例を示すブロック図である。図11のボルテージレギュレータと同様、オペアンプ5を用いてGND―出力間電圧が一定となるよう構成したボルテージレギュレータ回路であるが、出力トランジスタ6をNチャネル型MOSトランジスタで構成したものである。
FIG. 12 is a block diagram showing a twelfth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 11, the voltage regulator circuit is configured such that the GND-output voltage is constant using the
入力電源VDDと出力Voutとの間にMOSトランジスタの寄生容量による容量性結合が存在せず、高いPSRR特性を求める用途に適している。 There is no capacitive coupling due to the parasitic capacitance of the MOS transistor between the input power supply VDD and the output Vout, which is suitable for applications requiring high PSRR characteristics.
図13は、本発明のボルテージレギュレータの第13の実施例を示すブロック図である。出力電圧の目標電圧との差を検出しフィードバック制御する回路をオペアンプ5で構成し、入力電圧―出力間電圧が一定となるよう構成したものである。
FIG. 13 is a block diagram showing a thirteenth embodiment of the voltage regulator of the present invention. A circuit that detects a difference between the output voltage and the target voltage and performs feedback control is configured by the
図14は、本発明のボルテージレギュレータの第14の実施例を示すブロック図である。図13のボルテージレギュレータと同様、オペアンプを用いて入力電圧―出力間電圧が一定となるよう構成したボルテージレギュレータ回路であるが、出力トランジスタ6をPチャネル型MOSトランジスタで構成したものである。
FIG. 14 is a block diagram showing a fourteenth embodiment of the voltage regulator of the present invention. Similar to the voltage regulator of FIG. 13, the voltage regulator circuit is configured such that the input voltage-output voltage is constant using an operational amplifier, but the
入力電源VDDと出力Voutとの間にMOSトランジスタの寄生容量による容量性結合が存在せず、高いPSRR特性を求める用途に適している。 There is no capacitive coupling due to the parasitic capacitance of the MOS transistor between the input power supply VDD and the output Vout, which is suitable for applications requiring high PSRR characteristics.
1 電源
2 基準電圧回路
3、4 出力電圧分割抵抗
5 オペアンプ
6 出力トランジスタ
7 出力負荷
8 位相補償用容量
9 スタートアップ回路
11、12、13 検出電圧調整要定電流源
51 電圧検出トランジスタ
52 制御トランジスタ
53 論理反転トランジスタ
81、82 位相補償用容量
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