JP4329251B2 - Manufacturing method of stacked semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体チップがインターポーザに実装されたモジュールがマザーボード上に複数段に積層されている3次元実装構造の積層型半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
近年における電子機器の小型・薄型化の要求に対応するための半導体集積回路の高密度実装手法として、複数の半導体チップを積層する3次元実装技術が提案され、各社において開発、生産されている。
そして、同一サイズの半導体チップを3次元実装する際には、各半導体チップを個別にインターポーザ上に実装した後、これらのインターポーザを複数段に積層してモジュールとするのが一般的である。その場合、複数段に積層したインターポーザ間の接続は、各インターポーザに設けられた接続用ランド間を半田ボールによって接続する方法が一般に採用されている。
【0003】
以下、従来の3次元実装構造の積層型半導体装置の製造方法を、図12〜図17の概略工程断面図を用いて説明する。
先ず、図12に示されるように、リジットな薄い基板である第1のインターポーザ10aを用意する。この第1のインターポーザ10aにおいては、例えばポリイミド等からなる絶縁層12の両面にそれぞれ配線層14が形成され、この配線層14の端部には、他のインターポーザと電気的に接続するための接続ランド部16が形成されている。
【0004】
そして、このような構造の第1のインターポーザ10aの一方の主面上に、例えばACF(Anisotropic Conductive Film ;異方性導電膜)18を介して、第1のベア半導体チップ20Aをフリップチップ実装する。
【0005】
即ち、第1のインターポーザ10aの一方の主面上に、ACF18を塗布した後、第1のベア半導体チップ20Aをフェースダウンに搭載し、その表面に形成されている電極22を第1のインターポーザ10aの一方の主面に形成されている配線層14に接触させる。その後、加熱・加圧して、第1のベア半導体チップ20Aの電極22と第1のインターポーザ10aの配線層14とを接合する。こうして、第1のインターポーザ10aの一方の主面上に、ACF18を介して、第1のベア半導体チップ20Aをフリップチップ実装する。
【0006】
次いで、図13に示されるように、第1のベア半導体チップ20Aが一方の主面上にフリップチップ実装された第1のインターポーザ10aを反転する。そして、第1のベア半導体チップ20Aのフリップチップ実装の場合と同様にして、第1のインターポーザ10aの他方の主面上に、ACF18を介して、第2のベア半導体チップ20Bをフリップチップ実装する。
【0007】
このようにして、図14に示されるように、第1のインターポーザ10aの両面に第1のベア半導体チップ20A及び第2のベア半導体チップ20Bがそれぞれ実装された第1の両面モジュール24aを作製する。
【0008】
また、図15に示されるように、上記図12〜図14に示した工程と同様な工程を経て、第2のインターポーザ10bの両面に第3のベア半導体チップ20C及び第4のベア半導体チップ20Dがそれぞれ実装された第2の両面モジュール24bを作製する。
【0009】
次いで、図16に示されるように、第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続ランド部16上に、半田ボール42を搭載する。そして、加熱リフローして、この半田ボール42を接続ランド部16に接続する。
【0010】
次いで、図17に示されるように、半田ボール42を接続ランド部16に接続した第1の両面モジュール24aを反転させて、第2の両面モジュール24bに接合して、半田ボール42を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体を形成する。
【0011】
即ち、第1の両面モジュール24aを第2の両面モジュール24b上に搭載して、第1の両面モジュール24a接続した半田ボール42を第2の両面モジュール24bの第3のベア半導体チップ20Cが実装されている面側の接続ランド部16に接触させた後、加熱リフローして、第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続ランド部16と第2の両面モジュール24bの第3のベア半導体チップ20Cが実装されている面側の接続ランド部16とを半田ボール42を介して接続する。こうして、半田ボール42を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体を形成する。
【0012】
続いて、半田ボール42を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体、即ち第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールを、マザーボード34に実装する。
【0013】
即ち、マザーボード34の絶縁基板36に形成された配線層38上に半田40をスクリーン印刷した後、この半田40を介して、第2の両面モジュール24bの第4のベア半導体チップ20Dが実装されている面側の接続ランド部16とマザーボード34の配線層38とを接続する。そして、この半田40を加熱リフローして、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールをマザーボード34に実装する。こうして、3次元実装構造の積層型半導体装置を完成する。
【0014】
【発明が解決しようとする課題】
しかしながら、上記従来の3次元実装構造の積層型半導体装置の製造方法においては、半田ボール42を介して、第1のインターポーザ10aの両面に第1のベア半導体チップ20A及び第2のベア半導体チップ20Bがそれぞれ実装された第1の両面モジュール24aと、第2のインターポーザ10bの両面に第3のベア半導体チップ20C及び第4のベア半導体チップ20Dがそれぞれ実装された第2の両面モジュール24bとを接続し、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールを形成していることから、次のような問題を生じていた。
【0015】
(1)第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続ランド部16上に半田ボール42を搭載する際に、半田ボール42を一つ一つ吸着して、第1のインターポーザ10aの接続ランド部16上に搭載しなければならないため、特殊な装置や技術を必要とする極めて煩雑な作業が要求され、実装時間の短縮を図ることが困難であった。
【0016】
また、一つ一つの半田ボール42の大きさは必ずしも均一でないため、その接続ランド部16上への搭載精度が必ずしも高くなく、たとえ加熱リフロー処理を行っても、半田ボール42を介在させた第1の両面モジュール24aと第2の両面モジュール24bとの間隔を高精度に均等にすることは困難であった。
従って、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールの品質や製造歩留まりが低下する等の問題が生じていた。
【0017】
(2)また、電子機器の小型・薄型化の要求に対応するために、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュール全体の高さを低くしたい場合、各ベア半導体チップの厚さを薄くして全体の高さを低くする方法があるが、第1の両面モジュール24aと第2の両面モジュール24bとの中間接続体として半田ボール42を使用している限り、この半田ボール42は例えば高さ0.35〜0.4mm程度の大きさを必要とし、その小型化には制約があるため、各ベア半導体チップの厚さをいくら薄くしても4段積層モジュール全体の高さを低くすることには限界があった。
即ち、中間接続体として半田ボール42を使用する既存技術においては、電子機器の小型・薄型化の要求に十分に対応することが困難であるという問題があった。
【0018】
そこで本発明は、上記問題点に鑑みてなされたものであって、高い品質や製造歩留まりを実現すると共に、積層モジュール全体の高さ方向の薄型化を実現することが可能な3次元実装構造の積層型半導体装置の製造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
上記課題は、以下に述べる本発明に係る積層型半導体装置の製造方法によって達成される。
【0026】
請求項1に係る積層型半導体装置の製造方法は、インターポーザに半導体チップを実装したモジュールをマザーボード上に複数段に積層することよりなり、該積層の際に、各モジュール間に介在させる中間接続体として、両面に接続端子がスクリーン印刷されたスペーサ枠基板を使用し、モジュールの接続部とスペーサ枠基板の接続端子とを接続させるようにしている。
【0027】
このように請求項1に係る積層型半導体装置の製造方法においては、インターポーザに半導体チップを実装したモジュールを複数段に積層する際に、各モジュール間に介在させる中間接続体として、両面に接続端子を形成したスペーサ枠基板を使用することにより、従来の中間接続体として半田ボールを使用する場合と比較すると、その大きさが必ずしも均一でない半田ボールを一つ一つ吸着して搭載する特殊かつ煩雑な作業が要求されないため、積層する複数段のモジュールの間隔が均等になる等の接続精度が大幅に向上すると共に、実装時間の短縮が容易に実現される。
【0028】
また、両面に接続端子が形成されたスペーサ枠基板の厚さを従来の中間接続体としての半田ボールの高さよりも遙かに小さくすることが可能なため、モジュールに実装される各ベア半導体チップの厚さを薄くすれば、複数段のモジュールの積層体全体の高さ方向の薄型化が容易に実現される。
【0029】
なお、上記請求項1に係る積層型半導体装置の製造方法において、インターポーザに半導体チップが実装されたモジュールとしては、そのインターポーザのみに半導体チップが実装された片面モジュールであってもよいが、そのインターポーザの両面にそれぞれ半導体チップが実装された両面モジュールであることが好適である。
【0030】
即ち、複数段のモジュールを接続する中間接続体としてのスペーサ枠基板の厚さを調整することにより、片面モジュール及び両面モジュールの何れの場合であっても対応可能であるが、特に両面モジュールの場合は、複数段のモジュールの積層体全体の高さが同じであっても実装されるベア半導体チップの数が多くなる分、実装密度の高い積層型半導体装置が実現される。
【0031】
また、上記請求項1に係る積層型半導体装置の製造方法によれば、スペーサ枠基板の両面の接続端子がスクリーン印刷により精確に形成されるため、従来の半田ボールを搭載する場合と比較すると、複数段に積層するモジュール間の接続精度の大幅な向上が容易に実現される。
【0032】
また、スクリーン印刷という既存の技術を使用することから、新たな装置を必要とすることなく既存の装置をそのまま流用することが可能になり、且つ従来の半田ボールを搭載する場合と比較して、フラックスを塗布したり洗浄除去したりする工程がなくなるため、製造コストの上昇が防止され、実装時間の大幅な短縮が実現される。
【0033】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。図1は3次元実装構造の積層型半導体装置を示す概略断面図であり、図2〜図11はそれぞれ図1に示す3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図である。
【0034】
図1に示されるように、本実施の形態に係る3次元実装構造の積層型半導体装置においては、リジットな薄い基板である第1のインターポーザ10aの一方の主面上に、例えばACF18を介して、第1のベア半導体チップ20Aがフリップチップ実装されている。
【0035】
即ち、第1のインターポーザ10aの一方の主面上に、ACF18を介して、第1のベア半導体チップ20Aをフェースダウンに搭載され、その第1のベア半導体チップ20A表面に形成されている電極(図示せず)が第1のインターポーザ10aの例えばポリイミド等からなる絶縁層12の一方の主面に形成されている配線層14に接合されている。
【0036】
また、同様にして、この第1のインターポーザ10aの他方の主面上に、ACF18を介して、第2のベア半導体チップ20Bがフリップチップ実装されている。
【0037】
このようにして、第1のインターポーザ10aの両面に、それぞれACF18を介して、第1のベア半導体チップ20A及び第2のベア半導体チップ20Bが実装された第1の両面モジュール24aが形成されている。
【0038】
更に、この第1の両面モジュール24aと同様に、第2のインターポーザ10bの両面に、それぞれACF18を介して、第3のベア半導体チップ20C及び第4のベア半導体チップ20Dが実装された第2の両面モジュール24bが形成されている。
【0039】
そして、これら第1の両面モジュール24a及び第2の両面モジュール24bは、中間接続体としてのスペーサ枠基板26を介して積層され、互いに電気的に接続されて、スペーサ枠基板26を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体が形成されている。
【0040】
即ち、第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続部としての接続ランド部16と、スペーサ枠基板26の枠状の絶縁基板28の一方の面側にスクリーン印刷された半田接続ランド部30とが、半田32を介して接続されている。また、このスペーサ枠基板26の枠状の絶縁基板28の他方の面側にスクリーン印刷された半田接続ランド部30と、第2の両面モジュール24aの第3のベア半導体チップ20Cが実装されている面側の接続部としての接続ランド部16が、半田32を介して接続されている。こうして、スペーサ枠基板26を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体が形成されている。
【0041】
なお、ここで、スペーサ枠基板26の枠状の絶縁基板28は所定の厚さを有しているため、第1の両面モジュール24aの第2のベア半導体チップ20B及び第2の両面モジュール24bに実装されている第3のベア半導体チップ20Cは共にスペーサ枠基板26の枠状の絶縁基板28によって周囲を囲まれた空間内に収納されると共に、両者が互いに抵触することはない。
【0042】
また、スペーサ枠基板26を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体、即ち第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールは、マザーボード34に実装されている。
【0043】
即ち、この4段積層モジュールにおける第2の両面モジュール24bの第4のベア半導体チップ20Dが実装されている面側の接続ランド部16と、マザーボード34の絶縁基板36に形成された配線層38とが、この配線層38上にスクリーン印刷された半田40を介して互いに接続されている。こうして、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールがマザーボード34に実装され、3次元実装構造の積層型半導体装置を構成している。
【0044】
次に、図1に示す3次元実装構造の積層型半導体装置の製造方法を、図2〜図8の概略工程断面図を用いて説明する。
先ず、図2に示されるように、リジットな薄い基板である第1のインターポーザ10aを用意する。
【0045】
この第1のインターポーザ10aにおいては、例えばポリイミド等からなる絶縁層12の両面にそれぞれ配線層14が形成され、この配線層14の端部には、他のインターポーザ等と電気的に接続するための接続部として、接続ランド部16が形成されている。なお、図示は省略するが、この絶縁層12の両面にそれぞれ形成された接続ランド部16は、絶縁層12を貫通する配線層によって互いに電気的に接続している。
【0046】
そして、このような構造の第1のインターポーザ10aの一方の主面上に、例えばACF18を介して、第1のベア半導体チップ20Aをフリップチップ実装する。
【0047】
即ち、図2及び図3に示されるように、第1のインターポーザ10aの一方の主面上に、ACF18を塗布した後、第1のベア半導体チップ20Aをフェースダウンに搭載し、その第1のベア半導体チップ20A表面に形成されている電極22を第1のインターポーザ10aの一方の主面に形成されている配線層14に接触させる。その後、加熱・加圧して、第1のベア半導体チップ20Aの電極22と第1のインターポーザ10aの配線層14とを接合する。こうして、第1のインターポーザ10aの一方の主面上に、ACF18を介して、第1のベア半導体チップ20Aをフリップチップ実装する。
【0048】
次いで、図4に示されるように、第1のベア半導体チップ20Aが一方の主面上にフリップチップ実装された第1のインターポーザ10aを反転する。そして、第1のベア半導体チップ20Aのフリップチップ実装の場合と同様にして、第1のインターポーザ10aの他方の主面上に、ACF18を介して、第2のベア半導体チップ20Bをフリップチップ実装する。
【0049】
このようにして、図5に示されるように、第1のインターポーザ10aの両面に第1のベア半導体チップ20A及び第2のベア半導体チップ20Bがそれぞれ実装された第1の両面モジュール24aを作製する。
【0050】
また、図6に示されるように、上記図2〜図5に示した工程と同様な工程を経て、第2のインターポーザ10bの両面に第3のベア半導体チップ20C及び第4のベア半導体チップ20Dがそれぞれ実装された第2の両面モジュール24bを作製する。
【0051】
次いで、図7に示されるように、第1の両面モジュール24aと第2の両面モジュール24bとを積層し電気的に接続するための中間接続体として、リジットなスペーサ枠基板26を用意する。このスペーサ枠基板26を作製する際には、中央に空間を形成する所定の厚さの枠状の絶縁基板28の両面に、それぞれ半田接続ランド部30をスクリーン印刷によって形成する。また、その際に、図示は省略するが、枠状の絶縁基板28の両面にそれぞれ形成する半田接続ランド部30を、この枠状の絶縁基板28を貫通する配線層によって互いに電気的に接続する。
【0052】
そして、このようにして作製した中間接続体としてのスペーサ枠基板26に、半田32を介して、第1の両面モジュール24aを接続する。
即ち、図7及び図8に示されるように、スペーサ枠基板26の一方の面側の半田接続ランド部30上に半田32を塗布した後、この半田32を介して、第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続ランド部16とスペーサ枠基板26の一方の面側の半田接続ランド部30とを接続する。その後、この半田32を加熱リフローする。こうして、スペーサ枠基板26に、半田32を介して、第1の両面モジュール24aを接続する。
【0053】
なお、このとき、スペーサ枠基板26は所定の厚さを有しているため、第1の両面モジュール24aに実装されている第2のベア半導体チップ20Bは、スペーサ枠基板26によって周囲を囲まれた空間内に収納され、第2のベア半導体チップ20Bその底面がスペーサ枠基板26の枠外に、即ちスペーサ枠基板26の底面のなす平面より下方に突き出ることはない。
【0054】
また、図9及び図10に示されるように、上記図7及び図8に示した工程と同様にして、スペーサ枠基板26の他方の面側の半田接続ランド部30上に半田32を塗布した後、スペーサ枠基板26の他方の面側の半田接続ランド部30と第2の両面モジュール24aの第3のベア半導体チップ20Cが実装されている面側の接続ランド部16とを、半田32を介して接続し、更にこの半田32を加熱リフローする。こうして、既に第1の両面モジュール24aが接続されているスペーサ枠基板26に、第2の両面モジュール24bを接続し、スペーサ枠基板26を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体を形成する。
【0055】
なお、このとき、中間接続体としてのスペーサ枠基板26は所定の厚さを有しているため、第2の両面モジュール24bに実装されている第3のベア半導体チップ20Cは、このスペーサ枠基板26によって周囲を囲まれた空間内に収納されると共に、同じ空間に収納されされている第1の両面モジュール24aの第2のベア半導体チップ20Bと抵触することはない。
【0056】
次いで、図11に示されるように、スペーサ枠基板26を介して互いに接続された第1の両面モジュール24a及び第2の両面モジュール24bからなる積層体、即ち第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールを、マザーボード34に実装する。
【0057】
即ち、マザーボード34の絶縁基板36に形成された配線層38上に半田40をスクリーン印刷した後、この半田40を介して、第2の両面モジュール24bの第4のベア半導体チップ20Dが実装されている面側の接続ランド部16とマザーボード34の配線層38とを接続する。その後、この半田40を加熱リフローして、第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュールを、マザーボード34に実装する。こうして、図1に示す3次元実装構造の積層型半導体装置を完成する。
【0058】
以上のように本実施の形態によれば、第1のインターポーザ10aの両面に第1のベア半導体チップ20A及び第2のベア半導体チップ20Bがそれぞれ実装された第1の両面モジュール24aと、第2のインターポーザ10bの両面に第3のベア半導体チップ20C及び第4のベア半導体チップ20Dがそれぞれ実装された第2の両面モジュール24bとを作製した後、これら第1の両面モジュール24aと第2の両面モジュール24bとを積層する際に、中間接続体として、枠状の絶縁基板28の両面にそれぞれ半田接続ランド部30がスクリーン印刷されているリジットなスペーサ枠基板26を使用し、第1の両面モジュール24aの第2のベア半導体チップ20Bが実装されている面側の接続ランド部16とスペーサ枠基板26の一方の面側の半田接続ランド部30とを半田32を介して接続する一方、スペーサ枠基板26の他方の面側の半田接続ランド部30と第2の両面モジュール24aの第3のベア半導体チップ20Cが実装されている面側の接続ランド部16とを半田32を介して接続することにより、従来の中間接続体として半田ボールを使用する場合と比較して、積層する第1の両面モジュール24aと第2の両面モジュール24bとの接続精度を大幅に向上することができると共に、フラックスを塗布したり洗浄除去したりする工程がなくなり、実装時間を大幅に短縮することができる。従って、積層型半導体装置の品質及び製造歩留まりの大幅な向上と、製造コストの大幅な低減を達成することができる。
【0059】
また、枠状の絶縁基板28の両面にそれぞれ半田接続ランド部30がスクリーン印刷されているリジットなスペーサ枠基板26の厚さは例えば100μm程度にすることが可能であり、従来の中間接続体としての半田ボールの高さが例えば0.35〜0.4mm程度である場合よりも遙かに小さくすることができるため、第1の両面モジュール24a及び第2の両面モジュール24bにそれぞれ実装される第1及び第2のベア半導体チップ20A、20B並びに第3及び第4のベア半導体チップ20C、20Dの厚さを薄くすれば、これら第1〜第4のベア半導体チップ20A、20B、20C、20Dが4段に積層された4段積層モジュール全体の高さ方向の薄型化を容易に実現することができる。従って、第1〜第4のベア半導体チップ20A、20B、20C、20Dを3次元に実装した積層型半導体装置の薄型化を達成し、延いては積層型半導体装置を組み込んだ電子機器の小型・薄型化に寄与することができる。
【0060】
また、スペーサ枠基板26を作製する際に、第1の両面モジュール24aや第2の両面モジュール24aの接続ランド部16に接続させる接続端子としての半田接続ランド部30を枠状の絶縁基板28の両面にそれぞれスクリーン印刷によって形成することにより、この半田接続ランド部30を精確に形成することが可能になるため、従来の半田ボールを搭載する場合と比較して、積層する第1の両面モジュール24aと第2の両面モジュール24bとの接続精度の大幅な向上を容易に確保できる。また、スクリーン印刷という既存の技術を使用するため、新たな装置を必要とすることなく既存の装置をそのまま流用することが可能になるため、製造コストの上昇を防止することができる。
【0061】
なお、上記実施の形態においては、第1のインターポーザ10aの両面に第1のベア半導体チップ20A及び第2のベア半導体チップ20Bがそれぞれ実装された第1の両面モジュール24aと、第2のインターポーザ10bの両面に第3のベア半導体チップ20C及び第4のベア半導体チップ20Dがそれぞれ実装された第2の両面モジュール24bとを積層しているが、このような両面モジュールの代わりに、インターポーザの片面のみに半導体チップが実装された片面モジュールを積層し、その際の中間接続体として、枠状の絶縁基板28の両面にそれぞれ半田接続ランド部30がスクリーン印刷されているリジットなスペーサ枠基板26を使用してもよい。
即ち、本発明は、複数段に積層するモジュールが片面モジュールであっても両面モジュールであっても、中間接続体としてのスペーサ枠基板26の厚さを調整することにより、何れの場合にも対応することが可能である。
【0062】
【発明の効果】
以上詳細に説明した通り、本発明に係る積層型半導体装置の製造方法によれば、次のような効果を奏することができる。
【0064】
請求項1に係る積層型半導体装置の製造方法によれば、インターポーザに半導体チップが実装されたモジュールを複数段に積層する際に、各モジュール間に介在させる中間接続体として、両面に接続端子を形成したスペーサ枠基板を使用することにより、従来の中間接続体として半田ボールを使用する場合と比較して、積層する複数段のモジュール間の接続精度を大幅に向上することができると共に、実装時間の短縮を容易に実現することができる。従って、積層型半導体装置の品質や製造歩留まりの大幅な向上と共に、製造コストの低減を達成することができる。
【0065】
また、両面に接続端子が形成されたスペーサ枠基板の厚さを従来の中間接続体としての半田ボールの高さよりも遙かに小さくすることが可能なため、モジュールに実装される各ベア半導体チップの厚さを薄くすれば、複数段のモジュールの積層体全体の高さ方向の薄型化を容易に実現することができる。従って、積層型半導体装置の薄型化を達成し、延いては積層型半導体装置を組み込んだ電子機器の小型・薄型化に寄与することができる。
【図面の簡単な説明】
【図1】3次元実装構造の積層型半導体装置を示す概略断面図である。
【図2】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その1)である。
【図3】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その2)である。
【図4】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その3)である。
【図5】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その4)である。
【図6】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その5)である。
【図7】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その6)である。
【図8】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その7)である。
【図9】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その8)である。
【図10】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その9)である。
【図11】図1の3次元実装構造の積層型半導体装置の製造方法を説明するための概略工程断面図(その10)である。
【図12】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その1)である。
【図13】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その2)である。
【図14】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その3)である。
【図15】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その4)である。
【図16】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その5)である。
【図17】従来の3次元実装構造のメモリモジュールの製造プロセスを説明するための概略工程断面図(その6)である。
【符号の説明】
10a……第1のインターポーザ、10b……第1のインターポーザ、12……絶縁層、14……配線層、16……接続ランド部、18……ACF、20A……第1のベア半導体チップ、20B……第2のベア半導体チップ、20C……第3のベア半導体チップ、20D……第4のベア半導体チップ、22……電極、24a……第1の両面モジュール、24b……第2の両面モジュール、26……スペーサ枠基板、28……枠状の絶縁基板、30……半田接続ランド部、32……半田、34……マザーボード、36……絶縁基板、38……配線層、40……半田、42…………半田ボール。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a stacked semiconductor device having a three-dimensional mounting structure in which modules each having a semiconductor chip mounted on an interposer are stacked in multiple stages on a motherboard.SetIt relates to a manufacturing method.
[0002]
[Prior art]
As a high-density mounting technique for semiconductor integrated circuits to meet the recent demand for smaller and thinner electronic devices, a three-dimensional mounting technique for stacking a plurality of semiconductor chips has been proposed and developed and produced by each company.
When semiconductor chips of the same size are three-dimensionally mounted, it is general that each semiconductor chip is individually mounted on an interposer and then these interposers are stacked in a plurality of stages to form a module. In that case, a method of connecting the connection lands provided in each interposer with solder balls is generally adopted for the connection between the interposers stacked in a plurality of stages.
[0003]
Hereinafter, a conventional method for manufacturing a stacked semiconductor device having a three-dimensional mounting structure will be described with reference to schematic process cross-sectional views of FIGS.
First, as shown in FIG. 12, a
[0004]
Then, the first
[0005]
That is, after the ACF 18 is applied on one main surface of the
[0006]
Next, as shown in FIG. 13, the
[0007]
In this way, as shown in FIG. 14, the first double-
[0008]
Further, as shown in FIG. 15, the third
[0009]
Next, as shown in FIG. 16, the
[0010]
Next, as shown in FIG. 17, the first double-
[0011]
That is, the first double-
[0012]
Subsequently, there are four laminated bodies composed of the first double-
[0013]
That is, after the
[0014]
[Problems to be solved by the invention]
However, in the above-described conventional method for manufacturing a stacked semiconductor device having a three-dimensional mounting structure, the first
[0015]
(1) When the
[0016]
Further, since the size of each
Therefore, problems such as a reduction in quality and manufacturing yield of a four-stage stacked module in which the first to fourth
[0017]
(2) Further, in order to meet the demands for reducing the size and thickness of electronic devices, the overall height of the four-layer stacked module in which the first to fourth
That is, in the existing technology that uses the
[0018]
Therefore, the present invention has been made in view of the above problems, and has a three-dimensional mounting structure capable of realizing high quality and manufacturing yield and thinning the entire stacked module in the height direction. Multilayer semiconductor deviceSetAn object is to provide a manufacturing method.
[0019]
[Means for Solving the Problems]
The above-described problem is solved by the laminated semiconductor device according to the present invention described below.SetAchieved by the manufacturing methodThe
[0026]
ContractClaim1The method for manufacturing a stacked semiconductor device according to the present invention includes stacking a module in which a semiconductor chip is mounted on an interposer in a plurality of stages on a mother board. In addition, a spacer frame substrate on which the connection terminals are screen-printed is used to connect the connection portion of the module and the connection terminals of the spacer frame substrate.
[0027]
Thus claims1In the method for manufacturing a stacked semiconductor device according to the present invention, when a module in which a semiconductor chip is mounted on an interposer is stacked in a plurality of stages, a spacer frame substrate having connection terminals formed on both sides as an intermediate connection body interposed between the modules. Compared to the case where solder balls are used as the conventional intermediate connection body, it is not necessary to perform special and cumbersome work for attracting and mounting the solder balls whose sizes are not necessarily uniform. As a result, the connection accuracy such as equal intervals between the stacked modules is greatly improved, and the mounting time can be easily reduced.
[0028]
In addition, since the thickness of the spacer frame substrate on which the connection terminals are formed on both sides can be made much smaller than the height of the solder ball as a conventional intermediate connection body, each bare semiconductor chip mounted on the module If the thickness of the multi-layer module is reduced, it is possible to easily reduce the thickness of the entire stack of modules in a plurality of stages.
[0029]
The above claims1In the method for manufacturing a stacked semiconductor device according to the present invention, the module in which the semiconductor chip is mounted on the interposer may be a single-sided module in which the semiconductor chip is mounted only on the interposer. It is preferable that the double-sided module is mounted.
[0030]
In other words, by adjusting the thickness of the spacer frame substrate as an intermediate connector that connects multiple stages of modules, it is possible to handle both single-sided modules and double-sided modules. Therefore, even if the height of the entire stack of modules of the plurality of stages is the same, a stacked semiconductor device having a high mounting density is realized because the number of bare semiconductor chips to be mounted increases.
[0031]
In addition, the above claims1According to the method for manufacturing a stacked semiconductor device according to the present invention, since the connection terminals on both sides of the spacer frame substrate are accurately formed by screen printing, the module is stacked in a plurality of stages as compared with the case where conventional solder balls are mounted. A significant improvement in the connection accuracy is easily realized.
[0032]
Also,screenSince the existing technology of printing is used, it is possible to divert existing equipment as it is without the need for new equipment, and the flux is applied compared to the case where conventional solder balls are mounted. Therefore, the manufacturing cost is prevented from increasing, and the mounting time is significantly shortened.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG.Is 3FIG. 2 is a schematic cross-sectional view showing a stacked semiconductor device having a three-dimensional mounting structure, and FIGS. 2 to 11 are schematic cross-sectional views for explaining a method of manufacturing the stacked semiconductor device having a three-dimensional mounting structure shown in FIG. .
[0034]
As shown in FIG. 1, in the stacked semiconductor device having the three-dimensional mounting structure according to the present embodiment, on one main surface of the
[0035]
That is, the first
[0036]
Similarly, the second
[0037]
In this way, the first double-
[0038]
Further, like the first double-
[0039]
The first double-
[0040]
That is, the connection on the surface side where the second
[0041]
Here, since the frame-shaped insulating
[0042]
Further, there are four stacked bodies composed of the first double-
[0043]
That is, the
[0044]
Next, a manufacturing method of the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1 will be described with reference to schematic process cross-sectional views of FIGS.
First, as shown in FIG. 2, a
[0045]
In the
[0046]
Then, the first
[0047]
That is, as shown in FIGS. 2 and 3, after the
[0048]
Next, as shown in FIG. 4, the
[0049]
In this way, as shown in FIG. 5, the first double-
[0050]
Further, as shown in FIG. 6, the third bare semiconductor chip 20 </ b> C and the fourth bare semiconductor chip 20 </ b> D are formed on both surfaces of the
[0051]
Next, as shown in FIG. 7, a rigid
[0052]
Then, the first double-
That is, as shown in FIGS. 7 and 8, after the
[0053]
At this time, since the
[0054]
Also, as shown in FIGS. 9 and 10, the
[0055]
At this time, since the
[0056]
Next, as shown in FIG. 11, a stacked body composed of the first double-
[0057]
That is, after the
[0058]
As described above, according to the present embodiment, the first double-
[0059]
Further, the thickness of the rigid
[0060]
Further, when the
[0061]
In the above embodiment, the first double-
That is, the present invention can cope with any case by adjusting the thickness of the
[0062]
【The invention's effect】
As described above in detail, the stacked semiconductor device according to the present invention is provided.SetAccording to the manufacturing method, the following effects can be achieved.The
[0064]
ContractClaim1According to the method for manufacturing a stacked semiconductor device according to the present invention, when a module in which a semiconductor chip is mounted on an interposer is stacked in a plurality of stages, a spacer having connection terminals formed on both sides as an intermediate connection body interposed between the modules. By using a frame substrate, the connection accuracy between multiple stacked modules can be greatly improved and the mounting time can be shortened compared to the case where solder balls are used as conventional intermediate connectors. It can be easily realized. Therefore, the quality of the stacked semiconductor device and the manufacturing yield can be greatly improved, and the manufacturing cost can be reduced.
[0065]
In addition, since the thickness of the spacer frame substrate on which the connection terminals are formed on both sides can be made much smaller than the height of the solder ball as a conventional intermediate connection body, each bare semiconductor chip mounted on the module If the thickness of the module is reduced, it is possible to easily reduce the thickness of the entire stack of modules of a plurality of stages in the height direction. Therefore, it is possible to reduce the thickness of the stacked semiconductor device, thereby contributing to the reduction in size and thickness of an electronic device incorporating the stacked semiconductor device.
[Brief description of the drawings]
[Figure 1]3It is a schematic sectional drawing which shows the laminated semiconductor device of a dimension mounting structure.
2 is a schematic process cross-sectional view (No. 1) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
3 is a schematic process cross-sectional view (No. 2) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
4 is a schematic process cross-sectional view (No. 3) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
5 is a schematic process cross-sectional view (No. 4) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
6 is a schematic process cross-sectional view (No. 5) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
7 is a schematic process cross-sectional view (No. 6) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
8 is a schematic process cross-sectional view (No. 7) for explaining the manufacturing method of the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
9 is a schematic process cross-sectional view (No. 8) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
10 is a schematic process cross-sectional view (No. 9) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG. 1; FIG.
11 is a schematic process cross-sectional view (No. 10) for explaining the method of manufacturing the stacked semiconductor device having the three-dimensional mounting structure shown in FIG.
FIG. 12 is a schematic process cross-sectional view (part 1) for explaining a manufacturing process of a memory module having a conventional three-dimensional mounting structure;
FIG. 13 is a schematic process cross-sectional view (No. 2) for explaining the manufacturing process of the memory module having the conventional three-dimensional mounting structure;
FIG. 14 is a schematic process cross-sectional view (No. 3) for explaining the manufacturing process of the memory module having the conventional three-dimensional mounting structure;
FIG. 15 is a schematic process cross-sectional view (No. 4) for describing the manufacturing process of the memory module having the conventional three-dimensional mounting structure;
FIG. 16 is a schematic process cross-sectional view (part 5) for explaining the manufacturing process of the memory module having the conventional three-dimensional mounting structure;
FIG. 17 is a schematic process cross-sectional view (No. 6) for explaining the manufacturing process of the memory module having the conventional three-dimensional mounting structure;
[Explanation of symbols]
10a: first interposer, 10b: first interposer, 12: insulating layer, 14: wiring layer, 16: connection land, 18: ACF, 20A: first bare semiconductor chip, 20B: second bare semiconductor chip, 20C: third bare semiconductor chip, 20D: fourth bare semiconductor chip, 22: electrode, 24a: first double-sided module, 24b: second Double-sided
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JP2695893B2 (en) * | 1989-01-27 | 1998-01-14 | 株式会社日立製作所 | Semiconductor device and manufacturing method thereof |
JP3126784B2 (en) * | 1992-01-27 | 2001-01-22 | 株式会社日立製作所 | Stacked multi-chip semiconductor device |
JP3610661B2 (en) * | 1996-02-21 | 2005-01-19 | 株式会社日立製作所 | Three-dimensional laminated module |
JP2765571B2 (en) * | 1996-09-17 | 1998-06-18 | 株式会社日立製作所 | Multi-chip module |
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JP3166722B2 (en) * | 1998-08-18 | 2001-05-14 | 日本電気株式会社 | Stack structure of stacked semiconductor device |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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