JP4320100B2 - Cmosイメージセンサ及びその駆動方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサに関し、特にCMOSイメージセンサを構成する画素アレイ(pixel array)の構造及びその画素アレイを駆動する方法に関するものである。
【0002】
【従来の技術】
一般的に、イメージセンサは、光感知半導体物質を利用してイメージを捕獲(capture)するための装置である。このようなイメージセンサは、この件と同じ出願人により先に出願されて継続中の日本国特許出願:平特願11−129154号、発明の名称「CMOSセンサ及びその駆動方法」に記載されている。
【0003】
上記イメージセンサに含まれる制御及びシステムインタフェースユニットは、集積時間、スキャンアドレス(scan addresses)、動作モード、フレームレート(frame rate)、バンク(bank)及びクロック分割(clock division)を制御することによってイメージセンサを制御し、外部システムとのインタフェースの役割を遂行する。M×N個の単位画素を含む画素アレイは、外部の物体からのイメージを感知する。
【0004】
図2は、従来の画素アレイをなす単位画素の一例の回路的構成を示す図であり、図3は、その単位画素における相互に関連した二重サンプリング方式(correlated double sampling method、以下CDSと称する)のための制御方式を示すタイミング図である。
【0005】
図2及び図3を参照すると、一般的に、イメージセンサは、相互に関連した二重サンプリング方式を利用することによって、高画質が得られる。CDSを具現するために、各単位画素は、フォトダイオード及び4個のトランジスタを含む。一つの単位画素を例として説明すると、単位画素100は、トランスファトランジスタ(transfer transistor)M21、リセットトランジスタ(reset transistor)M11、ドライブトランジスタ(drive transistor)M31及びセレクトトランジスタ(select transistor)M41を含む。CDSによって、単位画素は、制御及びシステムインタフェースユニットの制御下で、トランスファトランジスタM21がターンオフ(turn-off)状態を、リセットトランジスタM11がターンオン(turn-on)状態を維持する間に、セレクトトランジスタM41をターンオンさせることによって、リセット電圧レベルを獲得する。また、単位画素は、リセットトランジスタM11がターンオフ状態を維持する間に、トランスファトランジスタM21を所定時間の間ターンオンさせた後ターンオフさせて、制御及びシステムインタフェースユニットの制御下で、フォトダイオード101で生成された光電荷を読み出すことによって、データ電圧レベルを獲得する。結論的に、単位画素100でのオフセット現象などの好ましくない動作を防止できるし、純粋なイメージ電圧値が、単位画素出力信号としてリセット電圧レベル及びデータ電圧レベルを利用することによって、獲得できる。
【0006】
図3を参照すると、リセットトランジスタM11がRx1によりターンオン状態を維持し、セレクトトランジスタM41がSx1によりターンオフ状態を維持する間に、ターンオンされていたトランスファートランジスタM21がトランスファ制御信号Tx1に応答してターンオフされて所定時間の間ターンオフ状態を維持する。図面に示したように、リセットトランジスタM11がターンオン状態を維持し、トランスファトランジスタM21がターンオフ状態を維持する間に、セレクトトランジスタM41がセレクト制御信号Sx1に応答してターンオンされることにより、リセット電圧レベルが単位画素出力信号としてドライブトランジスタM31及びセレクトトランジスタM41を介して出力される。
【0007】
このような従来の単位画素は、CDS動作のために単位画素当たり4個のトランジスタを使用することになり、もって単位画素のサイズが大きくなり、また多数の単位画素で構成される画素アレイ全体の大きさを増大させることになり、結果的にCMOSイメージセンサのチップサイズを増大させる問題点があった。
【0008】
そして、正確なCDSのためには、各フォトダイオードのピニング電圧(pinning voltage)がリセット電圧レベルになるべきであるが、フォトダイオードの製造工程による特性のばらつきのため、「A」区間でトランスファトランジスタM21及びリセットトランジスタM11をターンオンさせ、セレクトトランジスタM41をターンオフに保ち、フォトダイオード101を完全に空乏させる際に、フォトダイオードのピニング電圧が変わり得るし、また、図2のN1ノードやN2ノードの電位は、リセット電圧レベルを読み出す図3の「E」区間までの時間の間、一定に維持されるべきであるが、外乱によってノードのピニング電圧が維持されないことがあり、そのため従来の単位画素においてはCDS動作の際にエラーが発生する可能性がある。
【0009】
【発明が解決しようとする課題】
この発明は、上記問題点を解決するために案出されたものであり、CDS方式で動作させ、画素アレイを少ない数のトランジスタで構成して、全体のCMOSイメージセンサのチップ面積を減らしたCMOSイメージセンサ及びその駆動方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、この発明は、ローラインにM個の、カラムラインにN個の単位画素で構成された画素アレイを含むCMOSイメージセンサにおいて、前記各単位画素は、センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成する光電荷生成手段と、前記センシングノードに連結され、第1制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させて、前記センシングノードに前記第1制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、同一のカラムライン上に位置する前のローラインの単位画素から電位を印加されて、前記センシングノードの電圧レベルを増幅するための増幅手段と、前記増幅手段と出力端の間に連結され、第2制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを含んで構成されている。
【0011】
また、上記の画素アレイを含むCMOSイメージセンサにおける上記単位画素の駆動方法は、上記スイッチング手段がターンオフ状態を維持する間に上記リセット手段をターンオンさせて上記光電荷生成手段内に完全空乏領域を形成させる第1ステップと、上記リセット手段をターンオフして所定時間の間ターンオフ状態を維持させて上記光電荷生成手段が電荷を生成する第2ステップと、上記スイッチング手段をターンオンさせて上記生成された電荷に該当するデータ電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第3ステップと、上記第3ステップ以後所定の時間後に、上記データ電圧レベルをサンプリングする第4ステップと、上記第4ステップ以後所定の時間後に、上記リセット手段をターンオンさせた後にまたターンオフさせて上記光電荷生成手段内に完全空乏領域を形成させ、リセット電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第5ステップと、上記第5ステップ以後所定の時間後に、上記リセット電圧レベルをサンプリングする第6ステップとを含んで構成されている。
【0012】
以下、添付した図面を参照して、この発明の一実施例を詳細に説明する。
【0013】
図1を参照すると、イメージセンサは、制御及びシステムインタフェース部10、多数のイメージ感知素子を有する画素アレイ20及びアナログディジタル変換器30を含んでなる。また、前記アナログディジタル変換器30は、基準電圧信号を発生させるランプ電圧発生器31、前記基準電圧信号と前記画素アレイ20からのアナログイメージデータを比較するための比較器32及び二重バッファー40で構成される。
【0014】
上記制御及びシステムインタフェース部10は、集積時間、スキャンアドレス、動作モード、フレームレート、バンク及びクロック分割などを制御することによってイメージセンサを制御し、外部システムとのインターフェースの役割を遂行する。ローラインにM個の、カラムラインにN個の単位画素で構成された上記画素アレイ20は、外部物体からのイメージを感知してアナログイメージデータを出力する。ここで、M、Nは、正の整数である。上記アナログディジタル変換器30は、上記画素アレイ20からのアナログイメージデータを上記基準電圧と比較することによって、ディジタルイメージデータに変換する。上記変換されたディジタルイメージデータは、上記二重バッファー40に貯蔵される。
【0015】
図4は、この発明による画素アレイの一実施例の回路的構成を示す図であり、図面に示されたように、M×Nの単位画素で構成された画素アレイ中の任意のカラムに対する第1及び第2ラインの単位画素210、220と、上記第1ラインの単位画素210に電位レベルを供給するために追加的に構成されたダミーラインの単位画素200を含んで構成されている。
【0016】
ここで、第1及び第2ラインの単位画素210、220とダミーラインの単位画素200は、それぞれが一つのフォトダイオード及び3個のトランジスタで構成されている。
【0017】
具体的な単位画素の構成を説明すると、ダミーラインの単位画素200は、外部の物体からのイメージを感知して光電荷を生成するフォトダイオード201と、センシングノードS1とリセット制御信号Rx#pre入力端の間に連結されリセット制御信号Rx#preに応答してフォトダイオード201を完全に空乏させてリセット電圧レベルを出力ライン(data-out)に伝達するリセットトランジスタRT1(この発明のリセット手段をなし、図ではNMOSトランジスタ)と、電源電圧端Vddと出力ライン(data-out)の間に連結されゲート端子にセンシングノードS1の電位を入力されて伝達するドライブトランジスタDT1(この発明の増幅手段をなし、図ではNMOSトランジスタ)と、ゲート端子にセレクト制御信号Sx#preを入力されてドライブトランジスタDT1からのセンシングノードS1の電位を出力ラインに伝達するセレクトトランジスタST1(この発明のスイッチング手段をなし、図ではNMOSトランジスタ)を有して構成されている。
【0018】
そして、第1ラインの単位画素210は、ダミーラインの単位画素200と同じ構成を有しているが、ドライブトランジスタDT2のソース端にダミーラインの単位画素200のリセット制御信号Rx#preが連結されることによって、単位画素210の駆動に必要な電圧レベルが電源電圧端Vddではないリセット制御信号Rx#preのレベルから供給される。
【0019】
次に、第2ラインの単位画素220は、第1ラインの単位画素210と同じ構成を有し、ドライブトランジスタDT3のソース端に第1ラインの単位画素210のリセット制御信号Rx1が連結されることによって第2ラインの単位画素220の駆動に必要な電圧レベルが電源電圧端Vddではないリセット制御信号Rx1のレベルから供給される。
【0020】
図5は、この発明による図4の画素アレイに対する制御タイミングを表す図であり、図5を参照して第1ラインの単位画素210及び第2ラインの単位画素220の駆動方法を、各時間区間別に説明する。
【0021】
1)「A1」区間は、「ハイ」レベルのリセット制御信号Rx1によりリセットトランジスタRT2がターンオンされ、「ロー」レベルのセレクト制御信号Sx1によりセレクトトランジスタST2がターンオフされていることによって、フォトダイオード211内に完全空乏領域(fully depleted region)を形成させる区間である。これはフォトダイオード211がリセットされることを意味する。
【0022】
2)「B1」区間は、ターンオンされていたリセットトランジスタRT2が「ロー」レベルに変化したリセット制御信号Rx1によりターンオフされることによって、フォトダイオード211で光電荷を生成する区間である。
【0023】
3)「A2」区間は、「ハイ」レベルのリセット制御信号Rx2によりリセットトランジスタRT3がターンオンされ、「ロー」レベルのセレクト制御信号Sx2によりセレクトトランジスタST3がターンオフされていることによって、フォトダイオード221内に完全空乏領域を形成させる区間である。これはフォトダイオード221がリセットされることを意味する。
【0024】
4)「B2」区間は、ターンオンされていたリセットトランジスタRT3が「ロー」レベルに変化したリセット制御信号Rx2によりターンオフされることによって、フォトダイオード221で光電荷を生成する区間である。
【0025】
5)「C1」区間は、リセットトランジスタRT2がターンオフされている状態で、フォトダイオード211は引続き光電荷を生成しており、「ハイ」レベルのダミー単位画素のリセット制御信号Rx#preがドライブトランジスタDT2のドレイン端に供給される区間である。
【0026】
6)「D1」区間は、「ハイ」レベルに変化したセレクト制御信号Sx1によりセレクトトランジスタST2がターンオンされることによって、「B1」区間の間にフォトダイオード211で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタDT2及びセレクトトランジスタST2を介して出力ラインに伝えられて、一定の電圧レベルで安定化される区間である。
【0027】
7)「E1」区間は、「D1」区間からのデータ電圧レベルをサンプリングする区間である。
【0028】
8)「F1」区間は、セレクトトランジスタST2がターンオン状態を維持する間に、「ハイ」レベルのリセット制御信号Rx1によりリセットトランジスタRT2がターンオンされることによって、リセット電圧レベルがドライブトランジスタDT2及びセレクトトランジスタST2を介して出力ラインに伝達される区間である。
【0029】
9)「G1」区間は、リセット制御信号Rx1に応答してリセットトランジスタRT2がターンオフされることによって、「F1」区間で発生したリセット電圧レベルが安定化される区間である。
【0030】
10)「H1」区間は、「G1」区間でのリセット電圧レベルをサンプリングする区間である。
【0031】
11)「C2」区間は、リセットトランジスタRT3がターンオフされている状態で、フォトダイオード221は引続き光電荷を生成して、第1ラインのリセット制御信号Rx1の「ハイ」電位レベルがドライブトランジスタDT3のドレイン端に供給される区間である。
【0032】
12)「D2」区間は、「ハイ」レベルに変化したセレクト制御信号Sx2によりセレクトトランジスタST3がターンオンされることによって、「B2」区間の間にフォトダイオード221で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタDT3及びセレクトトランジスタST3を介して出力ラインに伝えられて一定の電圧レベルに安定化する区間である。
【0033】
13)「E2」区間は、「D2」区間からのデータ電圧レベルをサンプリングする区間である。
【0034】
14)「F2」区間は、セレクトトランジスタST3がターンオン状態を維持している間に、「ハイ」レベルに変化したリセット制御信号Rx2によりリセットトランジスタRT3がターンオンされることによって、リセット電圧レベルがドライブトランジスタDT3及びセレクトトランジスタST3を介して出力ラインに伝達される区間である。
【0035】
15)「G2」区間は、リセットトランジスタRT3が再びターンオフされることによって、「F2」区間で発生したリセット電圧レベルを安定させる区間である。
【0036】
16)「H2」区間は、「G2」区間からのリセット電圧レベルをサンプリングする区間である。
【0037】
上述したことのように、「A1」〜「H1」の区間は、第1ラインのフォトダイオード211から入力されたイメージに対するCMOSイメージセンサの出力イメージ値を出力し、「A2」〜「H2」の区間は、第2ラインのフォトダイオード221から入力されたイメージに対するCMOSイメージセンサの出力イメージ値を出力する。
【0038】
従来の技術と同様に、サンプリング区間の「E1」区間及び「H1」区間で各々サンプリングされる第1ライン単位画素210のフォトダイオード211に対するデータレベル及びリセットレベルが図1のアナログディジタル変換器30に出力されてディジタルに変換され、ディジタルに変換された2つの値の差がフォトダイオード211から入力されたイメージに対するCMOSイメージセンサの出力イメージ値になり、サンプリング区間の「E2」区間及び「H2」区間で各々サンプリングされる第2ライン単位画素220のフォトダイオード221に対するデータレベル及びリセットレベルが図1のアナログディジタル変換器30に出力されてディジタルに変換され、ディジタルに変換された2つの値の差がフォトダイオード221から入力されたイメージに対するCMOSイメージセンサの出力イメージ値となる。
【0039】
従来の2個の単位画素(図2の図面符号100、120)からイメージ値を読み出す時間の間、この発明による第1及び第2ラインの単位画素から上記のような構成及び動作により同一のイメージ値を読み出すことができる。
【0040】
そして「D1」、「G1」、「D2」、「G2」の区間は、リセットトランジスタRT2、RT3及びセレクトトランジスタST2、ST3のターンオンまたはターンオフ過程で発生し得るセンシングノードS2、S3のグリッチ(glitch)による誤動作を低減させるための安定化区間であり、「D1」、「G1」、「D2」、「G2」の区間の後でセンシングノードS2、S3が安定的している状態のレベル値がサンプリングされる。
【0041】
上記のようになされるこの発明による単位画素の駆動方法は、トランスファトランジスタを省いた単位画素の構成でCDS動作を可能にするため、データレベルを先に読み出して、リセットレベルを後に読みだす、ということに最も大きな特徴がある。したがって、従来の単位画素駆動の際に問題となったCDSエラーを、データレベルを先に読み出した後でフォトダイオードをピニングさせてピニング電圧を読み出すことによりCDS動作を遂行するため、CDS動作の際にエラーが存在しなくなる。
【0042】
また、画素アレイの大きさを減らすために従来の画素アレイで使用する電源電圧端ラインを使用しない代わりに、前のラインのリセット制御信号を共有して使用する。すなわち、リセット制御信号を供給するラインは、画素アレイの当該ラインのリセットトランジスタを制御する機能と、その次のラインの単位画素に電位を供給する機能との、両方を遂行することができる。
【0043】
この発明による画素アレイは、上記の実施例で記述した単位画素に限定される構造ではなく、M×N画素アレイに拡張して構成できる。この際、単位画素の各々がリセット手段であるリセットトランジスタ、増幅手段であるドライブトランジスタ及びスイッチング手段であるセレクトトランジスタで構成されていて、ドライブトランジスタの片側がその前のラインのリセット制御信号に連結されて電位の供給を受けるように構成される。そして、第1ラインのドライブトランジスタのドレイン端に電位レベルを供給するために、ダミーラインの単位画素をさらに具備している。
【0044】
この発明の技術思想は、上記の好ましい実施例によって具体的に記述されたが、上記した実施例はこの発明を説明するためのものであって、この発明を制限するためのものではないことに注意すべきである。また、この発明の技術分野の当業者であれば、この発明の技術思想の範囲内で種々の変形実施例が可能であることを理解することができよう。
【0045】
【発明の効果】
上記のようになされたこの発明は、従来の単位画素構成におけるトランスファトランジスタを省いて、単位画素を1個のフォトダイオードと3個のトランジスタとで新しく構成することによって、CMOSイメージセンサ全体のチップ面積を画期的に減らすことのできる効果がある。
【0046】
また、新しい単位画素の構成により、データレベルを先に読み出して、リセットレベルを後に読みだしてCDS動作を遂行することによって、従来の単位画素駆動の際に問題となったCDSエラーを除去することのできる効果がある。
【図面の簡単な説明】
【図1】 CMOSイメージセンサの一実施例を示すブロック図である。
【図2】 従来の単位画素アレイの一例を示す構成回路図である。
【図3】 図2の単位画素アレイにおける制御タイミング図である。
【図4】 この発明に係る画素アレイの一実施を示す構成回路図である。
【図5】 図4の画素アレイにおける制御タイミング図である。
【符号の説明】
200 ダミーラインの単位画素
210 第1ラインの単位画素
220 第2ラインの単位画素
RT1、RT2、RT3 リセットトランジスタ
DT1、DT2、DT3 ドライブトランジスタ
ST1、ST2、ST3 セレクトトランジスタ

Claims (11)

  1. ローラインにM個、カラムラインにN個の単位画素で構成された画素アレイを含むCMOSイメージセンサにおいて、各単位画素は、
    センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成する光電荷生成手段と、
    前記センシングノードに連結され、第1制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させ、前記センシングノードに前記第1制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、
    同一のカラムラインに位置する前のローラインの単位画素から電位を印加されて、前記センシングノードの電圧レベルを増幅するための増幅手段と、
    前記増幅手段と出力端の間に連結され、第2制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを含んでなる
    ことを特徴とするCMOSイメージセンサ。
  2. 同一のカラムラインに位置し、第1ローラインの単位画素に電源を供給するためのダミー画素をさらに含んでなり、前記ダミー画素は、
    ダミー画素用センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成するダミー画素用光電荷生成手段と、
    前記ダミー画素用センシングノードに連結され、ダミー画素用第1制御信号に応答して前記ダミー画素用光電荷生成手段内に完全空乏領域を形成させて、前記ダミー画素用センシングノードに前記ダミー画素用第1制御信号のレベルに該当するダミー画素用リセット電圧レベルを供給し、同時に同一のカラムライン上に位置する第1ローラインの単位画素に電位を供給するダミー画素用リセット手段と、
    電源電圧端から電圧の印加を受け、前記ダミー画素用センシングノードの電圧レベルを増幅するためのダミー画素用増幅手段と、
    前記ダミー画素用増幅手段と出力端の間に連結され、ダミー画素用第2制御信号に応答してスイッチング動作を介して前記ダミー画素用増幅手段からの出力信号を前記出力端に出力するためのダミー画素用スイッチング手段とを含んでなることを特徴とする請求項1に記載のCMOSイメージセンサ。
  3. 前記光電荷生成手段がフォトダイオードである
    ことを特徴とする請求項1に記載のCMOSイメージセンサ。
  4. 前記リセット手段がNMOSトランジスタである
    ことを特徴とする請求項1に記載のCMOSイメージセンサ。
  5. 前記増幅手段がNMOSトランジスタである
    ことを特徴とする請求項4に記載のCMOSイメージセンサ。
  6. 前記スイッチング手段がNMOSトランジスタである
    ことを特徴とする請求項5に記載のCMOSイメージセンサ。
  7. センシングノードに連結され、外部の物体からイメージを感知して電荷を生成する光電荷生成手段と、前記センシングノードに連結され、第1制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させて、前記センシングノードに前記第1制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、同一のカラムラインに位置する前のローラインの単位画素から電位を印加され、前記センシングノードの電圧レベルを増幅するための増幅手段と、前記増幅手段と出力端の間に連結され、第2制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを具備してなる単位画素が、ローラインにM個、カラムラインにN個に配列された画素アレイを含むCMOSイメージセンサにおける前記単位画素を駆動させる方法であって、
    前記スイッチング手段がターンオフ状態を維持する間に上記リセット手段をターンオンさせて上記光電荷生成手段内に完全空乏領域を形成させる第1ステップと、
    前記リセット手段をターンオフさせて所定時間の間ターンオフ状態を維持させて前記光電荷生成手段が電荷を生成する第2ステップと、
    前記スイッチング手段をターンオンさせて前記生成された電荷に該当するデータ電圧レベルを前記増幅手段及びスイッチング手段を介して出力端に出力させる第3ステップと、
    前記第3ステップの後で所定時間後に、前記データ電圧レベルをサンプリングする第4ステップと、
    前記第4ステップの後で所定時間後に、前記リセット手段をターンオンさせた後再びターンオフさせて、前記光電荷生成手段内に完全空乏領域を形成させてリセット電圧レベルを前記増幅手段及びスイッチング手段を介して出力端に出力させる第5ステップと、
    前記第5ステップの後で所定時間後に、前記リセット電圧レベルをサンプリングする第6ステップと
    とを含んでなるCMOSイメージセンサの駆動方法。
  8. 前記光電荷生成手段がフォトダイオードである
    ことを特徴とする請求項7に記載のCMOSイメージセンサの駆動方法。
  9. 前記リセット手段がNMOSトランジスタである
    ことを特徴とする請求項8に記載のCMOSイメージセンサの駆動方法。
  10. 前記増幅手段がNMOSトランジスタである
    ことを特徴とする請求項9に記載のCMOSイメージセンサの駆動方法。
  11. 前記スイッチング手段がNMOSトランジスタである
    ことを特徴とする請求項10に記載のCMOSイメージセンサの駆動方法。
JP36491099A 1998-12-22 1999-12-22 Cmosイメージセンサ及びその駆動方法 Expired - Lifetime JP4320100B2 (ja)

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