JP4320100B2 - Ｃｍｏｓイメージセンサ及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに関し、特にＣＭＯＳイメージセンサを構成する画素アレイ（pixel array）の構造及びその画素アレイを駆動する方法に関するものである。
【０００２】
【従来の技術】
一般的に、イメージセンサは、光感知半導体物質を利用してイメージを捕獲（capture）するための装置である。このようなイメージセンサは、この件と同じ出願人により先に出願されて継続中の日本国特許出願：平特願１１−１２９１５４号、発明の名称「ＣＭＯＳセンサ及びその駆動方法」に記載されている。
【０００３】
上記イメージセンサに含まれる制御及びシステムインタフェースユニットは、集積時間、スキャンアドレス（scan addresses）、動作モード、フレームレート（frame rate）、バンク（bank）及びクロック分割（clock division）を制御することによってイメージセンサを制御し、外部システムとのインタフェースの役割を遂行する。Ｍ×Ｎ個の単位画素を含む画素アレイは、外部の物体からのイメージを感知する。
【０００４】
図２は、従来の画素アレイをなす単位画素の一例の回路的構成を示す図であり、図３は、その単位画素における相互に関連した二重サンプリング方式（correlated double sampling method、以下ＣＤＳと称する）のための制御方式を示すタイミング図である。
【０００５】
図２及び図３を参照すると、一般的に、イメージセンサは、相互に関連した二重サンプリング方式を利用することによって、高画質が得られる。ＣＤＳを具現するために、各単位画素は、フォトダイオード及び４個のトランジスタを含む。一つの単位画素を例として説明すると、単位画素１００は、トランスファトランジスタ（transfer transistor）Ｍ２１、リセットトランジスタ（reset transistor）Ｍ１１、ドライブトランジスタ（drive transistor）Ｍ３１及びセレクトトランジスタ（select transistor）Ｍ４１を含む。ＣＤＳによって、単位画素は、制御及びシステムインタフェースユニットの制御下で、トランスファトランジスタＭ２１がターンオフ（turn-off）状態を、リセットトランジスタＭ１１がターンオン（turn-on）状態を維持する間に、セレクトトランジスタＭ４１をターンオンさせることによって、リセット電圧レベルを獲得する。また、単位画素は、リセットトランジスタＭ１１がターンオフ状態を維持する間に、トランスファトランジスタＭ２１を所定時間の間ターンオンさせた後ターンオフさせて、制御及びシステムインタフェースユニットの制御下で、フォトダイオード１０１で生成された光電荷を読み出すことによって、データ電圧レベルを獲得する。結論的に、単位画素１００でのオフセット現象などの好ましくない動作を防止できるし、純粋なイメージ電圧値が、単位画素出力信号としてリセット電圧レベル及びデータ電圧レベルを利用することによって、獲得できる。
【０００６】
図３を参照すると、リセットトランジスタＭ１１がＲx１によりターンオン状態を維持し、セレクトトランジスタＭ４１がＳx１によりターンオフ状態を維持する間に、ターンオンされていたトランスファートランジスタＭ２１がトランスファ制御信号Ｔx１に応答してターンオフされて所定時間の間ターンオフ状態を維持する。図面に示したように、リセットトランジスタＭ１１がターンオン状態を維持し、トランスファトランジスタＭ２１がターンオフ状態を維持する間に、セレクトトランジスタＭ４１がセレクト制御信号Ｓx１に応答してターンオンされることにより、リセット電圧レベルが単位画素出力信号としてドライブトランジスタＭ３１及びセレクトトランジスタＭ４１を介して出力される。
【０００７】
このような従来の単位画素は、ＣＤＳ動作のために単位画素当たり４個のトランジスタを使用することになり、もって単位画素のサイズが大きくなり、また多数の単位画素で構成される画素アレイ全体の大きさを増大させることになり、結果的にＣＭＯＳイメージセンサのチップサイズを増大させる問題点があった。
【０００８】
そして、正確なＣＤＳのためには、各フォトダイオードのピニング電圧（pinning voltage）がリセット電圧レベルになるべきであるが、フォトダイオードの製造工程による特性のばらつきのため、「Ａ」区間でトランスファトランジスタＭ２１及びリセットトランジスタＭ１１をターンオンさせ、セレクトトランジスタＭ４１をターンオフに保ち、フォトダイオード１０１を完全に空乏させる際に、フォトダイオードのピニング電圧が変わり得るし、また、図２のＮ１ノードやＮ２ノードの電位は、リセット電圧レベルを読み出す図３の「Ｅ」区間までの時間の間、一定に維持されるべきであるが、外乱によってノードのピニング電圧が維持されないことがあり、そのため従来の単位画素においてはＣＤＳ動作の際にエラーが発生する可能性がある。
【０００９】
【発明が解決しようとする課題】
この発明は、上記問題点を解決するために案出されたものであり、ＣＤＳ方式で動作させ、画素アレイを少ない数のトランジスタで構成して、全体のＣＭＯＳイメージセンサのチップ面積を減らしたＣＭＯＳイメージセンサ及びその駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、この発明は、ローラインにＭ個の、カラムラインにＮ個の単位画素で構成された画素アレイを含むＣＭＯＳイメージセンサにおいて、前記各単位画素は、センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成する光電荷生成手段と、前記センシングノードに連結され、第１制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させて、前記センシングノードに前記第１制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、同一のカラムライン上に位置する前のローラインの単位画素から電位を印加されて、前記センシングノードの電圧レベルを増幅するための増幅手段と、前記増幅手段と出力端の間に連結され、第２制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを含んで構成されている。
【００１１】
また、上記の画素アレイを含むＣＭＯＳイメージセンサにおける上記単位画素の駆動方法は、上記スイッチング手段がターンオフ状態を維持する間に上記リセット手段をターンオンさせて上記光電荷生成手段内に完全空乏領域を形成させる第１ステップと、上記リセット手段をターンオフして所定時間の間ターンオフ状態を維持させて上記光電荷生成手段が電荷を生成する第２ステップと、上記スイッチング手段をターンオンさせて上記生成された電荷に該当するデータ電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第３ステップと、上記第３ステップ以後所定の時間後に、上記データ電圧レベルをサンプリングする第４ステップと、上記第４ステップ以後所定の時間後に、上記リセット手段をターンオンさせた後にまたターンオフさせて上記光電荷生成手段内に完全空乏領域を形成させ、リセット電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第５ステップと、上記第５ステップ以後所定の時間後に、上記リセット電圧レベルをサンプリングする第６ステップとを含んで構成されている。
【００１２】
以下、添付した図面を参照して、この発明の一実施例を詳細に説明する。
【００１３】
図１を参照すると、イメージセンサは、制御及びシステムインタフェース部１０、多数のイメージ感知素子を有する画素アレイ２０及びアナログディジタル変換器３０を含んでなる。また、前記アナログディジタル変換器３０は、基準電圧信号を発生させるランプ電圧発生器３１、前記基準電圧信号と前記画素アレイ２０からのアナログイメージデータを比較するための比較器３２及び二重バッファー４０で構成される。
【００１４】
上記制御及びシステムインタフェース部１０は、集積時間、スキャンアドレス、動作モード、フレームレート、バンク及びクロック分割などを制御することによってイメージセンサを制御し、外部システムとのインターフェースの役割を遂行する。ローラインにＭ個の、カラムラインにＮ個の単位画素で構成された上記画素アレイ２０は、外部物体からのイメージを感知してアナログイメージデータを出力する。ここで、Ｍ、Ｎは、正の整数である。上記アナログディジタル変換器３０は、上記画素アレイ２０からのアナログイメージデータを上記基準電圧と比較することによって、ディジタルイメージデータに変換する。上記変換されたディジタルイメージデータは、上記二重バッファー４０に貯蔵される。
【００１５】
図４は、この発明による画素アレイの一実施例の回路的構成を示す図であり、図面に示されたように、Ｍ×Ｎの単位画素で構成された画素アレイ中の任意のカラムに対する第１及び第２ラインの単位画素２１０、２２０と、上記第１ラインの単位画素２１０に電位レベルを供給するために追加的に構成されたダミーラインの単位画素２００を含んで構成されている。
【００１６】
ここで、第１及び第２ラインの単位画素２１０、２２０とダミーラインの単位画素２００は、それぞれが一つのフォトダイオード及び３個のトランジスタで構成されている。
【００１７】
具体的な単位画素の構成を説明すると、ダミーラインの単位画素２００は、外部の物体からのイメージを感知して光電荷を生成するフォトダイオード２０１と、センシングノードＳ１とリセット制御信号Ｒx#pre入力端の間に連結されリセット制御信号Ｒx#preに応答してフォトダイオード２０１を完全に空乏させてリセット電圧レベルを出力ライン（data-out）に伝達するリセットトランジスタＲＴ１（この発明のリセット手段をなし、図ではＮＭＯＳトランジスタ）と、電源電圧端Ｖddと出力ライン（data-out）の間に連結されゲート端子にセンシングノードＳ１の電位を入力されて伝達するドライブトランジスタＤＴ１（この発明の増幅手段をなし、図ではＮＭＯＳトランジスタ）と、ゲート端子にセレクト制御信号Ｓx#preを入力されてドライブトランジスタＤＴ１からのセンシングノードＳ１の電位を出力ラインに伝達するセレクトトランジスタＳＴ１（この発明のスイッチング手段をなし、図ではＮＭＯＳトランジスタ）を有して構成されている。
【００１８】
そして、第１ラインの単位画素２１０は、ダミーラインの単位画素２００と同じ構成を有しているが、ドライブトランジスタＤＴ２のソース端にダミーラインの単位画素２００のリセット制御信号Ｒx#preが連結されることによって、単位画素２１０の駆動に必要な電圧レベルが電源電圧端Ｖddではないリセット制御信号Ｒx#preのレベルから供給される。
【００１９】
次に、第２ラインの単位画素２２０は、第１ラインの単位画素２１０と同じ構成を有し、ドライブトランジスタＤＴ３のソース端に第１ラインの単位画素２１０のリセット制御信号Ｒx１が連結されることによって第２ラインの単位画素２２０の駆動に必要な電圧レベルが電源電圧端Ｖddではないリセット制御信号Ｒx１のレベルから供給される。
【００２０】
図５は、この発明による図４の画素アレイに対する制御タイミングを表す図であり、図５を参照して第１ラインの単位画素２１０及び第２ラインの単位画素２２０の駆動方法を、各時間区間別に説明する。
【００２１】
１）「Ａ１」区間は、「ハイ」レベルのリセット制御信号Ｒx１によりリセットトランジスタＲＴ２がターンオンされ、「ロー」レベルのセレクト制御信号Ｓx１によりセレクトトランジスタＳＴ２がターンオフされていることによって、フォトダイオード２１１内に完全空乏領域（fully depleted region）を形成させる区間である。これはフォトダイオード２１１がリセットされることを意味する。
【００２２】
２）「Ｂ１」区間は、ターンオンされていたリセットトランジスタＲＴ２が「ロー」レベルに変化したリセット制御信号Ｒx１によりターンオフされることによって、フォトダイオード２１１で光電荷を生成する区間である。
【００２３】
３）「Ａ２」区間は、「ハイ」レベルのリセット制御信号Ｒx２によりリセットトランジスタＲＴ３がターンオンされ、「ロー」レベルのセレクト制御信号Ｓx２によりセレクトトランジスタＳＴ３がターンオフされていることによって、フォトダイオード２２１内に完全空乏領域を形成させる区間である。これはフォトダイオード２２１がリセットされることを意味する。
【００２４】
４）「Ｂ２」区間は、ターンオンされていたリセットトランジスタＲＴ３が「ロー」レベルに変化したリセット制御信号Ｒx２によりターンオフされることによって、フォトダイオード２２１で光電荷を生成する区間である。
【００２５】
５）「Ｃ１」区間は、リセットトランジスタＲＴ２がターンオフされている状態で、フォトダイオード２１１は引続き光電荷を生成しており、「ハイ」レベルのダミー単位画素のリセット制御信号Ｒx#preがドライブトランジスタＤＴ２のドレイン端に供給される区間である。
【００２６】
６）「Ｄ１」区間は、「ハイ」レベルに変化したセレクト制御信号Ｓx１によりセレクトトランジスタＳＴ２がターンオンされることによって、「Ｂ１」区間の間にフォトダイオード２１１で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタＤＴ２及びセレクトトランジスタＳＴ２を介して出力ラインに伝えられて、一定の電圧レベルで安定化される区間である。
【００２７】
７）「Ｅ１」区間は、「Ｄ１」区間からのデータ電圧レベルをサンプリングする区間である。
【００２８】
８）「Ｆ１」区間は、セレクトトランジスタＳＴ２がターンオン状態を維持する間に、「ハイ」レベルのリセット制御信号Ｒx１によりリセットトランジスタＲＴ２がターンオンされることによって、リセット電圧レベルがドライブトランジスタＤＴ２及びセレクトトランジスタＳＴ２を介して出力ラインに伝達される区間である。
【００２９】
９）「Ｇ１」区間は、リセット制御信号Ｒx１に応答してリセットトランジスタＲＴ２がターンオフされることによって、「Ｆ１」区間で発生したリセット電圧レベルが安定化される区間である。
【００３０】
１０）「Ｈ１」区間は、「Ｇ１」区間でのリセット電圧レベルをサンプリングする区間である。
【００３１】
１１）「Ｃ２」区間は、リセットトランジスタＲＴ３がターンオフされている状態で、フォトダイオード２２１は引続き光電荷を生成して、第１ラインのリセット制御信号Ｒx１の「ハイ」電位レベルがドライブトランジスタＤＴ３のドレイン端に供給される区間である。
【００３２】
１２）「Ｄ２」区間は、「ハイ」レベルに変化したセレクト制御信号Ｓx２によりセレクトトランジスタＳＴ３がターンオンされることによって、「Ｂ２」区間の間にフォトダイオード２２１で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタＤＴ３及びセレクトトランジスタＳＴ３を介して出力ラインに伝えられて一定の電圧レベルに安定化する区間である。
【００３３】
１３）「Ｅ２」区間は、「Ｄ２」区間からのデータ電圧レベルをサンプリングする区間である。
【００３４】
１４）「Ｆ２」区間は、セレクトトランジスタＳＴ３がターンオン状態を維持している間に、「ハイ」レベルに変化したリセット制御信号Ｒx２によりリセットトランジスタＲＴ３がターンオンされることによって、リセット電圧レベルがドライブトランジスタＤＴ３及びセレクトトランジスタＳＴ３を介して出力ラインに伝達される区間である。
【００３５】
１５）「Ｇ２」区間は、リセットトランジスタＲＴ３が再びターンオフされることによって、「Ｆ２」区間で発生したリセット電圧レベルを安定させる区間である。
【００３６】
１６）「Ｈ２」区間は、「Ｇ２」区間からのリセット電圧レベルをサンプリングする区間である。
【００３７】
上述したことのように、「Ａ１」〜「Ｈ１」の区間は、第１ラインのフォトダイオード２１１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値を出力し、「Ａ２」〜「Ｈ２」の区間は、第２ラインのフォトダイオード２２１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値を出力する。
【００３８】
従来の技術と同様に、サンプリング区間の「Ｅ１」区間及び「Ｈ１」区間で各々サンプリングされる第１ライン単位画素２１０のフォトダイオード２１１に対するデータレベル及びリセットレベルが図１のアナログディジタル変換器３０に出力されてディジタルに変換され、ディジタルに変換された２つの値の差がフォトダイオード２１１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値になり、サンプリング区間の「Ｅ２」区間及び「Ｈ２」区間で各々サンプリングされる第２ライン単位画素２２０のフォトダイオード２２１に対するデータレベル及びリセットレベルが図１のアナログディジタル変換器３０に出力されてディジタルに変換され、ディジタルに変換された２つの値の差がフォトダイオード２２１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値となる。
【００３９】
従来の２個の単位画素（図２の図面符号１００、１２０）からイメージ値を読み出す時間の間、この発明による第１及び第２ラインの単位画素から上記のような構成及び動作により同一のイメージ値を読み出すことができる。
【００４０】
そして「Ｄ１」、「Ｇ１」、「Ｄ２」、「Ｇ２」の区間は、リセットトランジスタＲＴ２、ＲＴ３及びセレクトトランジスタＳＴ２、ＳＴ３のターンオンまたはターンオフ過程で発生し得るセンシングノードＳ２、Ｓ３のグリッチ（glitch）による誤動作を低減させるための安定化区間であり、「Ｄ１」、「Ｇ１」、「Ｄ２」、「Ｇ２」の区間の後でセンシングノードＳ２、Ｓ３が安定的している状態のレベル値がサンプリングされる。
【００４１】
上記のようになされるこの発明による単位画素の駆動方法は、トランスファトランジスタを省いた単位画素の構成でＣＤＳ動作を可能にするため、データレベルを先に読み出して、リセットレベルを後に読みだす、ということに最も大きな特徴がある。したがって、従来の単位画素駆動の際に問題となったＣＤＳエラーを、データレベルを先に読み出した後でフォトダイオードをピニングさせてピニング電圧を読み出すことによりＣＤＳ動作を遂行するため、ＣＤＳ動作の際にエラーが存在しなくなる。
【００４２】
また、画素アレイの大きさを減らすために従来の画素アレイで使用する電源電圧端ラインを使用しない代わりに、前のラインのリセット制御信号を共有して使用する。すなわち、リセット制御信号を供給するラインは、画素アレイの当該ラインのリセットトランジスタを制御する機能と、その次のラインの単位画素に電位を供給する機能との、両方を遂行することができる。
【００４３】
この発明による画素アレイは、上記の実施例で記述した単位画素に限定される構造ではなく、Ｍ×Ｎ画素アレイに拡張して構成できる。この際、単位画素の各々がリセット手段であるリセットトランジスタ、増幅手段であるドライブトランジスタ及びスイッチング手段であるセレクトトランジスタで構成されていて、ドライブトランジスタの片側がその前のラインのリセット制御信号に連結されて電位の供給を受けるように構成される。そして、第１ラインのドライブトランジスタのドレイン端に電位レベルを供給するために、ダミーラインの単位画素をさらに具備している。
【００４４】
この発明の技術思想は、上記の好ましい実施例によって具体的に記述されたが、上記した実施例はこの発明を説明するためのものであって、この発明を制限するためのものではないことに注意すべきである。また、この発明の技術分野の当業者であれば、この発明の技術思想の範囲内で種々の変形実施例が可能であることを理解することができよう。
【００４５】
【発明の効果】
上記のようになされたこの発明は、従来の単位画素構成におけるトランスファトランジスタを省いて、単位画素を１個のフォトダイオードと３個のトランジスタとで新しく構成することによって、ＣＭＯＳイメージセンサ全体のチップ面積を画期的に減らすことのできる効果がある。
【００４６】
また、新しい単位画素の構成により、データレベルを先に読み出して、リセットレベルを後に読みだしてＣＤＳ動作を遂行することによって、従来の単位画素駆動の際に問題となったＣＤＳエラーを除去することのできる効果がある。
【図面の簡単な説明】
【図１】 ＣＭＯＳイメージセンサの一実施例を示すブロック図である。
【図２】 従来の単位画素アレイの一例を示す構成回路図である。
【図３】 図２の単位画素アレイにおける制御タイミング図である。
【図４】 この発明に係る画素アレイの一実施を示す構成回路図である。
【図５】 図４の画素アレイにおける制御タイミング図である。
【符号の説明】
２００ ダミーラインの単位画素
２１０ 第１ラインの単位画素
２２０ 第２ラインの単位画素
ＲＴ１、ＲＴ２、ＲＴ３ リセットトランジスタ
ＤＴ１、ＤＴ２、ＤＴ３ ドライブトランジスタ
ＳＴ１、ＳＴ２、ＳＴ３ セレクトトランジスタ
【発明の属する技術分野】
この発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに関し、特にＣＭＯＳイメージセンサを構成する画素アレイ（pixel array）の構造及びその画素アレイを駆動する方法に関するものである。
【０００２】
【従来の技術】
一般的に、イメージセンサは、光感知半導体物質を利用してイメージを捕獲（capture）するための装置である。このようなイメージセンサは、この件と同じ出願人により先に出願されて継続中の日本国特許出願：平特願１１−１２９１５４号、発明の名称「ＣＭＯＳセンサ及びその駆動方法」に記載されている。
【０００３】
上記イメージセンサに含まれる制御及びシステムインタフェースユニットは、集積時間、スキャンアドレス（scan addresses）、動作モード、フレームレート（frame rate）、バンク（bank）及びクロック分割（clock division）を制御することによってイメージセンサを制御し、外部システムとのインタフェースの役割を遂行する。Ｍ×Ｎ個の単位画素を含む画素アレイは、外部の物体からのイメージを感知する。
【０００４】
図２は、従来の画素アレイをなす単位画素の一例の回路的構成を示す図であり、図３は、その単位画素における相互に関連した二重サンプリング方式（correlated double sampling method、以下ＣＤＳと称する）のための制御方式を示すタイミング図である。
【０００５】
図２及び図３を参照すると、一般的に、イメージセンサは、相互に関連した二重サンプリング方式を利用することによって、高画質が得られる。ＣＤＳを具現するために、各単位画素は、フォトダイオード及び４個のトランジスタを含む。一つの単位画素を例として説明すると、単位画素１００は、トランスファトランジスタ（transfer transistor）Ｍ２１、リセットトランジスタ（reset transistor）Ｍ１１、ドライブトランジスタ（drive transistor）Ｍ３１及びセレクトトランジスタ（select transistor）Ｍ４１を含む。ＣＤＳによって、単位画素は、制御及びシステムインタフェースユニットの制御下で、トランスファトランジスタＭ２１がターンオフ（turn-off）状態を、リセットトランジスタＭ１１がターンオン（turn-on）状態を維持する間に、セレクトトランジスタＭ４１をターンオンさせることによって、リセット電圧レベルを獲得する。また、単位画素は、リセットトランジスタＭ１１がターンオフ状態を維持する間に、トランスファトランジスタＭ２１を所定時間の間ターンオンさせた後ターンオフさせて、制御及びシステムインタフェースユニットの制御下で、フォトダイオード１０１で生成された光電荷を読み出すことによって、データ電圧レベルを獲得する。結論的に、単位画素１００でのオフセット現象などの好ましくない動作を防止できるし、純粋なイメージ電圧値が、単位画素出力信号としてリセット電圧レベル及びデータ電圧レベルを利用することによって、獲得できる。
【０００６】
図３を参照すると、リセットトランジスタＭ１１がＲx１によりターンオン状態を維持し、セレクトトランジスタＭ４１がＳx１によりターンオフ状態を維持する間に、ターンオンされていたトランスファートランジスタＭ２１がトランスファ制御信号Ｔx１に応答してターンオフされて所定時間の間ターンオフ状態を維持する。図面に示したように、リセットトランジスタＭ１１がターンオン状態を維持し、トランスファトランジスタＭ２１がターンオフ状態を維持する間に、セレクトトランジスタＭ４１がセレクト制御信号Ｓx１に応答してターンオンされることにより、リセット電圧レベルが単位画素出力信号としてドライブトランジスタＭ３１及びセレクトトランジスタＭ４１を介して出力される。
【０００７】
このような従来の単位画素は、ＣＤＳ動作のために単位画素当たり４個のトランジスタを使用することになり、もって単位画素のサイズが大きくなり、また多数の単位画素で構成される画素アレイ全体の大きさを増大させることになり、結果的にＣＭＯＳイメージセンサのチップサイズを増大させる問題点があった。
【０００８】
そして、正確なＣＤＳのためには、各フォトダイオードのピニング電圧（pinning voltage）がリセット電圧レベルになるべきであるが、フォトダイオードの製造工程による特性のばらつきのため、「Ａ」区間でトランスファトランジスタＭ２１及びリセットトランジスタＭ１１をターンオンさせ、セレクトトランジスタＭ４１をターンオフに保ち、フォトダイオード１０１を完全に空乏させる際に、フォトダイオードのピニング電圧が変わり得るし、また、図２のＮ１ノードやＮ２ノードの電位は、リセット電圧レベルを読み出す図３の「Ｅ」区間までの時間の間、一定に維持されるべきであるが、外乱によってノードのピニング電圧が維持されないことがあり、そのため従来の単位画素においてはＣＤＳ動作の際にエラーが発生する可能性がある。
【０００９】
【発明が解決しようとする課題】
この発明は、上記問題点を解決するために案出されたものであり、ＣＤＳ方式で動作させ、画素アレイを少ない数のトランジスタで構成して、全体のＣＭＯＳイメージセンサのチップ面積を減らしたＣＭＯＳイメージセンサ及びその駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、この発明は、ローラインにＭ個の、カラムラインにＮ個の単位画素で構成された画素アレイを含むＣＭＯＳイメージセンサにおいて、前記各単位画素は、センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成する光電荷生成手段と、前記センシングノードに連結され、第１制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させて、前記センシングノードに前記第１制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、同一のカラムライン上に位置する前のローラインの単位画素から電位を印加されて、前記センシングノードの電圧レベルを増幅するための増幅手段と、前記増幅手段と出力端の間に連結され、第２制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを含んで構成されている。
【００１１】
また、上記の画素アレイを含むＣＭＯＳイメージセンサにおける上記単位画素の駆動方法は、上記スイッチング手段がターンオフ状態を維持する間に上記リセット手段をターンオンさせて上記光電荷生成手段内に完全空乏領域を形成させる第１ステップと、上記リセット手段をターンオフして所定時間の間ターンオフ状態を維持させて上記光電荷生成手段が電荷を生成する第２ステップと、上記スイッチング手段をターンオンさせて上記生成された電荷に該当するデータ電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第３ステップと、上記第３ステップ以後所定の時間後に、上記データ電圧レベルをサンプリングする第４ステップと、上記第４ステップ以後所定の時間後に、上記リセット手段をターンオンさせた後にまたターンオフさせて上記光電荷生成手段内に完全空乏領域を形成させ、リセット電圧レベルを上記増幅手段及びスイッチング手段を介して出力端に出力させる第５ステップと、上記第５ステップ以後所定の時間後に、上記リセット電圧レベルをサンプリングする第６ステップとを含んで構成されている。
【００１２】
以下、添付した図面を参照して、この発明の一実施例を詳細に説明する。
【００１３】
図１を参照すると、イメージセンサは、制御及びシステムインタフェース部１０、多数のイメージ感知素子を有する画素アレイ２０及びアナログディジタル変換器３０を含んでなる。また、前記アナログディジタル変換器３０は、基準電圧信号を発生させるランプ電圧発生器３１、前記基準電圧信号と前記画素アレイ２０からのアナログイメージデータを比較するための比較器３２及び二重バッファー４０で構成される。
【００１４】
上記制御及びシステムインタフェース部１０は、集積時間、スキャンアドレス、動作モード、フレームレート、バンク及びクロック分割などを制御することによってイメージセンサを制御し、外部システムとのインターフェースの役割を遂行する。ローラインにＭ個の、カラムラインにＮ個の単位画素で構成された上記画素アレイ２０は、外部物体からのイメージを感知してアナログイメージデータを出力する。ここで、Ｍ、Ｎは、正の整数である。上記アナログディジタル変換器３０は、上記画素アレイ２０からのアナログイメージデータを上記基準電圧と比較することによって、ディジタルイメージデータに変換する。上記変換されたディジタルイメージデータは、上記二重バッファー４０に貯蔵される。
【００１５】
図４は、この発明による画素アレイの一実施例の回路的構成を示す図であり、図面に示されたように、Ｍ×Ｎの単位画素で構成された画素アレイ中の任意のカラムに対する第１及び第２ラインの単位画素２１０、２２０と、上記第１ラインの単位画素２１０に電位レベルを供給するために追加的に構成されたダミーラインの単位画素２００を含んで構成されている。
【００１６】
ここで、第１及び第２ラインの単位画素２１０、２２０とダミーラインの単位画素２００は、それぞれが一つのフォトダイオード及び３個のトランジスタで構成されている。
【００１７】
具体的な単位画素の構成を説明すると、ダミーラインの単位画素２００は、外部の物体からのイメージを感知して光電荷を生成するフォトダイオード２０１と、センシングノードＳ１とリセット制御信号Ｒx#pre入力端の間に連結されリセット制御信号Ｒx#preに応答してフォトダイオード２０１を完全に空乏させてリセット電圧レベルを出力ライン（data-out）に伝達するリセットトランジスタＲＴ１（この発明のリセット手段をなし、図ではＮＭＯＳトランジスタ）と、電源電圧端Ｖddと出力ライン（data-out）の間に連結されゲート端子にセンシングノードＳ１の電位を入力されて伝達するドライブトランジスタＤＴ１（この発明の増幅手段をなし、図ではＮＭＯＳトランジスタ）と、ゲート端子にセレクト制御信号Ｓx#preを入力されてドライブトランジスタＤＴ１からのセンシングノードＳ１の電位を出力ラインに伝達するセレクトトランジスタＳＴ１（この発明のスイッチング手段をなし、図ではＮＭＯＳトランジスタ）を有して構成されている。
【００１８】
そして、第１ラインの単位画素２１０は、ダミーラインの単位画素２００と同じ構成を有しているが、ドライブトランジスタＤＴ２のソース端にダミーラインの単位画素２００のリセット制御信号Ｒx#preが連結されることによって、単位画素２１０の駆動に必要な電圧レベルが電源電圧端Ｖddではないリセット制御信号Ｒx#preのレベルから供給される。
【００１９】
次に、第２ラインの単位画素２２０は、第１ラインの単位画素２１０と同じ構成を有し、ドライブトランジスタＤＴ３のソース端に第１ラインの単位画素２１０のリセット制御信号Ｒx１が連結されることによって第２ラインの単位画素２２０の駆動に必要な電圧レベルが電源電圧端Ｖddではないリセット制御信号Ｒx１のレベルから供給される。
【００２０】
図５は、この発明による図４の画素アレイに対する制御タイミングを表す図であり、図５を参照して第１ラインの単位画素２１０及び第２ラインの単位画素２２０の駆動方法を、各時間区間別に説明する。
【００２１】
１）「Ａ１」区間は、「ハイ」レベルのリセット制御信号Ｒx１によりリセットトランジスタＲＴ２がターンオンされ、「ロー」レベルのセレクト制御信号Ｓx１によりセレクトトランジスタＳＴ２がターンオフされていることによって、フォトダイオード２１１内に完全空乏領域（fully depleted region）を形成させる区間である。これはフォトダイオード２１１がリセットされることを意味する。
【００２２】
２）「Ｂ１」区間は、ターンオンされていたリセットトランジスタＲＴ２が「ロー」レベルに変化したリセット制御信号Ｒx１によりターンオフされることによって、フォトダイオード２１１で光電荷を生成する区間である。
【００２３】
３）「Ａ２」区間は、「ハイ」レベルのリセット制御信号Ｒx２によりリセットトランジスタＲＴ３がターンオンされ、「ロー」レベルのセレクト制御信号Ｓx２によりセレクトトランジスタＳＴ３がターンオフされていることによって、フォトダイオード２２１内に完全空乏領域を形成させる区間である。これはフォトダイオード２２１がリセットされることを意味する。
【００２４】
４）「Ｂ２」区間は、ターンオンされていたリセットトランジスタＲＴ３が「ロー」レベルに変化したリセット制御信号Ｒx２によりターンオフされることによって、フォトダイオード２２１で光電荷を生成する区間である。
【００２５】
５）「Ｃ１」区間は、リセットトランジスタＲＴ２がターンオフされている状態で、フォトダイオード２１１は引続き光電荷を生成しており、「ハイ」レベルのダミー単位画素のリセット制御信号Ｒx#preがドライブトランジスタＤＴ２のドレイン端に供給される区間である。
【００２６】
６）「Ｄ１」区間は、「ハイ」レベルに変化したセレクト制御信号Ｓx１によりセレクトトランジスタＳＴ２がターンオンされることによって、「Ｂ１」区間の間にフォトダイオード２１１で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタＤＴ２及びセレクトトランジスタＳＴ２を介して出力ラインに伝えられて、一定の電圧レベルで安定化される区間である。
【００２７】
７）「Ｅ１」区間は、「Ｄ１」区間からのデータ電圧レベルをサンプリングする区間である。
【００２８】
８）「Ｆ１」区間は、セレクトトランジスタＳＴ２がターンオン状態を維持する間に、「ハイ」レベルのリセット制御信号Ｒx１によりリセットトランジスタＲＴ２がターンオンされることによって、リセット電圧レベルがドライブトランジスタＤＴ２及びセレクトトランジスタＳＴ２を介して出力ラインに伝達される区間である。
【００２９】
９）「Ｇ１」区間は、リセット制御信号Ｒx１に応答してリセットトランジスタＲＴ２がターンオフされることによって、「Ｆ１」区間で発生したリセット電圧レベルが安定化される区間である。
【００３０】
１０）「Ｈ１」区間は、「Ｇ１」区間でのリセット電圧レベルをサンプリングする区間である。
【００３１】
１１）「Ｃ２」区間は、リセットトランジスタＲＴ３がターンオフされている状態で、フォトダイオード２２１は引続き光電荷を生成して、第１ラインのリセット制御信号Ｒx１の「ハイ」電位レベルがドライブトランジスタＤＴ３のドレイン端に供給される区間である。
【００３２】
１２）「Ｄ２」区間は、「ハイ」レベルに変化したセレクト制御信号Ｓx２によりセレクトトランジスタＳＴ３がターンオンされることによって、「Ｂ２」区間の間にフォトダイオード２２１で生成された光電荷に該当するデータ電圧レベルがドライブトランジスタＤＴ３及びセレクトトランジスタＳＴ３を介して出力ラインに伝えられて一定の電圧レベルに安定化する区間である。
【００３３】
１３）「Ｅ２」区間は、「Ｄ２」区間からのデータ電圧レベルをサンプリングする区間である。
【００３４】
１４）「Ｆ２」区間は、セレクトトランジスタＳＴ３がターンオン状態を維持している間に、「ハイ」レベルに変化したリセット制御信号Ｒx２によりリセットトランジスタＲＴ３がターンオンされることによって、リセット電圧レベルがドライブトランジスタＤＴ３及びセレクトトランジスタＳＴ３を介して出力ラインに伝達される区間である。
【００３５】
１５）「Ｇ２」区間は、リセットトランジスタＲＴ３が再びターンオフされることによって、「Ｆ２」区間で発生したリセット電圧レベルを安定させる区間である。
【００３６】
１６）「Ｈ２」区間は、「Ｇ２」区間からのリセット電圧レベルをサンプリングする区間である。
【００３７】
上述したことのように、「Ａ１」〜「Ｈ１」の区間は、第１ラインのフォトダイオード２１１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値を出力し、「Ａ２」〜「Ｈ２」の区間は、第２ラインのフォトダイオード２２１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値を出力する。
【００３８】
従来の技術と同様に、サンプリング区間の「Ｅ１」区間及び「Ｈ１」区間で各々サンプリングされる第１ライン単位画素２１０のフォトダイオード２１１に対するデータレベル及びリセットレベルが図１のアナログディジタル変換器３０に出力されてディジタルに変換され、ディジタルに変換された２つの値の差がフォトダイオード２１１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値になり、サンプリング区間の「Ｅ２」区間及び「Ｈ２」区間で各々サンプリングされる第２ライン単位画素２２０のフォトダイオード２２１に対するデータレベル及びリセットレベルが図１のアナログディジタル変換器３０に出力されてディジタルに変換され、ディジタルに変換された２つの値の差がフォトダイオード２２１から入力されたイメージに対するＣＭＯＳイメージセンサの出力イメージ値となる。
【００３９】
従来の２個の単位画素（図２の図面符号１００、１２０）からイメージ値を読み出す時間の間、この発明による第１及び第２ラインの単位画素から上記のような構成及び動作により同一のイメージ値を読み出すことができる。
【００４０】
そして「Ｄ１」、「Ｇ１」、「Ｄ２」、「Ｇ２」の区間は、リセットトランジスタＲＴ２、ＲＴ３及びセレクトトランジスタＳＴ２、ＳＴ３のターンオンまたはターンオフ過程で発生し得るセンシングノードＳ２、Ｓ３のグリッチ（glitch）による誤動作を低減させるための安定化区間であり、「Ｄ１」、「Ｇ１」、「Ｄ２」、「Ｇ２」の区間の後でセンシングノードＳ２、Ｓ３が安定的している状態のレベル値がサンプリングされる。
【００４１】
上記のようになされるこの発明による単位画素の駆動方法は、トランスファトランジスタを省いた単位画素の構成でＣＤＳ動作を可能にするため、データレベルを先に読み出して、リセットレベルを後に読みだす、ということに最も大きな特徴がある。したがって、従来の単位画素駆動の際に問題となったＣＤＳエラーを、データレベルを先に読み出した後でフォトダイオードをピニングさせてピニング電圧を読み出すことによりＣＤＳ動作を遂行するため、ＣＤＳ動作の際にエラーが存在しなくなる。
【００４２】
また、画素アレイの大きさを減らすために従来の画素アレイで使用する電源電圧端ラインを使用しない代わりに、前のラインのリセット制御信号を共有して使用する。すなわち、リセット制御信号を供給するラインは、画素アレイの当該ラインのリセットトランジスタを制御する機能と、その次のラインの単位画素に電位を供給する機能との、両方を遂行することができる。
【００４３】
この発明による画素アレイは、上記の実施例で記述した単位画素に限定される構造ではなく、Ｍ×Ｎ画素アレイに拡張して構成できる。この際、単位画素の各々がリセット手段であるリセットトランジスタ、増幅手段であるドライブトランジスタ及びスイッチング手段であるセレクトトランジスタで構成されていて、ドライブトランジスタの片側がその前のラインのリセット制御信号に連結されて電位の供給を受けるように構成される。そして、第１ラインのドライブトランジスタのドレイン端に電位レベルを供給するために、ダミーラインの単位画素をさらに具備している。
【００４４】
この発明の技術思想は、上記の好ましい実施例によって具体的に記述されたが、上記した実施例はこの発明を説明するためのものであって、この発明を制限するためのものではないことに注意すべきである。また、この発明の技術分野の当業者であれば、この発明の技術思想の範囲内で種々の変形実施例が可能であることを理解することができよう。
【００４５】
【発明の効果】
上記のようになされたこの発明は、従来の単位画素構成におけるトランスファトランジスタを省いて、単位画素を１個のフォトダイオードと３個のトランジスタとで新しく構成することによって、ＣＭＯＳイメージセンサ全体のチップ面積を画期的に減らすことのできる効果がある。
【００４６】
また、新しい単位画素の構成により、データレベルを先に読み出して、リセットレベルを後に読みだしてＣＤＳ動作を遂行することによって、従来の単位画素駆動の際に問題となったＣＤＳエラーを除去することのできる効果がある。
【図面の簡単な説明】
【図１】 ＣＭＯＳイメージセンサの一実施例を示すブロック図である。
【図２】 従来の単位画素アレイの一例を示す構成回路図である。
【図３】 図２の単位画素アレイにおける制御タイミング図である。
【図４】 この発明に係る画素アレイの一実施を示す構成回路図である。
【図５】 図４の画素アレイにおける制御タイミング図である。
【符号の説明】
２００ ダミーラインの単位画素
２１０ 第１ラインの単位画素
２２０ 第２ラインの単位画素
ＲＴ１、ＲＴ２、ＲＴ３ リセットトランジスタ
ＤＴ１、ＤＴ２、ＤＴ３ ドライブトランジスタ
ＳＴ１、ＳＴ２、ＳＴ３ セレクトトランジスタ
Claims (11)
- ローラインにＭ個、カラムラインにＮ個の単位画素で構成された画素アレイを含むＣＭＯＳイメージセンサにおいて、各単位画素は、
センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成する光電荷生成手段と、
前記センシングノードに連結され、第１制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させ、前記センシングノードに前記第１制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、
同一のカラムラインに位置する前のローラインの単位画素から電位を印加されて、前記センシングノードの電圧レベルを増幅するための増幅手段と、
前記増幅手段と出力端の間に連結され、第２制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを含んでなる
ことを特徴とするＣＭＯＳイメージセンサ。 - 同一のカラムラインに位置し、第１ローラインの単位画素に電源を供給するためのダミー画素をさらに含んでなり、前記ダミー画素は、
ダミー画素用センシングノードに連結され、外部の物体からのイメージを感知して電荷を生成するダミー画素用光電荷生成手段と、
前記ダミー画素用センシングノードに連結され、ダミー画素用第１制御信号に応答して前記ダミー画素用光電荷生成手段内に完全空乏領域を形成させて、前記ダミー画素用センシングノードに前記ダミー画素用第１制御信号のレベルに該当するダミー画素用リセット電圧レベルを供給し、同時に同一のカラムライン上に位置する第１ローラインの単位画素に電位を供給するダミー画素用リセット手段と、
電源電圧端から電圧の印加を受け、前記ダミー画素用センシングノードの電圧レベルを増幅するためのダミー画素用増幅手段と、
前記ダミー画素用増幅手段と出力端の間に連結され、ダミー画素用第２制御信号に応答してスイッチング動作を介して前記ダミー画素用増幅手段からの出力信号を前記出力端に出力するためのダミー画素用スイッチング手段とを含んでなることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。 - 前記光電荷生成手段がフォトダイオードである
ことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。 - 前記リセット手段がＮＭＯＳトランジスタである
ことを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。 - 前記増幅手段がＮＭＯＳトランジスタである
ことを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。 - 前記スイッチング手段がＮＭＯＳトランジスタである
ことを特徴とする請求項５に記載のＣＭＯＳイメージセンサ。 - センシングノードに連結され、外部の物体からイメージを感知して電荷を生成する光電荷生成手段と、前記センシングノードに連結され、第１制御信号に応答して前記光電荷生成手段内に完全空乏領域を形成させて、前記センシングノードに前記第１制御信号のレベルに該当するリセット電圧レベルを供給して、同時に同一のカラムライン上に位置する次のローラインの単位画素に電位を供給するリセット手段と、同一のカラムラインに位置する前のローラインの単位画素から電位を印加され、前記センシングノードの電圧レベルを増幅するための増幅手段と、前記増幅手段と出力端の間に連結され、第２制御信号に応答してスイッチング動作を介して前記増幅手段からの出力信号を前記出力端に出力するためのスイッチング手段とを具備してなる単位画素が、ローラインにＭ個、カラムラインにＮ個に配列された画素アレイを含むＣＭＯＳイメージセンサにおける前記単位画素を駆動させる方法であって、
前記スイッチング手段がターンオフ状態を維持する間に上記リセット手段をターンオンさせて上記光電荷生成手段内に完全空乏領域を形成させる第１ステップと、
前記リセット手段をターンオフさせて所定時間の間ターンオフ状態を維持させて前記光電荷生成手段が電荷を生成する第２ステップと、
前記スイッチング手段をターンオンさせて前記生成された電荷に該当するデータ電圧レベルを前記増幅手段及びスイッチング手段を介して出力端に出力させる第３ステップと、
前記第３ステップの後で所定時間後に、前記データ電圧レベルをサンプリングする第４ステップと、
前記第４ステップの後で所定時間後に、前記リセット手段をターンオンさせた後再びターンオフさせて、前記光電荷生成手段内に完全空乏領域を形成させてリセット電圧レベルを前記増幅手段及びスイッチング手段を介して出力端に出力させる第５ステップと、
前記第５ステップの後で所定時間後に、前記リセット電圧レベルをサンプリングする第６ステップと
とを含んでなるＣＭＯＳイメージセンサの駆動方法。 - 前記光電荷生成手段がフォトダイオードである
ことを特徴とする請求項７に記載のＣＭＯＳイメージセンサの駆動方法。 - 前記リセット手段がＮＭＯＳトランジスタである
ことを特徴とする請求項８に記載のＣＭＯＳイメージセンサの駆動方法。 - 前記増幅手段がＮＭＯＳトランジスタである
ことを特徴とする請求項９に記載のＣＭＯＳイメージセンサの駆動方法。 - 前記スイッチング手段がＮＭＯＳトランジスタである
ことを特徴とする請求項１０に記載のＣＭＯＳイメージセンサの駆動方法。
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| US7151475B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Minimized differential SAR-type column-wide ADC for CMOS image sensors |
| KR101061849B1 (ko) * | 2004-09-21 | 2011-09-02 | 삼성전자주식회사 | 정보 인식 장치 및 정보 인식 표시 장치 |
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| US7755679B2 (en) * | 2007-03-07 | 2010-07-13 | Altasens, Inc. | Apparatus and method for reducing edge effect in an image sensor |
| US8130300B2 (en) * | 2007-12-20 | 2012-03-06 | Aptina Imaging Corporation | Imager method and apparatus having combined select signals |
| US8130302B2 (en) * | 2008-11-07 | 2012-03-06 | Aptina Imaging Corporation | Methods and apparatus providing selective binning of pixel circuits |
| JP5434485B2 (ja) * | 2009-11-02 | 2014-03-05 | ソニー株式会社 | 固体撮像素子、固体撮像素子の駆動方法、およびカメラシステム |
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