JP4313520B2 - Semiconductor package - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板（インタポーザ）を使用しないウェハレベルＣＳＰ（Chip Size/Scale Package）等の半導体パッケージに係り、特に、接続時にポストに働く応力の影響を緩和して信頼性を向上できる半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体装置の小型化が促進されており、これに伴ってそのパッケージの小型化が注目されている。例えば、日経マイクロデバイス１９９８年８月号及び１９９９年２月号等に種々の半導体パッケージが提案されている。その中でも、特にＣＳＰと呼ばれる半導体パッケージによるウェハレベルＣＳＰは、パッケージの小型化及びコストの低減に高い効果を示す。このＣＳＰは、ウェハごと樹脂封止されたパッケージである。図１５は従来のＣＳＰの構成を示す断面図である。
なお、図１５は回路基板へ搭載される状態を示しており、以下の説明では図１５とは上下関係が逆になっている。
【０００３】
従来のＣＳＰにおいては、ウェハ５１上に複数個のＡｌパッド５２が形成されている。また、ウェハ５１の全面にＡｌパッド５２を覆うＳｉＮ層５３及びポリイミド層５４が形成されている。ＳｉＮ層５３及びポリイミド層５４には、その表面からＡｌパッド５２まで達するビアホールが形成されている。そして、ビアホール内に導体層５５が埋め込まれている。更に、ポリイミド層５４上には、導体層５５に接続された再配線層５６が形成されている。再配線層５６は、例えばＣｕからなる。そして、ポリイミド層５４の全面に再配線層５６を覆う封止樹脂層５７が設けられている。封止樹脂層５７の内部には、その表面から再配線層５６まで達するメタルポストとしてＣｕポスト５８が形成されている。Ｃｕポスト５８上には、バリアメタル層５９が形成されており、このバリアメタル層５９上に半田等のソルダボール６０が形成されている。
【０００４】
次に、上述のような従来のＣＳＰの製造方法について説明する。図１６（ａ）〜（ｅ）は従来のＣＳＰの製造方法を工程順に示す断面図である。なお、図１６（ａ）〜（ｅ）においては、再配線層及びポリイミド層等は省略している。
まず、図１６（ａ）に示すように、表面が平坦なウェハ６１を準備する。そして、図１６（ｂ）に示すように、ウェハ６１上に複数個のＣｕポスト等のメタルポスト６２をめっきにより形成する。次いで、図１６（ｃ）に示すように、全てのメタルポスト６２を覆うように樹脂封止を行い、樹脂封止層６３を形成する。その後、図１６（ｄ）に示すように、封止樹脂層６３の表面を研磨することにより、各メタルポスト６２を露出させる。そして、図１６（ｅ）に示すように、メタルポスト６２上に半田等のソルダボール６４を搭載する。
このようにして、前述のようなＣＳＰが形成される。このＣＳＰは、その後、所定の大きさにダイジングされる。
【０００５】
【発明が解決しようとする課題】
ところで、一般に、半導体パッケージと回路基板等との熱膨張率は相違しているので、この熱膨張率の相違に基づく応力が半導体パッケージの端子（Ｃｕポスト等のメタルポスト）に集中する。前述のようなＣＳＰにおいても半田接続を用いるから、半導体パッケージと回路基板等との熱膨張率の相違に基づく応力が半導体パッケージの端子に集中しやすく、この端子に集中する応力による歪みが大きくなると、電極剥離、抵抗値の増大等の問題が生じてくる。半導体パッケージの端子と半田バンプとの間の接合強度が不充分であると、ウェハ６１に複数形成した複数のポスト６２を回路基板等に接続する際に前記端子に働く応力によって、半田バンプの剥離、抵抗値の増大等の問題が生じやすくなる。
また、図１７に示すように、ウェハ６１上に複数形成した複数のポスト６２を回路基板等に接続する場合、半田バンプの数等による差異があるものの、概ね、ウェハ６１の平面視中央部から周辺部に向かって放射状の方向（図１７中矢印の方向）に応力が作用する傾向があり、ウェハ６１の周縁部付近では、ポスト６２に作用する応力の方向性がより顕著になる。このため、前述の半田バンプの剥離、抵抗値の増大等の問題も顕著になってくる。
このような問題を回避するには、例えば、半導体パッケージのウェハと基板とを直接接続せず、間に入れた緩衝部材を介して接続すること等により応力緩和を図っている。しかしながら、前記緩衝部材を利用した応力緩和では、半導体パッケージと回路基板とを接続した後の厚さ寸法が大きくなるし、構造の複雑化、コストの上昇等を回避できない。
また、ポストを大型化（通常、回路基板等の接触部分の接触面積の大型化には限界があるから、高さの大型化になる）して、応力を分散、吸収することも考えられるが、これでは、目的の高さのメタルポストを形成するためのめっき時間が非常に長くなり、半導体パッケージの製造能率を低下させてしまうため、問題を解決できない。
なお、前述の半田バンプの剥離、抵抗値の増大等の問題は、前述のようなメタルポストを有するＣＳＰに限定されるものでは無く、インタポーザ、ＢＧＡ基板、フリップチップ等でも、半田バンプを有する構造体では、半田バンプの接合強度に起因して同様に発生する。このため、構造体の導電体（前述のＣＳＰの端子等）と半田バンプとの間の接合強度を向上できる具体的な技術の開発が求められていた。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、ポストの頂部に形成した凹凸によって、ポストと半田バンプとの間の接合強度を向上でき、しかも、前記凹凸を形成する溝や突条の向きによって、回路基板等の接続に伴う応力に対して前記半田バンプの接合強度を効果的に確保でき、半田バンプの剥離防止等を実現できる半導体パッケージを提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の半導体パッケージは、チップサイズの半導体パッケージであって、電極が設けられたウェハ上に形成された絶縁層と、この絶縁層の前記電極に整合する領域に形成された開口部を介して前記電極に接続された再配線層と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層と、前記再配線層に接続して前記封止樹脂層を貫通して形成され、頂部の上面上に半田バンプが形成された導電性のポストとを有し、該ポストの頂部の前記上面には、該上面上を横断する基準方向と並行して延在する溝又は突条によって凹凸が形成され、前記凹凸を頂部の上面に有するポストが前記ウェハ上に複数形成され、各ポストの前記凹凸を形成する溝又は突条が、ひとつの半導体パッケージ領域の前記ポストが形成される領域の中央部から放射状の向きに対してほぼ直交する方向に延在されていることを特徴とする。
請求項２記載の発明は、請求項１記載の半導体パッケージにおいて、前記ポストは、前記絶縁層上に形成された樹脂製突部と、この樹脂製突部の頂部を含んで前記樹脂製突部を被覆して前記再配線層と前記半田バンプとに接続された導電層とを有することを特徴とする。
請求項３記載の発明は、請求項１または２記載の半導体パッケージにおいて、前記基準方向が、前記ポストに予想される横方向の応力の作用方向に対してほぼ直交されていることを特徴とする。
【０００８】
請求項１から３記載の発明では、ポスト頂部の上面に形成された凹凸によって、ポストと半田バンプとの接合強度を充分に確保できる。半田バンプの形成は、ボールマウント、めっき、ディスペンスなどによってポスト頂部に半田を設け、この半田を再溶融（リフロー）すること等によって行う。この再溶融によって、ポスト頂部の凹凸に半田が入り込むようにして接合することで、ポストと半田バンプとの間に優れた接合強度が確保される。このように、半田バンプの接合強度を充分に確保できることから、半田バンプの剥離や抵抗値の増大等を防止でき、従来例のように応力緩和用の緩衝部材を設けて接続時の厚さ寸法を増大させるといった不都合も回避できる。
【０００９】
この発明では、さらに、前記凹凸を、ポスト頂部の前記上面上を横断する基準方向と並行して延在形成された溝又は突条によって形成することで、前記接合強度を特に有効に確保できる方向性を有している。前記基準方向は、前記ポストに予想される横方向（ウェハにほぼ沿った方向）の応力の作用方向に対してほぼ直交する方向（請求項３）に設定することを基本とする。これにより、回路基板等の接続時にポストに作用する応力に対して、半田バンプの接合強度をより効果的に確保できる。したがって、ポスト頂部の狭隘な領域を有効に利用して、半田バンプのポストに対する接合強度を充分に確保することができる。
なお、凹凸を形成する溝や突条は、１本に限定されず、例えば、それぞれ複数本の溝と突条とを形成することで凹凸を形成しても良い。凹凸を形成する溝や突条は、すべて前記基準方向に並行して形成される。
【００１０】
また、ポストに作用する応力は、ウェハの平面視中央部から周辺部に向かって放射状の方向に作用する傾向があるから、請求項１記載のように、各ポストの前記凹凸を形成する溝又は突条が、前記ウェハ上の前記ポストが形成される領域の中央部を中心とする半径方向に対してほぼ直交する方向に延在されていると、ウェハの回路基板との接続時に各ポストに作用する応力をより効果的に分散、吸収することができ、半田バンプの剥離防止等の他、ウェハの歪み発生の防止等の効果も得られる。
【００１１】
この発明では、請求項２記載のように、回路基板等が半田バンプを介して接続されるポストとして、樹脂製突部に導電層を形成したものを採用すると、接続時にポストに発生した応力を柔軟性の樹脂製突部によって分散、吸収でき、ポストの破損や変形、半田バンプの剥離、抵抗値の増大等の不都合を、より効果的に防止できる。また、前述のポスト頂部の上面の凹凸によって半田バンプの接合強度が向上されるから、回路基板等との接続時に作用する応力が確実にポストに伝達されて、効果的に分散、吸収される。
また、請求項１記載の発明のポストは、例えば全体が銅等によって形成されたメタルポストや、メタルポストに導電層を被覆して形成したもの等も含むが、請求項２記載の発明では、導電層は樹脂製突部に被覆して形成するので、導電性金属のめっきにより形成する場合での比較では、請求項２記載の方が、ポスト全体をめっきにより形成することに比べて、ポストの形成時間の短縮を図ることができ、半導体パッケージの製造能率を向上できる。
樹脂製突部に被覆した導電層は、樹脂製突部表面に沿った形状の層を形成するため、樹脂製突部の外形に沿った外形のポストが形成される。樹脂製突部への導電層の被覆は、例えば、めっき、蒸着、スパッタ等が採用可能である。
【００１２】
ポスト頂部の上面に凹凸のための溝や突条を形成する手法としては、例えば以下のものが採用可能である。
▲１▼ポストの上面に、形成する溝や突条に対応するマスクをフォトリソグラフィ技術等により形成し、ウェットエッチング、プラズマ加工等のドライエッチング、レーザ加工等により、一部を除去する。メタルポストの上面にあってはポスト自体を形成する金属の一部を除去し、導電層が被覆されたポストにあっては該ポストの上面の導電層の一部を除去する。
▲２▼樹脂製突部等の芯材に導電層を被覆して形成されるポストにあっては、フォトリソグラフィ技術を利用して、前記芯材に導電層が形成されない導電層被覆除外部を確保するレジスト膜をパタン形成し、めっき、スパッタ、蒸着等により導電層の金属層を形成する。導電層被覆除外部によって、凹凸を形成する溝や突条（突条は導電層被覆除外部を確保するレジスト膜の形成箇所以外に形成された導電層によって形成）が形成される。
▲３▼樹脂製突部等の芯材に導電層を被覆することで形成されるポストにあっては、前記樹脂製突部等の芯材の上面に、ポスト上面の凹凸に対応する凹凸を形成しておき、この凹凸を含んで芯材に導電層を被覆して、前記芯材上面の凹凸に沿った凹凸を有する導電層を形成することで、ポスト上面の凹凸を形成する。
▲２▼のうち、めっきによる導電層の形成では、無光沢浴を用いることが好ましい。すなわち、光沢浴を用いた場合はめっきによって形成される導電層の膜厚が安定するが、無光沢浴では、光沢浴にて用いられる光沢剤による膜厚安定化が作用しない分、凹凸の大きいめっき表面が得られる。
一方、▲３▼において導電層の被覆にめっきを採用する場合は、光沢浴を用いることが好ましく、光沢剤の作用で安定膜厚の導電層が形成されることで、樹脂製突部等の芯材に形成した凹凸に忠実な凹凸形状の導電層が形成される。芯材上面上の凹凸は、樹脂製突部等の芯材上面の一部除去、フォトリソグラフィ技術を利用して樹脂等からなる突部を形成すること等により形成できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１４】
まず、本発明に係る実施の形態の半導体パッケージの概略構成を説明する。
図１は半導体パッケージ２０を示す図であって、（ａ）はポスト７を避けた位置を断面視した断面図、（ｂ）は（ａ）の半導体パッケージ２０のポスト７を示す斜視図である。
図１（ａ）に示すように、半導体パッケージ２０は、電極２が設けられたウェハ１上に形成された絶縁層３と、この絶縁層３の前記電極２に整合する領域に形成された開口部３ａと、この開口部３ａを介して前記電極２に接続された導電層である再配線層６ａと、前記ウェハ１、前記絶縁層３及び前記再配線層６ａを封止する封止樹脂層８と、この封止樹脂層８を貫通し頂部７ａに半田バンプ１１が形成されたポスト７とを有している。
ここでは、ウェハ１として、シリコンウェハを採用しており、以下「Ｓｉウェハ１」と称する場合がある。
電極２としては、各種導電性材料が採用可能であるが、ここではアルミニウム製パッドを採用している。
【００１５】
前記ポスト７は、前記絶縁層３上に形成された樹脂製突部（図５、図１１の樹脂製突部４等を参照）に導電層１６０を被覆したものである。導電層１６０は、前記再配線層６ａ及び前記半田バンプ１１に接続されている。樹脂製突部４に形成された前記導電層１６０は、半田バンプ１１を介して回路基板等と電気的に接続される電極を構成し、再配線層６ａと半田バンプ１１との間を電気的に接続する機能を果たす。
前記半田バンプ１１は、ポスト７の頂部７ａの上面７ｃ上に形成されており、しかも、ポスト上面７ｃに形成された凹凸によって、ポスト７との間に高い接合強度が確保されている。図１（ａ）、（ｂ）において、ポスト上面７ｃの凹凸は、ポスト上面７ｃに形成された溝７ｂによって形成されている。この溝７ｂは、やや具体的には、樹脂製突部４を被覆してポスト上面７ｃを形成する導電層１６０自体の凹凸形状や、ポスト上面７ｃを形成する導電層１６０の一部を切り欠いた形状の導電層被覆除外部等によって形成されている。
半田バンプ１１は、ポスト７の頂部７ａの上面７ｃに設けた半田ボールの再溶融、前記ポスト上面７ｃへの金属めっき等によって、一部が、ポスト上面７ｃの溝７ｂに入り込んだ状態に形成されるため、ポスト７（詳細にはポスト上面７ｃ）との間の接合強度を向上できる。
【００１６】
また、樹脂製突部に導電層を被覆した構成のポスト７では、樹脂製突部の柔軟性によって、ポストに作用する応力を効果的に分散、吸収できるから、これによっても、半田バンプ１１の剥離や抵抗値の増大等の不都合を防止できる。ポスト上面７ｃの凹凸によって半田バンプ１１の接合強度が充分に確保されたポスト７では、回路基板等の接続時の応力を確実にポストに伝達できるため、この応力をポストによって効果的に分散、吸収することができ、半田バンプ１１の剥離や抵抗値の増大等の不都合をより確実に防止できる。
【００１７】
図１（ａ）、（ｂ）では、半田バンプ１１が形成されるポスト上面７ｃに一本の直線状の溝７ｂが形成された構成を例示しているが、これに限定されず、例えば、図２（ａ）、（ｂ）（図２（ｂ）はポスト上面７ｃを示す平面図）に示すように、半田バンプ１１が形成されるポスト上面７ｃに複数本の直線状の溝７ｂを形成すれば、半田バンプ１１とポスト７との間の接合強度を一層高めることができる（説明の便宜上、図１のポスト７に符号７Ａ、図２（ａ）のポスト７に符号７Ｂを付す）。また、溝７ｂとしては、図３（ａ）に示すように、ポスト上面７ｃに弓形に湾曲した形状（説明の便宜上、符号７ｄを付す）や、図３（ｂ）に示すように、波形に湾曲した形状（説明の便宜上、符号７ｅを付す）であっても良い。いずれの形状の溝７ｂ（溝７ｄ、７ｅを含む）であっても、ポスト上面７ｃの凹凸を形成できる。これら溝７ｂ（７ｄ、７ｅ）は、ポスト上面７ｃに位置する導電層１６０自体の凹凸形状（例えば樹脂製突部上面の凹凸形状にしたがって凹凸に形成された導電層）、ポスト上面７ｃの導電層１６０を切り欠いた形状に確保された導電層被覆除外部等によって形成される。
なお、ポスト上面における溝の形成本数、大きさ、形状等は、図示したものに限定されず、適宜変更可能であることは言うまでも無い。
【００１８】
前述に例示した溝７ｂ（７ｄ、７ｅ）は、いずれも、ポスト上面７ｃ上を横断する基準方向（図１〜図３中仮想線Ａ）と並行して延在形成されており、例えば図２（ａ）、（ｂ）に示すように、複数本の溝を形成する場合は、各溝が前記基準方向に並行するため、互いにほぼ平行に形成される。前記基準方向とは、ここではポスト７の半田バンプ１１を回路基板等に接続した際にポスト７に作用する横方向（ウェハ１に沿った方向）の応力の予想される作用方向（矢印Ｂ。以下「応力の予想作用方向」）に対して直交する方向である。したがって、ポスト上面７ｃに形成された溝は、応力の予想作用方向に対して直交する向きで延在形成されており、この溝によってポスト上面７ｃに形成される凹凸によって、ポスト７と半田バンプ１１との間の接合強度が、特に前記応力の予想作用方向に対して高められ（接合強度の方向性）るため、半田バンプ１１の剥離等の不都合が生じにくくなっている。
【００１９】
図４は、図２（ａ）に示すポスト７Ｂ（７）を複数形成した半導体パッケージの一例を模式的に示す平面図であり、ポスト７Ｂは、前記ウェハ上の前記ポスト形成領域（ここでは平面視全体）に複数分散配置されている。また、ポスト形成領域の中央部には、円形の溝７ｆによって上面７ｃの凹凸が形成されたポスト７（説明の便宜上、符号７Ｃを付す）が設けられている。このポスト７Ｃでも、上面７ｃに形成された凹凸によって半田バンプ１１の接合強度が高められているが、前記凹凸は円形の溝７ｆによって形成されているので、接合強度の方向性は存在しない。
各ポスト７Ｂの上面の凹凸を形成する溝７ｂは、ポスト形成領域の中央部から放射状の向きに対してほぼ直交する方向に延在されている。半導体パッケージの複数のポストを回路基板等に接続する際には、ウェハの平面視中央部から周辺部に向かって放射状の方向（図４中矢印Ｃの方向）に応力が作用する傾向があるが、各ポスト７Ｂでは、応力の作用方向に対してほぼ直交する方向に延在する溝７ｂによって上面７ｃ上に形成された凹凸が、ポストに作用する特定方向の応力に対して半田バンプ１１の接合強度を効果的に発揮するため、半田バンプ１１の剥離や抵抗値の増大等の不都合が確実に防止される。
【００２０】
なお、図４では、ポスト７Ｂを採用した構成を例示したが、これに限定されず、例えば、図１（ａ）、（ｂ）に例示したポスト７Ａや、図３（ａ）、（ｂ）に例示した溝７ｄ、７ｅによって頂部上面７ｃの凹凸が形成されているポスト７等、本発明に係るポストを、前記ポスト７Ｂに代えて配置しても良い。すなわち、本発明に係る半導体パッケージにおいては、頂部上面の凹凸によって接合強度の方向性を有するポストをポスト形成領域に複数形成する場合、各ポストについて、前記凹凸を形成する溝や突条が、ポスト形成領域の中央部から放射状の向きに対してほぼ直交する方向に延在されるようにすることで、半田バンプ１１の剥離防止等をより効果的に実現できる。また、特に樹脂製突部の柔軟性によって、応力が分散吸収されることで、応力によるウェハの歪み等もより効果的に防止できる。
【００２１】
次に、本発明に係る半導体パッケージをより具体的に説明する。
なお、以下に例示した各実施形態は、ポストの構成、ポストの形成に関する工程が異なるものであり、他の構成については同様になっている。
【００２２】
（第１実施形態）
図５は本発明に係る第１実施形態の半導体パッケージ２０Ａを示す図であって、（ａ）は断面図、（ｂ）はこのパッケージ２０Ａのポスト７（説明の便宜上、符号７Ｄを付す）を示す斜視図である。
なお、図５（ａ）では、後述するパッシベーション膜９等の図示を省略している。
前記ポスト７Ｄは、前記絶縁層３上に形成された樹脂製突部４と、この樹脂製突部４を被覆して、前記再配線層６ａ及び前記半田バンプ１１に接続された導電層１６０とを有している。樹脂製突部４に形成された前記導電層１６０は、再配線層６ａと半田バンプ１１との間を電気的に接続する機能を果たす。
このポスト７Ｄは、具体的には、円錐台状の樹脂製突部４に導電層１６０を被覆形成したものであり、樹脂製突部４の外形に沿った円錐台状の外形を有する。ポスト７Ｄの頂部７ａとは、樹脂製突部４の頂部４ａの上面４ｂ上に導電層１６０が形成された部分である。前記樹脂製突部上面４ｂには、一本の直線状の溝４ｄによって凹凸が形成されており、ポスト７Ｄの頂部７ａには、この樹脂製突部上面４ｂの凹凸に沿った凹凸形状に導電層１６０が被覆形成されており、ポスト上面７ｃには、樹脂製突部４の前記溝４ｄに対応する形状の溝７ｂによって凹凸が形成されている。
半田バンプ１１は、ポスト７Ｄの頂部７ａの上面７ｃに設けた半田ボールの再溶融、前記ポスト上面７ｃへの金属めっき等によって、一部が、ポスト上面７ｃの溝７ｂに入り込んだ状態に形成されるため、ポスト７Ｄ（詳細にはポスト上面７ｃ）との間の接合強度を向上できる。
【００２３】
次に、半導体パッケージ２０Ａの製造方法の一例を図面を参照して具体的に説明する。
図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）は、本発明に係る半導体パッケージ２０Ａの製造方法を工程順に示す断面図である。
【００２４】
まず、図６（ａ）に示すように、集積回路（図示せず）及びその電極、例えば、電極２が設けられたＳｉウェハ１の全面（上面１ａの全面。以下もウェハ１の「全面」とは、上面１ａ全面のことを指す）にＳｉＮなどのパッシベーション膜９を直接形成したものを準備し、このパッシベーション膜９の電極２に整合する位置に開口部を形成し、電極２を露出させる。
【００２５】
次に、図６（ｂ）に示すように、電極２に整合する位置に開口部３ａを有する樹脂製の絶縁層３を形成する。絶縁層３は、例えばポリイミド、エポキシ樹脂又はシリコーン樹脂等からなり、その厚さは、例えば５〜５０μｍ程度である。また、絶縁層３は、例えば回転塗布法、印刷法、ラミネート法等により形成することができる。開口部３ａは、例えば、樹脂層３を構成するポリイミド等の膜をウェハ１全面に成膜した後に、フォトリソグラフィ技術を利用してパターニングすることにより形成できる。
【００２６】
次に、図６（ｃ）に示すように、ウェハ１上において電極とは離れた位置に、絶縁層３上に樹脂からなる樹脂製突部４を形成する。この樹脂製突部４は、絶縁層３上に隆起した突起状であり、断面が台形状あるいは半円状等の、絶縁層３からの突出寸法が最も大きい部分である頂部４ａを有する形状に形成されるものであり、ここでは円錐の頂部付近を除いて平坦な上面４ｂを形成した形状（円錐台状）である。
樹脂製突部４は、例えばポリイミド、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは、例えば２５〜１００μｍ程度である。また、樹脂製突部４は前述のポリイミド等の樹脂を用いた、回転塗布法（スピンコート）、印刷法、ラミネート法等により形成することができる。
【００２７】
図６（ｄ）に示すように、樹脂製突部４の上面４ｂには、凹凸として溝４ｄを形成する。この凹凸（溝４ｄ）は、例えば、フォトリソグラフィ技術で形成したパタンを用いたエッチング等により樹脂製突部４の上面４ｂに形成することができる。プラズマエッチングを代表とするドライエッチング、レーザ加工等も採用可能である。
【００２８】
次に、図７（ａ）に示すように、電解めっき用の薄いシード層５をウェハ１の全面又は必要領域（後述の導電層６を形成する領域）に形成する。ここで、シード層５は、樹脂製突部４の表面に沿った形状に被覆形成されるため、樹脂製突部４の頂部４ａでは、樹脂製突部上面４ｂの凹凸に適合する凹凸形状に形成される。
このシード層５は、Ｃｕ、Ｃｒ、Ｔｉ、Ｎｉ、Ｗ、Ｔａ、Ｍｇ、Ａｕ等をそれぞれ単独に用いた金属層あるいは合金層であり、具体的には、例えばスパッタ法により形成されたＣｕ層及びＣｒ層の積層体又はＣｕ層及びＴｉ層の積層体等として形成される。また、無電解Ｃｕめっき層であっても良く、蒸着法、塗布法又は化学気相成長（ＣＶＤ）法等により形成された金属薄膜層であってもよく、これらを組み合わせても良い。
【００２９】
次に、前記シード層５上の導電層の形成が不要な領域にレジスト膜（図示略）を形成し、図７（ｂ）に示すように、このレジスト膜をマスクとして露出したシード層５上に、めっき、スパッタ、蒸着等により導電層６である金属層を形成する。この導電層６の形成によって、ポスト７Ｄの導電層１６０や、絶縁層３上の再配線層６ａが形成される。樹脂製突部４に目的形状の導電層１６０が被覆形成されることで、ポスト７Ｄが形成される。
ポスト７Ｄの導電層１６０は、樹脂製突部４の表面に沿った形状（詳細にはシード層５の表面に沿った形状）に形成される。ポスト７Ｄの頂部７ａでは、樹脂製突部上面４ｂの凹凸に沿った凹凸形状に導電層１６０が形成される。つまり、ここでは、樹脂製突部上面４ｂの溝４ｄに対応して、導電層１６０にも溝７ｂが形成される。これにより、ポスト上面７ｃの凹凸が形成される。
【００３０】
導電層６である金属層としては、樹脂製突部４に対する被覆膜厚の安定や、被着性、膜強度等の点では、めっきにより形成されたＣｕめっき層等が適切であるが、これに限定されず、Ｃｕ以外の金属のめっきによリ形成した金属めっき層、スパッタ、蒸着等により形成された各種金属層であっても良い。
この工程により、Ｓｉウェハ１上に導電層６からなる回路パタンが形成される（再配線層６ａを含む）。導電層６の厚さは、例えば５〜５０μｍ程度である。その後、導電層６上に、例えばＮｉめっき層及びＡｕめっき層（いずれも図示略）を形成して、後の工程で形成する半田バンプの濡れ性の向上を図ること等も可能である。
導電層６の形成後、レジスト膜を除去し、ウェハ１面上に露出している不要なシード層５をエッチング等により除去して導電層６以外の部分に絶縁層３を露出させる。
【００３１】
レジスト膜には、開口部３ａ、樹脂製突部４及びこれらを含む領域における導電層６の形成位置に整合する開口部が、フォトリソグラフィ技術により形成される。また、レジスト膜は、例えばフィルムレジストをラミネートする方法、液体レジストを回転塗布する方法等により形成することができる。
【００３２】
絶縁層３上に形成される再配線層６ａや、樹脂製突部４に被覆、形成される導電層１６０は、この工程により形成された導電層６の一部分である。図５（ａ）、（ｂ）では、樹脂製突部４の全部を覆う形状の導電層１６０を例示しているが、導電層１６０としては、樹脂製突部４の少なくとも上面４ｂと側面４ｃの一部（樹脂製突部側面４ｃの導電層は、上面４ｂの導電層と再配線層６ａとの間を接続する導電層）とに形成されていれば良く、必ずしも樹脂製突部４の全体を覆う必要は無い。このことは、後述する第２〜第４実施形態についても同様である。樹脂製突部４の一部を覆う形状に導電層１６０を形成するには、例えば、樹脂製突部４の一部又は全部を覆うようにして形成した導電層６の一部を除去することで、目的の形状に形成する等の手法が採用可能である。再配線層６ａは、導電層６の形成工程に従って目的の回路パタンに形成されるものの、樹脂製突部４に被覆、形成する導電層は、必ずしも導電層６の形成と同時に目的の形状に形成することに限定されない。
なお、ポスト側面に樹脂製突部を露出させる形状の導電層は、後述する第２〜第４実施形態でも採用可能である。
目的形状の導電層１６０の形成が完了することで、目的のポスト７Ｄがウェハ１上に形成される。
【００３３】
図８（ａ）、（ｂ）は、樹脂製突部の上面と側面の一部とを覆う形状に形成された導電層の一例を示す。なお、この導電層も、前述の図７（ｂ）に示される工程により形成される導電層６の一部として樹脂製突部４に被覆される導電層１６０であるが、説明の便宜上、符号１６１を付して区別することとする。
図８（ａ）、（ｂ）に示す導電層１６１は、樹脂製突部４の頂部４ａ（具体的には樹脂製突部上面４ｂ）に形成された頂部導電層６ｃと、この頂部導電層６ｃから複数方向に放射状に延びるようにして前記樹脂製突部４の側面４ｃ上に線状に被覆された複数本の側面導電層６ｄとを有している。前記側面導電層６ｄは、樹脂製突部４の上面４ｂと略一致する円形の頂部導電層６ｃの周方向の４箇所にほぼ均等配置して接続して形成されている。導電層１６１の側面導電層６ｄは、樹脂製突部４の周囲を取り囲むようにして絶縁層３上にリング状に形成された再配線層６ａである突部囲繞部６ｂと接続されており、これにより、半田バンプ１１と接続される頂部導電層６ｃと再配線層６ａとの間を接続する。
【００３４】
前述の導電層６の形成工程に従えば、例えば、感光性のレジスト膜を用い、フォトリソグラフィ技術により、ポストの導電層の形成位置に整合するパタンを形成し、Ｃｕ等のめっき等により導電層６を形成（シード層５上への導電層６の形成）することで、再配線層６ａとともにポストの導電層１６０をも目的形状に形成する方法が採用される。
樹脂製突部４に形成した導電層６の一部を除去することで目的の形状に形成する方法としては、まず、樹脂製突部４の全体を覆うように導電層６を形成した後、この導電層６の一部を、エキシマレーザ、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ等の加工用レーザを用いて除去したり、樹脂製突部４の全体を覆うように形成した導電層６にフォトリソグラフィ技術によりパタンを形成し、ウェットエッチング、プラズマ加工等のドライエッチングにより、前記導電層６の一部を除去する方法等が採用される。
【００３５】
次に、図５（ａ）に示すように、厚さ１０〜１５０μｍ程度の表面保護用の封止樹脂層８を、少なくともポスト７Ｄの中央部を露出（平面視で、ポスト７Ｄの頂部７ａ上の平坦な上面の中央部が露出）するようにしてウェハ１上に形成する。封止樹脂層８としては、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等が好適に用いられる。
なお、ここでは、封止樹脂層８の具体的構成を、図５（ａ）、図９、図１０に例示しているが、説明の便宜上、区別のため、図５（ａ）に示すものを封止樹脂層８ａ、図９に示すものを封止樹脂層８ｂ、図１０に示すものを封止樹脂層８ｃとして説明する。
【００３６】
図５（ａ）では、ポスト７Ｄよりも高く盛り上げるようにして形成した封止樹脂層８ａを、ポスト７Ｄの上面（頂部７ａの上面７ｃ）の周縁部上にまで形成し、その内側である開口部１０にポスト７Ｄの頂部７ａ上面の少なくとも中央部が露出されるようにしている。封止樹脂層８ａの円形の開口部１０の面積は、ポスト７Ｄの円形の頂部７ａの面積よりも小さくなっている。
【００３７】
ポスト７Ｄを露出させる開口部を有する封止樹脂層８（具体的には封止樹脂層８ａ〜８ｃ）を形成する工程は、例えば、封止樹脂層８を感光性ポリイミド樹脂等の感光性樹脂から構成し、これをフォトリソグラフィ技術によりパターニングすること等が採用可能であるが、これに限定されず、各種方法が採用可能である。
【００３８】
封止樹脂層８を形成したら、次に、ポスト７Ｄ上に半田バンプ１１を形成する。この半田バンプ１１の形成方法としては、めっき法、印刷法、メタルジェット法、ボールマウント等により、ポスト上面７ａ上に半田を設け、この半田を再溶融（リフロー）する。再溶融された半田がポスト上面７ａの凹凸の溝７ｂに入り込むため、これにより形成された半田バンプ１１のポスト７Ｄに対する接合強度が充分に確保される。
ここで、半田バンプ１１と樹脂製突部４の中心同士が、平面視（ウェハ１上から見た方向）で一致していることが、応力分散の点で好ましい。具体的には、平面視で円形の半田バンプ１１と、円形の樹脂製突部４の中心位置とが一致することが好ましい。
【００３９】
このようにして製造された半導体パッケージのポスト７Ｄは、例えば、高さが３０μｍ程度の円錐台状の樹脂製突部４を覆うようにして、シード層５と厚さ２０μｍ程度の導電層１６０が形成され、全体として高さが５０μｍ程度の突起状に形成される。
ポストやウェハ１上に形成した導電層６は、半田バンプ１１と電極２との間を接続する機能を果たす。
【００４０】
前記半導体パッケージ２０Ａでは、回路基板等に対する接続、実装時に生じた応力を、柔軟性を有する樹脂製の突部４により分散するため、ウェハ１に与える歪みを緩和できる。したがって、例えば、ウェハ上に形成した非常に厚い導電層によってポストを形成（メタルポスト）して応力分散する場合に比べて、短時間でポストを形成することができ、半導体パッケージの製造能率の向上、低コスト化を実現できる。また、ポスト７Ｄの高さは、樹脂製突部４の高さによって簡単に調整できるといった利点もある。
さらに、この半導体パッケージ２０Ａでは、ポスト上面７ａの凹凸によって、ポスト７Ｄと半田バンプ１１との間の接合強度を向上できるため、回路基板等に対する接続、実装時に生じた応力を突部４に確実に伝達して、ポスト７Ｄの変形により効果的に分散することができるといった利点があり、半田バンプ１１の剥離、抵抗値の増大等の不都合を確実に防止できる。
また、図８（ａ）、（ｂ）に例示したように、ポストの導電層が、樹脂製突部の側面の一部のみを被覆する形状であると、ポストがより変形しやすくなるため、回路基板等の接続時の応力を、非常に効率良く分散、吸収することができる。
【００４１】
ポスト７（ポスト７Ｄを含む）の応力分散、吸収性能は、ウェハ１上を封止する封止樹脂層の形状によっても左右される。
図１（ａ）等に示す本発明に係る半導体パッケージ２０に適用可能な封止樹脂層８としては、図５（ａ）の封止樹脂層８ａに限定されず、図９、図１０に示した封止樹脂層８ｂ、８ｃも採用可能である。図９、図１０に示す封止樹脂層８ｂ、８ｃは、いずれも、ポスト７の頂部７ａが露出されるようにしてウェハ１上を覆って封止するものである。図５（ａ）、図９、図１０に示す封止樹脂層８ａ、８ｂ、８ｃは、後述する各実施形態の半導体パッケージ等、本発明に係る各種半導体パッケージに適用できる。
【００４２】
図９に示す封止樹脂層８ｂはポスト７の周囲に溝を形成した形状であり、この封止樹脂層８ｂには、ポスト７の外側にポスト７の円形の頂部７ａの外側に同心円状に、前記ポスト頂部７ａよりも面積が大きい円形の開口部１０ａが形成されている。封止樹脂層８ｂの開口部１０ａは、外側から内側に向かって落ち込んで、ポスト７の周囲を取り囲むようなリング状の溝を形成しており、ポスト７の上部を除く部分を覆うようになっているため、特にポスト７上部の変形が封止樹脂層８によって拘束されない。このため、図５（ａ）に示す封止樹脂層８ａに比べてポスト７が変形しやすくなっており、ポスト７による応力分散、吸収性能を向上できる。
【００４３】
図１０に示す封止樹脂層８ｃは、ポスト７の頂部７ａ付近を除く部分を埋設、封止した形状になっている。この封止樹脂層８ｃの開口部１０ｂは、ポスト７を取り囲むようになっているため、その開口面積は、ポスト７の頂部７ａよりも大きいことは言うまでも無い。また、この封止樹脂層８ｃは、ポスト７の下部を上面として形成されており、ポスト７の傾斜された側面（樹脂製突部４の外形に対応してポスト７の側面も傾斜されている）に乗り上げた形状の薄肉部８ｄによってポスト７の側面下部及びその周囲を封止するようになっている。したがって、図５（ａ）の封止樹脂層８ａに比べて、ポスト７が変形しやすくなっており、この形状の封止樹脂層８ｃを採用することで、ポスト７の応力分散、吸収性能を向上できる。しかも、この封止樹脂層８ｃでは、薄肉部８ｄによってポスト７側面全体を覆ってポスト７近傍の封止を確実にすることが可能であり、また、その場合でも、変形容易な薄肉部８ｄによってポスト７の変形を拘束しないから、ポスト７に優れた応力分散、吸収性能を確保できる。上面位置をポスト７の頂部７ａよりも低く形成した封止樹脂層８ｃでは、ポスト７の頂部７ａを確実に露出させることができ、回路基板等に対するポスト７の接続状態、電気導通を確実に確保でき、信頼性を向上できる等の利点がある。
但し、封止樹脂層８ｃでは、ポスト７の側面下部及びその周囲を変形容易な薄肉部８ｄで封止してポスト７の変形を容易にすることが重要であり、ポスト７から離れた所では、その上面位置等は自由であり、例えば、上面位置がポスト７の頂部７ａよりも高くなる厚さで形成することも可能である。
【００４４】
（第２実施形態）
次に、本発明の第２実施形態を、図１１、図１２（ａ）、（ｂ）を参照して説明する。
図１１に示すように、第２実施形態の半導体パッケージ３０は、ポスト７として、第１実施形態の半導体パッケージ２０Ａのポスト７Ｄと異なるポスト３７を備えたものである。この半導体パッケージ３０の他の部分の構成は、第１実施形態の半導体パッケージ２０と同様である。
この半導体パッケージ３０のポスト３７は、頂部４ａに平坦な上面４ｂを有する円錐台状の樹脂製突部４にシード層５及び導電層１６０が被覆されたものである点は第１実施形態のポスト７Ｄと同様であるが、その頂部３７ａの上面３７ｂには、該導電層１６０が形成されずに前記導電層１６０を溝状に切り欠いた形状に確保された導電層被覆除外部３１によって溝７ｂが形成され、前記導電層被覆除外部３１（溝７ｂ）と前記導電層１６０とによって、凹凸を有する上面３７ｂが形成されている。図１１では、溝７ｂが複数本（３本）形成されており、ポスト上面３７ｂとしては、例えば図２（ｂ）と同様の構成等が採用される。
【００４５】
この半導体パッケージ３０の製造方法は、ポスト３７の形成に係る工程のみが第１実施形態の半導体パッケージ２０Ａの製造方法と異なっており、ウェハ１上に絶縁層３を形成して、この絶縁層３上に樹脂製突部４を形成する工程（図６（ｃ）に示される工程）までは、第１実施形態の半導体パッケージ２０Ａの製造方法と同様に行うことができる。
図６（ｃ）に示される工程によって、平坦な上面４ｂを有する樹脂製突部４が形成されたなら、この上面４ｂに凹凸を形成することなく、電解めっき用の薄いシード層５をウェハ１の全面又は必要領域（ポスト３７の導電層１６０や、絶縁層３上の再配線層６ａ等を形成する領域）に形成する（図１２（ａ）参照）。シード層５の材質、形成手法等は、第１実施形態にて説明したものと同様である。樹脂製突部４では、該樹脂製突部４の表面に沿った形状にシード層５が被覆形成されるが、ここでは、樹脂製突部上面４ｂには凹凸を形成していないので、樹脂製突部上面４ｂ上に形成されるシード層５は、平坦な樹脂製突部上面４ｂに対応する平坦形状に形成される。
【００４６】
次いで、このシード層５上に形成したレジスト膜（図示略）をマスクとして露出したシード層５上に、ポスト３７の導電層１６０や再配線層６ａ等となる導電層６である金属層を銅めっき、あるいは銅、ニッケル、金の三層めっきにより形成する。前記レジスト膜によって、導電層被覆除外部３１（図１１参照）が確保される。これにより、図１２（ｂ）に示すように、ポスト上面３７ｂの位置に、所望の形状の導電層被覆除外部３１を確保して、導電層１６０が形成される。
導電層１６０や再配線層６ａ等である導電層６の形成が完了したら、めっきに用いたレジスト膜を除去し、導電層被覆除外部３１に露出したシード層５等の必要なシード層５を保護膜で保護して、不要なシード層５をエッチングにより除去した後、前記保護膜の除去等を行う。樹脂製突部４に目的形状の導電層１６０が形成されることで、ポスト３７が完成される。
ポスト３７が形成されたなら、封止樹脂層８や半田バンプ１１の形成を、第１実施形態と同様に行うことで、半導体パッケージ３０を形成することができる。
【００４７】
この半導体パッケージ３０でも、柔軟性を有する樹脂製の突部４を内蔵するポスト３７を有することによる効果、すなわち、回路基板等に対する接続、実装時に生じた応力の分散によってウェハ１に与える歪みを緩和できること、特にポストのめっき時間の短縮によって短時間かつ低コストでポスト３７を形成できること等は、第１実施形態と同様である。また、ポスト上面３７ａの凹凸によって、ポスト３７と半田バンプ１１との間の接合強度を向上できるため、回路基板等に対する接続、実装時に生じた応力を突部４に確実に伝達して、ポスト３７により効果的に分散できることも、第１実施形態と同様である。
この半導体パッケージ３０の製造方法では、樹脂製突部上面４ｂへの凹凸の形成ではなく、樹脂製突部４への導電層１６０のめっき工程において導電層被覆除外部３１を確保することで、ポスト上面３７ｂの凹凸を形成できるため、ポスト３７の形成に掛かる時間の短縮が容易である（図６（ｄ）の樹脂製突部上面４ｂに凹凸を形成する工程が不要）。
また、この半導体パッケージ３０では、導電層被覆除外部３１（溝）に露出するシード層５が、半田バンプ１１と樹脂製突部４との界面に残り、半田バンプ１１の密着性の向上と金属拡散の防止のためのアンダーバンプメタル（ＵＢＭ）として機能するため、ポスト３７に対する半田バンプ１１の接合強度の一層の向上や、一層の長期信頼性の確保を実現できる。
【００４８】
（第３実施形態）
本発明の第３実施形態を、図１３（ａ）〜（ｄ）を参照して説明する。
この第３実施形態では、前述の第２実施形態の製造方法と同様の手順で、樹脂製突部４を被覆（詳細には樹脂製突部４を被覆するシード層５上を被覆）する導電層１６０を形成（図１３（ａ）参照。導電層６の被覆による形成）した後、導電層被覆除外部３１に露出するシード層５を含めて不要なシード層５をエッチングにより除去する（図１３（ｂ）参照）。次いで、図１３（ｃ）に示すように、ウェハ、絶縁層及び再配線層を封止するとともに導電層１６０が被覆された樹脂製突部４の頂部を露出させる開口部４３を有する封止樹脂層８を形成し、前記開口部４３の内側の領域に薄いアンダーバンプメタル層４２（以下「ＵＢＭ層４２」と略称する場合がある）を被覆することでポスト４１（７）を形成する（図１３（ｄ）参照）。ポスト４１の上面４１ｂには、前記導電層被覆除外部３１に対応する溝７ｂが形成され、この溝７ｂによって、ポスト上面４１ｂの凹凸が形成される。図１３（ｄ）では複数本（図では３本）の溝７ｂが形成されており、ポスト上面４１ｂとしては、平面視した形状が、例えば図２（ｂ）と同様のものが採用される。そして、半田バンプ１１（図示略）をポスト４１の頂部４１ａ上に形成することで、半導体パッケージが形成される。ポスト４１の頂部４１ａでは、導電層１６０の表面や前記導電層被覆除外部３１に露出する樹脂製突部４（あるいは樹脂製突部４上に形成された保護層）上に被覆されて凹凸形状に形成されたＵＢＭ層４２によって、ポスト頂部４１ａの上面４１ｂに凹凸が形成されているから、ポスト４１に対する半田バンプ１１の接合強度を向上できる。また、溝７ｂの向きによって、所望の方向に接合強度の方向性を確保できる。
この実施形態の半導体パッケージでは、ポスト上面４１ｂがＵＢＭとして機能するＵＢＭ層４２によって被覆されるため、半田バンプ１１の接合状態等の長期信頼性を向上できるといった利点もある。また、この実施形態の半導体パッケージの製造方法では、ＵＢＭ層４２を被覆する工程を、封止樹脂層８の形成後に、この封止樹脂層８をマスクとして行えるため、別途、レジスト膜を形成する必要が無く、工程数を減少できるといった利点もある。
【００４９】
第２、第３実施形態では、樹脂製突部４に導電層を被覆する工程を、無光沢浴を用いて、低電流密度でのめっきで行うことが好ましい。これにより、樹脂製突部上面４ｂに被覆される導電層１６０と導電層被覆除外部３１とによって形成される凹凸をより大きくできるため、半田バンプ１１とポストとの間の接合強度の向上の点で有利である。
【００５０】
本発明に係る半導体パッケージは、ウェハ１上の導電層６（再配線層６ａ）上に積層回路を形成することで、これ自体で半導体装置を構成することができる。また、この半導体パッケージは、半田バンプを回路基板に接続して、例えば電子装置に組み込まれる。電子装置とは、前記回路基板と周辺機器を組み合わせたものであり、例えば、モービルホンやパーソナルコンピュータ等である。
【００５１】
（樹脂製突部を持たない半導体パッケージ）
図１４は、樹脂製突部を持たない半導体パッケージの例として、ウェハレベルＣＳＰ８０（以下、ＣＳＰ８０と略称する。ＣＳＰ：Chip Size/Scale Package）を示す。
図１４中、符号８１はウェハ、８２は電極、８３は絶縁層、８４は導電層、８５は封止樹脂層、８６は半田バンプ、８７は銅製のポスト、８８はアンダーバンプメタル層（ＵＢＭ層）である。
ＣＳＰ８０は、電極８２が設けられたウェハ８１と、このウェハ８１上に形成された絶縁層８３と、この絶縁層８３の前記電極８２に整合する領域に形成された開口部を介して前記電極８２に接続された導電層８４と、前記ウェハ８１、前記絶縁層８３及び前記導電層８４を封止する封止樹脂層８５と、この封止樹脂層８５を貫通し頂部８７ａに半田バンプ８６が形成されたポスト８７とを有している。
半田バンプ８６は、ポスト８の頂部８７ａの上面８７ｂに設けられた半田を再溶融（リフロー）することで、ポスト上面８７ｂに形成された凹凸（凹凸を形成する溝８７ｃ）に一部が入り込んだ状態に形成されているため、ポスト８７に対して優れた接合強度が確保されており、容易には剥離等を生じないようになっている。このため、回路基板等の接続時に生じる応力をポスト８７に確実に伝達して、ポスト８７によって効果的に分散、吸収できる。図１４では、ポスト上面８７ｂに３本の溝８７ｃが形成されており、図示を略すが、ポスト上面８７ｂは、丁度図２（ｂ）と同様に、それぞれ所定の基準方向に並行として形成された３本の直線状の溝８７ｃを有する構成になっており、これら溝８７ｃによって半田バンプ１１の接合強度の方向性が与えられている。溝８７ｃは、例えばフォトリソグラフィ技術等で形成したマスクを用いて、ウェットエッチング、プラズマエッチングに代表されるドライエッチング、レーザ加工等によりポスト上面８７ｂの一部を除去して形成する。
なお、この実施形態の封止樹脂層８５は、図５（ａ）、図９、図１０に示す封止樹脂層８ａ、８ｂ、８ｃと同様の構成を採用できる。
【００５２】
図１４に示す例でも、ポストの半田バンプが形成される上面の溝の形成本数、形状等は、前述した実施の形態の半導体パッケージのポスト上面の溝と同様に各種採用可能である。但し、この溝は、上面を横断する基準方向に並行して延在形成される。また、ポスト上面や上面に形成される溝や突条は、予想される応力の作用方向に対して直交する方向に延在形成される。
【００５３】
上述した実施の形態においては、ポストに形成した溝以外の部分が、突条として機能する。また、樹脂製突部を有するポストでは、例えば突条を有する形状に形成した樹脂製突部に導電層を被覆すること等によって、ポスト上面に突条を形成することも可能である。
【００５４】
なお、本発明は、前記実施の形態に限定されず、各種変更が可能である。
例えば、ウェハ上に形成するポストは、樹脂製突部外形にしたがったほぼ円錐台状のものに限定されず、例えば円柱状、角錐台状、半球状（ドーム状）等、各種形状が採用可能である。
樹脂製突部の頂部に、該頂部の凹凸に沿った凹凸の表面形状を有する導電層を被覆形成することでポスト上面の凹凸を形成する場合（前述の第１実施形態がこれに属する）、導電層の凹凸の表面形状は、樹脂製突部の頂部の凹凸と精密に一致されている必要は無く、樹脂製突部の頂部の凹凸形状に概略沿った凹凸になっていれば良い。つまり、樹脂製突部の頂部の凹凸に沿った凹凸形状の導電層表面は、半田バンプとの接触面積の増大、凹凸の凹部に入り込んだ半田バンプの半田の引き抜き抵抗等によって、半田バンプとの接合強度を高めるものであり、導電層表面の凹凸の形状の詳細は半田バンプとの接合強度を高められるものであれば良く、各種形状が採用可能である。
また、ポスト上面の凹凸の形成は、樹脂製突部の頂部の凹凸を利用して凹凸の表面形状を有する導電層を形成することに限定されず、樹脂製突部頂部に被覆された導電層の表面粗化エッチング、一部除去、樹脂製突部頂部への導電層の被覆形成時に導電層が形成されない導電層被覆除外部を確保すること、等の手法によっても形成可能であるが、いずれの手法でも、ポスト上面の凹凸の形状は、半田バンプとの接触面積の増大や、凹凸の凹部に入り込んだ半田バンプの半田の引き抜き抵抗等によって半田バンプとの接合強度を高めるものであれば良く、各種形状が採用可能である。前記「各種形状」の凹凸とは、例えば図４、図５等に例示したようにポスト上面に規則的に形成された凹凸のみを意味するものでは無く、ポスト上面上に不規則に配置されたものや、ポスト上面に樹枝状になっているもの、溝や穴の断面（深さ方向に沿った断面）が樹枝状になっているもの等も、本発明における凹凸に含まれる。
【００５５】
また、本発明によれば、ウェハ上に設けられた全てのポスト電極（樹脂製突部に目的形状の導電層が被覆形成されたもの等、回路基板等に電気的に接続される導電性部分を有するポスト）の形状や、ウェハ上におけるポスト電極の配置が、応力吸収に好適なものになっていることに必ずしも限定されない。要求される信頼性の程度に応じて、例えば、ポスト電極の形状が応力緩和方向と異なっていたり、ウェハ上でのポスト電極の配置が必ずしも応力の緩和に適したものになっていなかったり、ダミーのポスト電極が存在していても良い。応力緩和方向とは異なるポスト電極の形状とは、その形状によって付与された変形容易な方向性が応力緩和方向と一致しない場合や、変形容易な方向性を付与しない電極形状である場合や、ポスト全体に導電層が被覆形成されている場合等を含む。ダミーのポスト電極とは、再配線層と接続されずに単独で存在するポスト電極であり、チップ（ウェハ）表面の応力バランスの整合を目的の一つとして設けられるポスト電極である。
また、頂部導電層と再配線層との間を接続する線状、扇型等に形成されている側面導電層のポストの側面における形成位置によっても、ポストに変形容易な方向性を付与することができ、本発明は、各実施形態に示されるような複数の側面導電層がポストに存在する構成を対象とするだけでなく、１本の側面導電層の場合で、側面導電層の位置によって変形容易な方向性を付与する場合も含むものである。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、ポスト頂部の上面に形成された凹凸によって、ポストに対する半田バンプの接合強度を向上できるため、半田バンプの剥離や抵抗値の増大等を防止できる。このため、従来、応力緩和用に用いられていた緩衝部材を設置すること無く、半田バンプの剥離や抵抗値の増大等を防止することが可能になり、前記緩衝部材を用いることに比べて、厚さ寸法の縮小、低コスト化等を実現できる。この発明では、さらに、ポスト上面の凹凸を、該上面上を横断する基準方向と並行して延在形成された溝又は突条によって形成することで、前記接合強度を特に有効に確保できる方向性が得られる。前記基準方向を、前記ポストに予想される横方向（ウェハにほぼ沿った方向）の応力の作用方向に対してほぼ直交する方向に設定することで、回路基板等の接続時にポストに作用する特定方向の応力に対して、半田バンプの接合強度をより効果的に確保できる。請求項１記載のように、各ポストの前記凹凸を形成する溝又は突条が、前記ウェハ上の前記ポストが形成される領域の中央部を中心とする半径方向に対してほぼ直交する方向に延在されていると、ウェハの回路基板との接続時に各ポストに作用する応力をより効果的に分散、吸収することができ、半田バンプの剥離防止等の他、ウェハの歪み発生の防止等の効果も得られる。
【図面の簡単な説明】
【図１】 本発明に係る実施形態の半導体パッケージを示す図であって、（ａ）はポストを避けた位置を断面視した断面図、（ｂ）は（ａ）の半導体パッケージのポストを示す斜視図である。
【図２】 半田バンプが形成されるポスト上面に直線状の溝を複数本形成した例を示す図であって、（ａ）はポストを避けた位置を断面視した断面図、（ｂ）はポスト上面を示す平面図である。
【図３】 （ａ）、（ｂ）は、半導体パッケージのポスト上面の凹凸形状の別態様を示す断面図である。
【図４】 半導体パッケージのポスト形成領域におけるポストの配置及び各ポスト上面の溝の向きを示す平面図である。
【図５】 本発明の第１実施形態の半導体パッケージを示す図であって、（ａ）は断面図、（ｂ）はポスト上面を示す平面図である。
【図６】 （ａ）〜（ｄ）は第１実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図７】 （ａ）〜（ｃ）は第１実施形態の半導体パッケージの製造方法の図６以降の工程を工程順に示す断面図である。
【図８】 第１実施形態の半導体パッケージのポストの導電層として、該ポストの頂部上面を被覆する頂部導電層と、該ポストの側面の一部を被覆する側面導電層とを有する導電層を形成した例を示す図であって、（ａ）は断面図、（ｂ）はポストとその近傍を示す平面図である。
【図９】 本発明に係る半導体パッケージのウェハ上に形成する封止樹脂層の別態様を示す断面図である。
【図１０】 本発明に係る半導体パッケージのウェハ上に形成する封止樹脂層の別態様を示す断面図である。
【図１１】 本発明の第２実施形態の半導体パッケージを示す断面図である。
【図１２】 第２実施形態の半導体パッケージの製造方法を示す図であって、（ａ）は平坦な上面を有する樹脂製突部にシード層を被覆した状態を示す断面図、（ｂ）は（ａ）の樹脂製突部上面上のシード層上に導電層被覆除外部を確保して導電層を被覆した状態を示す断面図である。
【図１３】 （ａ）〜（ｄ）は第３実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図１４】 本発明に係る半導体パッケージとしてのＣＳＰを示す断面図である。
【図１５】 従来例のＣＳＰを示す断面図である。
【図１６】 （ａ）〜（ｅ）は、図１５のＣＳＰの製造方法を工程順に示す断面図である。
【図１７】 発明が解決しようとする課題を示す図であって、ウェハ上に複数形成されたポストに対する回路基板の接続時に作用する応力の方向を示す平面図である。
【符号の説明】
１…ウェハ（Ｓｉウェハ）、２…電極（Ａｌパッド）、３…絶縁層、３ａ…開口部、４…樹脂製突部、４ａ…頂部、６ａ…再配線層、７，７Ａ，７Ｂ，７Ｄ……ポスト、７ａ…頂部、７ｂ，７ｄ，７ｅ…溝、７ｃ…上面、８，８ａ，８ｂ，８ｃ…封止樹脂層、１１…半田バンプ、２０，２０Ａ，３０…半導体パッケージ、３７…ポスト、３７ａ…頂部、３７ｂ…上面、４１…ポスト、４１ａ…頂部、４１ｂ…上面、８０…半導体パッケージ（ＣＳＰ）、８１…ウェハ、８２…電極、８３…絶縁層、８５…封止樹脂層、８６…半田バンプ、８７…ポスト、８７ｂ…上面、８７ｃ…溝、１６０，１６１…導電層、Ａ…基準方向、Ｂ…応力の作用方向。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package such as a wafer level CSP (Chip Size / Scale Package) that does not use a wiring board (interposer), and more particularly, a semiconductor package that can reduce the influence of stress acting on a post during connection and improve reliability. It is about.
[0002]
[Prior art]
In recent years, downsizing of semiconductor devices has been promoted, and accordingly, downsizing of packages has attracted attention. For example, various semiconductor packages have been proposed in the Nikkei Microdevices August 1998 and February 1999. Among them, a wafer level CSP using a semiconductor package called a CSP particularly shows a high effect in reducing the size and cost of the package. The CSP is a package that is resin-sealed with the wafer. FIG. 15 is a sectional view showing the structure of a conventional CSP.
FIG. 15 shows a state where the circuit board is mounted on a circuit board. In the following description, the vertical relationship with FIG. 15 is reversed.
[0003]
In the conventional CSP, a plurality of Al pads 52 are formed on a wafer 51. Further, an SiN layer 53 and a polyimide layer 54 that cover the Al pad 52 are formed on the entire surface of the wafer 51. In the SiN layer 53 and the polyimide layer 54, via holes reaching from the surface to the Al pad 52 are formed. A conductor layer 55 is buried in the via hole. Further, a rewiring layer 56 connected to the conductor layer 55 is formed on the polyimide layer 54. The rewiring layer 56 is made of Cu, for example. A sealing resin layer 57 that covers the rewiring layer 56 is provided on the entire surface of the polyimide layer 54. Inside the sealing resin layer 57, Cu posts 58 are formed as metal posts reaching from the surface to the rewiring layer 56. A barrier metal layer 59 is formed on the Cu post 58, and a solder ball 60 such as solder is formed on the barrier metal layer 59.
[0004]
Next, a method for manufacturing the conventional CSP as described above will be described. 16A to 16E are cross-sectional views showing a conventional CSP manufacturing method in the order of steps. In FIGS. 16A to 16E, the rewiring layer and the polyimide layer are omitted.
First, as shown in FIG. 16A, a wafer 61 having a flat surface is prepared. Then, as shown in FIG. 16B, a plurality of metal posts 62 such as Cu posts are formed on the wafer 61 by plating. Next, as shown in FIG. 16C, resin sealing is performed so as to cover all the metal posts 62, thereby forming a resin sealing layer 63. Thereafter, as shown in FIG. 16D, each metal post 62 is exposed by polishing the surface of the sealing resin layer 63. Then, a solder ball 64 such as solder is mounted on the metal post 62 as shown in FIG.
In this way, the CSP as described above is formed. This CSP is then sized to a predetermined size.
[0005]
[Problems to be solved by the invention]
By the way, generally, since the thermal expansion coefficients of the semiconductor package and the circuit board are different, the stress based on the difference of the thermal expansion coefficient concentrates on the terminals (metal posts such as Cu posts) of the semiconductor package. Since solder connection is also used in the CSP as described above, stress based on the difference in thermal expansion coefficient between the semiconductor package and the circuit board or the like tends to concentrate on the terminals of the semiconductor package, and distortion caused by the stress concentrated on the terminals increases. Problems such as electrode peeling and an increase in resistance occur. If the bonding strength between the terminals of the semiconductor package and the solder bumps is insufficient, the solder bumps are peeled off by the stress acting on the terminals when the plurality of posts 62 formed on the wafer 61 are connected to a circuit board or the like. Problems such as an increase in resistance value are likely to occur.
As shown in FIG. 17, when a plurality of posts 62 formed on the wafer 61 are connected to a circuit board or the like, there is a difference depending on the number of solder bumps or the like. Stress tends to act in a radial direction (in the direction of the arrow in FIG. 17) toward the peripheral portion, and the directionality of the stress acting on the post 62 becomes more prominent near the periphery of the wafer 61. For this reason, the above-mentioned problems such as peeling of solder bumps and increase in resistance value become prominent.
In order to avoid such a problem, for example, the wafer and the substrate of the semiconductor package are not directly connected, but are connected through a buffer member interposed therebetween, for example, to reduce the stress. However, stress relaxation using the buffer member increases the thickness dimension after the semiconductor package and the circuit board are connected, and the complexity of the structure and the increase in cost cannot be avoided.
In addition, it is possible to increase the size of the post (usually, there is a limit to the increase in the contact area of the contact portion of the circuit board or the like, resulting in an increase in the height), and to disperse and absorb the stress. In this case, the plating time for forming the metal post having the desired height is very long, and the manufacturing efficiency of the semiconductor package is lowered, so that the problem cannot be solved.
Note that the problems such as peeling of the solder bumps and increase of the resistance value are not limited to the CSP having the metal post as described above, and the structure having the solder bumps in the interposer, the BGA substrate, the flip chip, and the like. In the body, the same occurs due to the bonding strength of the solder bumps. For this reason, there has been a demand for the development of a specific technique that can improve the bonding strength between the conductor (such as the CSP terminal described above) of the structure and the solder bump.
[0006]
The present invention has been made in view of the above-described problems, and the unevenness formed on the top of the post can improve the bonding strength between the post and the solder bump, and the grooves and ridges forming the unevenness can be improved. An object of the present invention is to provide a semiconductor package that can effectively ensure the bonding strength of the solder bumps against the stress caused by the connection of a circuit board or the like and can prevent the solder bumps from peeling off.
[0007]
[Means for Solving the Problems]
The semiconductor package according to claim 1 is a chip size semiconductor package, and includes an insulating layer formed on a wafer provided with an electrode, and an opening formed in a region of the insulating layer that matches the electrode. A rewiring layer connected to the electrode through the sealing resin layer for sealing the wafer, the insulating layer, and the rewiring layer, and connected to the rewiring layer and penetrating the sealing resin layer. And a conductive post having a solder bump formed on the top surface of the top, and the top surface of the post has a groove extending in parallel with a reference direction across the top surface Or the projections and depressions are formed by the ridges, a plurality of posts having the projections and depressions on the top surface of the top are formed on the wafer, and grooves or ridges forming the projections and depressions of each post One semiconductor package area The post is formed so as to extend in a direction substantially perpendicular to the radial direction from the center of the region where the post is formed.
According to a second aspect of the present invention, in the semiconductor package according to the first aspect, the post includes a resin protrusion formed on the insulating layer and a top portion of the resin protrusion. And a conductive layer connected to the rewiring layer and the solder bump.
According to a third aspect of the present invention, in the semiconductor package according to the first or second aspect, the reference direction is substantially orthogonal to an acting direction of a lateral stress expected on the post. .
[0008]
From claim 1 3 In the described invention, the bonding strength between the post and the solder bump can be sufficiently secured by the unevenness formed on the upper surface of the post top. The solder bump is formed by providing solder on the top of the post by ball mounting, plating, dispensing, etc., and remelting (reflowing) the solder. By this remelting, bonding is performed so that the solder enters the unevenness of the top of the post, thereby ensuring excellent bonding strength between the post and the solder bump. As described above, since the bonding strength of the solder bumps can be sufficiently secured, it is possible to prevent the peeling of the solder bumps and the increase of the resistance value, and the thickness dimension at the time of connection by providing a buffer member for stress relaxation as in the conventional example. The inconvenience of increasing the value can be avoided.
[0009]
In the present invention, the unevenness is further formed by grooves or ridges extending in parallel with a reference direction crossing the upper surface of the post top, so that the bonding strength can be particularly effectively secured. It has sex. The reference direction is basically set to a direction (Claim 3) that is substantially orthogonal to the direction of stress acting in the lateral direction (almost along the wafer) expected for the post. As a result, the bonding strength of the solder bump can be more effectively ensured against the stress acting on the post when the circuit board or the like is connected. Therefore, it is possible to sufficiently secure the bonding strength of the solder bump to the post by effectively utilizing the narrow area of the top of the post.
In addition, the groove | channel and protrusion which form an unevenness | corrugation are not limited to one, For example, you may form an unevenness | corrugation by forming several groove | channels and protrusions, respectively. All the grooves and ridges forming the irregularities are formed in parallel with the reference direction.
[0010]
Further, since the stress acting on the post tends to act in a radial direction from the central portion of the wafer in plan view to the peripheral portion, 1 As described, the grooves or ridges forming the unevenness of each post are extended in a direction substantially perpendicular to the radial direction centering on the central portion of the region where the post is formed on the wafer. This can disperse and absorb the stress acting on each post more effectively when connected to the circuit board of the wafer. In addition to preventing the peeling of the solder bumps, it also has the effect of preventing the distortion of the wafer. can get.
[0011]
In the present invention, as described in claim 2, when a post formed by forming a conductive layer on a resin protrusion is used as a post to which a circuit board or the like is connected via a solder bump, the stress generated in the post at the time of connection is reduced. Dispersion and absorption can be achieved by flexible resin protrusions, and inconveniences such as breakage and deformation of posts, peeling of solder bumps, and increase in resistance can be more effectively prevented. Also, since the bonding strength of the solder bumps is improved by the unevenness of the upper surface of the post top, the stress acting at the time of connection with the circuit board or the like is reliably transmitted to the post and is effectively dispersed and absorbed.
In addition, the post according to the first aspect of the invention includes, for example, a metal post formed entirely of copper or the like, or a metal post formed by coating a conductive layer on the metal post. Since the conductive layer is formed by covering the resin protrusion, in comparison with the case where the conductive layer is formed by plating of the conductive metal, the method according to claim 2 is more difficult to form the post than by forming the entire post by plating. The formation time of the semiconductor device can be shortened, and the manufacturing efficiency of the semiconductor package can be improved.
Since the conductive layer coated on the resin protrusion forms a layer having a shape along the surface of the resin protrusion, a post having an outer shape along the outer shape of the resin protrusion is formed. For example, plating, vapor deposition, sputtering, or the like can be used to cover the resin protrusions with the conductive layer.
[0012]
As a method for forming grooves and protrusions for unevenness on the top surface of the post top, for example, the following can be employed.
(1) A mask corresponding to the grooves and protrusions to be formed is formed on the upper surface of the post by a photolithography technique or the like, and a part is removed by dry etching such as wet etching or plasma processing, laser processing or the like. A part of the metal forming the post itself is removed on the upper surface of the metal post, and a part of the conductive layer on the upper surface of the post is removed in the post coated with the conductive layer.
(2) For a post formed by coating a conductive layer on a core material such as a resin protrusion, a conductive layer coating exclusion portion where a conductive layer is not formed on the core material is formed using photolithography technology. A resist film to be secured is patterned, and a conductive metal layer is formed by plating, sputtering, vapor deposition, or the like. Grooves and ridges that form irregularities (the ridges are formed by a conductive layer formed at a place other than the resist film forming portion that secures the conductive layer coating exclusion portion) are formed by the conductive layer coating exclusion portion.
(3) In a post formed by covering a core material such as a resin protrusion with a conductive layer, the upper surface of the core material such as the resin protrusion has unevenness corresponding to the unevenness of the upper surface of the post. An unevenness on the upper surface of the post is formed by forming and forming a conductive layer having an unevenness along the unevenness on the upper surface of the core material by covering the conductive material on the core material including the unevenness.
Among (2), in the formation of the conductive layer by plating, it is preferable to use a matte bath. That is, when the gloss bath is used, the film thickness of the conductive layer formed by plating is stabilized, but in the matte bath, the film thickness is not stabilized by the brightener used in the gloss bath, and the unevenness is large. A plated surface is obtained.
On the other hand, in the case of adopting plating for covering the conductive layer in (3), it is preferable to use a gloss bath. By forming a conductive layer having a stable film thickness by the action of the brightener, An uneven conductive layer that is faithful to the unevenness formed on the core material is formed. The unevenness on the upper surface of the core material can be formed by removing a part of the upper surface of the core material such as a resin protrusion, or forming a protrusion made of a resin or the like using a photolithography technique.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0014]
First, a schematic configuration of a semiconductor package according to an embodiment of the present invention will be described.
1A and 1B are views showing a semiconductor package 20, where FIG. 1A is a cross-sectional view showing a position where the post 7 is avoided, and FIG. 1B is a perspective view showing the post 7 of the semiconductor package 20 of FIG. .
As shown in FIG. 1A, a semiconductor package 20 includes an insulating layer 3 formed on a wafer 1 on which an electrode 2 is provided, and an opening formed in a region matching the electrode 2 of the insulating layer 3. Part 3a, a rewiring layer 6a which is a conductive layer connected to the electrode 2 through the opening 3a, and a sealing resin layer for sealing the wafer 1, the insulating layer 3 and the rewiring layer 6a 8 and a post 7 penetrating through the sealing resin layer 8 and having a solder bump 11 formed on the top 7a.
Here, a silicon wafer is employed as the wafer 1 and may be referred to as “Si wafer 1” hereinafter.
As the electrode 2, various conductive materials can be used, but here, an aluminum pad is used.
[0015]
The post 7 is formed by covering a resin protrusion formed on the insulating layer 3 (see the resin protrusion 4 in FIGS. 5 and 11) with a conductive layer 160. The conductive layer 160 is connected to the rewiring layer 6 a and the solder bump 11. The conductive layer 160 formed on the resin protrusion 4 constitutes an electrode that is electrically connected to a circuit board or the like via the solder bump 11, and an electrical connection is made between the rewiring layer 6 a and the solder bump 11. Fulfill the function of connecting to.
The solder bump 11 is formed on the upper surface 7c of the top portion 7a of the post 7, and high bonding strength is secured between the solder bump 11 and the post 7 by the unevenness formed on the post upper surface 7c. 1A and 1B, the unevenness of the post upper surface 7c is formed by a groove 7b formed in the post upper surface 7c. More specifically, the groove 7b is formed by cutting out the uneven shape of the conductive layer 160 itself that covers the resin protrusion 4 to form the post upper surface 7c, or a part of the conductive layer 160 that forms the post upper surface 7c. It is formed by a conductive layer coating exclusion portion or the like having a conventional shape.
The solder bump 11 is formed in a state where a part of the solder bump 11 enters the groove 7b of the post upper surface 7c by remelting the solder ball provided on the upper surface 7c of the top portion 7a of the post 7 or metal plating on the post upper surface 7c. Therefore, the bonding strength between the post 7 (specifically, the post upper surface 7c) can be improved.
[0016]
Further, in the post 7 having a configuration in which the resin protrusion is covered with the conductive layer, the stress acting on the post can be effectively dispersed and absorbed by the flexibility of the resin protrusion. Inconveniences such as peeling and increase in resistance can be prevented. In the post 7 in which the bonding strength of the solder bump 11 is sufficiently secured by the unevenness of the post upper surface 7c, the stress at the time of connection of the circuit board or the like can be reliably transmitted to the post, so that the stress is effectively dispersed and absorbed by the post. Inconveniences such as peeling of the solder bumps 11 and an increase in resistance value can be prevented more reliably.
[0017]
1A and 1B illustrate a configuration in which a single linear groove 7b is formed on the post upper surface 7c on which the solder bumps 11 are formed, but the present invention is not limited to this. For example, As shown in FIGS. 2A and 2B (FIG. 2B is a plan view showing the post upper surface 7c), a plurality of linear grooves 7b are formed on the post upper surface 7c on which the solder bumps 11 are formed. If so, the bonding strength between the solder bump 11 and the post 7 can be further increased (for convenience of explanation, the post 7 in FIG. 1 is denoted by reference numeral 7A, and the post 7 in FIG. 2A is denoted by reference numeral 7B). Further, as shown in FIG. 3 (a), the groove 7b has an arcuate shape on the upper surface 7c of the post (denoted by reference numeral 7d for convenience of explanation), or has a waveform as shown in FIG. 3 (b). It may be a curved shape (denoted by reference numeral 7e for convenience of explanation). Irregularities on the post upper surface 7c can be formed in any shape of the groove 7b (including the grooves 7d and 7e). These grooves 7b (7d, 7e) are formed in the concavo-convex shape of the conductive layer 160 itself located on the post upper surface 7c (for example, a conductive layer formed in a concavo-convex shape according to the concavo-convex shape on the upper surface of the resin protrusion), the conductive layer on the post upper surface 7c. It is formed by a conductive layer coating exclusion portion or the like secured in a shape obtained by cutting out 160.
Needless to say, the number, size, shape, and the like of the grooves formed on the upper surface of the post are not limited to those illustrated, and can be changed as appropriate.
[0018]
Each of the grooves 7b (7d, 7e) exemplified above is formed so as to extend in parallel with a reference direction (imaginary line A in FIGS. 1 to 3) crossing the post upper surface 7c. As shown in (a) and (b), when a plurality of grooves are formed, the grooves are formed substantially parallel to each other because each groove is parallel to the reference direction. The reference direction here is an expected direction of action of the stress in the lateral direction (direction along the wafer 1) acting on the post 7 when the solder bump 11 of the post 7 is connected to a circuit board or the like (arrow B). Hereinafter, the direction is orthogonal to the “predicted action direction of stress”). Therefore, the groove formed on the post upper surface 7c extends in a direction orthogonal to the expected action direction of the stress, and the post 7 and the solder bump 11 are formed by the unevenness formed on the post upper surface 7c by this groove. In particular, the bonding strength between the solder bumps 11 is increased with respect to the expected action direction of the stress (the directionality of the bonding strength).
[0019]
FIG. 4 is a plan view schematically showing an example of a semiconductor package in which a plurality of posts 7B (7) shown in FIG. 2A are formed. The post 7B is a post formation region (here, a plane) on the wafer. A plurality of dispersed arrangements in the entire view). Further, a post 7 (denoted by reference numeral 7C for convenience of description) is provided in the center portion of the post formation region, in which irregularities on the upper surface 7c are formed by a circular groove 7f. Even in this post 7C, the bonding strength of the solder bump 11 is enhanced by the unevenness formed on the upper surface 7c, but since the unevenness is formed by the circular groove 7f, there is no directionality of the bonding strength.
The grooves 7b forming the irregularities on the upper surface of each post 7B extend in a direction substantially perpendicular to the radial direction from the center of the post formation region. When connecting a plurality of posts of a semiconductor package to a circuit board or the like, stress tends to act in a radial direction (in the direction of arrow C in FIG. 4) from the central portion of the wafer in plan view to the peripheral portion. In each post 7B, the unevenness formed on the upper surface 7c by the groove 7b extending in a direction substantially perpendicular to the direction in which the stress is applied causes the solder bumps 11 to be bonded to the stress in a specific direction acting on the post. Since the strength is effectively exhibited, inconveniences such as peeling of the solder bumps 11 and an increase in the resistance value are surely prevented.
[0020]
4 exemplifies a configuration that employs the post 7B, but is not limited thereto. For example, the post 7A illustrated in FIGS. 1A and 1B, and FIGS. 3A and 3B may be used. The post according to the present invention, such as the post 7 in which the top surface 7c has irregularities formed by the grooves 7d and 7e illustrated in FIG. 7, may be arranged instead of the post 7B. That is, in the semiconductor package according to the present invention, when a plurality of posts having a bonding strength directionality are formed in the post formation region by unevenness on the top surface of the top, grooves and protrusions forming the unevenness are formed on each post. By extending in a direction substantially orthogonal to the radial direction from the central portion of the formation region, it is possible to more effectively realize prevention of peeling of the solder bumps 11 and the like. In addition, since the stress is dispersed and absorbed by the flexibility of the resin protrusion, distortion of the wafer due to the stress can be more effectively prevented.
[0021]
Next, the semiconductor package according to the present invention will be described more specifically.
In addition, each embodiment illustrated below differs in the process regarding the structure of a post | mailbox and formation of a post | mailbox, and it is the same about other structures.
[0022]
(First embodiment)
5A and 5B are diagrams showing the semiconductor package 20A according to the first embodiment of the present invention, in which FIG. 5A is a cross-sectional view, and FIG. 5B is a post 7 of the package 20A (denoted by reference numeral 7D for convenience of explanation). It is a perspective view shown.
In FIG. 5A, illustration of a passivation film 9 and the like which will be described later is omitted.
The post 7D includes a resin protrusion 4 formed on the insulating layer 3, and a conductive layer 160 covering the resin protrusion 4 and connected to the rewiring layer 6a and the solder bump 11. have. The conductive layer 160 formed on the resin protrusion 4 functions to electrically connect the rewiring layer 6 a and the solder bump 11.
Specifically, the post 7 </ b> D is formed by covering the truncated cone-shaped resin protrusion 4 with the conductive layer 160, and has a truncated cone-shaped outer shape along the outer shape of the resin protrusion 4. The top portion 7 a of the post 7 </ b> D is a portion where the conductive layer 160 is formed on the upper surface 4 b of the top portion 4 a of the resin protrusion 4. Concavities and convexities are formed on the upper surface 4b of the resin protrusion by a single linear groove 4d. The top portion 7a of the post 7D is electrically conductive in an uneven shape along the unevenness of the upper surface 4b of the resin protrusion. The layer 160 is covered and formed on the post upper surface 7c by the grooves 7b having a shape corresponding to the grooves 4d of the resin protrusion 4.
The solder bump 11 is formed in a state in which a part of the solder bump 11 enters the groove 7b of the post upper surface 7c by remelting the solder ball provided on the upper surface 7c of the top 7a of the post 7D, metal plating on the post upper surface 7c, or the like. Therefore, the bonding strength between the post 7D (specifically, the post upper surface 7c) can be improved.
[0023]
Next, an example of a method for manufacturing the semiconductor package 20A will be specifically described with reference to the drawings.
FIGS. 6A to 6D and FIGS. 7A to 7C are cross-sectional views showing a method of manufacturing the semiconductor package 20A according to the present invention in the order of steps.
[0024]
First, as shown in FIG. 6A, the entire surface of the Si wafer 1 provided with an integrated circuit (not shown) and its electrodes, for example, the electrode 2 (the entire surface of the upper surface 1a. Is prepared by directly forming a passivation film 9 such as SiN on the upper surface 1a), forming an opening at a position matching the electrode 2 of the passivation film 9, and exposing the electrode 2 .
[0025]
Next, as shown in FIG. 6B, a resin insulating layer 3 having an opening 3 a at a position aligned with the electrode 2 is formed. The insulating layer 3 is made of, for example, polyimide, epoxy resin, or silicone resin, and the thickness thereof is, for example, about 5 to 50 μm. The insulating layer 3 can be formed by, for example, a spin coating method, a printing method, a laminating method, or the like. The opening 3a can be formed by, for example, forming a film of polyimide or the like constituting the resin layer 3 on the entire surface of the wafer 1 and then patterning using a photolithography technique.
[0026]
Next, as shown in FIG. 6C, a resin protrusion 4 made of resin is formed on the insulating layer 3 at a position away from the electrode on the wafer 1. The resin protrusion 4 has a protruding shape protruding on the insulating layer 3 and has a shape having a top portion 4a which is a portion having the largest protruding dimension from the insulating layer 3, such as a trapezoidal shape or a semicircular cross section. Here, it is a shape (conical frustum shape) in which a flat upper surface 4b is formed except for the vicinity of the top of the cone.
The resin protrusion 4 is made of, for example, polyimide, epoxy resin, silicone resin or the like, and the thickness thereof is, for example, about 25 to 100 μm. Further, the resin protrusion 4 can be formed by a spin coating method, a printing method, a laminating method, or the like using the above-described resin such as polyimide.
[0027]
As shown in FIG. 6 (d), grooves 4 d are formed as irregularities on the upper surface 4 b of the resin protrusion 4. The unevenness (groove 4d) can be formed on the upper surface 4b of the resin protrusion 4 by, for example, etching using a pattern formed by a photolithography technique. Dry etching represented by plasma etching, laser processing, and the like can also be employed.
[0028]
Next, as shown in FIG. 7A, a thin seed layer 5 for electrolytic plating is formed on the entire surface of the wafer 1 or a necessary region (region where a conductive layer 6 described later is formed). Here, since the seed layer 5 is coated and formed in a shape along the surface of the resin protrusion 4, the top 4a of the resin protrusion 4 has an uneven shape that matches the unevenness of the resin protrusion upper surface 4b. It is formed.
This seed layer 5 is a metal layer or alloy layer using Cu, Cr, Ti, Ni, W, Ta, Mg, Au, etc., respectively. Specifically, for example, a Cu layer formed by sputtering, for example. And a laminate of Cr layers or a laminate of Cu layers and Ti layers. Moreover, an electroless Cu plating layer may be sufficient, the metal thin film layer formed by the vapor deposition method, the apply | coating method, the chemical vapor deposition (CVD) method, etc. may be used, and these may be combined.
[0029]
Next, a resist film (not shown) is formed in a region where the formation of the conductive layer on the seed layer 5 is unnecessary, and as shown in FIG. 7B, on the seed layer 5 exposed using the resist film as a mask. Then, a metal layer which is the conductive layer 6 is formed by plating, sputtering, vapor deposition or the like. By forming the conductive layer 6, the conductive layer 160 of the post 7D and the rewiring layer 6a on the insulating layer 3 are formed. A post 7 </ b> D is formed by covering the resin protrusion 4 with a conductive layer 160 having a desired shape.
The conductive layer 160 of the post 7D is formed in a shape along the surface of the resin protrusion 4 (specifically, a shape along the surface of the seed layer 5). At the top 7a of the post 7D, the conductive layer 160 is formed in an uneven shape along the unevenness of the resin protrusion upper surface 4b. That is, here, the groove 7b is also formed in the conductive layer 160 corresponding to the groove 4d of the resin protrusion upper surface 4b. Thereby, the unevenness | corrugation of the post upper surface 7c is formed.
[0030]
As the metal layer that is the conductive layer 6, a Cu plating layer formed by plating is appropriate in terms of the stability of the coating film thickness on the resin protrusion 4, adherence, film strength, and the like. However, the present invention is not limited thereto, and may be a metal plating layer formed by plating a metal other than Cu, or various metal layers formed by sputtering, vapor deposition, or the like.
By this step, a circuit pattern made of the conductive layer 6 is formed on the Si wafer 1 (including the rewiring layer 6a). The thickness of the conductive layer 6 is, for example, about 5 to 50 μm. Thereafter, for example, a Ni plating layer and an Au plating layer (both not shown) may be formed on the conductive layer 6 to improve the wettability of solder bumps formed in a later step.
After the formation of the conductive layer 6, the resist film is removed, and the unnecessary seed layer 5 exposed on the surface of the wafer 1 is removed by etching or the like to expose the insulating layer 3 in portions other than the conductive layer 6.
[0031]
In the resist film, the opening 3a, the resin protrusion 4, and the opening that matches the formation position of the conductive layer 6 in the region including these are formed by a photolithography technique. The resist film can be formed by, for example, a method of laminating a film resist or a method of spin-coating a liquid resist.
[0032]
The rewiring layer 6a formed on the insulating layer 3 and the conductive layer 160 covered and formed on the resin protrusion 4 are part of the conductive layer 6 formed by this process. 5A and 5B exemplify the conductive layer 160 having a shape covering the entire resin protrusion 4, the conductive layer 160 includes at least the upper surface 4 b and the side surface 4 c of the resin protrusion 4. (The conductive layer on the resin-made protrusion side surface 4c is only required to be formed between the conductive layer on the upper surface 4b and the rewiring layer 6a). There is no need to cover the whole. The same applies to the second to fourth embodiments described later. In order to form the conductive layer 160 in a shape covering a part of the resin protrusion 4, for example, a part of the conductive layer 6 formed so as to cover a part or all of the resin protrusion 4 is removed. Thus, it is possible to adopt a technique such as forming in a desired shape. Although the rewiring layer 6a is formed in a target circuit pattern in accordance with the formation process of the conductive layer 6, the conductive layer covered and formed on the resin protrusion 4 is not necessarily formed in the target shape simultaneously with the formation of the conductive layer 6. It is not limited to doing.
In addition, the conductive layer having a shape that exposes the resin protrusion on the side surface of the post can also be used in second to fourth embodiments described later.
When the formation of the conductive layer 160 having the target shape is completed, the target post 7 </ b> D is formed on the wafer 1.
[0033]
FIGS. 8A and 8B show an example of a conductive layer formed in a shape covering the top surface and part of the side surface of the resin protrusion. Note that this conductive layer is also a conductive layer 160 covered with the resin protrusion 4 as a part of the conductive layer 6 formed by the process shown in FIG. 7B described above. 161 will be distinguished.
The conductive layer 161 shown in FIGS. 8A and 8B includes a top conductive layer 6c formed on the top 4a of the resin protrusion 4, specifically, the resin protrusion upper surface 4b, and the top conductive layer. A plurality of side surface conductive layers 6d coated linearly on the side surface 4c of the resin protrusion 4 so as to extend radially from 6c in a plurality of directions. The side surface conductive layers 6d are formed by being arranged substantially evenly at four locations in the circumferential direction of a circular top conductive layer 6c that substantially coincides with the upper surface 4b of the resin protrusion 4. The side surface conductive layer 6d of the conductive layer 161 is connected to the protrusion surrounding portion 6b which is a rewiring layer 6a formed in a ring shape on the insulating layer 3 so as to surround the periphery of the resin protrusion 4. Thereby, the top conductive layer 6c connected to the solder bump 11 and the rewiring layer 6a are connected.
[0034]
According to the formation process of the conductive layer 6 described above, for example, a photosensitive resist film is used, a pattern matching the formation position of the conductive layer of the post is formed by photolithography, and the conductive layer is plated by Cu or the like. 6 is formed (formation of the conductive layer 6 on the seed layer 5), and the method of forming the conductive layer 160 of the post into the target shape together with the rewiring layer 6a is employed.
As a method of forming a desired shape by removing a part of the conductive layer 6 formed on the resin protrusion 4, first, after forming the conductive layer 6 so as to cover the entire resin protrusion 4, A part of the conductive layer 6 is removed using a processing laser such as an excimer laser, a carbon dioxide laser, or a UV-YAG laser, or photolithography is applied to the conductive layer 6 formed so as to cover the entire resin protrusion 4. A method of forming a pattern by a technique and removing a part of the conductive layer 6 by dry etching such as wet etching or plasma processing is employed.
[0035]
Next, as shown in FIG. 5 (a), at least the central portion of the post 7D is exposed on the surface protecting sealing resin layer 8 having a thickness of about 10 to 150 μm (on the top 7a of the post 7D in plan view). Are formed on the wafer 1 so that the central portion of the flat upper surface of the substrate is exposed). As the sealing resin layer 8, a polyimide resin, an epoxy resin, a silicone resin, or the like is preferably used.
Here, the specific configuration of the sealing resin layer 8 is illustrated in FIGS. 5A, 9, and 10, but for the sake of convenience of description, the structure shown in FIG. The sealing resin layer 8a, the one shown in FIG. 9 as the sealing resin layer 8b, and the one shown in FIG. 10 as the sealing resin layer 8c.
[0036]
In FIG. 5A, the sealing resin layer 8a formed so as to be raised higher than the post 7D is formed up to the periphery of the upper surface of the post 7D (the upper surface 7c of the top portion 7a), and the opening that is the inside thereof is formed. At least the central portion of the top surface of the top portion 7a of the post 7D is exposed to the portion 10. The area of the circular opening 10 of the sealing resin layer 8a is smaller than the area of the circular top 7a of the post 7D.
[0037]
The step of forming the sealing resin layer 8 (specifically, the sealing resin layers 8a to 8c) having an opening that exposes the post 7D includes, for example, forming the sealing resin layer 8 with a photosensitive resin such as a photosensitive polyimide resin. However, it is not limited to this, and various methods can be adopted.
[0038]
After forming the sealing resin layer 8, next, solder bumps 11 are formed on the posts 7D. As a method for forming the solder bump 11, solder is provided on the post upper surface 7a by plating, printing, metal jet, ball mount, or the like, and the solder is remelted (reflowed). Since the re-melted solder enters the uneven groove 7b on the post upper surface 7a, the bonding strength of the solder bump 11 formed thereby to the post 7D is sufficiently secured.
Here, it is preferable in terms of stress dispersion that the centers of the solder bumps 11 and the resin protrusions 4 coincide with each other in a plan view (direction seen from above the wafer 1). Specifically, it is preferable that the circular solder bumps 11 coincide with the center position of the circular resin protrusion 4 in plan view.
[0039]
The post 7D of the semiconductor package manufactured in this way has, for example, a seed layer 5 and a conductive layer 160 having a thickness of about 20 μm so as to cover the truncated cone-shaped resin protrusion 4 having a height of about 30 μm. As a whole, it is formed in a protrusion shape having a height of about 50 μm.
The conductive layer 6 formed on the post or the wafer 1 functions to connect between the solder bump 11 and the electrode 2.
[0040]
In the semiconductor package 20A, since the stress generated during connection and mounting to a circuit board or the like is dispersed by the resin-made protruding portions 4 having flexibility, the strain applied to the wafer 1 can be alleviated. Therefore, for example, the post can be formed in a shorter time than when the post is formed by a very thick conductive layer formed on the wafer (metal post) and the stress is dispersed, and the manufacturing efficiency of the semiconductor package is improved. Cost reduction can be realized. Further, there is an advantage that the height of the post 7 </ b> D can be easily adjusted by the height of the resin protrusion 4.
Further, in this semiconductor package 20A, the unevenness of the post upper surface 7a can improve the bonding strength between the post 7D and the solder bump 11, so that the stress generated during connection and mounting to the circuit board or the like is reliably applied to the protrusion 4. There is an advantage that it can be transmitted and effectively dispersed by deformation of the post 7D, and inconveniences such as peeling of the solder bumps 11 and an increase in resistance value can be reliably prevented.
Further, as illustrated in FIGS. 8A and 8B, when the conductive layer of the post has a shape that covers only a part of the side surface of the resin protrusion, the post is more easily deformed. It is possible to disperse and absorb the stress at the time of connecting the circuit board or the like very efficiently.
[0041]
The stress distribution and absorption performance of the post 7 (including the post 7D) also depends on the shape of the sealing resin layer that seals the wafer 1.
The sealing resin layer 8 applicable to the semiconductor package 20 according to the present invention shown in FIG. 1A and the like is not limited to the sealing resin layer 8a in FIG. The sealing resin layers 8b and 8c can also be employed. Each of the sealing resin layers 8b and 8c shown in FIGS. 9 and 10 covers and seals the wafer 1 so that the top 7a of the post 7 is exposed. The sealing resin layers 8a, 8b, and 8c shown in FIGS. 5A, 9 and 10 can be applied to various semiconductor packages according to the present invention, such as semiconductor packages of the embodiments described later.
[0042]
The sealing resin layer 8b shown in FIG. 9 has a shape in which a groove is formed around the post 7. The sealing resin layer 8b is concentrically formed on the outside of the post 7 and on the outside of the circular top portion 7a of the post 7. A circular opening 10a having a larger area than the post top 7a is formed. The opening 10a of the sealing resin layer 8b falls from the outside to the inside to form a ring-shaped groove that surrounds the periphery of the post 7, and covers the portion other than the top of the post 7. Therefore, the deformation of the upper portion of the post 7 is not restricted by the sealing resin layer 8. For this reason, compared with the sealing resin layer 8a shown to Fig.5 (a), the post | mailbox 7 becomes easy to deform | transform and the stress dispersion | distribution by the post | mailbox 7 and absorption performance can be improved.
[0043]
The sealing resin layer 8c shown in FIG. 10 has a shape in which a portion excluding the vicinity of the top portion 7a of the post 7 is embedded and sealed. Since the opening 10 b of the sealing resin layer 8 c surrounds the post 7, the opening area is obviously larger than the top 7 a of the post 7. The sealing resin layer 8c is formed with the lower portion of the post 7 as the upper surface, and the inclined side surface of the post 7 (the side surface of the post 7 is also inclined corresponding to the outer shape of the resin protrusion 4). The lower portion of the side surface of the post 7 and the periphery thereof are sealed by the thin-walled portion 8d that has a shape riding on the bracket. Therefore, the post 7 is more easily deformed than the sealing resin layer 8a of FIG. 5 (a). By adopting this shape of the sealing resin layer 8c, the stress distribution and absorption performance of the post 7 can be improved. Can be improved. In addition, in this sealing resin layer 8c, it is possible to cover the entire side surface of the post 7 with the thin portion 8d to ensure sealing in the vicinity of the post 7, and even in this case, the thin portion 8d that is easily deformed Since the deformation of the post 7 is not constrained, excellent post stress distribution and absorption performance can be secured. In the sealing resin layer 8c whose upper surface is formed lower than the top portion 7a of the post 7, the top portion 7a of the post 7 can be reliably exposed, and the connection state and electrical conduction of the post 7 to the circuit board and the like are reliably ensured. And there are advantages such as improved reliability.
However, in the sealing resin layer 8c, it is important that the lower portion of the side surface of the post 7 and the periphery thereof are sealed with a thin-walled portion 8d that can be easily deformed so that the post 7 can be easily deformed. The upper surface position and the like can be freely set. For example, the upper surface position can be formed with a thickness higher than the top portion 7a of the post 7.
[0044]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. 11, FIG. 12 (a), and (b).
As shown in FIG. 11, the semiconductor package 30 of the second embodiment includes a post 37 that is different from the post 7D of the semiconductor package 20A of the first embodiment. The configuration of other parts of the semiconductor package 30 is the same as that of the semiconductor package 20 of the first embodiment.
The post 37 of this semiconductor package 30 is that the seed layer 5 and the conductive layer 160 are coated on the frustoconical resin protrusion 4 having a flat upper surface 4b on the top 4a. 7D, but the upper surface 37b of the top portion 37a is not formed with the conductive layer 160, and the conductive layer 160 is not formed in a groove shape. The conductive layer coating exclusion portion 31 (groove 7b) and the conductive layer 160 form an upper surface 37b having irregularities. In FIG. 11, a plurality of (three) grooves 7b are formed, and the post upper surface 37b employs, for example, the same configuration as in FIG.
[0045]
The manufacturing method of the semiconductor package 30 is different from the manufacturing method of the semiconductor package 20A of the first embodiment only in the process related to the formation of the post 37. The insulating layer 3 is formed on the wafer 1, and the insulating layer 3 Up to the step of forming the resin protrusion 4 (the step shown in FIG. 6C) can be performed in the same manner as the method of manufacturing the semiconductor package 20A of the first embodiment.
If the resin protrusion 4 having the flat upper surface 4b is formed by the process shown in FIG. 6C, the thin seed layer 5 for electrolytic plating is formed on the wafer 1 without forming irregularities on the upper surface 4b. On the entire surface or a necessary region (region in which the conductive layer 160 of the post 37 and the rewiring layer 6a on the insulating layer 3 are formed) (see FIG. 12A). The material and formation method of the seed layer 5 are the same as those described in the first embodiment. In the resin protrusion 4, the seed layer 5 is formed so as to cover the surface of the resin protrusion 4. However, in this case, since the resin protrusion upper surface 4 b is not uneven, The seed layer 5 formed on the protrusion-made upper surface 4b is formed in a flat shape corresponding to the flat resin-made protrusion upper surface 4b.
[0046]
Next, on the exposed seed layer 5 using a resist film (not shown) formed on the seed layer 5 as a mask, a metal layer, which is the conductive layer 6 that becomes the conductive layer 160 of the post 37, the rewiring layer 6a, etc., is made of copper. It is formed by plating or three-layer plating of copper, nickel and gold. The resist film secures the conductive layer coating exclusion portion 31 (see FIG. 11). Thereby, as shown in FIG. 12B, the conductive layer 160 is formed by securing the conductive layer coating exclusion portion 31 having a desired shape at the position of the post upper surface 37b.
When the formation of the conductive layer 6 such as the conductive layer 160 and the redistribution layer 6a is completed, the resist film used for plating is removed, and the necessary seed layer 5 such as the seed layer 5 exposed in the conductive layer coating exclusion portion 31 is removed. After protecting with a protective film and removing the unnecessary seed layer 5 by etching, the protective film is removed. The post 37 is completed by forming the conductive layer 160 having a target shape on the resin protrusion 4.
If the post 37 is formed, the semiconductor package 30 can be formed by forming the sealing resin layer 8 and the solder bump 11 in the same manner as in the first embodiment.
[0047]
In this semiconductor package 30 as well, the effect of having the post 37 incorporating the resin-made protruding portion 4 having flexibility, that is, the distortion applied to the wafer 1 due to the connection to the circuit board or the like and the dispersion of stress generated during mounting is alleviated. As in the first embodiment, the post 37 can be formed in a short time and at a low cost by reducing the post plating time. Further, since the bonding strength between the post 37 and the solder bump 11 can be improved by the unevenness of the post upper surface 37a, the stress generated at the time of connection and mounting to the circuit board or the like is reliably transmitted to the protrusions 4 and the post 37. As in the first embodiment, it can be more effectively dispersed.
In this method of manufacturing the semiconductor package 30, the formation of the conductive layer covering exclusion portion 31 is ensured in the plating step of the conductive layer 160 on the resin protrusion 4 instead of forming irregularities on the resin protrusion upper surface 4 b. Since the unevenness of the upper surface 37b can be formed, it is easy to shorten the time required for forming the post 37 (the step of forming the unevenness on the upper surface 4b of the resin protrusion in FIG. 6D is unnecessary).
Further, in this semiconductor package 30, the seed layer 5 exposed in the conductive layer covering exclusion portion 31 (groove) remains at the interface between the solder bump 11 and the resin protrusion 4, and the adhesion of the solder bump 11 is improved and the metal is removed. Since it functions as an under bump metal (UBM) for preventing diffusion, it is possible to further improve the bonding strength of the solder bump 11 to the post 37 and to ensure further long-term reliability.
[0048]
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIGS.
In the third embodiment, the resin protrusion 4 is covered (specifically, the seed layer 5 covering the resin protrusion 4 is covered) in the same procedure as the manufacturing method of the second embodiment described above. After forming the layer 160 (see FIG. 13A, formed by covering the conductive layer 6), unnecessary seed layer 5 including the seed layer 5 exposed in the conductive layer covering exclusion portion 31 is removed by etching (FIG. 13). 13 (b)). Next, as shown in FIG. 13C, a sealing resin having an opening 43 that seals the wafer, the insulating layer, and the rewiring layer and exposes the top of the resin protrusion 4 covered with the conductive layer 160. The layer 8 is formed, and a post 41 (7) is formed by covering the inner region of the opening 43 with a thin under bump metal layer 42 (hereinafter sometimes abbreviated as “UBM layer 42”) (FIG. 13 (d)). A groove 7b corresponding to the conductive layer coating exclusion portion 31 is formed on the upper surface 41b of the post 41, and the groove 7b forms irregularities on the post upper surface 41b. In FIG. 13 (d), a plurality of (three in the figure) grooves 7b are formed, and the post upper surface 41b adopts the same shape as that shown in FIG. Then, by forming the solder bump 11 (not shown) on the top 41a of the post 41, a semiconductor package is formed. At the top 41 a of the post 41, the surface of the conductive layer 160 and the resin protrusion 4 (or a protective layer formed on the resin protrusion 4) exposed on the conductive layer coating exclusion portion 31 are covered with a concavo-convex shape. Since the UBM layer 42 formed on the upper surface 41 b of the post top portion 41 a is uneven, the bonding strength of the solder bump 11 to the post 41 can be improved. Further, the direction of the bonding strength can be ensured in a desired direction depending on the direction of the groove 7b.
In the semiconductor package of this embodiment, since the post upper surface 41b is covered with the UBM layer 42 functioning as a UBM, there is an advantage that long-term reliability such as the bonding state of the solder bumps 11 can be improved. In the semiconductor package manufacturing method of this embodiment, since the step of covering the UBM layer 42 can be performed after the sealing resin layer 8 is formed using the sealing resin layer 8 as a mask, a resist film is separately formed. There is also an advantage that the number of steps can be reduced because it is not necessary.
[0049]
In the second and third embodiments, it is preferable that the step of covering the resin protrusion 4 with the conductive layer is performed by plating at a low current density using a matte bath. As a result, the unevenness formed by the conductive layer 160 and the conductive layer coating exclusion portion 31 covered on the resin protrusion upper surface 4b can be made larger, so that the bonding strength between the solder bump 11 and the post is improved. Is advantageous.
[0050]
The semiconductor package according to the present invention can form a semiconductor device by forming a stacked circuit on the conductive layer 6 (redistribution layer 6a) on the wafer 1 itself. In addition, this semiconductor package is incorporated in, for example, an electronic device by connecting solder bumps to a circuit board. The electronic device is a combination of the circuit board and peripheral devices, such as a mobile phone or a personal computer.
[0051]
(Semiconductor package without resin protrusions)
FIG. 14 shows a wafer level CSP 80 (hereinafter abbreviated as CSP 80, CSP: Chip Size / Scale Package) as an example of a semiconductor package having no resin protrusion.
In FIG. 14, reference numeral 81 is a wafer, 82 is an electrode, 83 is an insulating layer, 84 is a conductive layer, 85 is a sealing resin layer, 86 is a solder bump, 87 is a copper post, and 88 is an under bump metal layer (UBM layer). ).
The CSP 80 includes the electrode 82 through a wafer 81 provided with an electrode 82, an insulating layer 83 formed on the wafer 81, and an opening formed in a region matching the electrode 82 of the insulating layer 83. A conductive layer 84 connected to the sealing layer, a sealing resin layer 85 that seals the wafer 81, the insulating layer 83, and the conductive layer 84, and solder bumps 86 are formed on the top 87a through the sealing resin layer 85. Post 87.
The solder bump 86 partially melts into the unevenness (groove 87c for forming the unevenness) formed on the post upper surface 87b by remelting the solder provided on the upper surface 87b of the top 87a of the post 8 (reflow). Since it is formed in a state, an excellent bonding strength with respect to the post 87 is ensured, and peeling or the like does not easily occur. For this reason, the stress generated when the circuit board or the like is connected can be reliably transmitted to the post 87 and can be effectively dispersed and absorbed by the post 87. In FIG. 14, three grooves 87c are formed on the post upper surface 87b, and the illustration is omitted. However, the post upper surface 87b is formed in parallel with each other in a predetermined reference direction, just like FIG. 2 (b). The structure has three linear grooves 87c, and the direction of the bonding strength of the solder bumps 11 is given by these grooves 87c. The groove 87c is formed by removing a part of the upper surface 87b of the post by wet etching, dry etching typified by plasma etching, laser processing, or the like using a mask formed by, for example, a photolithography technique.
The sealing resin layer 85 of this embodiment can adopt the same configuration as the sealing resin layers 8a, 8b, and 8c shown in FIGS.
[0052]
Also in the example shown in FIG. 14, the number, shape, and the like of the grooves on the upper surface where the solder bumps of the post are formed can be variously adopted in the same manner as the grooves on the upper surface of the post of the semiconductor package of the above-described embodiment. However, the groove is formed to extend in parallel with a reference direction crossing the upper surface. Moreover, the groove | channel and protrusion formed in the post | mailbox upper surface or upper surface are extended and formed in the direction orthogonal to the action direction of the stress expected.
[0053]
In the embodiment described above, portions other than the grooves formed in the post function as ridges. Further, in a post having a resin protrusion, it is possible to form a protrusion on the upper surface of the post by, for example, covering the resin protrusion formed in a shape having a protrusion with a conductive layer.
[0054]
In addition, this invention is not limited to the said embodiment, A various change is possible.
For example, the post formed on the wafer is not limited to a substantially truncated cone shape according to the outer shape of the resin protrusion, and various shapes such as a columnar shape, a truncated pyramid shape, and a hemispherical shape (dome shape) can be adopted. It is.
When forming the unevenness of the upper surface of the post by covering the top of the resin protrusion with a conductive layer having an uneven surface shape along the unevenness of the top (the first embodiment belongs to this), The surface shape of the unevenness of the conductive layer does not need to be precisely coincident with the unevenness of the top of the resin protrusion, and may be uneven according to the uneven shape of the top of the resin protrusion. In other words, the surface of the conductive layer having a concavo-convex shape along the concavo-convex shape of the top portion of the resin protrusion is increased by contact with the solder bump due to an increase in the contact area with the solder bump, a pull-out resistance of the solder bump entering the concave portion of the concavo-convex portion, etc. The details of the shape of the unevenness on the surface of the conductive layer are only required to increase the bonding strength with the solder bump, and various shapes can be adopted.
Further, the formation of the unevenness on the upper surface of the post is not limited to the formation of a conductive layer having an uneven surface shape using the unevenness on the top of the resin protrusion, and the conductive layer covered on the top of the resin protrusion It can also be formed by techniques such as surface roughening etching, partial removal, securing a conductive layer coating exclusion part where a conductive layer is not formed at the time of coating formation of the conductive layer on the resin protrusion top, Even in this method, the shape of the irregularities on the upper surface of the post may be any shape that increases the bonding strength with the solder bumps by increasing the contact area with the solder bumps or by extracting the solder bumps into the concave portions of the irregularities. Various shapes can be adopted. The irregularities of the “various shapes” do not mean only irregularities regularly formed on the upper surface of the post as exemplified in FIGS. 4 and 5, etc., and are irregularly arranged on the upper surface of the post. Those having a dendritic shape on the upper surface of the post, those having a cross section of the groove or hole (cross section along the depth direction) having a dendritic shape, and the like are also included in the irregularities in the present invention.
[0055]
In addition, according to the present invention, all the post electrodes provided on the wafer (conductive portions electrically connected to a circuit board or the like, such as a resin protrusion having a conductive layer of a desired shape coated thereon) The shape of the post) and the arrangement of the post electrode on the wafer are not necessarily limited to those suitable for stress absorption. Depending on the degree of reliability required, for example, the shape of the post electrode is different from the direction of stress relaxation, the arrangement of the post electrode on the wafer is not necessarily suitable for stress relaxation, or a dummy Post electrodes may be present. The shape of the post electrode different from the stress relaxation direction is the case where the easily deformable direction imparted by the shape does not coincide with the stress relaxation direction, the electrode shape not imparting the easily deformable direction, or the post This includes the case where the entire conductive layer is coated. The dummy post electrode is a post electrode that exists independently without being connected to the redistribution layer, and is a post electrode that is provided for the purpose of matching the stress balance on the chip (wafer) surface.
In addition, the post can be easily deformed depending on the formation position on the side of the post of the side conductive layer formed in a linear shape, fan shape or the like connecting the top conductive layer and the redistribution layer. In addition, the present invention is not limited to a configuration in which a plurality of side surface conductive layers exist in a post as shown in each embodiment, but in the case of a single side surface conductive layer, depending on the position of the side surface conductive layer. This includes the case where a directionality that is easy to deform is imparted.
[0056]
【The invention's effect】
As described above, according to the present invention, the unevenness formed on the top surface of the post top can improve the bonding strength of the solder bump to the post, so that it is possible to prevent peeling of the solder bump, increase in resistance value, and the like. For this reason, it is possible to prevent peeling of solder bumps and increase in resistance without installing a buffer member that has been conventionally used for stress relaxation, compared to using the buffer member, Reduction in thickness and cost can be realized. In the present invention, further, the unevenness of the upper surface of the post is formed by grooves or ridges extending in parallel with the reference direction crossing the upper surface, whereby the bonding strength can be secured particularly effectively. Is obtained. By specifying the reference direction in a direction substantially perpendicular to the direction of stress acting in the lateral direction (almost along the wafer) expected on the post, it is possible to identify the post acting on the post when connecting a circuit board or the like. The bonding strength of the solder bump can be more effectively ensured against the directional stress. Claim 1 As described, the grooves or ridges forming the unevenness of each post are extended in a direction substantially perpendicular to the radial direction centering on the central portion of the region where the post is formed on the wafer. This can disperse and absorb the stress acting on each post more effectively when connected to the circuit board of the wafer. In addition to preventing the peeling of the solder bumps, it also has the effect of preventing the distortion of the wafer. can get.
[Brief description of the drawings]
1A and 1B are views showing a semiconductor package according to an embodiment of the present invention, in which FIG. 1A is a cross-sectional view of a position where a post is avoided and FIG. 1B is a cross-sectional view of the semiconductor package of FIG. It is a perspective view.
FIGS. 2A and 2B are diagrams showing an example in which a plurality of linear grooves are formed on the upper surface of a post on which solder bumps are formed, wherein FIG. 2A is a cross-sectional view of a position avoiding the post, and FIG. It is a top view which shows a post upper surface.
FIGS. 3A and 3B are cross-sectional views showing another embodiment of the uneven shape of the upper surface of the post of the semiconductor package. FIGS.
FIG. 4 is a plan view showing the arrangement of posts in a post formation region of a semiconductor package and the direction of grooves on the upper surface of each post.
5A and 5B are views showing the semiconductor package of the first embodiment of the present invention, where FIG. 5A is a cross-sectional view, and FIG. 5B is a plan view showing a post upper surface.
FIGS. 6A to 6D are cross-sectional views showing the method of manufacturing the semiconductor package of the first embodiment in the order of steps. FIGS.
FIGS. 7A to 7C are cross-sectional views showing steps in FIG. 6 and subsequent steps in the method of manufacturing the semiconductor package of the first embodiment in order of steps.
FIG. 8 shows a conductive layer having a top conductive layer covering the top top surface of the post and a side conductive layer covering a part of the side surface of the post as a conductive layer of the post of the semiconductor package of the first embodiment. It is a figure which shows the formed example, Comprising: (a) is sectional drawing, (b) is a top view which shows a post | mailbox and its vicinity.
FIG. 9 is a cross-sectional view showing another embodiment of a sealing resin layer formed on a wafer of a semiconductor package according to the present invention.
FIG. 10 is a cross-sectional view showing another embodiment of a sealing resin layer formed on a wafer of a semiconductor package according to the present invention.
FIG. 11 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
12A and 12B are views showing a method of manufacturing a semiconductor package according to the second embodiment, wherein FIG. 12A is a cross-sectional view showing a state where a resin protrusion having a flat upper surface is covered with a seed layer, and FIG. It is sectional drawing which shows the state which ensured the conductive layer coating exclusion part on the seed layer on the resin-made protrusion upper surface of (a), and coat | covered the conductive layer.
FIGS. 13A to 13D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a third embodiment in the order of steps.
FIG. 14 is a cross-sectional view showing a CSP as a semiconductor package according to the present invention.
FIG. 15 is a cross-sectional view showing a conventional CSP.
16A to 16E are cross-sectional views showing a method of manufacturing the CSP of FIG. 15 in the order of steps.
FIG. 17 is a diagram showing a problem to be solved by the invention, and is a plan view showing a direction of stress acting when a circuit board is connected to a plurality of posts formed on the wafer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wafer (Si wafer), 2 ... Electrode (Al pad), 3 ... Insulating layer, 3a ... Opening part, 4 ... Resin protrusion, 4a ... Top part, 6a ... Rewiring layer, 7, 7A, 7B, 7D ... Post, 7a ... Top, 7b, 7d, 7e ... Groove, 7c ... Upper surface, 8, 8a, 8b, 8c ... Sealing resin layer, 11 ... Solder bump, 20, 20A, 30 ... Semiconductor package, 37 ... Post , 37a ... top, 37b ... upper surface, 41 ... post, 41a ... top, 41b ... upper surface, 80 ... semiconductor package (CSP), 81 ... wafer, 82 ... electrode, 83 ... insulating layer, 85 ... sealing resin layer, 86 ... solder bumps, 87 ... posts, 87b ... upper surface, 87c ... grooves, 160, 161 ... conductive layer, A ... reference direction, B ... direction of action of stress.

Claims (3)

チップサイズの半導体パッケージであって、
電極（２、８２）が設けられたウェハ（１、８１）上に形成された絶縁層（３、８３）と、この絶縁層の前記電極に整合する領域に形成された開口部（３ａ）を介して前記電極に接続された再配線層（６ａ）と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層（８、８ａ、８ｂ、８ｃ、８５）と、前記再配線層に接続して前記封止樹脂層を貫通して形成され、頂部（７ａ、３７ａ、４１ａ、８７ａ）の上面（７ｃ、３７ｂ、４１ｂ、８７ｂ）上に半田バンプ（１１、８６）が形成された導電性のポスト（７、７Ａ、７Ｂ、７Ｄ、３７、４１、８７）とを有し、
該ポストの頂部の前記上面には、該上面上を横断する基準方向（Ａ）と並行して延在する溝（７ｂ、７ｄ、７ｅ、８７ｃ）又は突条によって凹凸が形成され、
前記凹凸を頂部の上面に有するポストが前記ウェハ上に複数形成され、
各ポストの前記凹凸を形成する溝又は突条が、ひとつの半導体パッケージ領域の前記ポストが形成される領域の中央部から放射状の向きに対してほぼ直交する方向に延在されていることを特徴とする半導体パッケージ（２０、２０Ａ、３０、８０）。A chip-sized semiconductor package,
An insulating layer (3, 83) formed on the wafer (1, 81) provided with the electrode (2, 82), and an opening (3a) formed in a region of the insulating layer aligned with the electrode A rewiring layer (6a) connected to the electrode through the sealing resin layer (8, 8a, 8b, 8c, 85) for sealing the wafer, the insulating layer, and the rewiring layer; A solder bump (11, 86) is formed on the top surface (7c, 37b, 41b, 87b) of the top (7a, 37a, 41a, 87a) by connecting to the wiring layer and penetrating through the sealing resin layer. Conductive posts (7, 7A, 7B, 7D, 37, 41, 87),
On the top surface of the top of the post, irregularities are formed by grooves (7b, 7d, 7e, 87c) or ridges extending in parallel with the reference direction (A) crossing the top surface,
A plurality of posts having the irregularities on the top surface of the top are formed on the wafer,
A groove or a ridge forming the unevenness of each post extends from a central portion of a region of one semiconductor package region where the post is formed in a direction substantially perpendicular to a radial direction. A semiconductor package (20, 20A, 30, 80). 前記ポストは、前記絶縁層上に形成された樹脂製突部（４）と、この樹脂製突部の頂部（４ａ）を含んで前記樹脂製突部を被覆して前記再配線層と前記半田バンプとに接続された導電層（１６０、１６１）とを有することを特徴とする請求項１記載の半導体パッケージ。The post includes a resin protrusion (4) formed on the insulating layer and a top portion (4a) of the resin protrusion to cover the resin protrusion and cover the rewiring layer and the solder. 2. The semiconductor package according to claim 1, further comprising a conductive layer (160, 161) connected to the bump. 前記基準方向が、前記ポストに予想される横方向の応力の作用方向（Ｂ）に対してほぼ直交されていることを特徴とする請求項１または２記載の半導体パッケージ。3. The semiconductor package according to claim 1, wherein the reference direction is substantially orthogonal to an acting direction (B) of a lateral stress expected on the post. 4.
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