JP4361222B2 - Semiconductor package and semiconductor package manufacturing method - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板（インタポーザ）を使用しないウェハレベルＣＳＰ（Chip Size/Scale Package）等の半導体パッケージおよび半導体パッケージの製造方法に係り、特に、接続時にポストに働く応力の影響を緩和して信頼性を向上できる半導体パッケージおよび半導体パッケージの製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の小型化が促進されており、これに伴ってそのパッケージの小型化が注目されている。例えば、日経マイクロデバイス１９９８年８月号及び１９９９年２月号等に種々の半導体パッケージが提案されている。その中でも、特にＣＳＰと呼ばれる半導体パッケージによるウェハレベルＣＳＰは、パッケージの小型化及びコストの低減に高い効果を示す。このＣＳＰは、ウェハごと樹脂封止されたパッケージである。図１５は従来のＣＳＰの構成を示す断面図である。
なお、図１５は回路基板へ搭載される状態を示しており、以下の説明では図１５とは上下関係が逆になっている。
【０００３】
従来のＣＳＰにおいては、ウェハ５１上に複数個のＡｌパッド５２が形成されている。また、ウェハ５１の全面にＡｌパッド５２を覆うＳｉＮ層５３及びポリイミド層５４が形成されている。ＳｉＮ層５３及びポリイミド層５４には、その表面からＡｌパッド５２まで達するビアホールが形成されている。そして、ビアホール内に導体層５５が埋め込まれている。更に、ポリイミド層５４上には、導体層５５に接続された再配線層５６が形成されている。再配線層５６は、例えばＣｕからなる。そして、ポリイミド層５４の全面に再配線層５６を覆う封止樹脂層５７が設けられている。封止樹脂層５７の内部には、その表面から再配線層５６まで達するメタルポストとしてＣｕポスト５８が形成されている。Ｃｕポスト５８上には、バリアメタル層５９が形成されており、このバリアメタル層５９上に半田等のソルダボール６０が形成されている。
【０００４】
次に、上述のような従来のＣＳＰの製造方法について説明する。図１６（ａ）〜（ｅ）は従来のＣＳＰの製造方法を工程順に示す断面図である。なお、図１６（ａ）〜（ｅ）においては、再配線層及びポリイミド層等は省略している。
まず、図１６（ａ）に示すように、表面が平坦なウェハ６１を準備する。そして、図１６（ｂ）に示すように、ウェハ６１上に複数個のＣｕポスト等のメタルポスト６２をめっきにより形成する。次いで、図１６（ｃ）に示すように、全てのメタルポスト６２を覆うように樹脂封止を行い、樹脂封止層６３を形成する。その後、図１６（ｄ）に示すように、封止樹脂層６３の表面を研磨することにより、各メタルポスト６２を露出させる。そして、図１６（ｅ）に示すように、メタルポスト６２上に半田等のソルダボール６４を搭載する。
このようにして、前述のようなＣＳＰが形成される。このＣＳＰは、その後、所定の大きさにダイジングされる。
【０００５】
【発明が解決しようとする課題】
ところで、一般に、半導体パッケージと回路基板等との熱膨張率は相違しているので、この熱膨張率の相違に基づく応力が半導体パッケージの端子（Ｃｕポスト等のメタルポスト）に集中する。前述のようなＣＳＰにおいても半田接続を用いるから、半導体パッケージと回路基板等との熱膨張率の相違に基づく応力が半導体パッケージの端子に集中しやすく、この端子に集中する応力による歪みが大きくなると、電極剥離、抵抗値の増大等の問題が生じてくる。半導体パッケージの端子と半田バンプとの間の接合強度が不充分であると、前記端子に働く応力によって、半田バンプの剥離、抵抗値の増大等の問題が生じやすくなる。
このような問題を回避するには、例えば、半導体パッケージのウェハと基板とを直接接続せず、間に入れた緩衝部材を介して接続すること等により応力緩和を図っている。しかしながら、前記緩衝部材を利用した応力緩和では、半導体パッケージと回路基板とを接続した後の厚さ寸法が大きくなるし、構造の複雑化、コストの上昇等を回避できない。
また、ポストを大型化（通常、回路基板等の接触部分の接触面積の大型化には限界があるから、高さの大型化になる）して、応力を分散、吸収することも考えられるが、これでは、目的の高さのメタルポストを形成するためのめっき時間が非常に長くなり、半導体パッケージの製造能率を低下させてしまうため、問題を解決できない。
なお、前述の半田バンプの剥離、抵抗値の増大等の問題は、前述のようなメタルポストを有するＣＳＰに限定されるものでは無く、インタポーザ、ＢＧＡ基板、フリップチップ等でも、半田バンプを有する構造体では、半田バンプの接合強度に起因して同様に発生する。このため、構造体の導電体（前述のＣＳＰの端子等）と半田バンプとの間の接合強度を向上できる具体的な技術の開発が求められていた。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、
（１）樹脂製突部を有するポスト（端子）の変形によって、回路基板等の接続に伴う応力集中を効率良く緩和できる、
（２）しかも、ポストの頂部に形成した凹凸によって、ポストと半田バンプとの間の接合強度を向上でき、ポストの変形による前記応力集中の緩和を、より効果的に確実に行える、
半導体パッケージおよび半導体パッケージの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載の半導体パッケージは、電極が設けられたウェハ上に形成された絶縁層と、この絶縁層の前記電極に整合する領域に形成された開口部を介して前記電極に接続された再配線層と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層と、この封止樹脂層を貫通し頂部に半田バンプが形成されたポストとを有し、前記ポストは、前記絶縁層上に形成された樹脂製突部と、この樹脂製突部の頂部を含んで前記樹脂製突部を被覆して前記再配線層と前記半田バンプとに接続された導電層とを有し、該導電層は、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有し、前記ポストの頂部には凹凸が形成されていることを特徴とする。
請求項２記載の発明は、請求項１記載の半導体パッケージにおいて、前記ポスト頂部の凹凸が、前記樹脂製突部頂部の凹凸に沿って被覆された導電層によって形成されていることを特徴とする。
請求項３記載の発明は、請求項１記載の半導体パッケージにおいて、前記ポストの頂部には、前記導電層が形成されていない導電層被覆除外部が前記導電層を穴状あるいは溝状に切り欠いた形状に確保され、この導電層被覆除外部と前記導電層とによって、前記ポスト頂部の凹凸が形成されていることを特徴とする。
【０００８】
この発明では、回路基板等が半田バンプを介して接続されるポストが、樹脂製突部に導電層を形成したものであるため、接続時にポストに発生した応力を樹脂製突部の変形（圧縮、曲げ等の変形）によって分散、吸収できる。この構成により、緩衝部材を設けて接続時の厚さ寸法を増大させたり、ポストの大型化によりポストの形成時間の長時間化、半導体パッケージの製造能率の低下を生じさせること無く、接続時に発生する応力を効率良く分散、吸収することができる。
本発明では、さらに、ポストの頂部に形成された凹凸によって、ポストと半田バンプとの接合強度を充分に確保できる点が重要である。半田バンプは、ポストの頂部に形成された凹凸に一部入り込むようにして形成されたり、回路基板等との接続時に溶融された際にポスト上部の凹凸に一部入り込むことで、ポストとの接合強度が確保される。この構成により、回路基板等と半導体パッケージとの間に発生した応力をポストに確実に伝達して、ポストによって確実に分散、吸収させることができる。接合強度の向上によって、半田バンプの剥離等の不都合を確実に防止できる。
【０００９】
請求項４記載の半導体パッケージの製造方法は、電極が設けられたウェハ上に、前記電極に整合する領域に開口部が設けられた絶縁層を形成する工程と、前記絶縁層上に樹脂製突部を形成する工程と、前記開口部を介して前記電極に接続された再配線層を形成する工程と、前記樹脂製突部の頂部に凹凸を形成する工程と、前記樹脂製突部の頂部を含んで前記樹脂製突部を被覆し、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有する導電層を前記再配線層に接続させて形成する工程と、前記導電層上に半田バンプを形成する工程とを有し、前記樹脂製突部に前記導電層を形成するにあたって、前記樹脂製突部の頂部では、前記頂部の凹凸に沿わせて前記導電層を被覆形成することで、該導電層に前記樹脂製突部の頂部の凹凸に沿った凹凸の表面形状を得ることを特徴とする。
請求項５記載の半導体パッケージの製造方法は、電極が設けられたウェハ上に、前記電極に整合する領域に開口部が設けられた絶縁層を形成する工程と、前記絶縁層上に樹脂製突部を形成する工程と、前記開口部を介して前記電極に接続された再配線層を形成する工程と、前記樹脂製突部をその頂部を含んで被覆し、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有する導電層を前記再配線層に接続させて形成し、前記樹脂製突部の頂部には、前記導電層が形成されていない導電層被覆除外部を前記導電層を穴状あるいは溝状に切り欠いた形状に確保して前記導電層を形成する工程と、前記樹脂製突部の頂部を被覆する導電層上に半田バンプを形成する工程とを有することを特徴とする。
請求項６記載の半導体パッケージの製造方法は、電極が設けられたウェハ上に、前記電極に整合する領域に開口部が設けられた絶縁層を形成する工程と、前記絶縁層上に樹脂製突部を形成する工程と、前記開口部を介して前記電極に接続された再配線層を形成する工程と、前記樹脂製突部をその頂部を含んで被覆し、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有する導電層を前記再配線層に接続させて形成する工程と、前記樹脂製突部の頂部を被覆する導電層を粗面化する工程と、前記樹脂製突部の頂部を被覆する導電層上に半田バンプを形成する工程とを有することを特徴とする。
【００１０】
本発明に係る半導体パッケージの製造方法は、半田バンプとポストとの間の接合強度の確保のために、頂部に凹凸を有するポストを形成するものである。
樹脂製突部に被覆した導電層は、樹脂製突部表面に沿った形状の層を形成するため、本発明に係る製造方法では、樹脂製突部の外形にほぼ沿った外形のポストが形成される。樹脂製突部への導電層の被覆は、例えば、めっき、蒸着、スパッタ等が採用可能である。
半田バンプの形成は、ボールマウント、めっき、ディスペンスなどによってポスト頂部に設けた半田の再溶融（リフロー）等によって行う。この再溶融によって、ポスト頂部の凹凸に半田が入り込むようにして接合することで、ポストと半田バンプとの間に優れた接合強度を確保できる。
また、請求項４から６記載の製造方法では、例えば、樹脂製突部を形成する工程と樹脂製突部に導電層を形成する工程との間に、アンダーバンプメタルとして働く金属層をシード層として樹脂製突部に被覆する工程を有していたり、導電層の形成後に少なくとも樹脂製突部の頂部に位置する導電層上に前記シード層を被覆する工程を追加することも可能である。
【００１１】
請求項４記載の製造方法では、樹脂製突部の頂部に形成した凹凸に沿った凹凸形状に被覆形成された導電層によって、ポスト頂部に凹凸が形成される。樹脂製突部の頂部への凹凸の形成には、ウェットエッチング、プラズマエッチングに代表されるドライエッチング、レーザ加工等による一部除去等の手法が採用される。また、樹脂製突部の頂部への凹凸の形成は、樹脂製突部の頂部の一部除去に限定されず、樹脂製突部頂部に樹脂等からなる小突起を形成することなどによっても可能である。
なお、この製造方法では、樹脂製突部へのめっきにより導電層を被覆する場合、光沢浴（光沢剤を用いた光沢めっき）を用いることが好ましい。これにより、より安定膜厚の導電層が形成されるから、樹脂製突部頂部の凹凸に沿った凹凸形状の導電層を安定膜厚で形成することができ、ポスト頂部の凹凸が確実に得られる。
【００１２】
請求項５記載の発明は、樹脂製突部の頂部上に導電層被覆除外部を確保して導電層を形成することで、ポスト頂部の凹凸を形成するものである。
樹脂製突部の頂部に、導電層と、該導電層の一部切り欠いた形状の導電層被覆除外部とを形成する手法としては、例えば以下のものが採用可能である。
▲１▼フォトリソグラフィ技術を利用して、前記導電層被覆除外部を確保するレジスト膜をパタン形成し、めっき、スパッタ、蒸着等により導電層の金属層を形成する、
▲２▼形成した導電層をウェットエッチング、プラズマ加工等のドライエッチング、レーザ加工等により、一部を切り取るようにして除去して導電層被覆除外部を形成する。
▲１▼のめっきによる導電層の形成では、無光沢浴を用いることが好ましい。すなわち、光沢浴を用いた場合はめっきによって形成される導電層の膜厚が安定するが、無光沢浴では、光沢剤による膜厚安定化が作用しない分、凹凸の大きいめっき表面が得られる。
【００１３】
請求項６記載の製造方法は、樹脂製突部頂部を被覆する導電層の粗面化によりポスト頂部の凹凸を形成するものである。導電層の粗面化は、例えば、回路基板製造等において用いられている公知の表面粗化エッチングや、レーザ加工等により行うことができる。前記表面粗化エッチングは、回路基板製造等において、銅層の表面を粗して絶縁層との密着性を向上すること等に用いられている。
【００１４】
また、請求項４から６記載の発明では、ウェハ、絶縁層及び再配線層を封止し、前記樹脂製突部に前記導電層が被覆されたポストを露出させる開口部を有する封止樹脂層を形成する工程を備えていても良い。この場合、前記封止樹脂層の開口部において前記導電層上に半田バンプを形成する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１６】
（第１実施形態）
図１は本発明に係る第１実施形態の半導体パッケージ２０を示す断面図、図２は図１の半導体パッケージ２０のポスト７を示す斜視図である。
なお、図１等では、後述するパッシベーション膜９等の図示を省略している。
【００１７】
図１、図２に示すように、半導体パッケージ２０は、電極２が設けられたウェハ１上に形成された絶縁層３と、この絶縁層３の前記電極２に整合する領域に形成された開口部３ａと、この開口部３ａを介して前記電極２に接続された導電層である再配線層６ａと、前記ウェハ１、前記絶縁層３及び前記再配線層６ａを封止する封止樹脂層８と、この封止樹脂層８を貫通し頂部７ａに半田バンプ１１が形成されたポスト７とを有している。
ここでは、ウェハ１として、シリコンウェハを採用しており、以下「Ｓｉウェハ１」と称する場合がある。
電極２としては、各種導電性材料が採用可能であるが、ここではアルミニウム製パッドを採用している。
【００１８】
前記ポスト７は、前記絶縁層３上に形成された樹脂製突部４と、この樹脂製突部４を被覆して、前記再配線層６ａ及び前記半田バンプ１１に接続された導電層１６０とを有している。樹脂製突部４に形成された前記導電層１６０は、再配線層６ａと半田バンプ１１との間を電気的に接続する機能を果たす。
このポスト７は、具体的には、円錐台状の樹脂製突部４に導電層１６０を被覆形成したものであり、樹脂製突部４の外形に沿った円錐台状の外形を有する。ポスト７の頂部７ａとは、樹脂製突部４の頂部４ａの上面４ｂ上に導電層１６０が形成された部分である。前記樹脂製突部上面４ｂには凹凸が形成されており（図１、図２では凹部４ｄによって凹凸が形成。ここでは凹部４ｄは溝）、この樹脂製突部上面４ｂの凹凸に沿って導電層１６０が凹凸形状に被覆形成されて、ポスト頂部７ａの上面７ｃに凹凸（凹部７ｂ）が形成されている。半田バンプ１１は、ポスト７の頂部７ａの上面７ｃに設けた半田ボールの再溶融、前記ポスト上面７ｃへの金属めっき等によって、一部が、ポスト上面７ｃの凹部７ｂに入り込んだ状態に形成されるため、ポスト７（詳細にはポスト上面７ｃ）との間の接合強度を向上できる。
【００１９】
図１、図２では、半田バンプ１１が形成されるポスト上面７ｃに一本の直線状の溝状の凹部７ｂが形成された構成を例示しているが、これに限定されず、例えば、図３、図４（図４はポスト上面７ｃを示す平面図）に示すように、半田バンプ１１が形成されるポスト上面７ｃに複数本の直線状の溝である凹部７ｂを形成すれば、半田バンプ１１とポスト７との間の接合強度を一層高めることができる。また、図５（ａ）に示すように、ポスト上面７ｃに円形の溝状の凹部７ｄを形成したり、図５（ｂ）に示すように、穴状の凹部７ｅを形成すること等によっても、ポスト上面７ｃの凹凸を形成できる。これら凹部７ｂ、７ｄ、７ｅはいずれも、樹脂製突部上面４ｂを被覆する導電層が、樹脂製突部上面４ｂに形成された凹凸に沿った凹凸形状に形成されることで形成される。
なお、ポスト上面における直線あるいは円形の溝状の凹部７ｂ、７ｄや穴状の凹部７ｅの形成数、大きさ、形状等は、図示したものに限定されず、適宜変更可能であることは言うまでも無い。溝状の凹部は、平面視形状（ポストを頂部側から見た形状）が、例えば、波形に湾曲された形状、屈曲箇所を複数有する形状等、各種形状が採用可能である。
【００２０】
次に、半導体パッケージ２０の製造方法の一例を図面を参照して具体的に説明する。
図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）は、本発明に係る半導体パッケージ２０の製造方法を工程順に示す断面図である。
【００２１】
まず、図６（ａ）に示すように、集積回路（図示せず）及びその電極、例えば、電極２が設けられたＳｉウェハ１の全面（上面１ａの全面。以下もウェハ１の「全面」とは、上面１ａ全面のことを指す）にＳｉＮなどのパッシベーション膜９を直接形成したものを準備し、このパッシベーション膜９の電極２に整合する位置に開口部を形成し、電極２を露出させる。
【００２２】
次に、図６（ｂ）に示すように、電極２に整合する位置に開口部３ａを有する樹脂製の絶縁層３を形成する。絶縁層３は、例えばポリイミド、エポキシ樹脂又はシリコーン樹脂等からなり、その厚さは、例えば５〜５０μｍ程度である。また、絶縁層３は、例えば回転塗布法、印刷法、ラミネート法等により形成することができる。開口部３ａは、例えば、樹脂層３を構成するポリイミド等の膜をウェハ１全面に成膜した後に、フォトリソグラフィ技術を利用してパターニングすることにより形成できる。
【００２３】
次に、図６（ｃ）に示すように、ウェハ１上において電極とは離れた位置に、絶縁層３上に樹脂からなる樹脂製突部４を形成する。この樹脂製突部４は、絶縁層３上に隆起した突起状であり、断面が台形状あるいは半円状等の、絶縁層３からの突出寸法が最も大きい部分である頂部４ａを有する形状に形成されるものであり、ここでは円錐の頂部付近を除いて平坦な上面４ｂを形成した形状（円錐台状）である。
樹脂製突部４は、例えばポリイミド、エポキシ樹脂、シリコーン樹脂等からなり、その厚さは、例えば２５〜１００μｍ程度である。また、樹脂製突部４は前述のポリイミド等の樹脂を用いた、回転塗布法（スピンコート）、印刷法、ラミネート法等により形成することができる。
【００２４】
図６（ｄ）に示すように、樹脂製突部４の上面４ｂには、凹凸を形成する。この凹凸は、例えば、フォトリソグラフィ技術で形成したパタンを用いたエッチング等により樹脂製突部４の上面４ｂに形成することができる。プラズマエッチングを代表とするドライエッチング、レーザ加工等も採用可能である。
【００２５】
次に、図７（ａ）に示すように、電解めっき用の薄いシード層５をウェハ１の全面又は必要領域（後述の導電層６を形成する領域）に形成する。ここで、シード層５は、樹脂製突部４の表面に沿った形状に被覆形成されるため、樹脂製突部４の頂部４ａでは、樹脂製突部上面４ｂの凹凸に適合する凹凸形状に形成される。
このシード層５は、Ｃｕ、Ｃｒ、Ｔｉ、Ｎｉ、Ｗ、Ｔａ、Ｍｇ、Ａｕ等をそれぞれ単独に用いた金属層あるいは合金層であり、具体的には、例えばスパッタ法により形成されたＣｕ層及びＣｒ層の積層体又はＣｕ層及びＴｉ層の積層体等として形成される。また、無電解Ｃｕめっき層であっても良く、蒸着法、塗布法又は化学気相成長（ＣＶＤ）法等により形成された金属薄膜層であってもよく、これらを組み合わせても良い。
【００２６】
次に、前記シード層５上にレジスト膜（図示略）を形成し、図７（ｂ）に示すように、このレジスト膜をマスクとして露出したシード層５上に、めっき、スパッタ、蒸着等により導電層６である金属層を形成する。この導電層６の形成によって、ポスト７の導電層１６０や、絶縁層３上の再配線層６ａが形成される。樹脂製突部４に目的形状の導電層１６０が被覆形成されることで、ポスト７が形成される。
ポスト７の導電層１６０は、樹脂製突部４の表面に沿った形状（詳細にはシード層５の表面に沿った形状）に形成される。ポスト７の頂部７ａでは、樹脂製突部上面４ｂの凹凸に沿った凹凸形状に導電層１６０が形成される。つまり、ここでは、樹脂製突部上面４ｂの凹部４ｄに対応して、導電層１６０にも凹部７ｂが形成される。これにより、ポスト上面７ｃの凹凸が形成される。
【００２７】
導電層６である金属層としては、樹脂製突部４に対する被覆膜厚の安定や、被着性、膜強度等の点では、めっきにより形成されたＣｕめっき層等が適切であるが、これに限定されず、Ｃｕ以外の金属のめっきによる金属めっき層、スパッタ、蒸着等により形成された各種金属層であっても良い。
この工程により、Ｓｉウェハ１上に導電層６からなる回路パタンが形成される（再配線層６ａを含む）。導電層６の厚さは、例えば５〜５０μｍ程度である。その後、導電層６上に、例えばＮｉめっき層及びＡｕめっき層（いずれも図示略）を形成して、後の工程で形成する半田バンプの濡れ性の向上を図ること等も可能である。
導電層６の形成後、レジスト膜を除去し、ウェハ１面上に露出している不要なシード層５をエッチング等により除去して導電層６以外の部分に絶縁層３を露出させる。
【００２８】
レジスト膜には、開口部３ａ、樹脂製突部４及びこれらを含む領域における導電層６の形成位置に整合する開口部が、フォトリソグラフィ技術により形成される。また、レジスト膜は、例えばフィルムレジストをラミネートする方法、液体レジストを回転塗布する方法等により形成することができる。
【００２９】
絶縁層３上に形成される再配線層６ａや、樹脂製突部４に被覆、形成される導電層１６０は、この工程により形成された導電層６の一部分である。但し、再配線層６ａは、導電層６の形成工程に従って目的の回路パタンに形成されるものの、樹脂製突部４に被覆、形成する導電層は、必ずしも導電層６の形成と同時に目的の形状に形成することに限定されない。例えば、樹脂製突部４の一部又は全部を覆うようにして形成した導電層６の一部を除去することで、ポスト側面に樹脂製突部を露出させる露出部を有する形状等の、目的の形状に形成しても良い。このことは、後述する第２〜第４実施形態についても同様である。ポスト側面の一部に樹脂製突部を露出させる形状の導電層は、後述する第２〜第４実施形態についても採用可能である。
目的形状の導電層１６０の形成が完了することで、目的のポスト７がウェハ１上に形成される。
【００３０】
ポスト側面に樹脂製突部を露出させる露出部を有する形状に形成された導電層の一例を図８（ａ）、（ｂ）に示す。なお、この導電層も、前述の図７（ｂ）に示される工程により形成される導電層６の一部として樹脂製突部４に被覆される導電層１６０であるが、説明の便宜上、符号１６１を付して区別することとする。
図８（ａ）、（ｂ）に示す導電層１６１は、樹脂製突部４の頂部４ａ（具体的には樹脂製突部上面４ｂ）に形成された頂部導電層６ｃと、この頂部導電層６ｃから複数方向に放射状に延びるようにして前記樹脂製突部４の側面４ｃ上に線状に被覆された複数本の側面導電層６ｄとを有している。前記側面導電層６ｄは、樹脂製突部４の上面４ｂと略一致する円形の頂部導電層６ｃの周方向の４箇所にほぼ均等配置して形成されている。導電層１６１の側面導電層６ｄは、樹脂製突部４の周囲を取り囲むようにして絶縁層３上にリング状に形成された再配線層６ａである突部囲繞部６ｂと接続されており、これにより、半田バンプ１１と接続される頂部導電層６ｃと再配線層６ａとの間を接続する。
【００３１】
前述の導電層６の形成工程に従えば、例えば、感光性のレジスト膜を用い、フォトリソグラフィ技術により、ポストの導電層の形成位置に整合するパタンを形成し、Ｃｕ等の金属めっき等により導電層６を形成することで、再配線層６ａとともにポストの導電層１６０をも目的形状に形成する方法が採用される。
樹脂製突部４に形成した導電層６の一部を除去することで目的の形状に形成する方法としては、まず、樹脂製突部４の全体を覆うように導電層６を形成した後、この導電層６の一部を、エキシマレーザ、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ等の加工用レーザを用いて除去したり、樹脂製突部４の全体を覆うように形成した導電層６にフォトリソグラフィ技術によりパタンを形成し、ウェットエッチング、プラズマ加工等のドライエッチングにより、前記導電層６の一部を除去する方法等が採用される。
【００３２】
次に、図１に示すように、厚さ１０〜１５０μｍ程度の表面保護用の封止樹脂層８を、少なくともポスト７の中央部を露出（平面視で、ポスト７の頂部７ａ上の平坦な上面の中央部が露出）するようにしてウェハ１上に形成する。封止樹脂層８としては、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等が好適に用いられる。
なお、ここでは、封止樹脂層８の具体的構成を、図１、図９、図１０に例示しているが、説明の便宜上、区別のため、図１に示すものを封止樹脂層８ａ、図９に示すものを封止樹脂層８ｂ、図１０に示すものを封止樹脂層８ｃとして説明する。
【００３３】
図１では、ポスト７よりも高く盛り上げるようにして形成した封止樹脂層８ａを、ポスト７の上面（頂部７ａの上面７ｃ）の周縁部上にまで形成し、その内側である開口部１０にポスト７の頂部７ａ上面の少なくとも中央部が露出されるようにしている。封止樹脂層８ａの円形の開口部１０の面積は、ポスト７の円形の頂部７ａの面積よりも小さくなっている。
【００３４】
ポスト７を露出させる開口部を有する封止樹脂層８（具体的には封止樹脂層８ａ〜８ｃ）を形成する工程は、例えば、封止樹脂層８を感光性ポリイミド樹脂等の感光性樹脂から構成し、これをフォトリソグラフィ技術によりパターニングすること等が採用可能であるが、これに限定されず、各種方法が採用可能である。
【００３５】
図１等に示す半導体パッケージ２０に適用可能な封止樹脂層８としては、図１の封止樹脂層８ａに限定されず、図８、図９に示した封止樹脂層８ｂ、８ｃも採用可能である。
図９、図１０に示す封止樹脂層８ｂ、８ｃは、いずれも、ポスト７の頂部７ａが露出されるようにしてウェハ１上を覆って封止するものである。
図９に示す封止樹脂層８ｂはポスト７の周囲に溝を形成した形状であり、この封止樹脂層８ｂには、ポスト７の外側にポスト７の円形の頂部７ａの外側に同心円状に、前記ポスト頂部７ａよりも面積が大きい円形の開口部１０ａが形成されている。封止樹脂層８ｂの開口部１０ａは、外側から内側に向かって落ち込んで、ポスト７の周囲を取り囲むようなリング状の溝を形成している。
図１０に示す封止樹脂層８ｃは、ポスト７の頂部７ａ付近を除く部分を埋設、封止した形状になっている。この封止樹脂層８ｃの開口部１０ｂは、ポスト７を取り囲むようになっているため、その開口面積は、ポスト７の頂部７ａよりも大きいことは言うまでも無い。また、この封止樹脂層８ｃは、ポスト７の下部を上面として形成されており、ポスト７の傾斜された側面（樹脂製突部４の外形に対応してポスト７の側面も傾斜されている）に乗り上げた形状の薄肉部８ｄによってポスト７の側面下部及びその周囲を封止するようになっている。但し、封止樹脂層８ｃでは、ポスト７の側面下部及びその周囲を変形容易な薄肉部８ｄで封止してポスト７の変形を容易にすることが重要であり、ポスト７から離れた所では、その上面位置等は自由であり、例えば、上面位置がポスト７の頂部７ａよりも高くなる厚さで形成することも可能である。
【００３６】
封止樹脂層を形成したら、次に、ポスト７上に半田バンプ１１を形成する。この半田バンプ１１の形成方法としては、めっき法、印刷法、メタルジェット法、ボールマウント等により、ポスト上面７ａ上に半田を設け、この半田を再溶融（リフロー）する。再溶融された半田がポスト上面７ａの凹凸の凹部に入り込むため、これにより形成された半田バンプ１１のポスト７に対する接合強度が充分に確保される。
ここで、半田バンプ１１と樹脂製突部４の中心同士が、平面視（ウェハ１上から見た方向）で一致していることが、応力分散の点で好ましい。具体的には、平面視で円形の半田バンプ１１と、円形の樹脂製突部４の中心位置とが一致することが好ましい。
【００３７】
このようにして製造された半導体パッケージのポスト７は、例えば、高さが３０μｍ程度の円錐台状の樹脂製突部４を覆うようにして、シード層５と厚さ２０μｍ程度の導電層１６０が形成され、全体として高さが５０μｍ程度の突起状に形成される。
シード層５及びウェハ１上に形成した導電層６は、半田バンプ１１と電極２との間を接続する機能を果たす。
【００３８】
前記半導体パッケージ２０では、回路基板等に対する接続、実装時に生じた応力を、柔軟性を有する樹脂製の突部４により分散するため、ウェハ１に与える歪みを緩和できる。したがって、例えば、ウェハ上に形成した非常に厚い導電層によってポストを形成して応力分散する場合に比べて、短時間でポスト７を形成することができ、半導体パッケージの製造能率の向上、低コスト化を実現できる。また、ポスト７の高さは、樹脂製突部４の高さによって簡単に調整できるといった利点もある。
さらに、この半導体パッケージ２０では、ポスト上面７ａの凹凸によって、ポスト７と半田バンプ１１との間の接合強度を向上できるため、回路基板等に対する接続、実装時に生じた応力を突部４に確実に伝達して、ポスト７の変形により効果的に分散することができるといった利点があり、半田バンプ１１の剥離、抵抗値の増大等の不都合を確実に防止できる。
なお、図８（ａ）、（ｂ）に例示したように、ポストの導電層が、樹脂製突部の側面の一部のみを被覆する形状であると、ポストがより変形しやすくなるため、回路基板等の接続時の応力を、非常に効率良く分散、吸収することができる。
【００３９】
また、ポスト７の応力分散、吸収性能は、ウェハ１上を封止する封止樹脂層の形状によっても左右される。
例えば、図９に示す封止樹脂層８ｂは、ポスト７の上部を除く部分を覆うようにして形成されているため、特にポスト７上部の変形が封止樹脂層８によって拘束されず、図１に示す封止樹脂層８ａに比べてポスト７が変形しやすくなっているため、ポスト７による応力分散、吸収性能を向上できる。
図１０に示す封止樹脂層８ｃでは、ポスト７の側面に乗り上げるようにして形成された薄肉部８ｄによってポスト７側面を覆う形状であり、図１の封止樹脂層８ａに比べて、ポスト７が変形しやすくなっており、この形状の封止樹脂層８ｃを採用することで、ポスト７の応力分散、吸収性能を向上できる。しかも、この封止樹脂層８ｃでは、薄肉部８ｄによってポスト７側面全体を覆ってポスト７近傍の封止を確実にすることが可能であり、また、その場合でも、変形容易な薄肉部８ｄによってポスト７の変形を拘束しないから、ポスト７に優れた応力分散、吸収性能を確保できる。
【００４０】
上面位置をポスト７の頂部７ａよりも低く形成した封止樹脂層８ｃでは、ポスト７の頂部７ａを確実に露出させることができ、回路基板等に対するポスト７の接続状態、電気導通を確実に確保でき、信頼性を向上できる等の利点がある。
なお、図１、図９、図１０に示す封止樹脂層８ａ、８ｂ、８ｃは、後述する各実施形態の半導体パッケージ等、本発明に係る各種半導体パッケージに適用できる。
【００４１】
（第２実施形態）
次に、本発明の第２実施形態を、図１１、図１２（ａ）、（ｂ）を参照して説明する。
図１１に示すように、第２実施形態の半導体パッケージ３０は、第１実施形態の半導体パッケージ２０のポスト７と異なるポスト３７を備えたものである。この半導体パッケージ３０の他の部分の構成は、第１実施形態の半導体パッケージ２０と同様である。
この半導体パッケージ３０のポスト３７は、頂部４ａに平坦な上面４ｂを有する円錐台状の樹脂製突部４にシード層５及び導電層１６０が被覆されたものである点は第１実施形態のポスト７と同様であるが、その頂部３７ａには、前記導電層１６０と、該導電層１６０が形成されずに前記導電層１６０を穴状あるいは溝状に切り欠いた形状に確保された導電層被覆除外部３１とが形成され、前記導電層被覆除外部３１及び前記導電層１６０によって、凹凸を有する上面３７ｂが形成されている。
【００４２】
この半導体パッケージ３０の製造方法は、ポスト３７の形成に係る工程のみが第１実施形態の半導体パッケージ２０の製造方法と異なっており、ウェハ１上に絶縁層３を形成し、この絶縁層３上に樹脂製突部４を形成する工程（図６（ｃ）に示される工程）までは、第１実施形態の半導体パッケージ２０の製造方法と同様に行うことができる。
図６（ｃ）に示される工程によって、平坦な上面４ｂを有する樹脂製突部４が形成されたなら、この上面４ｂに凹凸を形成することなく、電解めっき用の薄いシード層５をウェハ１の全面又は必要領域（ポスト３７の導電層１６０や、絶縁層３上の再配線層６ａ等を形成する領域）に形成する（図１２（ａ）参照）。シード層５の材質、形成手法等は、第１実施形態にて説明したものと同様である。シード層５は樹脂製突部４の表面に沿った形状に被覆形成されるが、ここでは、樹脂製突部上面４ｂには凹凸を形成していないので、樹脂製突部上面４ｂ上に形成されるシード層５は、平坦な樹脂製突部上面４ｂに対応する平坦形状に形成される。
【００４３】
次いで、このシード層５上に形成したレジスト膜（図示略）をマスクとして露出したシード層５上に、ポスト３７の導電層１６０や再配線層６ａ等となる導電層６である金属層を銅めっき、あるいは銅、ニッケル、金の三層めっきにより形成する。前記レジスト膜によって、導電層被覆除外部３１（図１１参照）が確保される。これにより、図１２（ｂ）に示すように、ポスト上面３７ｂの位置に、所望の形状の導電層被覆除外部３１を確保して、導電層１６０が形成される。
導電層１６０や再配線層６ａ等である導電層６の形成が完了したら、めっきに用いたレジスト膜を除去し、導電層被覆除外部３１に露出したシード層５等の必要なシード層５を保護膜で保護して、不要なシード層５をエッチングにより除去した後、前記保護膜の除去等を行うことで、ポスト３７が完成される。
ポスト３７が形成されたなら、封止樹脂層８や半田バンプ１１の形成を、第１実施形態と同様に行うことで、半導体パッケージ３０を形成することができる。
【００４４】
この半導体パッケージ３０でも、柔軟性を有する樹脂製の突部４を内蔵するポスト３７を有することによる効果、すなわち、回路基板等に対する接続、実装時に生じた応力の分散によってウェハ１に与える歪みを緩和できること、特にポストのめっき時間の短縮によって短時間かつ低コストでポスト３７を形成できること等は、第１実施形態と同様である。また、ポスト上面３７ａの凹凸によって、ポスト３７と半田バンプ１１との間の接合強度を向上できるため、回路基板等に対する接続、実装時に生じた応力を突部４に確実に伝達して、ポスト３７により効果的に分散できることも、第１実施形態と同様である。
この半導体パッケージ３０の製造方法では、樹脂製突部上面４ｂへの凹凸の形成ではなく、樹脂製突部４への導電層１６０のめっき工程において導電層被覆除外部３１を確保することで、ポスト上面３７ｂの凹凸を形成できるため、ポスト３７の形成に掛かる時間の短縮が容易である（図６（ｄ）の樹脂製突部上面４ｂに凹凸を形成する工程が不要）。
また、この半導体パッケージ３０では、導電層被覆除外部３１に露出するシード層５が、半田バンプ１１と樹脂製突部４との界面に残り、半田バンプ１１の密着性の向上と金属拡散の防止のためのアンダーバンプメタル（ＵＢＭ）層として機能するため、ポスト３７に対する半田バンプ１１の接合強度の一層の向上や、一層の長期信頼性の確保を実現できる。
【００４５】
（第３実施形態）
本発明の第３実施形態を、図１３（ａ）〜（ｄ）を参照して説明する。
この第３実施形態では、前述の第２実施形態の製造方法と同様の手順で、樹脂製突部４を被覆（詳細には樹脂製突部４を被覆するシード層５上を被覆）する導電層１６０を形成（図１３（ａ）参照。導電層６による形成）した後、導電層被覆除外部３１に露出するシード層５を含めて不要なシード層５をエッチングにより除去する（図１３（ｂ）参照）。次いで、図１３（ｃ）に示すように、ウェハ、絶縁層及び再配線層を封止するとともに導電層１６０が被覆された樹脂製突部４の頂部を露出させる開口部４３を有する封止樹脂層８を第１実施形態と同様に形成し、前記開口部４３の内側の領域にアンダーバンプメタル層４２（以下「ＵＢＭ層４２」と略称する場合がある）を被覆することでポスト４１を形成する（図１３（ｄ）参照）。そして、半田バンプ１１（図示略）をポスト４１の頂部４１ａ上に形成することで、半導体パッケージが形成される。ポスト４１の頂部４１ａでは、導電層１６０の表面や前記導電層被覆除外部３１に露出する樹脂製突部４（あるいは樹脂製突部４上に形成された保護層）上に被覆されて凹凸形状に形成されたＵＢＭ層４２によって、ポスト頂部４１ａの上面４１ｂに凹凸が形成されているから、ポスト４１に対する半田バンプ１１の接合強度を向上できる。
この実施形態の半導体パッケージでは、ポスト上面４１ｂがＵＢＭ層４２によって被覆されるため、半田バンプ１１の接合状態等の長期信頼性を向上できるといった利点もある。また、この実施形態の半導体パッケージの製造方法では、ＵＢＭ層４２を被覆する工程を、封止樹脂層８の形成後に、この封止樹脂層８をマスクとして行えるため、別途、レジスト膜を形成する必要が無く、工程数を減少できるといった利点もある。
【００４６】
第２、第３実施形態では、樹脂製突部４に導電層を被覆する工程を、無光沢浴を用いて、低電流密度でのめっきで行うことで、樹脂製突部上面４ｂに被覆される導電層１６０と導電層被覆除外部３１とによって形成される凹凸をより大きくすることができるため、半田バンプ１１とポストとの間の接合強度の向上の点でより好ましい。
【００４７】
（第４実施形態）
次に、本発明の第４実施形態を図１４を参照して説明する。
この第４実施形態では、第１実施形態と同様の手順で、樹脂製突部４を被覆する導電層１６０を形成（導電層６の形成）した後、樹脂製突部頂部４ａを被覆する導電層１６０の上面を公知の表面粗化エッチング（回路基板製造等において、銅層の表面を粗して絶縁層との密着性を向上すること等に用いられている表面粗化エッチング）、レーザ加工等により粗面化して（粗面化領域７２の形成）、頂部の上面７１に凹凸を有するポスト７０を形成し、このポスト７０の上面７１上の粗面化領域７２を含む領域に半田バンプ１１を形成する。この実施形態でも、ポスト頂部（詳細には上面７１）の凹凸によって、ポスト７０と半田バンプ１１との間の接合強度を向上でき、回路基板等の接続時の応力分散、吸収を効果的に行える。
【００４８】
本発明に係る半導体パッケージは、ウェハ１上の導電層６（再配線層６ａ）上に積層回路を形成することで、これ自体で半導体装置を構成することができる。
また、この半導体パッケージは、半田バンプを回路基板に接続して、例えば電子装置に組み込まれる。電子装置とは、前記回路基板と周辺機器を組み合わせたものであり、例えば、モービルホンやパーソナルコンピュータ等である。
【００４９】
第２、第３実施形態のポスト頂部の導電層被覆除外部は、ポスト頂部の凹凸を形成する凹部として機能するものであり、具体的形状としては、例えば第１実施形態と同様に、図２、図４、図５（ａ）、（ｂ）に例示したような溝状、穴状である。
【００５０】
なお、本発明は、前記実施の形態に限定されず、各種変更が可能である。
例えば、ウェハ上に形成するポストは、樹脂製突部外形にしたがったほぼ円錐台状のものに限定されず、例えば円柱状、角錐台状等、各種形状が採用可能であるが、いずれの形状のポストであっても、その頂部の凹凸によって、半田バンプとの接合強度を向上できる。
樹脂製突部の頂部に、該頂部の凹凸に沿った凹凸の表面形状を有する導電層を被覆形成する場合、導電層の凹凸の表面形状は、樹脂製突部の頂部の凹凸と精密に一致されている必要は無く、樹脂製突部の頂部の凹凸形状に概略沿った凹凸になっていれば良い。つまり、樹脂製突部の頂部の凹凸に沿った凹凸形状の導電層表面は、半田バンプとの接触面積の増大、凹凸の凹部に入り込んだ半田バンプの半田の引き抜き抵抗等によって、半田バンプとの接合強度を高めるものであり、導電層表面の凹凸の形状の詳細は半田バンプとの接合強度を高められるものであれば良く、各種形状が採用可能である。
また、ポスト頂部の凹凸の形成は、樹脂製突部の頂部の凹凸を利用して凹凸の表面形状を有する導電層を形成することに限定されず、樹脂製突部頂部に被覆された導電層の表面粗化エッチング、一部除去、樹脂製突部頂部への導電層の被覆形成時に導電層が形成されない導電層被覆除外部を確保すること、等の手法によっても形成可能であるが、いずれの手法でも、ポスト頂部の凹凸の形状は、半田バンプとの接触面積の増大や、凹凸の凹部に入り込んだ半田バンプの半田の引き抜き抵抗等によって半田バンプとの接合強度を高めるものであれば良く、各種形状が採用可能である。前記「各種形状」の凹凸とは、例えば図４、図５等に例示したようにポスト上面に規則的に形成された凹凸のみを意味するものでは無く、ポスト上面上に不規則に配置されたものや、ポスト上面に樹枝状になっているもの、溝や穴の断面（深さ方向に沿った断面）が樹枝状になっているもの等も、本発明における凹凸に含まれる。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体パッケージによれば、回路基板等が接続されるポストが、樹脂製突部に導電層を形成したものであるため、接続時にポストに発生した応力を柔軟性を有する樹脂製突部によって分散、吸収できる。しかも、ポストの頂部に形成された凹凸によって、ポストと半田バンプとの接合強度を充分に確保できるため、回路基板等と半導体パッケージとの間に発生した応力をポストに確実に伝達でき、ポストによって効果的に分散、吸収させることができる。また、この接合強度の向上によって、半田バンプの剥離、抵抗値の増大等の不都合を確実に防止でき、信頼性を向上できる。この構成により、回路基板等の接続時に発生する応力の吸収用の緩衝部材を設けたり、ポストを大型化する必要が無くなるから、半導体パッケージの回路基板との接続時の厚さ寸法の縮小、低コスト化が可能であり、この半導体パッケージのウェハに積層回路が形成されている半導体装置、この半導体パッケージの半田バンプに回路基板を接続した電子装置等も、小型化、低コスト化できる。
また、本発明に係る半導体パッケージの製造方法では、樹脂製突部に導電層を被覆することでポストを形成するので、金属めっきにより大型のポストを形成することに比べて、短時間かつ低コストでポストを形成でき、半導体パッケージの製造能率の向上、低コスト化を実現できる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態の半導体パッケージを示す断面図である。
【図２】 図１の半導体パッケージのポストを示す斜視図である。
【図３】 第１実施形態の半導体パッケージのポスト上面の凹凸形状の別態様を示す断面図である。
【図４】 図３の半導体パッケージのポスト上面を示す平面図である。
【図５】 （ａ）、（ｂ）は、第１実施形態の半導体パッケージのポスト上面の凹凸形状の別態様を示す平面図である。
【図６】 （ａ）〜（ｄ）は第１実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図７】 （ａ）〜（ｃ）は第１実施形態の半導体パッケージの製造方法の図６以降の工程を工程順に示す断面図である。
【図８】 第１実施形態の半導体パッケージのポストの導電層として、該ポストの頂部上面を被覆する頂部導電層と、該ポストの側面の一部を被覆する側面導電層とを有する導電層を形成した例を示す図であって、（ａ）は断面図、（ｂ）はポストとその近傍を示す平面図である。
【図９】 本発明に係る半導体パッケージのウェハ上に形成する封止樹脂層の別態様を示す断面図である。
【図１０】 本発明に係る半導体パッケージのウェハ上に形成する封止樹脂層の別態様を示す断面図である。
【図１１】 本発明の第２実施形態の半導体パッケージを示す断面図である。
【図１２】 第２実施形態の半導体パッケージの製造方法を示す図であって、（ａ）は平坦な上面を有する樹脂製突部にＵＢＭ層を被覆した状態を示す断面図、（ｂ）は（ａ）の樹脂製突部上面上のＵＢＭ層上に導電層被覆除外部を確保して導電層を被覆した状態を示す断面図である。
【図１３】 （ａ）〜（ｄ）は第３実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図１４】 本発明の第４実施形態の半導体パッケージを示す断面図である。
【図１５】 従来例のＣＳＰを示す断面図である。
【図１６】 （ａ）〜（ｅ）は、図１５のＣＳＰの製造方法を工程順に示す断面図である。
【符号の説明】
１…ウェハ（Ｓｉウェハ）、２…電極（Ａｌパッド）、３…絶縁層、３ａ…開口部、４…樹脂製突部、４ａ…頂部、６ａ…再配線層、７，３７，４１，７０…ポスト、７ａ，３７ａ，４１ａ…頂部、７ｂ，７ｄ，７ｅ…凹部、７ｃ，３７ｂ，４１ｂ，７１…上面、８，８ａ，８ｂ，８ｃ…封止樹脂層、１１，８６，９５…半田バンプ、２０，３０…半導体パッケージ、３１…導電層被覆除外部、７２…粗面化領域、１６０，１６１…導電層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package such as a wafer level CSP (Chip Size / Scale Package) that does not use a wiring board (interposer), and a method for manufacturing the semiconductor package. The present invention relates to a semiconductor package capable of improving the performance and a method for manufacturing the semiconductor package.
[0002]
[Prior art]
In recent years, downsizing of semiconductor devices has been promoted, and accordingly, downsizing of packages has attracted attention. For example, various semiconductor packages have been proposed in the Nikkei Microdevices August 1998 and February 1999. Among them, a wafer level CSP using a semiconductor package called a CSP particularly shows a high effect in reducing the size and cost of the package. The CSP is a package that is resin-sealed with the wafer. FIG. 15 is a sectional view showing the structure of a conventional CSP.
FIG. 15 shows a state where the circuit board is mounted on a circuit board. In the following description, the vertical relationship with FIG. 15 is reversed.
[0003]
In the conventional CSP, a plurality of Al pads 52 are formed on a wafer 51. Further, an SiN layer 53 and a polyimide layer 54 that cover the Al pad 52 are formed on the entire surface of the wafer 51. In the SiN layer 53 and the polyimide layer 54, via holes reaching from the surface to the Al pad 52 are formed. A conductor layer 55 is buried in the via hole. Further, a rewiring layer 56 connected to the conductor layer 55 is formed on the polyimide layer 54. The rewiring layer 56 is made of Cu, for example. A sealing resin layer 57 that covers the rewiring layer 56 is provided on the entire surface of the polyimide layer 54. Inside the sealing resin layer 57, Cu posts 58 are formed as metal posts reaching from the surface to the rewiring layer 56. A barrier metal layer 59 is formed on the Cu post 58, and a solder ball 60 such as solder is formed on the barrier metal layer 59.
[0004]
Next, a method for manufacturing the conventional CSP as described above will be described. 16A to 16E are cross-sectional views showing a conventional CSP manufacturing method in the order of steps. In FIGS. 16A to 16E, the rewiring layer and the polyimide layer are omitted.
First, as shown in FIG. 16A, a wafer 61 having a flat surface is prepared. Then, as shown in FIG. 16B, a plurality of metal posts 62 such as Cu posts are formed on the wafer 61 by plating. Next, as shown in FIG. 16C, resin sealing is performed so as to cover all the metal posts 62, thereby forming a resin sealing layer 63. Thereafter, as shown in FIG. 16D, each metal post 62 is exposed by polishing the surface of the sealing resin layer 63. Then, a solder ball 64 such as solder is mounted on the metal post 62 as shown in FIG.
In this way, the CSP as described above is formed. This CSP is then sized to a predetermined size.
[0005]
[Problems to be solved by the invention]
By the way, generally, since the thermal expansion coefficients of the semiconductor package and the circuit board are different, the stress based on the difference of the thermal expansion coefficient concentrates on the terminals (metal posts such as Cu posts) of the semiconductor package. Since solder connection is also used in the CSP as described above, stress based on the difference in thermal expansion coefficient between the semiconductor package and the circuit board or the like tends to concentrate on the terminals of the semiconductor package, and distortion caused by the stress concentrated on the terminals increases. Problems such as electrode peeling and an increase in resistance occur. If the bonding strength between the terminals of the semiconductor package and the solder bumps is insufficient, problems such as peeling of the solder bumps and an increase in resistance value are likely to occur due to the stress acting on the terminals.
In order to avoid such a problem, for example, the wafer and the substrate of the semiconductor package are not directly connected, but are connected through a buffer member interposed therebetween, for example, to reduce the stress. However, stress relaxation using the buffer member increases the thickness dimension after the semiconductor package and the circuit board are connected, and the complexity of the structure and the increase in cost cannot be avoided.
In addition, it is possible to increase the size of the post (usually, there is a limit to the increase in the contact area of the contact portion of the circuit board or the like, resulting in an increase in the height), and to disperse and absorb the stress. In this case, the plating time for forming the metal post having the desired height is very long, and the manufacturing efficiency of the semiconductor package is lowered, so that the problem cannot be solved.
Note that the problems such as peeling of the solder bumps and increase of the resistance value are not limited to the CSP having the metal post as described above, and the structure having the solder bumps in the interposer, the BGA substrate, the flip chip, and the like. In the body, the same occurs due to the bonding strength of the solder bumps. For this reason, there has been a demand for the development of a specific technique that can improve the bonding strength between the conductor (such as the CSP terminal described above) of the structure and the solder bump.
[0006]
The present invention has been made in view of the above problems,
(1) By the deformation of the post (terminal) having a resin protrusion, the stress concentration associated with the connection of the circuit board or the like can be efficiently reduced.
(2) Moreover, the unevenness formed on the top of the post can improve the bonding strength between the post and the solder bump, and can more effectively and reliably reduce the stress concentration due to the deformation of the post.
An object of the present invention is to provide a semiconductor package and a method for manufacturing the semiconductor package.
[0007]
[Means for Solving the Problems]
The semiconductor package according to claim 1, wherein an insulating layer formed on a wafer provided with an electrode and an electrode connected to the electrode through an opening formed in a region matching the electrode of the insulating layer. A wiring layer; a sealing resin layer that seals the wafer, the insulating layer, and the rewiring layer; and a post that penetrates the sealing resin layer and has a solder bump formed on the top thereof. A resin protrusion formed on the insulating layer; a conductive layer covering the resin protrusion including the top of the resin protrusion and connected to the rewiring layer and the solder bump; Have The conductive layer includes a top conductive layer formed on the top of the resin protrusion, and a plurality of side surface conductors coated on the side of the resin protrusion so as to extend in a plurality of directions from the top conductive layer. And having a layer An unevenness is formed on the top of the post.
According to a second aspect of the present invention, in the semiconductor package according to the first aspect, the unevenness of the top of the post is formed by a conductive layer coated along the unevenness of the top of the protrusion made of resin. .
According to a third aspect of the present invention, in the semiconductor package according to the first aspect, a conductive layer covering exclusion portion in which the conductive layer is not formed is notched in a hole shape or a groove shape at the top portion of the post. It is ensured in the shape which was formed, and the unevenness | corrugation of the said post | mailbox top part is formed by this conductive layer coating exclusion part and the said conductive layer.
[0008]
In this invention, since the post to which the circuit board or the like is connected via the solder bump is formed by forming a conductive layer on the resin protrusion, the stress generated on the post at the time of connection is deformed (compressed). , And can be dispersed and absorbed by deformation such as bending. With this configuration, a buffer member is provided to increase the thickness dimension at the time of connection, and the post size increases, resulting in longer post formation time and lower semiconductor package manufacturing efficiency. Can be dispersed and absorbed efficiently.
In the present invention, it is further important that the bonding strength between the post and the solder bump can be sufficiently secured by the unevenness formed on the top of the post. Solder bumps are formed so as to partially enter the unevenness formed on the top of the post, or when partially melted when connected to a circuit board, etc., the solder bump joins the post Strength is secured. With this configuration, the stress generated between the circuit board and the semiconductor package can be reliably transmitted to the post, and can be reliably dispersed and absorbed by the post. By improving the bonding strength, inconveniences such as peeling of solder bumps can be reliably prevented.
[0009]
5. The method of manufacturing a semiconductor package according to claim 4, comprising: forming an insulating layer having an opening in a region matching the electrode on a wafer provided with an electrode; and a resin bump on the insulating layer. Forming a re-wiring layer connected to the electrode through the opening, forming a concavo-convex portion on the top of the resin protrusion, and the top of the resin protrusion Covering the resin protrusion A top conductive layer formed on the top of the resin protrusion, and a plurality of side conductive layers coated on the side of the resin protrusion so as to extend in a plurality of directions from the top conductive layer. Yes A step of forming a conductive layer connected to the rewiring layer and a step of forming a solder bump on the conductive layer, and in forming the conductive layer on the resin protrusion, At the top of the protrusion, the conductive layer is formed so as to cover the unevenness of the top, thereby obtaining an uneven surface shape along the unevenness of the top of the resin protrusion on the conductive layer. To do.
6. The method of manufacturing a semiconductor package according to claim 5, comprising: forming an insulating layer having an opening in a region matching the electrode on a wafer provided with an electrode; and a resin bump on the insulating layer. Forming a portion, forming a rewiring layer connected to the electrode through the opening, and covering the resin protrusion including the top A top conductive layer formed on the top of the resin protrusion, and a plurality of side conductive layers coated on the side of the resin protrusion so as to extend in a plurality of directions from the top conductive layer. Yes The conductive layer is formed by connecting to the rewiring layer, and the conductive layer covering exclusion portion on which the conductive layer is not formed is cut into a hole shape or a groove shape at the top of the resin protrusion. It is characterized by having a step of forming the conductive layer while securing a lacking shape, and a step of forming a solder bump on the conductive layer covering the top of the resin protrusion.
A method of manufacturing a semiconductor package according to claim 6, comprising: forming an insulating layer having an opening in a region matching the electrode on a wafer provided with an electrode; and a resin bump on the insulating layer. Forming a portion, forming a rewiring layer connected to the electrode through the opening, and covering the resin protrusion including the top A top conductive layer formed on the top of the resin protrusion, and a plurality of side conductive layers coated on the side of the resin protrusion so as to extend in a plurality of directions from the top conductive layer. Yes Forming a conductive layer to be connected to the rewiring layer, roughening the conductive layer covering the top of the resin protrusion, and on the conductive layer covering the top of the resin protrusion. And a step of forming solder bumps.
[0010]
The method for manufacturing a semiconductor package according to the present invention is to form a post having irregularities on the top in order to ensure the bonding strength between the solder bump and the post.
Since the conductive layer coated on the resin protrusion forms a layer having a shape along the surface of the resin protrusion, the manufacturing method according to the present invention forms a post having an outer shape substantially along the outer shape of the resin protrusion. Is done. For example, plating, vapor deposition, sputtering, or the like can be used to cover the resin protrusions with the conductive layer.
The solder bump is formed by remelting (reflowing) the solder provided on the top of the post by ball mounting, plating, dispensing, or the like. By this remelting, bonding is performed such that the solder enters the unevenness of the top of the post, so that excellent bonding strength can be ensured between the post and the solder bump.
In the manufacturing method according to claims 4 to 6, for example, a metal layer serving as an under bump metal is formed between the step of forming the resin protrusion and the step of forming the conductive layer on the resin protrusion. It is also possible to include a step of covering the resin protrusion, or a step of covering the seed layer on the conductive layer located at least on the top of the resin protrusion after the formation of the conductive layer.
[0011]
In the manufacturing method according to claim 4, unevenness is formed on the top of the post by the conductive layer coated in an uneven shape along the unevenness formed on the top of the resin protrusion. In order to form the unevenness on the top of the resin protrusion, a technique such as wet etching, dry etching represented by plasma etching, partial removal by laser processing, or the like is employed. In addition, the formation of unevenness on the top of the resin protrusion is not limited to the removal of a part of the top of the resin protrusion, but can be formed by forming a small protrusion made of resin or the like on the resin protrusion top. It is.
In this production method, when the conductive layer is coated by plating on the resin protrusion, it is preferable to use a bright bath (bright plating using a brightener). As a result, a conductive layer with a more stable film thickness is formed, so that an uneven conductive layer can be formed with a stable film thickness along the unevenness of the top of the resin protrusion, and the unevenness of the top of the post can be reliably obtained. It is done.
[0012]
The invention according to claim 5 forms the unevenness of the top of the post by securing the conductive layer coating exclusion portion on the top of the resin protrusion and forming the conductive layer.
As a method of forming the conductive layer and the conductive layer covering exclusion portion having a shape in which the conductive layer is partially cut out on the top of the resin protrusion, for example, the following can be employed.
(1) Using photolithography technology, a resist film that secures the conductive layer coating exclusion portion is patterned, and a conductive metal layer is formed by plating, sputtering, vapor deposition, or the like.
(2) The conductive layer formed is removed by cutting away a part of the formed conductive layer by wet etching, dry etching such as plasma processing, laser processing or the like to form a conductive layer coating exclusion portion.
In forming the conductive layer by plating in (1), it is preferable to use a matte bath. That is, when the gloss bath is used, the film thickness of the conductive layer formed by plating is stabilized. However, in the matte bath, the plating surface having large irregularities can be obtained because the film thickness stabilization by the brightener does not act.
[0013]
In the manufacturing method according to the sixth aspect, the unevenness of the post top is formed by roughening the conductive layer covering the top of the resin protrusion. The roughening of the conductive layer can be performed by, for example, known surface roughening etching used in circuit board production, laser processing, or the like. The surface roughening etching is used, for example, to roughen the surface of a copper layer to improve adhesion with an insulating layer in manufacturing a circuit board.
[0014]
According to a fourth aspect of the present invention, there is provided a sealing resin layer having an opening for sealing a wafer, an insulating layer, and a rewiring layer, and exposing a post covered with the conductive layer on the resin protrusion. The process of forming may be provided. In this case, a solder bump is formed on the conductive layer at the opening of the sealing resin layer.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0016]
(First embodiment)
FIG. 1 is a sectional view showing a semiconductor package 20 according to the first embodiment of the present invention, and FIG. 2 is a perspective view showing a post 7 of the semiconductor package 20 of FIG.
In FIG. 1 and the like, illustration of a passivation film 9 and the like which will be described later is omitted.
[0017]
As shown in FIGS. 1 and 2, a semiconductor package 20 includes an insulating layer 3 formed on a wafer 1 on which an electrode 2 is provided, and an opening formed in a region of the insulating layer 3 that matches the electrode 2. Part 3a, a rewiring layer 6a which is a conductive layer connected to the electrode 2 through the opening 3a, and a sealing resin layer for sealing the wafer 1, the insulating layer 3 and the rewiring layer 6a 8 and a post 7 penetrating through the sealing resin layer 8 and having a solder bump 11 formed on the top 7a.
Here, a silicon wafer is employed as the wafer 1 and may be referred to as “Si wafer 1” hereinafter.
As the electrode 2, various conductive materials can be used, but here, an aluminum pad is used.
[0018]
The post 7 includes a resin protrusion 4 formed on the insulating layer 3, and a conductive layer 160 covering the resin protrusion 4 and connected to the rewiring layer 6 a and the solder bump 11. have. The conductive layer 160 formed on the resin protrusion 4 functions to electrically connect the rewiring layer 6 a and the solder bump 11.
Specifically, the post 7 is formed by covering the frustoconical resin protrusion 4 with the conductive layer 160 and has a frustoconical outer shape along the outer shape of the resin protrusion 4. The top portion 7 a of the post 7 is a portion where the conductive layer 160 is formed on the upper surface 4 b of the top portion 4 a of the resin protrusion 4. Concavities and convexities are formed on the upper surface 4b of the resin protrusion (in FIG. 1 and FIG. 2, the concavities and convexities are formed by the recesses 4d. Here, the recesses 4d are grooves). The layer 160 is formed in a concavo-convex shape, and concavo-convex portions (concave portions 7b) are formed on the upper surface 7c of the post top portion 7a. The solder bump 11 is formed in a state where a part of the solder bump 11 enters the recess 7b of the post upper surface 7c by remelting the solder ball provided on the upper surface 7c of the top 7a of the post 7, metal plating on the post upper surface 7c, or the like. Therefore, the bonding strength between the post 7 (specifically, the post upper surface 7c) can be improved.
[0019]
1 and 2 exemplify a configuration in which one straight groove-like recess 7b is formed on the post upper surface 7c on which the solder bump 11 is formed. However, the present invention is not limited to this. As shown in FIGS. 3 and 4 (FIG. 4 is a plan view showing the post upper surface 7c), if the post upper surface 7c on which the solder bumps 11 are formed, a plurality of concave portions 7b, which are linear grooves, are formed, the solder bumps The bonding strength between the post 11 and the post 7 can be further increased. Further, as shown in FIG. 5A, a circular groove-like recess 7d is formed on the post upper surface 7c, or a hole-like recess 7e is formed as shown in FIG. 5B. The unevenness of the post upper surface 7c can be formed. Each of these recesses 7b, 7d, and 7e is formed by forming a conductive layer covering the resin protrusion upper surface 4b in an uneven shape along the unevenness formed on the resin protrusion upper surface 4b.
It should be noted that the number, size, shape, and the like of the linear or circular groove-like recesses 7b and 7d and the hole-like recess 7e on the upper surface of the post are not limited to those illustrated, and can be changed as appropriate. There is no. The groove-like recesses can have various shapes such as a shape in plan view (a shape when the post is viewed from the top side), for example, a shape curved in a waveform or a shape having a plurality of bent portions.
[0020]
Next, an example of a method for manufacturing the semiconductor package 20 will be specifically described with reference to the drawings.
FIGS. 6A to 6D and FIGS. 7A to 7C are cross-sectional views showing the method of manufacturing the semiconductor package 20 according to the present invention in the order of steps.
[0021]
First, as shown in FIG. 6A, the entire surface of the Si wafer 1 provided with an integrated circuit (not shown) and its electrodes, for example, the electrode 2 (the entire surface of the upper surface 1a. Is prepared by directly forming a passivation film 9 such as SiN on the upper surface 1a), forming an opening at a position matching the electrode 2 of the passivation film 9, and exposing the electrode 2 .
[0022]
Next, as shown in FIG. 6B, a resin insulating layer 3 having an opening 3 a at a position aligned with the electrode 2 is formed. The insulating layer 3 is made of, for example, polyimide, epoxy resin, or silicone resin, and the thickness thereof is, for example, about 5 to 50 μm. The insulating layer 3 can be formed by, for example, a spin coating method, a printing method, a laminating method, or the like. The opening 3a can be formed by, for example, forming a film of polyimide or the like constituting the resin layer 3 on the entire surface of the wafer 1 and then patterning using a photolithography technique.
[0023]
Next, as shown in FIG. 6C, a resin protrusion 4 made of resin is formed on the insulating layer 3 at a position away from the electrode on the wafer 1. The resin protrusion 4 has a protruding shape protruding on the insulating layer 3 and has a shape having a top portion 4a which is a portion having the largest protruding dimension from the insulating layer 3, such as a trapezoidal shape or a semicircular cross section. Here, it is a shape (conical frustum shape) in which a flat upper surface 4b is formed except for the vicinity of the top of the cone.
The resin protrusion 4 is made of, for example, polyimide, epoxy resin, silicone resin or the like, and the thickness thereof is, for example, about 25 to 100 μm. Further, the resin protrusion 4 can be formed by a spin coating method, a printing method, a laminating method, or the like using the above-described resin such as polyimide.
[0024]
As shown in FIG. 6D, unevenness is formed on the upper surface 4 b of the resin protrusion 4. The unevenness can be formed on the upper surface 4b of the resin protrusion 4 by, for example, etching using a pattern formed by a photolithography technique. Dry etching represented by plasma etching, laser processing, and the like can also be employed.
[0025]
Next, as shown in FIG. 7A, a thin seed layer 5 for electrolytic plating is formed on the entire surface of the wafer 1 or a necessary region (region where a conductive layer 6 described later is formed). Here, since the seed layer 5 is coated and formed in a shape along the surface of the resin protrusion 4, the top 4a of the resin protrusion 4 has an uneven shape that matches the unevenness of the resin protrusion upper surface 4b. It is formed.
This seed layer 5 is a metal layer or alloy layer using Cu, Cr, Ti, Ni, W, Ta, Mg, Au, etc., respectively. Specifically, for example, a Cu layer formed by sputtering, for example. And a laminate of Cr layers or a laminate of Cu layers and Ti layers. Moreover, an electroless Cu plating layer may be sufficient, the metal thin film layer formed by the vapor deposition method, the apply | coating method, the chemical vapor deposition (CVD) method, etc. may be used, and these may be combined.
[0026]
Next, a resist film (not shown) is formed on the seed layer 5 and, as shown in FIG. 7B, on the exposed seed layer 5 using the resist film as a mask, plating, sputtering, vapor deposition, or the like is performed. A metal layer which is the conductive layer 6 is formed. By forming the conductive layer 6, the conductive layer 160 of the post 7 and the rewiring layer 6 a on the insulating layer 3 are formed. The post 7 is formed by covering the resin protrusion 4 with the conductive layer 160 having a desired shape.
The conductive layer 160 of the post 7 is formed in a shape along the surface of the resin protrusion 4 (specifically, a shape along the surface of the seed layer 5). At the top 7a of the post 7, the conductive layer 160 is formed in an uneven shape along the unevenness of the resin protrusion upper surface 4b. That is, here, the concave portion 7b is also formed in the conductive layer 160 corresponding to the concave portion 4d of the resin protrusion upper surface 4b. Thereby, the unevenness | corrugation of the post upper surface 7c is formed.
[0027]
As the metal layer that is the conductive layer 6, a Cu plating layer formed by plating is appropriate in terms of the stability of the coating film thickness on the resin protrusion 4, adherence, film strength, and the like. However, the present invention is not limited thereto, and may be a metal plating layer formed by plating a metal other than Cu, or various metal layers formed by sputtering, vapor deposition, or the like.
By this step, a circuit pattern made of the conductive layer 6 is formed on the Si wafer 1 (including the rewiring layer 6a). The thickness of the conductive layer 6 is, for example, about 5 to 50 μm. Thereafter, for example, a Ni plating layer and an Au plating layer (both not shown) may be formed on the conductive layer 6 to improve the wettability of solder bumps formed in a later step.
After the formation of the conductive layer 6, the resist film is removed, and the unnecessary seed layer 5 exposed on the surface of the wafer 1 is removed by etching or the like to expose the insulating layer 3 in portions other than the conductive layer 6.
[0028]
In the resist film, the opening 3a, the resin protrusion 4, and the opening that matches the formation position of the conductive layer 6 in the region including these are formed by a photolithography technique. The resist film can be formed by, for example, a method of laminating a film resist or a method of spin-coating a liquid resist.
[0029]
The rewiring layer 6a formed on the insulating layer 3 and the conductive layer 160 covered and formed on the resin protrusion 4 are part of the conductive layer 6 formed by this process. However, although the rewiring layer 6a is formed in a target circuit pattern in accordance with the formation process of the conductive layer 6, the conductive layer covered and formed on the resin protrusion 4 is not necessarily formed in the target shape simultaneously with the formation of the conductive layer 6. It is not limited to forming in. For example, by removing a part of the conductive layer 6 formed so as to cover a part or the whole of the resin protrusion 4, a shape having an exposed part that exposes the resin protrusion on the side of the post, etc. You may form in this shape. The same applies to the second to fourth embodiments described later. The conductive layer having a shape in which the resin protrusion is exposed on a part of the side surface of the post can also be used in second to fourth embodiments described later.
When the formation of the conductive layer 160 having the target shape is completed, the target post 7 is formed on the wafer 1.
[0030]
FIGS. 8A and 8B show an example of a conductive layer formed in a shape having an exposed portion that exposes the resin protrusion on the side surface of the post. Note that this conductive layer is also a conductive layer 160 covered with the resin protrusion 4 as a part of the conductive layer 6 formed by the process shown in FIG. 7B described above. 161 will be distinguished.
The conductive layer 161 shown in FIGS. 8A and 8B includes a top conductive layer 6c formed on the top 4a of the resin protrusion 4, specifically, the resin protrusion upper surface 4b, and the top conductive layer. A plurality of side surface conductive layers 6d coated linearly on the side surface 4c of the resin protrusion 4 so as to extend radially from 6c in a plurality of directions. The side conductive layers 6d are formed at approximately four locations in the circumferential direction of the circular top conductive layer 6c that substantially coincides with the upper surface 4b of the resin protrusion 4. The side surface conductive layer 6d of the conductive layer 161 is connected to the protrusion surrounding portion 6b which is a rewiring layer 6a formed in a ring shape on the insulating layer 3 so as to surround the periphery of the resin protrusion 4. Thereby, the top conductive layer 6c connected to the solder bump 11 and the rewiring layer 6a are connected.
[0031]
According to the formation process of the conductive layer 6 described above, for example, a photosensitive resist film is used, a pattern matching the formation position of the conductive layer of the post is formed by photolithography, and the conductive layer 6 is conductive by metal plating such as Cu. By forming the layer 6, a method of forming the post conductive layer 160 together with the rewiring layer 6a into a target shape is adopted.
As a method of forming a desired shape by removing a part of the conductive layer 6 formed on the resin protrusion 4, first, after forming the conductive layer 6 so as to cover the entire resin protrusion 4, A part of the conductive layer 6 is removed using a processing laser such as an excimer laser, a carbon dioxide laser, or a UV-YAG laser, or photolithography is applied to the conductive layer 6 formed so as to cover the entire resin protrusion 4. A method of forming a pattern by a technique and removing a part of the conductive layer 6 by dry etching such as wet etching or plasma processing is employed.
[0032]
Next, as shown in FIG. 1, the sealing resin layer 8 for surface protection having a thickness of about 10 to 150 μm is exposed at least at the center part of the post 7 (in plan view, the flat surface on the top part 7a of the post 7 is flat. It is formed on the wafer 1 so that the central part of the upper surface is exposed). As the sealing resin layer 8, a polyimide resin, an epoxy resin, a silicone resin, or the like is preferably used.
Here, the specific configuration of the sealing resin layer 8 is illustrated in FIGS. 1, 9, and 10. However, for the sake of convenience of description, the sealing resin layer 8 a is illustrated in FIG. 1 for the sake of distinction. 9 will be described as the sealing resin layer 8b, and FIG. 10 will be described as the sealing resin layer 8c.
[0033]
In FIG. 1, the sealing resin layer 8 a formed so as to be raised higher than the post 7 is formed up to the peripheral portion of the upper surface of the post 7 (the upper surface 7 c of the top portion 7 a), and in the opening 10 that is inside thereof. At least the central portion of the top surface of the top portion 7a of the post 7 is exposed. The area of the circular opening 10 of the sealing resin layer 8 a is smaller than the area of the circular top 7 a of the post 7.
[0034]
The step of forming the sealing resin layer 8 (specifically, the sealing resin layers 8a to 8c) having an opening that exposes the post 7 includes, for example, forming the sealing resin layer 8 with a photosensitive resin such as a photosensitive polyimide resin. However, it is not limited to this, and various methods can be adopted.
[0035]
The sealing resin layer 8 applicable to the semiconductor package 20 shown in FIG. 1 and the like is not limited to the sealing resin layer 8a shown in FIG. 1, and the sealing resin layers 8b and 8c shown in FIGS. Is possible.
Each of the sealing resin layers 8b and 8c shown in FIGS. 9 and 10 covers and seals the wafer 1 so that the top 7a of the post 7 is exposed.
The sealing resin layer 8b shown in FIG. 9 has a shape in which a groove is formed around the post 7. The sealing resin layer 8b is concentrically formed on the outside of the post 7 and on the outside of the circular top portion 7a of the post 7. A circular opening 10a having a larger area than the post top 7a is formed. The opening 10 a of the sealing resin layer 8 b falls from the outside toward the inside to form a ring-shaped groove that surrounds the periphery of the post 7.
The sealing resin layer 8c shown in FIG. 10 has a shape in which a portion excluding the vicinity of the top portion 7a of the post 7 is embedded and sealed. Since the opening 10 b of the sealing resin layer 8 c surrounds the post 7, the opening area is obviously larger than the top 7 a of the post 7. The sealing resin layer 8c is formed with the lower portion of the post 7 as the upper surface, and the inclined side surface of the post 7 (the side surface of the post 7 is also inclined corresponding to the outer shape of the resin protrusion 4). The lower portion of the side surface of the post 7 and the periphery thereof are sealed by the thin-walled portion 8d that has a shape riding on the bracket. However, in the sealing resin layer 8c, it is important that the lower portion of the side surface of the post 7 and the periphery thereof are sealed with a thin-walled portion 8d that can be easily deformed so that the post 7 can be easily deformed. The upper surface position and the like can be freely set. For example, the upper surface position can be formed with a thickness higher than the top portion 7a of the post 7.
[0036]
After forming the sealing resin layer, next, solder bumps 11 are formed on the posts 7. As a method for forming the solder bump 11, solder is provided on the post upper surface 7a by plating, printing, metal jet, ball mount, or the like, and the solder is remelted (reflowed). Since the remelted solder enters the concave and convex portions of the post upper surface 7a, the bonding strength of the solder bump 11 formed thereby to the post 7 is sufficiently ensured.
Here, it is preferable in terms of stress dispersion that the centers of the solder bumps 11 and the resin protrusions 4 coincide with each other in a plan view (direction seen from above the wafer 1). Specifically, it is preferable that the circular solder bumps 11 coincide with the center position of the circular resin protrusion 4 in plan view.
[0037]
For example, the post 7 of the semiconductor package manufactured as described above includes a seed layer 5 and a conductive layer 160 having a thickness of about 20 μm so as to cover the truncated cone-shaped resin protrusion 4 having a height of about 30 μm. As a whole, it is formed in a protrusion shape having a height of about 50 μm.
The seed layer 5 and the conductive layer 6 formed on the wafer 1 serve to connect the solder bumps 11 and the electrodes 2.
[0038]
In the semiconductor package 20, since the stress generated during connection to and mounting on a circuit board or the like is dispersed by the flexible resin protrusion 4, distortion applied to the wafer 1 can be reduced. Therefore, for example, the post 7 can be formed in a shorter time than the case where the post is formed by a very thick conductive layer formed on the wafer and the stress is dispersed, and the semiconductor package manufacturing efficiency is improved and the cost is low. Can be realized. In addition, there is an advantage that the height of the post 7 can be easily adjusted by the height of the resin protrusion 4.
Furthermore, in this semiconductor package 20, the unevenness of the post upper surface 7 a can improve the bonding strength between the post 7 and the solder bump 11, so that the stress generated during connection and mounting to the circuit board or the like is reliably applied to the protrusion 4. There is an advantage that it can be transmitted and effectively dispersed by deformation of the post 7, and inconveniences such as peeling of the solder bumps 11 and an increase in resistance value can be reliably prevented.
In addition, as illustrated in FIGS. 8A and 8B, when the conductive layer of the post has a shape that covers only a part of the side surface of the resin protrusion, the post is more easily deformed. It is possible to disperse and absorb the stress at the time of connecting the circuit board or the like very efficiently.
[0039]
Further, the stress dispersion and absorption performance of the post 7 are also affected by the shape of the sealing resin layer that seals the wafer 1.
For example, since the sealing resin layer 8b shown in FIG. 9 is formed so as to cover a portion other than the upper portion of the post 7, the deformation of the upper portion of the post 7 is not particularly restricted by the sealing resin layer 8, and FIG. Since the post 7 is more easily deformed than the sealing resin layer 8a shown in FIG. 6, the stress dispersion and absorption performance by the post 7 can be improved.
The sealing resin layer 8c shown in FIG. 10 has a shape in which the side surface of the post 7 is covered with the thin portion 8d formed so as to run on the side surface of the post 7, and the post resin 7c has a shape compared to the sealing resin layer 8a of FIG. Can be easily deformed, and the stress dispersion and absorption performance of the post 7 can be improved by employing the sealing resin layer 8c having this shape. In addition, in this sealing resin layer 8c, it is possible to cover the entire side surface of the post 7 with the thin portion 8d to ensure sealing in the vicinity of the post 7, and even in this case, the thin portion 8d that is easily deformed Since the deformation of the post 7 is not constrained, excellent post stress distribution and absorption performance can be secured.
[0040]
In the sealing resin layer 8c whose upper surface is formed lower than the top portion 7a of the post 7, the top portion 7a of the post 7 can be reliably exposed, and the connection state and electrical conduction of the post 7 to the circuit board and the like are reliably ensured. And there are advantages such as improved reliability.
The sealing resin layers 8a, 8b, and 8c shown in FIGS. 1, 9, and 10 can be applied to various semiconductor packages according to the present invention, such as semiconductor packages of the embodiments described later.
[0041]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. 11, FIG. 12 (a), and (b).
As shown in FIG. 11, the semiconductor package 30 of the second embodiment includes a post 37 different from the post 7 of the semiconductor package 20 of the first embodiment. The configuration of other parts of the semiconductor package 30 is the same as that of the semiconductor package 20 of the first embodiment.
The post 37 of this semiconductor package 30 is that the seed layer 5 and the conductive layer 160 are coated on the frustoconical resin protrusion 4 having a flat upper surface 4b on the top 4a. 7, except that the top layer 37 a is covered with the conductive layer 160, and the conductive layer 160 is not formed, and the conductive layer 160 is secured in the shape of a hole or groove. The conductive layer coating excluded part 31 and the conductive layer 160 form a top surface 37 b having irregularities.
[0042]
The manufacturing method of the semiconductor package 30 is different from the manufacturing method of the semiconductor package 20 of the first embodiment only in the process relating to the formation of the post 37. The insulating layer 3 is formed on the wafer 1, and the insulating layer 3 is formed on the insulating layer 3. The process up to the step of forming the resin protrusion 4 (the process shown in FIG. 6C) can be performed in the same manner as in the method of manufacturing the semiconductor package 20 of the first embodiment.
If the resin protrusion 4 having the flat upper surface 4b is formed by the process shown in FIG. 6C, the thin seed layer 5 for electrolytic plating is formed on the wafer 1 without forming irregularities on the upper surface 4b. On the entire surface or a necessary region (region in which the conductive layer 160 of the post 37 and the rewiring layer 6a on the insulating layer 3 are formed) (see FIG. 12A). The material and formation method of the seed layer 5 are the same as those described in the first embodiment. The seed layer 5 is formed so as to cover the surface of the resin protrusion 4, but here, the resin protrusion upper surface 4b is not uneven, and thus formed on the resin protrusion upper surface 4b. The seed layer 5 is formed in a flat shape corresponding to the flat resin protrusion upper surface 4b.
[0043]
Next, on the exposed seed layer 5 using a resist film (not shown) formed on the seed layer 5 as a mask, a metal layer, which is the conductive layer 6 that becomes the conductive layer 160 of the post 37, the rewiring layer 6a, etc., is made of copper. It is formed by plating or three-layer plating of copper, nickel and gold. The resist film secures the conductive layer coating exclusion portion 31 (see FIG. 11). Thereby, as shown in FIG. 12B, the conductive layer 160 is formed by securing the conductive layer coating exclusion portion 31 having a desired shape at the position of the post upper surface 37b.
When the formation of the conductive layer 6 such as the conductive layer 160 and the redistribution layer 6a is completed, the resist film used for plating is removed, and the necessary seed layer 5 such as the seed layer 5 exposed in the conductive layer coating exclusion portion 31 is removed. After the unnecessary seed layer 5 is removed by etching after protecting with a protective film, the post 37 is completed by removing the protective film and the like.
If the post 37 is formed, the semiconductor package 30 can be formed by forming the sealing resin layer 8 and the solder bump 11 in the same manner as in the first embodiment.
[0044]
In this semiconductor package 30 as well, the effect of having the post 37 incorporating the resin-made protruding portion 4 having flexibility, that is, the distortion applied to the wafer 1 due to the connection to the circuit board or the like and the dispersion of stress generated during mounting is alleviated. As in the first embodiment, the post 37 can be formed in a short time and at a low cost by reducing the post plating time. Further, since the bonding strength between the post 37 and the solder bump 11 can be improved by the unevenness of the post upper surface 37a, the stress generated at the time of connection and mounting to the circuit board or the like is reliably transmitted to the protrusions 4 and the post 37. As in the first embodiment, it can be more effectively dispersed.
In this method of manufacturing the semiconductor package 30, the formation of the conductive layer covering exclusion portion 31 is ensured in the plating step of the conductive layer 160 on the resin protrusion 4 instead of forming irregularities on the resin protrusion upper surface 4 b. Since the unevenness of the upper surface 37b can be formed, it is easy to shorten the time required for forming the post 37 (the step of forming the unevenness on the upper surface 4b of the resin protrusion in FIG. 6D is unnecessary).
In this semiconductor package 30, the seed layer 5 exposed to the conductive layer covering exclusion portion 31 remains at the interface between the solder bump 11 and the resin protrusion 4, thereby improving the adhesion of the solder bump 11 and preventing metal diffusion. Therefore, the bonding strength of the solder bump 11 to the post 37 can be further improved, and further long-term reliability can be ensured.
[0045]
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIGS.
In the third embodiment, the resin protrusion 4 is covered (specifically, the seed layer 5 covering the resin protrusion 4 is covered) in the same procedure as the manufacturing method of the second embodiment described above. After forming the layer 160 (see FIG. 13A, formed by the conductive layer 6), the unnecessary seed layer 5 including the seed layer 5 exposed in the conductive layer covering exclusion portion 31 is removed by etching (FIG. 13 ( b)). Next, as shown in FIG. 13C, a sealing resin having an opening 43 that seals the wafer, the insulating layer, and the rewiring layer and exposes the top of the resin protrusion 4 covered with the conductive layer 160. The layer 8 is formed in the same manner as in the first embodiment, and the post 41 is formed by covering the inner region of the opening 43 with an under bump metal layer 42 (hereinafter sometimes referred to as “UBM layer 42”). (See FIG. 13D). Then, by forming the solder bump 11 (not shown) on the top 41a of the post 41, a semiconductor package is formed. At the top 41 a of the post 41, the surface of the conductive layer 160 and the resin protrusion 4 (or a protective layer formed on the resin protrusion 4) exposed on the conductive layer coating exclusion portion 31 are covered with a concavo-convex shape. Since the UBM layer 42 formed on the upper surface 41 b of the post top portion 41 a is uneven, the bonding strength of the solder bump 11 to the post 41 can be improved.
In the semiconductor package of this embodiment, since the post upper surface 41b is covered with the UBM layer 42, there is also an advantage that long-term reliability such as the bonding state of the solder bumps 11 can be improved. In the semiconductor package manufacturing method of this embodiment, since the step of covering the UBM layer 42 can be performed after the sealing resin layer 8 is formed using the sealing resin layer 8 as a mask, a resist film is separately formed. There is also an advantage that the number of steps can be reduced because it is not necessary.
[0046]
In the second and third embodiments, the step of covering the resin protrusion 4 with the conductive layer is performed by plating at a low current density using a matte bath, so that the resin protrusion upper surface 4b is covered. The unevenness formed by the conductive layer 160 and the conductive layer coating exclusion portion 31 can be made larger, which is more preferable in terms of improving the bonding strength between the solder bump 11 and the post.
[0047]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIG.
In the fourth embodiment, the conductive layer 160 that covers the resin protrusion 4 is formed (formation of the conductive layer 6) in the same procedure as in the first embodiment, and then the conductive layer that covers the resin protrusion top 4a is formed. Well-known surface roughening etching of the upper surface of the layer 160 (surface roughening etching used for roughening the surface of the copper layer to improve the adhesion to the insulating layer in circuit board manufacturing, etc.), laser processing The post 70 having irregularities is formed on the top surface 71 of the top, and the solder bumps 11 are formed on the region including the roughened region 72 on the top surface 71 of the post 70. Form. Also in this embodiment, the unevenness of the post top (specifically, the upper surface 71) can improve the bonding strength between the post 70 and the solder bump 11, and can effectively distribute and absorb the stress when connecting the circuit board or the like. .
[0048]
The semiconductor package according to the present invention can form a semiconductor device by forming a stacked circuit on the conductive layer 6 (redistribution layer 6a) on the wafer 1 itself.
In addition, this semiconductor package is incorporated in, for example, an electronic device by connecting solder bumps to a circuit board. The electronic device is a combination of the circuit board and peripheral devices, such as a mobile phone or a personal computer.
[0049]
The conductive layer coating exclusion portion at the top of the post according to the second and third embodiments functions as a recess for forming irregularities at the top of the post, and the specific shape is, for example, similar to that of the first embodiment, as shown in FIG. , FIG. 4, FIG. 5A and FIG.
[0050]
In addition, this invention is not limited to the said embodiment, A various change is possible.
For example, the post formed on the wafer is not limited to a substantially frustoconical shape according to the outer shape of the resin protrusion, and various shapes such as a columnar shape and a truncated pyramid shape can be adopted. Even in the post, the joint strength with the solder bump can be improved by the unevenness of the top.
When covering the top of the resin protrusion with a conductive layer having an uneven surface shape along the top unevenness, the surface shape of the uneven surface of the conductive layer precisely matches the unevenness of the top of the resin protrusion. There is no need to be made, and it is sufficient that the projections and depressions are roughly along the projections and depressions at the top of the resin protrusion. In other words, the surface of the conductive layer having a concavo-convex shape along the concavo-convex shape of the top portion of the resin protrusion is increased by contact with the solder bump due to an increase in the contact area with the solder bump, a pull-out resistance of the solder bump entering the concave portion of the concavo-convex portion, etc. The details of the shape of the unevenness on the surface of the conductive layer are only required to increase the bonding strength with the solder bump, and various shapes can be adopted.
In addition, the formation of the unevenness on the top of the post is not limited to the formation of a conductive layer having an uneven surface shape using the unevenness on the top of the resin protrusion, and the conductive layer covered on the top of the resin protrusion It can also be formed by techniques such as surface roughening etching, partial removal, securing a conductive layer coating exclusion part where a conductive layer is not formed at the time of coating formation of the conductive layer on the resin protrusion top, Even in this method, the shape of the unevenness on the top of the post may be any shape that increases the bonding strength with the solder bump by increasing the contact area with the solder bump or pulling out the solder of the solder bump that has entered the uneven recess. Various shapes can be adopted. The irregularities of the “various shapes” do not mean only irregularities regularly formed on the upper surface of the post as exemplified in FIGS. 4 and 5, etc., and are irregularly arranged on the upper surface of the post. Those having a dendritic shape on the upper surface of the post, those having a cross section of the groove or hole (cross section along the depth direction) having a dendritic shape, and the like are also included in the irregularities in the present invention.
[0051]
【The invention's effect】
As described above, according to the semiconductor package of the present invention, the post to which the circuit board or the like is connected is formed by forming a conductive layer on the resin protrusion, so that the stress generated on the post at the time of connection can be flexibly changed. It can be dispersed and absorbed by a resin protrusion having In addition, since the unevenness formed on the top of the post can sufficiently secure the bonding strength between the post and the solder bump, the stress generated between the circuit board and the semiconductor package can be reliably transmitted to the post. It can be dispersed and absorbed effectively. Further, by improving the bonding strength, inconveniences such as peeling of solder bumps and increase in resistance value can be surely prevented, and reliability can be improved. With this configuration, there is no need to provide a buffer member for absorbing the stress generated when connecting the circuit board or the like, or to increase the size of the post, so the thickness dimension when connecting the semiconductor package to the circuit board can be reduced. The cost can be reduced, and a semiconductor device in which a laminated circuit is formed on the wafer of the semiconductor package, an electronic device in which a circuit board is connected to the solder bump of the semiconductor package, and the like can be reduced in size and cost.
Further, in the method for manufacturing a semiconductor package according to the present invention, the post is formed by covering the resin protrusion with the conductive layer, so that it is shorter and less expensive than forming a large post by metal plating. The post can be formed by this, and the manufacturing efficiency of the semiconductor package can be improved and the cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.
2 is a perspective view showing a post of the semiconductor package of FIG. 1; FIG.
FIG. 3 is a cross-sectional view showing another aspect of the concavo-convex shape of the upper surface of the post of the semiconductor package of the first embodiment.
4 is a plan view showing an upper surface of a post of the semiconductor package of FIG. 3; FIG.
FIGS. 5A and 5B are plan views showing another embodiment of the uneven shape on the upper surface of the post of the semiconductor package of the first embodiment; FIGS.
FIGS. 6A to 6D are cross-sectional views showing the method of manufacturing the semiconductor package of the first embodiment in the order of steps. FIGS.
FIGS. 7A to 7C are cross-sectional views showing steps in FIG. 6 and subsequent steps in the method of manufacturing the semiconductor package of the first embodiment in order of steps.
FIG. 8 shows a conductive layer having a top conductive layer covering the top top surface of the post and a side conductive layer covering a part of the side surface of the post as a conductive layer of the post of the semiconductor package of the first embodiment. It is a figure which shows the formed example, Comprising: (a) is sectional drawing, (b) is a top view which shows a post | mailbox and its vicinity.
FIG. 9 is a cross-sectional view showing another embodiment of a sealing resin layer formed on a wafer of a semiconductor package according to the present invention.
FIG. 10 is a cross-sectional view showing another embodiment of a sealing resin layer formed on a wafer of a semiconductor package according to the present invention.
FIG. 11 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
12A and 12B are views showing a method for manufacturing a semiconductor package according to a second embodiment, wherein FIG. 12A is a cross-sectional view showing a state in which a UBM layer is coated on a resin protrusion having a flat upper surface, and FIG. It is sectional drawing which shows the state which secured the conductive layer coating exclusion part on the UBM layer on the resin-made protrusion upper surface of (a), and coat | covered the conductive layer.
FIGS. 13A to 13D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a third embodiment in the order of steps.
FIG. 14 is a cross-sectional view showing a semiconductor package according to a fourth embodiment of the present invention.
FIG. 15 is a cross-sectional view showing a conventional CSP.
16A to 16E are cross-sectional views showing a method of manufacturing the CSP of FIG. 15 in the order of steps.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wafer (Si wafer), 2 ... Electrode (Al pad), 3 ... Insulating layer, 3a ... Opening part, 4 ... Resin protrusion, 4a ... Top part, 6a ... Rewiring layer, 7, 37, 41, 70 ... Post, 7a, 37a, 41a ... Top, 7b, 7d, 7e ... Recess, 7c, 37b, 41b, 71 ... Upper surface, 8, 8a, 8b, 8c ... Sealing resin layer, 11, 86, 95 ... Solder bump , 20, 30... Semiconductor package, 31... Conductive layer coating exclusion part, 72. Roughened region, 160 and 161... Conductive layer.

Claims (6)

電極（２）が設けられたウェハ（１）上に形成された絶縁層（３）と、この絶縁層の前記電極に整合する領域に形成された開口部（３ａ）を介して前記電極に接続された再配線層（６ａ）と、前記ウェハ、前記絶縁層及び前記再配線層を封止する封止樹脂層（８、８ａ、８ｂ、８ｃ）と、この封止樹脂層を貫通し頂部（７ａ、３７ａ、４１ａ）に半田バンプ（１１）が形成されたポスト（７、３７、４１、７０）とを有し、
前記ポストは、前記絶縁層上に形成された樹脂製突部（４）と、この樹脂製突部の頂部（４ａ）を含んで前記樹脂製突部を被覆して前記再配線層と前記半田バンプとに接続された導電層（１６０、１６１）とを有し、該導電層は、前記樹脂製突部の頂部に形成された頂部導電層（６ｃ）と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層（６ｄ）とを有し、前記ポストの頂部には凹凸が形成されていることを特徴とする半導体パッケージ（２０、３０）。An insulating layer (3) formed on the wafer (1) provided with the electrode (2) and connected to the electrode through an opening (3a) formed in a region matching the electrode of the insulating layer A re-wiring layer (6a), a sealing resin layer (8, 8a, 8b, 8c) for sealing the wafer, the insulating layer, and the re-wiring layer; 7a, 37a, 41a) and posts (7, 37, 41, 70) on which solder bumps (11) are formed,
The post includes a resin protrusion (4) formed on the insulating layer and a top portion (4a) of the resin protrusion to cover the resin protrusion and cover the rewiring layer and the solder. A conductive layer (160, 161) connected to the bump, the conductive layer including a top conductive layer (6c) formed on the top of the resin protrusion, and a plurality of directions from the top conductive layer. A semiconductor package having a plurality of side surface conductive layers (6d) coated on the side surfaces of the resin protrusions so as to extend, and unevenness is formed on the tops of the posts. 20, 30). 前記ポスト頂部の凹凸が、前記樹脂製突部頂部の凹凸に沿って被覆された導電層によって形成されていることを特徴とする請求項１記載の半導体パッケージ。  2. The semiconductor package according to claim 1, wherein the unevenness of the top of the post is formed by a conductive layer covered along the unevenness of the top of the resin protrusion. 前記ポストの頂部には、前記導電層が形成されていない導電層被覆除外部（３１）が前記導電層を穴状あるいは溝状に切り欠いた形状に確保され、この導電層被覆除外部と前記導電層とによって、前記ポスト頂部の凹凸が形成されていることを特徴とする請求項１記載の半導体パッケージ。  At the top of the post, a conductive layer coating exclusion portion (31) in which the conductive layer is not formed is secured in a shape in which the conductive layer is cut out in a hole shape or a groove shape. The semiconductor package according to claim 1, wherein unevenness of the top of the post is formed by a conductive layer. 電極（２）が設けられたウェハ（１）上に、前記電極に整合する領域に開口部（３ａ）が設けられた絶縁層（３）を形成する工程と、前記絶縁層上に樹脂製突部（４）を形成する工程と、前記開口部を介して前記電極に接続された再配線層（６ａ）を形成する工程と、前記樹脂製突部の頂部（４ａ）に凹凸を形成する工程と、前記樹脂製突部の頂部を含んで前記樹脂製突部を被覆し、前記樹脂製突部の頂部に形成された頂部導電層（６ｃ）と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層（６ｄ）とを有する導電層（１６０、１６１）を前記再配線層に接続させて形成する工程と、前記導電層上に半田バンプ（１１）を形成する工程とを有し、
前記樹脂製突部に前記導電層を形成するにあたって、前記樹脂製突部の頂部では、該頂部の凹凸に沿った凹凸の表面形状を有する導電層を前記頂部の凹凸に沿わせて被覆形成することを特徴とする半導体パッケージの製造方法。Forming an insulating layer (3) having an opening (3a) in a region aligned with the electrode on the wafer (1) provided with the electrode (2); and a resin bump on the insulating layer A step of forming a portion (4), a step of forming a rewiring layer (6a) connected to the electrode through the opening, and a step of forming irregularities on the top (4a) of the resin protrusion A top conductive layer (6c) formed on the top of the resin projection, including the top of the resin projection, and extending in a plurality of directions from the top conductive layer. forming by connecting a plurality of side conductive layers coated on the side of (6d) and the conductive layer have a (160, 161) on the redistribution layer of the resin projections in the said conductive Forming a solder bump (11) on the layer,
In forming the conductive layer on the resin protrusion, a conductive layer having an uneven surface shape along the unevenness of the top is covered and formed on the top of the resin protrusion along the unevenness of the top. A method of manufacturing a semiconductor package. 電極（２）が設けられたウェハ（１）上に、前記電極に整合する領域に開口部（３ａ）が設けられた絶縁層（３）を形成する工程と、前記絶縁層上に樹脂製突部（４）を形成する工程と、前記開口部を介して前記電極に接続された再配線層（６ａ）を形成する工程と、前記樹脂製突部をその頂部を含んで被覆し、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有する導電層を前記再配線層に接続させて形成し、前記樹脂製突部の頂部には、前記導電層が形成されていない導電層被覆除外部（３１）を前記導電層を穴状あるいは溝状に切り欠いた形状に確保して前記導電層を形成する工程と、前記樹脂製突部の頂部を被覆する導電層上に半田バンプ（１１）を形成する工程とを有することを特徴とする半導体パッケージの製造方法。Forming an insulating layer (3) having an opening (3a) in a region aligned with the electrode on the wafer (1) provided with the electrode (2); and a resin bump on the insulating layer A step of forming a portion (4), a step of forming a rewiring layer (6a) connected to the electrode through the opening, and covering the resin protrusion including its top , and the resin a top conductive layer formed on top of the manufacturing projections, conductive layer have a and so as to extend in a plurality of directions from said top conductive layer plurality of side conductive layers coated on the side surface of the resin protrusion The conductive layer covering exclusion portion (31) where the conductive layer is not formed is cut into a hole shape or a groove shape at the top of the resin protrusion. The step of forming the conductive layer while securing the lacking shape, and the conductivity covering the top of the resin protrusion The method of manufacturing a semiconductor package, characterized by a step of forming a solder bump (11) above. 電極（２）が設けられたウェハ（１）上に、前記電極に整合する領域に開口部（３ａ）が設けられた絶縁層（３）を形成する工程と、前記絶縁層上に樹脂製突部（４）を形成する工程と、前記開口部を介して前記電極に接続された再配線層（６ａ）を形成する工程と、前記樹脂製突部をその頂部を含んで被覆し、前記樹脂製突部の頂部に形成された頂部導電層と、該頂部導電層から複数方向に延びるようにして前記樹脂製突部の側面上に被覆された複数本の側面導電層とを有する導電層を前記再配線層に接続させて形成する工程と、前記樹脂製突部の頂部を被覆する導電層を粗面化する工程と、前記樹脂製突部の頂部を被覆する導電層上に半田バンプ（１１）を形成する工程とを有することを特徴とする半導体パッケージの製造方法。Forming an insulating layer (3) having an opening (3a) in a region aligned with the electrode on the wafer (1) provided with the electrode (2); and a resin bump on the insulating layer A step of forming a portion (4), a step of forming a rewiring layer (6a) connected to the electrode through the opening, and covering the resin protrusion including its top , and the resin a top conductive layer formed on top of the manufacturing projections, conductive layer have a and so as to extend in a plurality of directions from said top conductive layer plurality of side conductive layers coated on the side surface of the resin protrusion Are connected to the rewiring layer, a step of roughening the conductive layer covering the top of the resin protrusion, and a solder bump on the conductive layer covering the top of the resin protrusion And (11) forming a semiconductor package.
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