KR100927749B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 디바이스의 하부에 위치하는 패시베이션층을 식각 방법을 이용하여 비감광성 수지로 형성함으로써, 복잡한 단계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성하는 경우에 비해 제조 공정 및 제조 비용을 줄일 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.According to the present invention, the passivation layer, which is located under the semiconductor device, is formed of a non-photosensitive resin by using an etching method, and thus, a manufacturing process and a manufacturing cost are compared with the case of forming a expensive photosensitive resin by using a photo process having a complicated step. A semiconductor device and a method of manufacturing the same can be reduced.

본 발명에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 가지는 반도체 다이; 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하며, 상기 제 2 면으로 돌출되는 돌출부를 갖는 관통 전극; 상기 제 2 면을 덮되 상기 돌출부가 노출되도록 제 1 개구를 가지며, 비감광성 수지로 형성되는 제 2 패시베이션층; 상기 제 1 개구를 통해 노출된 상기 돌출부와 연결되도록 상기 제 2 패시베이션층에 형성되는 재배선층; 상기 재배선층에 형성되는 금속층; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 형성되되 상기 금속층이 노출되도록 제 2 개구를 가지며, 상기 비감광성 수지로 형성된 제 3 패시베이션층을 포함하는 것을 특징으로 한다.The semiconductor device according to the present invention has a flat first surface and a flat second surface opposite to the first surface, and includes a plurality of bond pads and a first passivation layer covering the outer circumference of the bond pads on the first surface. A semiconductor die having; A through electrode vertically penetrating the bond pad and the first surface and the second surface, the protrusion electrode protruding from the second surface; A second passivation layer covering the second surface and having a first opening to expose the protrusion, the second passivation layer being formed of a non-photosensitive resin; A redistribution layer formed on the second passivation layer so as to be connected to the protrusion exposed through the first opening; A metal layer formed on the redistribution layer; And a third passivation layer formed in the second passivation layer to cover the redistribution layer, the second passivation layer formed of the non-photosensitive resin, and having a second opening to expose the metal layer.

반도체 디바이스, 관통 전극, 패시베이션층, 재배선층, 금속층 Semiconductor device, through electrode, passivation layer, redistribution layer, metal layer

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)도 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.Recently, portable electronic devices such as mobile phones and PMPs are required to be highly functional and at the same time small, lightweight and low price. In line with this trend, semiconductor packages mounted on portable electronic devices are also developing into more innovative and competitively priced 3D packages. As a technology of a 3D semiconductor package, a stacking technology of a semiconductor package using a through silicon via is used. The stacking technology of a semiconductor package using a silicon through electrode is a technology of vertically stacking a semiconductor die or a semiconductor package, and can shorten a connection length between semiconductor dies or semiconductor packages, thereby enabling a higher performance and a smaller semiconductor package. It is attracting attention.

한편, 반도체 다이 또는 반도체 패키지에 형성된 와이어 본딩용 주변 형(peripheral) 본드 패드를 격자형으로 재배열하기 위해서는 다수의 재배선층(redistribution layer) 및 UBM(Under Bumped Metallogy)이 필요하다. 즉, 상기 재배선층은 주변에만 형성된 본드 패드의 위치를 격자형으로 재배열하는 역할을 하고, 상기 UBM은 상기 재배선층의 끝단에 솔더볼이 잘 용착되도록 하는 역할을 한다.Meanwhile, a plurality of redistribution layers and under bumped metallogy (UBM) are required to rearrange the peripheral bond pads for wire bonding formed in the semiconductor die or the semiconductor package into a lattice shape. That is, the redistribution layer serves to rearrange the positions of the bond pads formed only at the periphery in a lattice form, and the UBM serves to weld the solder balls well to the ends of the redistribution layer.

상기 재배선층은 통상 구리(Cu)로 형성되고, 상기 UBM은 Al-Ni-Cu, Ti-Ni-Cu, TiW-Cu-Ni-Au, Ti-Cu-Ni-Au, Ni-Au, Al-Ti-Cr-Cu 등으로 형성된다. 물론, 이를 위해 금속 공정 및 포토 공정이 각각 2번씩 실시된다. 즉, 하나의 금속 공정후 이를 재배선층으로 형성하기 위해 포토 공정, 즉 포토 레지스트의 코팅, 노광 및 현상 공정이 수행되고, 이어서 다른 금속 공정후 이를 UBM으로 형성하기 위해 다시 포토 공정, 즉 포토 레지스트의 코팅, 노광 및 현상 공정이 수행된다.The redistribution layer is usually formed of copper (Cu), the UBM is Al-Ni-Cu, Ti-Ni-Cu, TiW-Cu-Ni-Au, Ti-Cu-Ni-Au, Ni-Au, Al- Ti-Cr-Cu or the like. Of course, for this purpose, the metal process and the photo process are performed twice each. That is, a photo process, i.e. coating, exposing and developing a photoresist, is performed to form it as a redistribution layer after one metal process, and then a photo process, i.e. Coating, exposure and development processes are performed.

그런데, 상기 재배선층과 UBM을 형성하기 위한 포토 공정은 제조 공정이 복잡하기 때문에 반도체 패키지의 제조 수율을 낮추는 문제점이 있다. However, the photo process for forming the redistribution layer and the UBM has a problem of lowering the manufacturing yield of the semiconductor package because the manufacturing process is complicated.

또한, 포토 공정은 상기 재배선층을 보호하는 패시배이션층 형성시 큰 정밀도를 요구하므로, 고가의 공정장비를 요구하며 상기 패시베이션층의 재료로서 최상품질을 갖는 고가의 재료를 요구한다. 이에 따라, 포토 공정은 반도체 패키지의 제조 비용을 증가시키는 문제점이 있다.In addition, since the photo process requires great precision in forming a passivation layer protecting the redistribution layer, it requires expensive processing equipment and requires an expensive material having the highest quality as a material of the passivation layer. Accordingly, the photo process has a problem of increasing the manufacturing cost of the semiconductor package.

본 발명의 목적은 반도체 디바이스의 하부에 위치하는 패시베이션층을 식각 방법을 이용하여 비감광성 수지로 형성함으로써, 복잡한 단계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성하는 경우에 비해 제조 공정 및 제조 비용을 줄일 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to form a passivation layer on a lower portion of a semiconductor device with a non-photosensitive resin by using an etching method, thereby producing a photosensitive resin using a photo process having a complicated step, compared to a case of forming an expensive photosensitive resin. It is to provide a semiconductor device and a method of manufacturing the same that can reduce the cost.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 가지는 반도체 다이; 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하며, 상기 제 2 면으로 돌출되는 돌출부를 갖는 관통 전극; 상기 제 2 면을 덮되 상기 돌출부가 노출되도록 제 1 개구를 가지며, 비감광성 수지로 형성되는 제 2 패시베이션층; 상기 제 1 개구를 통해 노출된 상기 돌출부와 연결되도록 상기 제 2 패시베이션층에 형성되는 재배선층; 상기 재배선층에 형성되는 금속층; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 형성되되 상기 금속층이 노출되도록 제 2 개구를 가지며, 상기 비감광성 수지로 형성된 제 3 패시베이션층을 포함하는 것을 특징으로 한다.In order to achieve the above object, a semiconductor device according to an embodiment of the present invention has a flat first surface and a flat second surface opposite to the first surface, and a plurality of bond pads and the bond pads on the first surface. A semiconductor die having a first passivation layer covering an outer periphery of the semiconductor die; A through electrode vertically penetrating the bond pad and the first surface and the second surface, the protrusion electrode protruding from the second surface; A second passivation layer covering the second surface and having a first opening to expose the protrusion, the second passivation layer being formed of a non-photosensitive resin; A redistribution layer formed on the second passivation layer so as to be connected to the protrusion exposed through the first opening; A metal layer formed on the redistribution layer; And a third passivation layer formed in the second passivation layer to cover the redistribution layer, the second passivation layer formed of the non-photosensitive resin, and having a second opening to expose the metal layer.

상기 돌출부의 돌출두께는 5㎛ 내지 50㎛일 수 있다.The protrusion thickness of the protrusion may be 5 μm to 50 μm.

상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 반도체 다이의 제 2 면으로부터 돌출되는 돌출두께와 동일하게 이루어질 수 있다. The thickness of the second passivation layer may be the same as the protrusion thickness of the protrusion protruding from the second surface of the semiconductor die.

상기 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. The through electrode may be formed of any one selected from gold, silver, and copper, or a combination thereof.

상기 비감광성 수지는 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나일 수 있다. The non-photosensitive resin may be polyimide, benzocyclobutene, polybenz oxazole, bismaleimide triazine, phenolic resin, or epoxy. ), Silicon, silicon oxide (SiO 2 ), and nitride film (Si 3 N 4 ).

상기 재배선층은 구리(Cu), 구리 합금, 알루미늄(Al) 및 알루미늄 합금 중 선택된 어느 하나로 형성될 수 있다. The redistribution layer may be formed of any one selected from copper (Cu), a copper alloy, aluminum (Al), and an aluminum alloy.

상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다 두껍게 이루어질 수 있다.The thickness of the third passivation layer may be thicker than the thickness of the redistribution layer.

상기 금속층은 구리 또는 니켈로 형성되는 UBM(Under Bumped Metallogy)층일 수 있다. 또한, 상기 금속층에 형성되는 솔더층을 더 포함할 수 있다. The metal layer may be an under bumped metallogy (UBM) layer formed of copper or nickel. In addition, a solder layer formed on the metal layer may be further included.

상기 금속층은 금 스터드 범프(Au stud bump)층일 수 있다. The metal layer may be a gold stud bump layer.

상기 금속층은 ACF(Anisotropic Conductiv Film)층일 수 있다.The metal layer may be an anisotropic conductive film (ACF) layer.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상부면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 갖고, 상기 본드 패드를 관통하는 관통 전극을 갖는 웨이퍼를 구비 하는 웨이퍼 준비 단계; 상기 웨이퍼의 하부면을 식각하여 상기 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계; 상기 웨이퍼의 하부면에 증착되는 비감광성 수지를 식각하여 상기 돌출부를 노출시키는 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계; 상기 제 2 패시베이션층에 상기 돌출부와 연결되는 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층에 금속층을 형성하는 금속층 형성 단계; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 증착되는 상기 비감광성 수지를 식각하여 상기 금속층을 노출시키는 제 3 패시베이션층을 형성하는 제 3 패시베이션 형성 단계를 포함하는 것을 특징으로 한다. In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention has a plurality of bond pads on the upper surface and a first passivation layer covering the outer periphery of the bond pad, and penetrating through the bond pad A wafer preparation step comprising a wafer having electrodes; A wafer back etching step of etching the lower surface of the wafer to expose the protrusion which is an end of the through electrode; A second passivation layer forming step of etching the non-photosensitive resin deposited on the lower surface of the wafer to form a second passivation layer exposing the protrusions; A redistribution layer forming step of forming a redistribution layer connected to the protrusions on the second passivation layer; A metal layer forming step of forming a metal layer on the redistribution layer; And a third passivation forming step of forming a third passivation layer exposing the metal layer by etching the non-photosensitive resin deposited on the second passivation layer to cover the redistribution layer.

상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 상기 웨이퍼의 하부면을 식각하는 것일 수 있다.The wafer back etching step may be to etch the lower surface of the wafer so that the protrusion of the through electrode is exposed to 5㎛ 50㎛.

상기 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어질 수 있다.The wafer back etching step may be performed by a dry etching method.

상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용할 수 있다. The wafer back etching step may use SF 6 or CF 4 as an etching gas.

상기 제 2 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며, 상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 웨이퍼의 하부면으로부터 돌출되는 돌출두께와 동일하게 이루어질 수 있다. In the forming of the second passivation layer, etching of the non-photosensitive resin may be performed by a plasma etching method, and the thickness of the second passivation layer may be the same as the protrusion thickness of the protrusion protruding from the lower surface of the wafer. .

상기 재배선층 형성 단계는 스퍼터링 또는 도금 방법으로 이루어질 수 있다.The redistribution layer forming step may be performed by sputtering or plating.

상기 금속층 형성 단계는 스퍼터링 또는 도금 방법을 이용하여 상기 재배선층에 UBM(Under Bumped Metallogy)층을 형성하는 것일 수 있다. 또한, 상기 반도체 디바이스의 제조 방법은 상기 금속층에 솔더층을 형성하는 솔더층 형성단계를 더 포함할 수 있다. The forming of the metal layer may be to form an under bumped metallogy (UBM) layer on the redistribution layer by sputtering or plating. In addition, the method of manufacturing the semiconductor device may further include a solder layer forming step of forming a solder layer on the metal layer.

상기 금속층 형성 단계는 볼 본딩을 이용하여 상기 재배선층에 금 스터드 범프(Au stud bump)층을 형성하는 것일 수 있다. The metal layer forming step may be to form a gold stud bump (Au stud bump) layer on the redistribution layer using ball bonding.

상기 금속층 형성 단계는 상기 재배선층에 ACF(Anisotropic Conductiv Film)층을 형성하는 것일 수 있다. The metal layer forming step may be to form an anisotropic conductive film (ACF) layer on the redistribution layer.

상기 제 3 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며, 상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다는 두껍고 상기 금속층의 두께보다는 얇게 이루어질 수 있다. In the third passivation layer forming step, the non-photosensitive resin is etched by a plasma etching method, and the thickness of the third passivation layer may be thicker than the thickness of the redistribution layer and thinner than the thickness of the metal layer.

본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 디바이스의 하부에 위치하는 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정을 이용하여 형성하는 경우보다 반도체 디바이스의 전체 제조 공정을 단순화시킬 수 있다.A semiconductor device and a method of manufacturing the same according to an embodiment of the present invention form a passivation layer under the semiconductor device by using a plasma etching method, thereby providing a photo process requiring complicated steps such as exposure, development, and stripping. The overall manufacturing process of the semiconductor device can be simplified than in the case of forming by using.

또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 상기 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄일 수 있다. In addition, the semiconductor device and the method of manufacturing the same according to the embodiment of the present invention can form the passivation layer by using a plasma etching method, it is possible to reduce the overall manufacturing time of the semiconductor device without requiring the large precision required in the photo process .

또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 상기 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄일 수 있 다.In addition, the semiconductor device and the method of manufacturing the same according to an embodiment of the present invention by forming the passivation layer using a plasma etching method, it does not require expensive equipment used in the photo process to reduce the overall manufacturing cost of the semiconductor device Can be.

이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings and embodiments.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(170), 및 제 3 패시베이션층(180)을 포함하여 이루어질 수 있다.Referring to FIG. 1, a semiconductor device 100 according to an embodiment of the present invention may include a semiconductor die 110, a through electrode 140, and a plurality of bond pads 120 and a first passivation layer 130. The second passivation layer 150, the redistribution layer 160, the metal layer 170, and the third passivation layer 180 may be formed.

상기 반도체 다이(110)는 대략 평평한 제 1 면(110a) 및 상기 제 1 면(110a)의 반대면으로서 대략 평평한 제 2 면(110b)을 갖는다. 상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.The semiconductor die 110 has an approximately flat first surface 110a and a substantially flat second surface 110b as an opposite surface of the first surface 110a. The semiconductor die 110 is basically made of a silicon material, and a plurality of semiconductor elements are formed therein.

상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a)에 다수 형성된다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다.The bond pads 120 are formed on the first surface 110a of the semiconductor die 110. The bond pad 120 may be formed inside the semiconductor die 110, but is illustrated as a structure protruding outward for convenience of description. The bond pad 120 may be formed at an edge or a center portion of the first surface 110a of the semiconductor die 110.

상기 제 1 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)에 형성된다. 즉, 상기 제 1 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)을 덮도록 형성되며, 상기 반도체 다이(110)에 형성된 본드 패드(120)의 외주연을 덮는다. 상기 제 1 패시베이션층(130)은 반도체 다이(110)의 제 1 면(110a)을 보호하는 역할을 한다. 상기 제 1 패시베이션층(130)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택된 어느 하나의 재질로 형성될 수 있으나, 본 발명의 내용을 상기 재질로서 한정하는 것은 아니다.The first passivation layer 130 is formed on the first surface 110a of the semiconductor die 110. That is, the first passivation layer 130 is formed to cover the first surface 110a of the semiconductor die 110 and covers the outer circumference of the bond pad 120 formed on the semiconductor die 110. The first passivation layer 130 serves to protect the first surface 110a of the semiconductor die 110. The first passivation layer 130 may be formed of any one material selected from a common oxide film, a nitride film, a polyimide, or an equivalent thereof, but the present invention is not limited to the above materials.

상기 관통 전극(140)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하도록 형성될 수 있다. 이에 따라, 상기 관통 전극(140)은 상기 본드 패드(120)로부터 상기 반도체 다이(110)의 제 2면(110b)에 이르는 전기적인 통로를 형성한다. 상기 관통 전극은 금, 은 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 별도로 도시하지는 않았지만, 상기 반도체 다이(110)와 관통 전극(140)의 사이에는 절연체가 더 형성되어 반도체 다이(110)와 관통 전극(140) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다.The through electrode 140 may be formed to vertically penetrate the bond pad 120 and the first surface 110a and the second surface 110b of the semiconductor die 110. Accordingly, the through electrode 140 forms an electrical passage from the bond pad 120 to the second surface 110b of the semiconductor die 110. The through electrode may be formed of any one selected from gold, silver copper, or a combination thereof. In addition, although not separately illustrated, an insulator may be further formed between the semiconductor die 110 and the through electrode 140 to relieve stress due to a difference in thermal expansion coefficient between the semiconductor die 110 and the through electrode 140. have.

상기 관통 전극(140)은 그 단부에 상기 반도체 다이(110)의 제 2면(110b)으로 노출된 돌출부(141)를 갖는다. 상기 돌출부(141)는 공정 중 웨이퍼 상태인 반도체 다이의 하부를 식각하여 형성된다. 즉, 반도체 다이의 하부를 선택성이 있는 물질로 식각함으로써 상기 관통 전극(140)의 돌출부(141)만을 남길 수 있다. 상기 돌출부(141)가 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출두께(Tp)는 예를 들어 5㎛ 내지 50㎛ 일 수 있다. 상기 돌출부(141)의 돌출두께(Tp) 가 5㎛ 미만인 경우, 상기 반도체 다이(110)의 제 2 면(110b)을 매우 얇게 식각하여야 하므로 식각 정도를 제어하기 어렵다. 반면, 상기 돌출부(141)의 돌출두께(Tp)가 50㎛를 초과하는 경우, 상기 돌출부(141)의 형성을 위한 식각 공정 시간이 길어지고, 수직으로 스택되는 반도체 디바이스 간의 간격이 넓어지게 되어 반도체 디바이스의 경박단소화에 제약이 된다.The through electrode 140 has a protrusion 141 exposed at the end thereof to the second surface 110b of the semiconductor die 110. The protrusion 141 is formed by etching a lower portion of the semiconductor die in a wafer state during the process. That is, only the protrusion 141 of the through electrode 140 may be left by etching the lower portion of the semiconductor die with a selective material. The protrusion thickness Tp at which the protrusion 141 protrudes from the second surface 110b of the semiconductor die 110 may be, for example, about 5 μm to about 50 μm. When the protrusion thickness Tp of the protrusion 141 is less than 5 μm, since the second surface 110b of the semiconductor die 110 must be etched very thinly, it is difficult to control the etching degree. On the other hand, when the protrusion thickness Tp of the protrusion 141 exceeds 50 μm, the etching process time for forming the protrusion 141 is long, and the interval between semiconductor devices stacked vertically is widened. It is a limitation on light and small size of the device.

상기 제 2 패시베이션층(150)은 상기 반도체 다이(110)의 제 2 면(110b)을 덮도록 형성된다. 이때, 상기 제 2 패시베이션층(150)은 상기 관통 전극(140)의 돌출부(141)가 노출되도록 하는 제 1 개구(152)를 가지며, 상기 돌출부(141)의 돌출두께(Tp)와 동일한 두께(Tnp1), 예를 들어 5㎛ 내지 50㎛의 두께를 가진다. 상기 제 2 패시베이션층(150)은 상기 반도체 다이(110)의 제 2 면(110b)을 보호하며, 인접한 상기 돌출부(141)들을 서로 전기적으로 절연하는 역할을 한다. 상기 제 2 패시베이션층(150)은 상기 반도체 다이의 제 2 면(110b)에 비감광성 수지를 도포하고 상기 돌출부(141)가 노출되도록 플라즈마 식각 방법을 이용해 상기 비감광성 수지의 일부를 식각함으로써 형성된다. 여기서, 비감광성 수지는 예를 들어, 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나로 형성될 수 있다. 이와 같이, 상기 제 2 패시베이션층(150)은 플라즈마 식각 방법을 이용하여 비감광성 수지로 형성되어, 노광, 현상 등의 복잡한 단 계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성되는 경우보다 반도체 디바이스의 제조 공정 및 제조 비용을 줄일 수 있다. The second passivation layer 150 is formed to cover the second surface 110b of the semiconductor die 110. In this case, the second passivation layer 150 has a first opening 152 through which the protrusion 141 of the through electrode 140 is exposed, and has the same thickness as the protrusion thickness Tp of the protrusion 141. Tnp1), for example, has a thickness of 5 μm to 50 μm. The second passivation layer 150 protects the second surface 110b of the semiconductor die 110 and electrically insulates the adjacent protrusions 141 from each other. The second passivation layer 150 is formed by applying a non-photosensitive resin to the second surface 110b of the semiconductor die and etching a portion of the non-photosensitive resin by using a plasma etching method to expose the protrusion 141. . Here, the non-photosensitive resin may be, for example, polyimide, benzocyclobutene, polybenz oxazole, bismaleimide triazine, or phenolic resin. ), Epoxy, silicon, oxide (SiO 2 ), and nitride (Si 3 N 4 ). As described above, the second passivation layer 150 is formed of a non-photosensitive resin using a plasma etching method, and is formed of an expensive photosensitive resin using a photo process having a complicated step such as exposure and development. The manufacturing process and manufacturing cost of the device can be reduced.

상기 재배선층(160)은 상기 제 2 패시베이션층(150)의 제 1 개구(152)를 통해 노출된 상기 돌출부(141)와 전기적으로 연결되도록 상기 제 2 패시베이션층(150)에 형성된다. 상기 재배선층(160)은 다른 반도체 디바이스 또는 전자기기의 마더 보드와의 복잡한 연결 배선 구조에서 솔더 패드 또는 솔더볼이 보다 넓은 패턴에 형성되도록 함으로써, 인접한 솔더 패드 간 또는 인접한 솔더볼 간에 발생될 수 있는 전기적인 단락을 방지할 수 있다. 상기 재배선층(160)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 재배선층(160)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.The redistribution layer 160 is formed in the second passivation layer 150 to be electrically connected to the protrusion 141 exposed through the first opening 152 of the second passivation layer 150. The redistribution layer 160 allows the solder pads or solder balls to be formed in a wider pattern in a complex interconnection structure with the motherboard of another semiconductor device or electronic device, and thus may be generated between adjacent solder pads or between adjacent solder balls. Short circuit can be prevented. The redistribution layer 160 may be formed of copper (Cu), copper alloy, aluminum (Al), and aluminum alloy or any one metal material equivalent thereto, but is not limited thereto. The redistribution layer 160 may be formed by a method such as sputtering or plating, but is not limited thereto.

상기 금속층(170)은 상기 재배선층(160) 상에 UBM(Under Bumped Metallogy)층으로 형성된다. 상기 금속층(170)은 상기 재배선층(160)으로부터 일정두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적인 접속을 용이하게 하는 역할을 한다. 상기 금속층(170)은 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tm)를 가질 수 있다. 상기 금속층(170)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있다. The metal layer 170 is formed as an under bumped metallogy (UBM) layer on the redistribution layer 160. The metal layer 170 is formed to protrude from the redistribution layer 160 to a predetermined thickness, thereby facilitating electrical connection between the vertically stacked semiconductor devices. The metal layer 170 may have a thickness Tm thicker than the thickness Tr of the redistribution layer 160. Although the metal layer 170 is illustrated as one layer in the drawing, the metal layer 170 may be formed of a multilayer such as chromium / chromium-copper alloy / copper, titanium-tungsten alloy / copper or aluminum / nickel / copper.

상기 제 3 패시베이션층(180)은 상기 재배선층(160)을 덮도록 상기 제 2 패 시베이션층(150)에 형성된다. 이때, 상기 제 3 패시베이션층(180)은 상기 금속층(170)이 노출되도록 제 2 개구(182)를 가지며, 상기 재배선층(160)의 두께(Tr)보다 두껍고 상기 금속층(170)의 두께(Tm)보다 얇은 두께(Tnp2)를 가진다. 상기 제 3 패시베이션층(180)은 상기 재배선층(160)을 보호하며, 인접한 상기 금속층(170)들을 서로 전기적으로 절연하는 역할을 한다. 상기 제 3 패시베이션층(180)은 상기 제 2 패시베이션층(150) 상에 비감광성 수지를 도포하고 상기 금속층(170)이 노출되도록 플라즈마 식각 방법을 이용해 상기 비감광성 수지의 일부를 식각함으로써 형성된다. 여기서, 비감광성 수지는 예를 들어, 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나로 형성될 수 있다. 이와 같이, 상기 제 3 패시베이션층(180)은 플라즈마 식각 방법을 이용하여 비감광성 수지로 형성되어, 노광, 현상 등의 복잡한 단계를 갖는 복잡한 포토 공정을 이용하여 고가의 감광성 수지로 형성되는 경우보다 반도체 디바이스의 제조 단계 및 제조 비용을 줄일 수 있다. The third passivation layer 180 is formed on the second passivation layer 150 to cover the redistribution layer 160. In this case, the third passivation layer 180 has a second opening 182 to expose the metal layer 170, and is thicker than the thickness Tr of the redistribution layer 160 and the thickness Tm of the metal layer 170. It has a thickness Tnp2 that is thinner than). The third passivation layer 180 protects the redistribution layer 160 and electrically insulates the adjacent metal layers 170 from each other. The third passivation layer 180 is formed by applying a non-photosensitive resin on the second passivation layer 150 and etching a portion of the non-photosensitive resin by using a plasma etching method to expose the metal layer 170. Here, the non-photosensitive resin may be, for example, polyimide, benzocyclobutene, polybenz oxazole, bismaleimide triazine, or phenolic resin. ), Epoxy, silicon, oxide (SiO 2 ), and nitride (Si 3 N 4 ). As described above, the third passivation layer 180 is formed of a non-photosensitive resin by using a plasma etching method, and is formed of an expensive photosensitive resin by using a complex photo process having complicated steps such as exposure and development. The manufacturing steps and manufacturing costs of the device can be reduced.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 제 2 면(110b)을 보호하는 제 2 패시베이션층(150)과 상기 재배선층(160)을 보호하는 제 3 패시베이션층(180)을 플라즈마 식각 방법을 통해 저가의 비감광성 수지로 형성함으로써, 기존에 패시베이션층을 복잡한 포토 공정을 통해 고가의 감광성 수지로 형성하는 경우보다 반도체 디바이스의 제조 단계 및 제조 비용을 줄일 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제조 수율을 높일 수 있다.As described above, the semiconductor device 100 according to the embodiment of the present invention protects the second passivation layer 150 and the redistribution layer 160 that protect the second surface 110b of the semiconductor die 110. By forming the third passivation layer 180 into a low-cost non-photosensitive resin through a plasma etching method, a manufacturing step and a manufacturing cost of a semiconductor device can be reduced compared to a case in which the passivation layer is formed of an expensive photosensitive resin through a complicated photo process. Can be reduced. Therefore, the semiconductor device 100 according to the embodiment of the present invention can increase the manufacturing yield.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다. Next, a semiconductor device according to another exemplary embodiment of the present invention will be described.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 상기 금속층(170) 상에 형성된 솔더층(290)을 더 포함할 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다. 2, the semiconductor device 200 according to another embodiment of the present invention may further include a solder layer 290 formed on the metal layer 170 in comparison with the semiconductor device 100 illustrated in FIG. 1. In addition, it has the same component and the same effect. Therefore, in the semiconductor device 200 according to another embodiment of the present invention, the same components as those of the semiconductor device 100 of FIG. 1 will be denoted by the same reference numerals, and redundant descriptions of the same components will be omitted. Shall be.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(170), 제 3 패시베이션층(180), 및 솔더층(290)을 포함하여 이루어질 수 있다.As shown in FIG. 2, a semiconductor device 200 according to another embodiment of the present invention may include a semiconductor die 110 and a through electrode 140 having a plurality of bond pads 120 and a first passivation layer 130. , A second passivation layer 150, a redistribution layer 160, a metal layer 170, a third passivation layer 180, and a solder layer 290.

솔더층(290)은 상기 금속층(170) 상에 형성된다. 상기 솔더층(190)은 반도체 디바이스(200)를 다른 반도체 디바이스에 스택시킬 때 용융되어, 반도체 디바이스 간 전기적 및 기계적 접촉을 용이하게 한다.The solder layer 290 is formed on the metal layer 170. The solder layer 190 melts when stacking the semiconductor device 200 on another semiconductor device, thereby facilitating electrical and mechanical contact between the semiconductor devices.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.Next, a semiconductor device according to another embodiment of the present invention will be described.

도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 금속층(370)이 UBM층으로 이루어지는 대신 ACF(Anisotropic Conductive Film)층으로 이루어졌을 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다. Referring to FIG. 3, the semiconductor device 300 according to another embodiment of the present invention has an anisotropic conductive film (ACF) instead of the metal layer 370 made of a UBM layer in comparison with the semiconductor device 100 shown in FIG. 1. It consists only of layers and has the same components and the same effect. Therefore, in the semiconductor device 300 according to another exemplary embodiment of the present invention, the same components as those of the semiconductor device 100 of FIG. 1 will be denoted by the same reference numerals, and redundant descriptions of the same components will be omitted. Let's do it.

도 3에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(370), 및 제 3 패시베이션층(180)을 포함하여 이루어질 수 있다.As shown in FIG. 3, a semiconductor device 300 according to another embodiment of the invention includes a semiconductor die 110 and a through electrode 140 having a plurality of bond pads 120 and a first passivation layer 130. ), A second passivation layer 150, a redistribution layer 160, a metal layer 370, and a third passivation layer 180.

상기 금속층(370)은 상기 재배선층(160) 상에 ACF 층으로 형성된다. 상기 금속층(370)은 접속재료에 전도성 입자를 분산시킨 접착제로서 상기 재배선층(160)으로부터 일정두께를 가지고 돌출되어 형성된다. 이러한 금속층(370)은 상·하로 스 택된 반도체 디바이스들 사이에 부착되어, 가열 및 가압에 의해 상·하로 스택된 반도체 디바이스들을 전기적 및 기계적으로 연결하는 역할을 한다. The metal layer 370 is formed as an ACF layer on the redistribution layer 160. The metal layer 370 is formed by protruding from the redistribution layer 160 as an adhesive in which conductive particles are dispersed in a connection material. The metal layer 370 is attached between the semiconductor devices stacked up and down, and serves to electrically and mechanically connect the semiconductor devices stacked up and down by heating and pressing.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.Next, a semiconductor device according to another embodiment of the present invention will be described.

도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 금속층(470)이 UBM층으로 이루어지는 대신 금 스터드 범프(Au stud bump)층으로 이루어졌을 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다. Referring to FIG. 4, the semiconductor device 400 according to another exemplary embodiment of the present invention may have a gold stud bump instead of the metal layer 470 made of a UBM layer in comparison with the semiconductor device 100 shown in FIG. 1. bump) layer, but have the same components and the same effect. Therefore, in the semiconductor device 400 according to another exemplary embodiment of the present invention, the same components as those of the semiconductor device 100 of FIG. 1 will be denoted by the same reference numerals, and redundant descriptions of the same components will be omitted. Let's do it.

상기 금속층(470)은 상기 재배선층(160) 상에 금 스터드 범프(Au stud bump)층으로 형성된다. 상기 금속층(470)은 와이어 본더의 캐필러리를 이용한 와이어 본딩에 의해 상기 재배선층(160)으로부터 소정 두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적 및 기계적인 접속을 용이하게 하는 역할을 한다. 즉, 상기 금속층(470)은 골드 와이어가 캐필러리에 의해 재배선층(160)에 볼 본딩 후, 끊어짐으로써 형성된다. 이에 따라, 상기 금속층(470)은 끝단이 대략 뾰 족한 형태를 갖는다.The metal layer 470 is formed as an Au stud bump layer on the redistribution layer 160. The metal layer 470 is formed to protrude to a predetermined thickness from the redistribution layer 160 by wire bonding using a capillary of a wire bonder, thereby facilitating electrical and mechanical connection between vertically stacked semiconductor devices. Play a role. That is, the metal layer 470 is formed by breaking the gold wire after ball bonding to the redistribution layer 160 by the capillary. Accordingly, the metal layer 470 has a shape of a sharp pointed end.

다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described.

도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 6a 내지 도 6h는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.5 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 6A to 6H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S5) 및 제 3 패시베이션층 형성 단계(S6)를 포함할 수 있다. Referring to FIG. 5, a method of manufacturing a semiconductor device according to an embodiment of the present invention may include a wafer preparation step (S1), a wafer back etching step (S2), a second passivation layer forming step (S3), and a redistribution layer forming step ( S4), the metal layer forming step S5 and the third passivation layer forming step S6 may be included.

도 6a를 참조하면, 웨이퍼 준비 단계(S1)는 대략 평평한 상부면(110a')에 다수의 본드 패드(120)와 상기 본드 패드(120)의 외주연을 덮는 제 1 패시베이션층(130)을 가지며, 상기 본드 패드(120)와 상기 상부면(110a')을 관통되는 관통 전극(140)을 갖는 웨이퍼(110')를 준비하는 단계이다.Referring to FIG. 6A, the wafer preparation step S1 has a plurality of bond pads 120 and a first passivation layer 130 covering the outer circumference of the bond pads 120 on a substantially flat upper surface 110a ′. A wafer 110 ′ having a bond electrode 120 and a through electrode 140 penetrating through the upper surface 110 a ′ is prepared.

도 6b를 참조하면, 웨이퍼 백 에칭 단계(S2)는 웨이퍼(110')의 하부면(110b')을 식각하여 상기 관통 전극(140)의 단부인 돌출부(141)를 노출시키는 단계이다.Referring to FIG. 6B, the wafer back etching step S2 may etch the lower surface 110b ′ of the wafer 110 ′ to expose the protrusion 141, which is an end of the through electrode 140.

상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부면(110b')을 건식 식각함으로써 이루어질 수 있다. 이 때, 건식 식각을 위한 기체로는 선택성이 좋은 SF6 가스 또는 CF4 가스가 이용될 수 있다. 여기서, 상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부면(110b')으로부터 돌출되는 상기 돌출부(141)의 돌출두께(Tp)가 예를 들어 5㎛ 내지 50㎛가 되도록 상기 웨이퍼(110')의 하부면(110b')을 식각하도록 이루어질 수 있다. The wafer back etching step S2 may be performed by dry etching the lower surface 110b 'of the wafer 110'. In this case, SF 6 gas or CF 4 gas having good selectivity may be used as a gas for dry etching. Here, the wafer back etching step S2 may be performed such that the protrusion thickness Tp of the protrusion 141 protruding from the lower surface 110b 'of the wafer 110' is, for example, 5 μm to 50 μm. The lower surface 110b 'of the wafer 110' may be etched.

도 6c 및 도 6d를 참조하면, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 웨이퍼(110')의 하부면(110b')에 증착되는 비감광성 수지(150a)를 식각하여 상기 관통 전극(140)의 상기 돌출부(141)를 노출시키는 제 2 패시베이션층(150)을 형성하는 단계이다.6C and 6D, the second passivation layer forming step S3 may etch the non-photosensitive resin 150a deposited on the bottom surface 110b 'of the wafer 110' to etch the through electrode 140. Forming a second passivation layer 150 exposing the protrusion 141.

구체적으로, 도 6c에 도시된 바와 같이, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 관통 전극(140)의 돌출부(141)를 덮도록 상기 비감광성 수지(150a)를 상기 돌출부(141)의 돌출두께(Tp)보다 두꺼운 두께(Tnp1')로 상기 웨이퍼(110')의 하부면(110b')에 증착한다.Specifically, as shown in FIG. 6C, the second passivation layer forming step S3 may include the non-photosensitive resin 150a of the protrusion 141 to cover the protrusion 141 of the through electrode 140. Deposition is performed on the bottom surface 110b 'of the wafer 110' with a thickness Tnp1 'thicker than the protrusion thickness Tp.

그리고, 도 6d에 도시된 바와 같이, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 비감광성 수지(150a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 2 패시베이션층(150)을 형성한다. 이때, 상기 제 2 패시베이션층(150)에는 제 1 개구(152)가 형성된다. 여기서, 상기 비감광성 수지(150a)의 식각은 상기 돌출부(141)가 상기 제 2 패시베이션층(150)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(150a)의 식각은 상기 돌출부(141)가 상기 웨이퍼(110')의 하부면(110b')으로부터 돌출되는 돌출두께(Tp)가 상기 제 2 패시베이션층(150)의 두 께(Tnp1)와 동일하게 되도록 이루어진다. As shown in FIG. 6D, the second passivation layer forming step S3 forms the second passivation layer 150 by etching the non-photosensitive resin 150a by a plasma etching method. In this case, a first opening 152 is formed in the second passivation layer 150. Here, the etching of the non-photosensitive resin 150a is performed such that the protrusion 141 is exposed to the surface of the second passivation layer 150. That is, in the etching of the non-photosensitive resin 150a, the protrusion thickness Tp at which the protrusion 141 protrudes from the lower surface 110b ′ of the wafer 110 ′ is equal to the thickness of the second passivation layer 150. It is made to be the same as Tnp1.

상기 제 2 패시이션층(150)을 형성하기 위해 실시되는 상기 플라즈마 식각 방법은 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정보다 간단하기 때문에, 반도체 디바이스의 전체 제조 시간을 줄이는데 이점이 있다. 또한, 상기 플라즈마 식각 방법은 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄이는데 이점이 있다. 또한, 상기 플라즈마 식각 방법은 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄이는데 이점이 있다.The plasma etching method, which is performed to form the second passivation layer 150, is simpler than a photo process requiring complicated steps such as exposure, development, stripping, and the like, thus reducing the overall manufacturing time of the semiconductor device. There is this. In addition, the plasma etching method does not require the large precision required in the photo process, which is advantageous in reducing the overall manufacturing time of the semiconductor device. In addition, the plasma etching method does not require expensive equipment used for the photo process, thereby reducing the overall manufacturing cost of the semiconductor device.

도 6e를 참조하면, 상기 재배선층 형성 단계(S4)는 상기 제 2 패시베이션층(150)에 상기 관통 전극(140)의 돌출부(141)와 연결되는 재배선층(160)을 형성하는 단계이다. Referring to FIG. 6E, the redistribution layer forming step S4 is a step of forming the redistribution layer 160 connected to the protrusion 141 of the through electrode 140 in the second passivation layer 150.

상기 재배선층(160)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 재배선층(160)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.The redistribution layer 160 may be formed of copper (Cu), copper alloy, aluminum (Al), and aluminum alloy or any one metal material equivalent thereto, but is not limited thereto. The redistribution layer 160 may be formed by a method such as sputtering or plating, but is not limited thereto.

도 6f를 참조하면, 상기 금속층 형성 단계(S5)는 상기 재배선층(160)에 금속층(170)을 형성하는 단계이다.Referring to FIG. 6F, the metal layer forming step S5 is a step of forming the metal layer 170 on the redistribution layer 160.

상기 금속층(170)은 상기 재배선층(160) 상에 UBM(Under Bumped Metallogy)층으로 형성된다. 상기 금속층(170)은 상기 재배선층(160)으로부터 일정두께, 구체적으로 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tm)를 가지고 돌출되게 형 성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적인 접속을 용이하게 하는 역할을 한다. 상기 금속층(170)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 금속층(170)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.The metal layer 170 is formed as an under bumped metallogy (UBM) layer on the redistribution layer 160. The metal layer 170 is formed to protrude from the redistribution layer 160 to have a predetermined thickness, specifically, a thickness Tm thicker than the thickness Tr of the redistribution layer 160, and thus vertically stacked semiconductor devices. It serves to facilitate the electrical connection between them. Although the metal layer 170 is illustrated as one layer in the drawing, the metal layer 170 may be formed of a multilayer such as chromium / chromium-copper alloy / copper, titanium-tungsten alloy / copper or aluminum / nickel / copper. It is not limited. The metal layer 170 may be formed by a method such as sputtering or plating, but is not limited thereto.

도 6g 및 도 6h를 참조하면, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(170)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.6G and 6H, the third passivation layer forming step S6 may be performed by etching the non-photosensitive resin 180a deposited on the second passivation layer 150 to cover the redistribution layer 160. The third passivation layer 180 exposing the metal layer 170 is formed.

구체적으로, 도 6g에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두껍고 상기 금속층(170)의 두께(Tm)보다 얇은 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(170)의 하부 표면에 증착되어 진다.Specifically, as shown in FIG. 6G, the third passivation layer forming step S6 may include the non-photosensitive resin 180a so as to cover the redistribution layer 160 and have a thickness Tr of the redistribution layer 160. It is deposited on the second passivation layer 150 to a thickness Tnp2 that is thicker and thinner than the thickness Tm of the metal layer 170. In this case, the non-photosensitive resin 180a is deposited on the lower surface of the metal layer 170.

그리고, 도 6h에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(170)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진 다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(170)의 하부 표면에 증착된 비감광성 수지(180a)가 제거되도록 이루어진다. And, as shown in Figure 6h, the third passivation layer forming step (S6) to form the third passivation layer 180 by etching the non-photosensitive resin 180a by a plasma etching method. In this case, a second opening 182 is formed in the third passivation layer 180. Here, the etching of the non-photosensitive resin 180a is performed so that a part of the metal layer 170 is exposed to the surface of the third passivation layer 180. That is, etching of the non-photosensitive resin 180a is performed such that the non-photosensitive resin 180a deposited on the lower surface of the metal layer 170 is removed.

그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다. Although not shown separately, the semiconductor die 110 used in the exemplary embodiment of the present invention may be formed by sawing the wafers 110 'individually through the blades. As described above, the semiconductor device 100 according to the exemplary embodiment may be manufactured.

상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 관통 전극(140)의 돌출부(141)를 노출시키는 상기 제 2 패시베이션층(150)과 상기 금속층(170)을 노출시키는 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정을 이용하는 경우보다 반도체 디바이스의 전체 제조 공정을 단순화시킬 수 있다.As described above, in the method of manufacturing the semiconductor device 100, the second passivation layer 150 and the metal layer 170 exposing the protrusion 141 of the through electrode 140 may be formed. By forming the third passivation layer 180 to be exposed by using a plasma etching method, the entire manufacturing process of the semiconductor device can be simplified rather than using a photo process requiring complicated steps such as exposure, development, and stripping. have.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 제 2 패시베이션층(150)과 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄일 수 있다. In addition, in the method of manufacturing the semiconductor device 100 according to an embodiment of the present invention, the second passivation layer 150 and the third passivation layer 180 are formed by using a plasma etching method, thereby requiring a photo process. It does not require large precision, which reduces the overall manufacturing time of the semiconductor device.

또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 제 2 패시베이션층(150)과 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄일 수 있다.In addition, in the method of manufacturing the semiconductor device 100 according to an embodiment of the present invention, the second passivation layer 150 and the third passivation layer 180 are formed by using a plasma etching method to be used in a photo process. Eliminating the need for expensive equipment, reducing the overall manufacturing cost of semiconductor devices.

다음은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to another embodiment of the present invention will be described.

도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다. 7 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention, and FIGS. 8 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S5), 솔더층 형성 단계(S16), 및 제 3 패시베이션층 형성 단계(S17)를 포함할 수 있다. Referring to FIG. 7, a method of manufacturing a semiconductor device according to another embodiment of the present invention may include a wafer preparation step S1, a wafer back etching step S2, a second passivation layer forming step S3, and a redistribution layer forming step ( S4), the metal layer forming step S5, the solder layer forming step S16, and the third passivation layer forming step S17.

본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 비교하여 솔더층 형성 단계(S16)를 더 포함한다는 점만 차이가 있을 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 솔더층 형성 단계(S16) 및 상기 솔더층 형성 단계(S16) 이후의 공정인 제 3 패시베이션층 형성 단계(S17)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.The manufacturing method of the semiconductor device according to another embodiment of the present invention differs only in that it further includes a solder layer forming step S16 as compared to the manufacturing method of the semiconductor device 100 according to an embodiment of the present invention. The effect is the same. Accordingly, in the manufacturing method of the semiconductor device according to another embodiment of the present invention, the solder layer forming step (S16) and the solder layer forming step are different from the manufacturing method of the semiconductor device 100 according to the embodiment of the present invention. Only the third passivation layer forming step (S17), which is a process after (S16), will be described, and duplicate descriptions will be omitted.

도 8을 참조하면, 상기 솔더층 형성 단계(S16)는 상기 금속층(170)에 솔더층(290)을 형성하는 단계이다.Referring to FIG. 8, the solder layer forming step S16 is a step of forming a solder layer 290 on the metal layer 170.

상기 솔더층(290)은 하나의 반도체 디바이스를 다른 반도체 디바이스에 스택 시킬 때 용융되어, 반도체 디바이스 간 전기적 및 기계적 접촉을 용이하게 한다. 이러한 솔더층(290)은 주석으로 형성될 수 있다. 또한, 상기 솔더층(290)는 무전해 주석 도금 방법을 이용하여 형성될 수 있다. The solder layer 290 melts when stacking one semiconductor device to another semiconductor device to facilitate electrical and mechanical contact between the semiconductor devices. The solder layer 290 may be formed of tin. In addition, the solder layer 290 may be formed using an electroless tin plating method.

도 9 및 도 10을 참조하면, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180b)를 식각하여 상기 금속층(170)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.9 and 10, the third passivation layer forming step S17 may be performed by etching the non-photosensitive resin 180b deposited on the second passivation layer 150 to cover the redistribution layer 160. The third passivation layer 180 exposing the metal layer 170 is formed.

구체적으로, 도 9에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 재배선층(160)을 덮도록 비감광성 수지(180b)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180b)는 상기 솔더층(290)의 하부 표면에 증착되어 진다.Specifically, as shown in FIG. 9, the third passivation layer forming step S17 may include a non-photosensitive resin 180b to cover the redistribution layer 160 rather than the thickness Tr of the redistribution layer 160. The second passivation layer 150 is deposited to have a thick thickness Tnp2. In this case, the non-photosensitive resin 180b is deposited on the lower surface of the solder layer 290.

그리고, 도 10에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 비감광성 수지(180b)를 플라즈마를 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180b)의 식각은 상기 솔더층(290)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180b)의 식각은 상기 솔더층(290)의 하부 표면에 증착된 상기 비감광성 수지(180b)를 제거하도록 이루어진다.As illustrated in FIG. 10, the third passivation layer forming step (S17) forms the third passivation layer 180 by etching the non-photosensitive resin 180b by etching the plasma. In this case, a second opening 182 is formed in the third passivation layer 180. Here, the etching of the non-photosensitive resin 180b is performed so that a part of the solder layer 290 is exposed to the surface of the third passivation layer 180. That is, etching of the non-photosensitive resin 180b is performed to remove the non-photosensitive resin 180b deposited on the lower surface of the solder layer 290.

그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110') 를 낱개로 소잉(sawing)하여 본 발명의 다른 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(200)가 제조될 수 있다. Although not shown separately, the semiconductor die 110 used in another embodiment of the present invention may be formed by sawing the wafer 110 'individually through a blade. As described above, the semiconductor device 200 according to an exemplary embodiment of the present invention may be manufactured.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.11 is a flowchart illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention, and FIGS. 12 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention. to be.

도 11을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S25) 및 제 3 패시베이션층 형성 단계(S26)를 포함할 수 있다. Referring to FIG. 11, a method of manufacturing a semiconductor device according to another embodiment of the present invention may include a wafer preparation step S1, a wafer back etching step S2, a second passivation layer forming step S3, and a redistribution layer forming step. (S4), the metal layer forming step (S25) and the third passivation layer forming step (S26).

본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 플라즈마 표시 장치의 제조 방법과 비교하여 금속층 형성 단계(S25)에서 상기 금속층(370)을 UBM층 대신 ACF층으로 형성하는 것만 다를 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 금속층 형성 단계(S25) 및 상기 금속층 형성 단계(S25) 이후의 공정인 제 3 패시베이션층 형성 단계(S26)에 대해서만 설명하기로 하고 중복된 설 명은 생략하기로 한다.A method of manufacturing a semiconductor device according to another embodiment of the present invention is compared to the method of manufacturing a plasma display device according to an embodiment of the present invention in the metal layer forming step (S25), the metal layer 370 instead of the UBM layer ACF layer Only form to be different, the effect is the same. Accordingly, in the manufacturing method of the semiconductor device according to another embodiment of the present invention, the metal layer forming step (S25) and the metal layer forming step (which are different from the manufacturing method of the semiconductor device 100 according to the embodiment of the present invention ( Only the third passivation layer forming step (S26), which is a process after S25), will be described, and duplicate descriptions will be omitted.

도 12를 참조하면, 상기 금속층 형성 단계(S25)는 상기 재배선층(160)에 금속층(370)을 형성하는 단계이다.Referring to FIG. 12, the metal layer forming step S25 is a step of forming a metal layer 370 on the redistribution layer 160.

상기 금속층(370)은 상기 재배선층(160) 상에 ACF(Anisotropic Conductive Film)층으로 형성된다. 상기 금속층(370)은 접속재료에 전도성 입자를 분산시킨 접착제로서 상기 재배선층(160)으로부터 일정두께를 가지고 돌출되어 형성된다. 이러한 금속층(370)은 상·하로 스택된 반도체 디바이스들 사이에 부착되어, 가열 및 가압에 의해 상·하로 스택된 반도체 디바이스들을 전기적 및 기계적으로 연결하는 역할을 한다. The metal layer 370 is formed as an anisotropic conductive film (ACF) layer on the redistribution layer 160. The metal layer 370 is formed by protruding from the redistribution layer 160 as an adhesive in which conductive particles are dispersed in a connection material. The metal layer 370 is attached between the semiconductor devices stacked up and down, and serves to electrically and mechanically connect the semiconductor devices stacked up and down by heating and pressing.

도 13 및 도 14를 참조하면, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(370)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.Referring to FIGS. 13 and 14, the third passivation layer forming step S26 may be performed by etching the non-photosensitive resin 180a deposited on the second passivation layer 150 to cover the redistribution layer 160. The third passivation layer 180 exposing the metal layer 370 is formed.

구체적으로, 도 13에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(370)의 하부 표면에 증착되어 진다.Specifically, as shown in FIG. 13, the third passivation layer forming step S26 may include the non-photosensitive resin 180a so as to cover the redistribution layer 160. A thicker thickness Tnp2 is deposited on the second passivation layer 150. In this case, the non-photosensitive resin 180a is deposited on the lower surface of the metal layer 370.

그리고, 도 14에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(370)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(370)의 하부 표면에 증착된 상기 비감광성 수지(180a)를 제거하도록 이루어진다.As shown in FIG. 14, the third passivation layer forming step (S26) forms the third passivation layer 180 by etching the non-photosensitive resin 180a by a plasma etching method. In this case, a second opening 182 is formed in the third passivation layer 180. Here, the etching of the non-photosensitive resin 180a is performed such that a part of the metal layer 370 is exposed to the surface of the third passivation layer 180. That is, etching of the non-photosensitive resin 180a is performed to remove the non-photosensitive resin 180a deposited on the lower surface of the metal layer 370.

그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)가 제조될 수 있다. Although not shown separately, the semiconductor die 110 used in the exemplary embodiment of the present invention may be formed by sawing the wafers 110 'individually through the blades. As described above, the semiconductor device 300 according to another exemplary embodiment of the present invention may be manufactured.

다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다. Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 16 내지 도 18은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.15 is a flowchart illustrating a method of manufacturing a semiconductor device according to still another embodiment of the present invention, and FIGS. 16 to 18 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention. to be.

도 15를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S35) 및 제 3 패시베이션층 형성 단계(S36)를 포함할 수 있다. Referring to FIG. 15, a method of manufacturing a semiconductor device according to another embodiment of the present invention may include a wafer preparation step S1, a wafer back etching step S2, a second passivation layer forming step S3, and a redistribution layer forming step. In operation S4, the metal layer forming step S35 and the third passivation layer forming step S36 may be included.

본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 플라즈마 표시 장치의 제조 방법과 비교하여 금속층 형성 단계(S35)에서 상기 금속층(470)을 UBM층 대신 금 스터드 범프(Au stud bump)층으로 형성하는 것만 다를 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 금속층 형성 단계(S35) 및 상기 금속층 형성 단계(S35) 이후의 공정인 제 3 패시베이션층 형성 단계(S36)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.The semiconductor device manufacturing method according to another embodiment of the present invention is compared to the method of manufacturing the plasma display device according to an embodiment of the present invention in the metal layer forming step (S35) instead of the metal layer 470 gold stud instead of the UBM layer The effect is the same, except that it is formed of an Au stud bump layer. Accordingly, in the manufacturing method of the semiconductor device according to another embodiment of the present invention, the metal layer forming step (S35) and the metal layer forming step (which are different from the manufacturing method of the semiconductor device 100 according to the embodiment of the present invention) Only the third passivation layer forming step (S36), which is a process after S35), will be described, and redundant descriptions will be omitted.

도 16을 참조하면, 상기 금속층 형성 단계(S35)는 상기 재배선층(160)에 금속층(470)을 형성하는 단계이다.Referring to FIG. 16, the metal layer forming step (S35) is a step of forming a metal layer 470 on the redistribution layer 160.

상기 금속층(470)은 상기 재배선층(160) 상에 금 스터드 범프(Au stud bump)층으로 형성된다. 상기 금속층(470)은 캐필러리를 이용한 와이어 본딩에 의해 상기 재배선층(160)으로부터 소정 두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적 및 기계적인 접속을 용이하게 하는 역할을 한다.The metal layer 470 is formed as an Au stud bump layer on the redistribution layer 160. The metal layer 470 is formed to protrude to a predetermined thickness from the redistribution layer 160 by wire bonding using a capillary, thereby facilitating electrical and mechanical connection between vertically stacked semiconductor devices. .

도 17 및 도 18를 참조하면, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(470)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.17 and 18, in the forming of the third passivation layer (S36), the non-photosensitive resin 180a deposited on the second passivation layer 150 may be etched to cover the redistribution layer 160. A third passivation layer 180 exposing the metal layer 470 is formed.

구체적으로, 도 17에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착 한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(470)의 하부 표면에 증착되어 진다.Specifically, as shown in FIG. 17, the third passivation layer forming step S36 may include the non-photosensitive resin 180a so as to cover the redistribution layer 160 and have a thickness Tr of the redistribution layer 160. A thicker thickness Tnp2 is deposited on the second passivation layer 150. In this case, the non-photosensitive resin 180a is deposited on the lower surface of the metal layer 470.

그리고, 도 18에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다.여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(470)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(470)의 하부 표면에 증착된 상기 비감광성 수지(180a)가 제거되도록 이루어진다.As illustrated in FIG. 18, the third passivation layer forming step (S36) forms the third passivation layer 180 by etching the non-photosensitive resin 180a by a plasma etching method. In this case, a second opening 182 is formed in the third passivation layer 180. Here, in the etching of the non-photosensitive resin 180a, a part of the metal layer 470 is formed on the third passivation layer 180. To be exposed to the surface. That is, etching of the non-photosensitive resin 180a is performed such that the non-photosensitive resin 180a deposited on the lower surface of the metal layer 470 is removed.

그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)가 제조될 수 있다. Although not shown separately, the semiconductor die 110 used in the exemplary embodiment of the present invention may be formed by sawing the wafers 110 'individually through the blades. As described above, the semiconductor device 400 according to another exemplary embodiment of the present invention may be manufactured.

본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다. The present invention is not limited to the above-described specific preferred embodiments, and any person skilled in the art to which the present invention pertains may make various modifications without departing from the gist of the present invention as claimed in the claims. Of course, such changes are within the scope of the claims.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.5 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 6a 내지 도 6h는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.6A to 6H are cross-sectional views for explaining a method for manufacturing a semiconductor device according to one embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.7 is a flowchart illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.8 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.11 is a flowchart for explaining a method of manufacturing a semiconductor device according to still another embodiment of the present invention.

도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.12 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.15 is a flowchart for explaining a method of manufacturing a semiconductor device according to another embodiment of the present invention.

도 16 내지 도 18은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.16 to 18 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100, 200, 300, 400: 반도체 디바이스 110: 반도체 다이100, 200, 300, 400: semiconductor device 110: semiconductor die

120: 본드 패드 130: 제 1 패시베이션층120: bond pad 130: first passivation layer

140: 관통 전극 150: 제 2 패시베이션층140: through electrode 150: second passivation layer

160: 재배선층 170, 370, 470: 금속층160: redistribution layer 170, 370, 470: metal layer

180: 제 3 패시베이션층 290: 솔더층180: third passivation layer 290: solder layer

Claims (22)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 상부면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 갖고, 상기 본드 패드를 관통하는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 준비 단계;A wafer preparation step having a wafer having a plurality of bond pads on a top surface thereof and a first passivation layer covering the outer periphery of the bond pads, the wafer having through electrodes penetrating through the bond pads; 상기 웨이퍼의 하부면을 식각하여 상기 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계;A wafer back etching step of etching the lower surface of the wafer to expose the protrusion which is an end of the through electrode; 상기 웨이퍼의 하부면에 증착되는 비감광성 수지를 식각하여 상기 돌출부를 노출시키는 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계;A second passivation layer forming step of etching the non-photosensitive resin deposited on the lower surface of the wafer to form a second passivation layer exposing the protrusions; 상기 제 2 패시베이션층에 상기 돌출부와 연결되는 재배선층을 형성하는 재배선층 형성 단계;A redistribution layer forming step of forming a redistribution layer connected to the protrusions on the second passivation layer; 상기 재배선층에 금속층을 형성하는 금속층 형성 단계; 및A metal layer forming step of forming a metal layer on the redistribution layer; And 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 증착되는 상기 비감광성 수지를 식각하여 상기 금속층을 노출시키는 제 3 패시베이션층을 형성하는 제 3 패시베이션 형성 단계를 포함하며,A third passivation forming step of forming a third passivation layer exposing the metal layer by etching the non-photosensitive resin deposited on the second passivation layer so as to cover the redistribution layer, 상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 상기 웨이퍼의 하부면을 식각하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.In the wafer back etching step, the bottom surface of the wafer is etched so that the protrusion of the through electrode is exposed to 5 to 50㎛. 삭제delete 제 12 항에 있어서,The method of claim 12, 상기 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어지는 것을 특징으로하는 반도체 디바이스의 제조 방법.And said wafer back etching step comprises a dry etching method. 제 12 항에 있어서,The method of claim 12, 상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And the wafer back etching step uses SF 6 or CF 4 as an etching gas. 제 12 항에 있어서,The method of claim 12, 상기 제 2 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며,In the second passivation layer forming step, the non-photosensitive resin is etched by a plasma etching method. 상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 웨이퍼의 하부면으로부터 돌출되는 돌출두께와 동일한 것을 특징으로 하는 반도체 디바이스의 제조 방법.And the thickness of the second passivation layer is equal to the thickness of the protrusion from which the protrusion protrudes from the bottom surface of the wafer. 제 12 항에 있어서,The method of claim 12, 상기 재배선층 형성 단계는 스퍼터링 또는 도금 방법으로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The redistribution layer forming step is a method of manufacturing a semiconductor device, characterized in that the sputtering or plating method. 제 12 항에 있어서,The method of claim 12, 상기 금속층 형성 단계는 스퍼터링 또는 도금 방법을 이용하여 상기 재배선층에 UBM(Under Bumped Metallogy)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The forming of the metal layer may include forming an under bumped metallogy (UBM) layer on the redistribution layer using a sputtering or plating method. 제 18 항에 있어서,The method of claim 18, 상기 금속층에 솔더층을 형성하는 솔더층 형성단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.And a solder layer forming step of forming a solder layer on the metal layer. 제 12 항에 있어서,The method of claim 12, 상기 금속층 형성 단계는 볼 본딩을 이용하여 상기 재배선층에 금 스터드 범프(Au stud bump)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The metal layer forming step includes forming a gold stud bump layer on the redistribution layer using ball bonding. 제 12 항에 있어서,The method of claim 12, 상기 금속층 형성 단계는 상기 재배선층에 ACF(Anisotropic Conductiv Film)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.The forming of the metal layer may include forming an anisotropic conductor film (ACF) layer on the redistribution layer. 제 12 항에 있어서,The method of claim 12, 상기 제 3 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며,In the third passivation layer forming step, the non-photosensitive resin is etched by a plasma etching method. 상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다는 두껍고 상기 금속층의 두께보다는 얇은 것을 특징으로 하는 반도체 디바이스의 제조 방법.Wherein the thickness of the third passivation layer is thicker than the thickness of the redistribution layer and thinner than the thickness of the metal layer.
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