JP4309939B2 - 半導体レーザ駆動装置，光ヘッド，および光ディスク装置 - Google Patents

Description

本発明は，半導体レーザを駆動する半導体レーザ駆動装置，光ヘッド，および光ディスク装置に関する。

光ディスクにデータを高速で書き込む場合がある。この場合，通常より高速回転する光ディスクに半導体レーザからのレーザ光を照射することになる。このとき，短パルス，かつ高強度のレーザ光が出射されるように，半導体レーザが駆動される。
ここで，半導体レーザの駆動電流を発振閾値以下から発振閾値以上に変化させる技術が開示されている（特許文献１参照）。この技術では，半導体レーザの駆動に緩和振動を利用している。
特開２００２−１２３９６３号公報

半導体レーザの緩和振動を用いた場合でも，レーザ光の強度を制御する必要がある。
上記に鑑み，本発明は，緩和振動でのレーザ光の強度の制御が容易な半導体レーザ駆動装置，光ヘッド，および光ディスク装置を提供することを目的とする。

本発明の一態様に係る半導体レーザ駆動装置は，半導体レーザに電流を供給する電流供給部と，前記電流供給部を制御して，前記半導体レーザの発振閾値の１／２以下の第１の電流を供給させる第１の制御部と，前記電流供給部を制御して，クロック信号のエッジから第１の時間の経過後に，前記発振閾値より大きい第２の電流を供給させる第２の制御部と，を具備することを特徴とする。

本発明によれば，緩和振動でのレーザ光の強度の制御が容易な半導体レーザ駆動装置，光ヘッド，および光ディスク装置を提供できる。

以下，図面を参照して，本発明の実施の形態を詳細に説明する。
図１は，本発明の一実施形態に係る光ディスク装置１０を表すブロック図である。
光ディスク装置１０は，光ディスクＤに情報を記録及び再生する。

光ディスクＤは，例えば，ＤＶＤ（Digital Versatile Disc），ＨＤ−ＤＶＤ等の情報記憶媒体である。光ディスクＤには，同心円状，又は螺旋状に溝が刻まれている。この溝の一周をトラックと呼ぶ。このトラックに沿って，強度変調されたレーザ光を照射してマーク（ピット等）を形成することで，ユーザデータが記録される。データの再生時には，記録時より弱いレーザ光をトラックに沿って照射する。トラック上のマークからの反射光強度の変化を検出することで，データが再生される。

光ディスクＤは，ディスクモータ１１によって回転駆動される。ディスクモータ１１は，ディスクモータ制御回路１２によって制御される。光ヘッド１３は，光ディスクＤに情報を記録，再生する。

情報記録時（マーク形成時）には，インターフェース回路２４を介して，ホスト装置２５から変調回路１４にユーザデータが供給される。変調回路１４は，このユーザデータをＥＦＭ変調（例えば，８−１４変調）し，データ信号Ｓｄｔとして，レーザ制御回路３１に出力する。

レーザ制御回路３１は，変調回路１４から供給されるデータ信号Ｓｄｔに基づいて，書き込み用電流（駆動電流Ｉｄ）を半導体レーザ（レーザダイオード）３２に供給する。このとき，ＰＬＬ回路７６からのクロック信号Ｓｃｌｋ，ＣＰＵ２１からの制御信号Ｓｃｒｌが用いられる。情報読取り時には，レーザ制御回路３１は前記書き込み用電流より小さい読取り用電流を半導体レーザ３２に供給する。なお，レーザ制御回路３１の詳細は後述する。

フロントモニタ３４は半導体レーザ３２が発生するレーザ光の強度つまり発光パワーを検出し，検出電流をレーザ制御回路３１に供給する。
レーザ制御回路３１は，フロントモニタ３４からの検出電流に基づいて，半導体レーザ３２を制御する。その結果，半導体レーザ３２は，ＣＰＵ２１により設定された再生時レーザパワー，および記録時レーザパワーで発光する。

半導体レーザ３２から発せられるレーザ光は，ハーフプリズム３３，コリメータレンズ３５，ハーフプリズム３６，対物レンズ３７を介して光ディスクＤ上に照射される。光ディスクＤからの反射光は，対物レンズ３７，ハーフプリズム３６，集光レンズ４１，およびシリンドリカルレンズ４２を介して，光検出器４３に導かれる。光検出器４３は，例えば４分割の光検出セルからなり，これら光検出セルの検知信号がＲＦアンプ１５に出力される。

ＲＦアンプ１５は光検知セルからの信号を処理し，フォーカスエラー信号ＦＥ，トラッキングエラー信号ＴＥ，及びＲＦ信号を生成する。フォーカスエラー信号ＦＥは，ジャストフォーカスからのズレ（誤差）を示す。トラッキングエラー信号ＴＥは，レーザ光のビームスポット中心とトラック中心のズレ（誤差）を示す。ＲＦ信号は，光検知セルからの信号の全てを加算した信号であり，光ディスクＤのトラック上に形成されたマークからの反射光が反映される。ＲＦ信号が，データ再生回路１７に供給され，データが再生される。

フォーカスエラー信号ＦＥ，トラッキングエラー信号ＴＥが，サーボ制御回路１６に供給され，フォーカス駆動信号およびトラック駆動信号が生成される。フォーカス駆動信号およびトラック駆動信号は，駆動コイル４４に供給され，対物レンズ３７がフォーカシング方向（レンズの光軸方向）およびトラッキング方向（レンズの光軸と直交する方向）に移動される。この結果，フォーカスサーボ（レーザ光が光ディスクＤの記録膜上に常時ジャストフォーカスとなる），トラッキングサーボ（レーザ光が光ディスクＤ上に形成されたトラック上を常にトレースする）がなされる。

ＣＰＵ２１はインターフェース回路２４を介してホスト装置２５から提供される動作コマンドに従って，光ディスク装置１０を総合的に制御する。ＣＰＵ２１は，ＲＡＭ２２を作業エリアとして使用し，ＲＯＭ２３に記録された制御プログラムに従って，動作する。

（レーザ制御回路３１の詳細）
以下，レーザ制御回路３１の詳細を述べる。
レーザ駆動回路５５は，半導体レーザ３２の緩和振動を利用して，半導体レーザ３２から高光量かつ短パルス幅のレーザ光を出射させる。この結果，光ディスクＤへの高速な記録が可能となる。

光ディスクＤに高倍速で記録する場合，光ディスクＤ上に短パルス幅のレーザ光を照射する必要がある。例えば，ＨＤ−ＤＶＤ（ＨＤ−ＤＶＤ−Ｒ，ＨＤ−ＤＶＤ−ＲＷ等）に８倍速（５２．９ｍ／ｓｅｃ）でデータを記録する場合，１ｎｓ程度以下のパルス幅のレーザ光の照射が必要となる。このパルス幅は，最短のマーク（２Ｔ）の長さ（例えば，０．１８μｍ）および光ディスクの回転速度によって定まる。

レーザ光が短パルス幅の場合，照射されるエネルギーの積算値が小さくなり，マークが記録できない可能性がある。そのために，パルス幅の短縮（光ディスクの回転数の増大）に応じて，レーザ光の強度（レーザパワーＰ０）を増大させる必要がある。即ち，半導体レーザ３２から高強度かつ短パルス幅のレーザ光を発生させる必要がある。

半導体レーザ３２の緩和振動を利用することで，半導体レーザ３２から高強度かつ短パルス幅のレーザ出力が得られる。半導体レーザ３２の駆動電流Ｉｄを発振閾値Ｉｔｈより小さい値から発振閾値Ｉｔｈ以上に急激に変化させた（立ち上げた）ときに，半導体レーザ３２でレーザ光の緩和振動が発生する。駆動電流Ｉｄの立ち上げ時間を緩和振動の周期より小さくすることで，半導体レーザ３２に緩和振動が発生する。この結果，半導体レーザ３２から高強度かつ短パルス幅のレーザ光が出射される。

Ａ．レーザ制御回路３１の内部構成
以下，レーザ制御回路３１の内部構成を説明する。
図２は，レーザ制御回路３１の内部構成を表すブロック図である。図３は，レーザ制御回路３１内での信号の関係を表すタイミングチャートである。なお，図２では，フロントモニタ３４による半導体レーザ３２の制御を可能とする機構を省略している。

レーザ制御回路３１は，ＣＰＵ５１，ＲＡＭ５２，ＲＯＭ５３，信号加算器５４，レーザ駆動回路５５を有し，半導体レーザ駆動装置として機能する。

ＣＰＵ５１は，レーザ制御回路３１を統合的に制御する。ＣＰＵ５１は，データ信号Ｓｄｔ，制御信号Ｓｃｒｌに基づいて，レーザパワーＰ０，記録遅延時間Ｔｄ０，記録時間Ｔｗ０を算出する。この算出にＲＯＭ５３内に記憶されるライトストラテジが用いられる。また，ＣＰＵ５１は，レーザパワーＰ０，記録遅延時間Ｔｄ０に基づいて，バイアス電流Ｉｂ，パルス電流Ｉｐ，パルス電流幅Ｗｐ，およびパルス遅延時間Ｔｐを導出する。この導出に，ＲＯＭ５３内のテーブルＴＴが用いられる。

ＣＰＵ５１は，電流供給部を制御して，半導体レーザ３２に電流を供給させる制御部として機能する。また，ＣＰＵ５１は，第２の電流（パルス電流Ｉｐ）を決定する決定部として機能する。

レーザパワーＰ０は，半導体レーザ３２でのマークの書き込みに必要なレーザ光の強度である。記録遅延時間Ｔｄ０は，クロック信号Ｓｃｌｋの立ち上がり（エッジ）からレーザ照射開始までの時間であり，マークの記録位置を調整するためのパラメータである。記録時間Ｔｗ０は，半導体レーザ３２が発光している時間であり，マークの長さを規定するパラメータである。パルス遅延時間Ｔｐは，クロック信号Ｓｃｌｋのエッジ（立ち上がり）からパルス電流Ｉｐの立ち上がりまでの時間である。

ＲＡＭ５２は，ＣＰＵ５１の作業用の記憶装置である。
ＲＯＭ５３は，バイアス電流Ｉｂ等を導出するためのテーブルＴＴを記憶する。このテーブルＴＴには，レーザパワーＰ０，記録遅延時間Ｔｄ０の組み合わせに対応するバイアス電流Ｉｂ，パルス電流Ｉｐ，パルス電流幅Ｗｐ，およびパルス遅延時間Ｔｐが表される。また，ＲＯＭ５３は，データ信号Ｓｄｔ等からレーザパワーＰ０等を導出するためのライトストラテジを記憶する。

信号加算器５４は，ＣＰＵ５１から出力されるバイアス信号Ｓｂ，パルス信号Ｓｐを加算し，駆動信号Ｓｄとしてレーザ駆動回路５５に出力する。

レーザ駆動回路５５は，駆動信号Ｓｄを電圧−電流変換して，駆動電流Ｉｄとして半導体レーザ３２に出力する。駆動電流Ｉｄに基づいて，半導体レーザ３２が発光する。レーザ駆動回路５５は，半導体レーザ３２に電流を供給する電流供給部として機能する。

Ｂ．レーザ制御回路３１での信号のタイミング
以下，図３に基づき，レーザ制御回路３１での信号のタイミングを説明する。
（１）バイアス電流Ｉｂは，光ディスクＤへの書き込み時に，クロック信号Ｓｃｌｋとは関わりなく，半導体レーザ３２に印加される。但し，その値は適宜に変更される。

（２）パルス電流Ｉｐは，クロック信号Ｓｃｌｋのエッジ（時刻ｔ０）からパルス遅延時間Ｔｐの経過後（時刻ｔ１）に，半導体レーザ３２に印加される。このとき，パルス遅延時間Ｔｐ，パルス電流Ｉｐ，パルス電流幅Ｗｐは，適宜に変更される。

（３）駆動電流Ｉｄは，バイアス電流Ｉｂ，パルス電流Ｉｐの和である。バイアス電流Ｉｂのみの場合，半導体レーザ３２の駆動電流Ｉｄ（バイアス駆動電流Ｉｄｂ）はバイアス電流Ｉｂと等しい（Ｉｄｂ＝Ｉｂ）。パルス電流Ｉｐが印加される場合，半導体レーザ３２の駆動電流Ｉｄ（パルス駆動電流Ｉｄｐ）はバイアス電流Ｉｂ，パルス電流Ｉｐの和と等しい（Ｉｄｐ＝Ｉｂ＋Ｉｐ）。

（４）半導体レーザ３２からの発光は，駆動電流Ｉｄの立ち上がり（時刻ｔ１）から発光遅延時間Ｔｒ０の経過後（時刻ｔ２）に開始される。緩和振動の場合，発光遅延時間Ｔｒ０が存在する。この結果，クロック信号Ｓｃｌｋのエッジ（時刻ｔ０）から記録遅延時間Ｔｄ０（＝Ｔｐ＋Ｔｒ０）の経過後に，半導体レーザ３２からの発光が開始され，パルス電流幅Ｗｐ（＝ｔ３−ｔ１）に対応して，記録時間Ｗ０（＝ｔ４−ｔ２）の間，発光が継続する。この発光中に，レーザ光の強度が時間的に変化し，最大値（最大光強度）Ｐｍａｘに達する。この最大光強度Ｐｍａｘは，レーザパワーＰ０と対応している。但し，これらの値は必ずしも同一でなくても良い。

Ｃ．レーザ制御回路３１の動作手順
以下，レーザ制御回路３１の動作手順を説明する。
図４は，レーザ制御回路３１の動作手順の一例を表すフロー図である。

（１）データ信号Ｓｄｔ，制御信号Ｓｃｒｌの入力（ステップＳ１１）
既述のように，光ディスクＤにマークを記録する場合，データ信号Ｓｄｔ，制御信号Ｓｃｒｌがレーザ制御回路３１に入力される。

（２）レーザパワーＰ０，記録遅延時間Ｔｄ０，記録時間Ｔｗ０の算出（ステップＳ１２）
ＣＰＵ５１が，データ信号Ｓｄｔ，および制御信号Ｓｃｒｌから，レーザパワーＰ０，記録遅延時間Ｔｄ０，および記録時間Ｔｗ０を算出する。この算出は，ＲＯＭ５３内のライトストラテジに基づく。

（３）バイアス電流Ｉｂ，パルス電流Ｉｐ，パルス電流幅Ｗｐ，およびパルス遅延時間Ｔｐの算出（ステップＳ１３）
ＣＰＵ５１が，レーザパワーＰ０，記録遅延時間Ｔｄ０，記録時間Ｔｗ０に基づき，バイアス電流Ｉｂ，パルス電流Ｉｐ，パルス電流幅Ｗｐ，パルス遅延時間Ｔｐを導出する。これらの導出に，ＲＯＭ５３内のテーブルＴＴが用いられる。この導出は，以下１）〜３）のように区分しても良い。

１）パルス遅延時間Ｔｐ，バイアス電流Ｉｂの算出
記録遅延時間Ｔｄ０からパルス遅延時間Ｔｐ，バイアス電流Ｉｂを算出する。緩和振動の場合，パルス電流Ｉｐの立ち上がりから半導体レーザ３２の発光開始までに時間（発光遅延時間Ｔｒ０）を要する。この結果，記録遅延時間Ｔｄ０は，これらパルス遅延時間Ｔｐ，発光遅延時間Ｔｒ０双方を考慮する必要がある（Ｔｄ０＝Ｔｐ＋Ｔｒ０）。この発光遅延時間Ｔｒ０がバイアス電流Ｉｂに依存することから，記録遅延時間Ｔｄ０は，パルス遅延時間Ｔｐ，バイアス電流Ｉｂの双方に依存する。

パルス遅延時間Ｔｐは，電気的な制御が比較的容易である。これに対して，発光遅延時間Ｔｒ０は，バイアス電流Ｉｂの変化量に制限があることから（後述のように，発振閾値Ｉｔｈの１／２以下），必ずしも大きく変動できる訳ではない。逆に言えば，記録遅延時間Ｔｄ０を微少に調節するために，発光遅延時間Ｔｒ０を利用することができる。即ち，パルス遅延時間Ｔｐ，発光遅延時間Ｔｒ０それぞれは，記録遅延時間Ｔｄ０の粗調，微調として位置付けることができる。例えば，パルス遅延時間Ｔｐをステップ的に変化させ，発光遅延時間Ｔｒ０によって，記録遅延時間Ｔｄ０を微妙に調節する。なお，これらの一方を固定することも可能である。例えば，パルス遅延時間Ｔｐをライトストラテジによって変化させ，記録遅延時間Ｔｄ０のジッターを低下させることができる。

バイアス電流Ｉｂが大きくなると，発光遅延時間Ｔｒ０は小さくなる。即ち，バイアス電流Ｉｂ１，Ｉｂ２と，これらそれぞれに対応する発光遅延時間Ｔｒ０１，Ｔｒ０２の間には，次のような関係がある。
Ｉｂ１＜Ｉｂ２ならばＴｒ０１＞Ｔｒ０２

ここで，バイアス電流Ｉｂを半導体レーザ３２の発振閾値（閾値電流）Ｉｔｈの１／２以下とすることが好ましい。バイアス電流Ｉｂが発振閾値Ｉｔｈの半分より大きい場合，緩和振動が小さくなり出力されるレーザパワーＰ０が小さくなる。この場合，光ディスクＤへのマークの記録に必要なレーザパワーが得られず，マークが形成されない可能性がある。マークが記録されたとしても，その形状が小さくなり，マークの品位が悪くなる。

図５は，パルス駆動電流Ｉｄｐを７０ｍＡにしてバイアス電流Ｉｂおよびパルス電流Iｐを変化させた時の最大光強度Ｐｍａｘを示す図である。バイアス電流Ｉｂが発振閾値Ｉｔｈ（４０ｍＡ）の半分程度（２０ｍＡ）までは最大光強度Ｐｍａｘがほぼ一定であるが，それ以上では，最大光強度Ｐｍａｘが低減している。このように，光ディスクＤに記録するためには，バイアス電流Ｉｂを発振閾値Ｉｔｈの半分以下とすることが望ましい。

２）パルス電流Ｉｐの算出
レーザパワーＰ０（＝Ｐｍａｘ）からパルス駆動電流Ｉｄｐを算出する。バイアス電流Ｉｂが発振閾値Ｉｔｈの半分程度までのとき，レーザパワーＰ０はパルス駆動電流Ｉｄｐのみに依存する。即ち，式（１）に示すように，パルス駆動電流ＩｄｐはレーザパワーＰ０によって規定できる。
Ｉｄｐ＝Ｉｋ …… 式（１）
Ｉｋ：半導体レーザ３２のレーザパワーＰ０に対応して定まる電流値

駆動電流Ｉｄの観点からすれば，次の式（２）に基づいて，パルス電流Ｉｐを算出できる。
Ｉｋ＝Ｉｐ＋Ｉｄ …… 式（２）

言い換えれば，レーザパワーＰ０が同一の場合，パルス電流Ｉｐとバイアス電流Ｉｂの和は略一定となる。このようにパルス電流Ｉｐをバイアス電流Ｉｂに応じて変えることで，半導体レーザ３２から出射されるレーザ光の強度の変化が小さくなる。この結果，バイアス電流Ｉｂを変化させた場合であっても，均一なマークを記録することができる。

パルス電流Ｉｐを一定にすると，バイアス電流Ｉｂが変化した場合にレーザ光のパワーが変化する。その結果，記録された光ディスクＤのマークの大きさがバイアス電流Ｉｂによって変化し，マークの品位が低下する。このように，バイアス電流Ｉｂに応じてパルス電流Ｉｐを変化させることで，均一なマークを記録できる。

３）パルス電流幅Ｗｐの算出
パルス電流幅Ｗｐは，半導体レーザ３２で発生する緩和振動が単一となるように設定される。パルス電流幅Ｗｐが長過ぎると，半導体レーザ３２から複数の緩和振動が発生する。

図６は，複数の緩和振動が発生した状態を表すグラフである。光強度Ｐ（ｔ）の時間変化のグラフに，複数のピークが現れている。この場合，レーザ光のパルス幅が長くなる。この結果，ディスクＤに記録されるマークが長くなり，記録品位が悪くなる。このため，１つ目の緩和振動が終わるまでに，駆動電流Ｉｄを発振閾値Ｉｔｈ以下にする必要がある。

即ち，次の式（３）を満足するように，パルス電流幅Ｗｐが決定される。
Ｗｐ＜Ｔｒ０＋Ｔ１ …… 式（３）
Ｔ１：緩和振動の周期

（４）バイアス電流Ｉｂの制御（ステップＳ１４）
ステップＳ１３での算出結果に基づいて，ＣＰＵ５１から出力されるベース信号Ｓｂ（バイアス電流Ｉｂ）が制御される。例えば，図３のクロック信号Ｓｃｌｋのエッジ（立ち上がり）に対応して（時刻ｔ０），バイアス電流Ｉｂを制御する。

（５）パルス電流Ｉｐの印加（ステップＳ１５）
ステップＳ１３での算出結果に基づいて，ＣＰＵ５１から出力されるパルス信号Ｓｐ（パルス電流Ｉｐ）が制御される。例えば，図３のクロック信号Ｓｃｌｋのエッジ（立ち上がり）からパルス遅延時間Ｔｐ経過後に，パルス電流Ｉｐを立ち上げる。
以上のようにして，バイアス電流Ｉｂ，パルス電流Ｉｐが制御されることで，駆動電流Ｉｄの波形が形成され，半導体レーザ３２が緩和振動状態で駆動される。

図７，図８はそれぞれ，半導体レーザ３２に供給される駆動電流Ｉｄの波形，および半導体レーザ３２から出力される光の強度Ｐの時間変化の一例を表すグラフである。
この例では，発振閾値Ｉｔｈが４０ｍＡ，レーザ波長λが４０５ｎｍの半導体レーザを用いた。この半導体レーザに，バイアス電流Ｉｂが２０ｍＡで，立ち上がり時間が１００ｐｓ以下のパルス電流Ｉｐからなる駆動電流Ｉｄを注入する（図７参照）。このとき，発光遅延時間Ｔｒ０は３００ｐｓであり，図８に示されるような短いパルス幅（２００ｐｓ）で，大出力のレーザ光を得られた。

（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。

本発明の一実施形態に係る光ディスク装置を表すブロック図である。 レーザ制御回路の内部構成を表すブロック図である。 レーザ制御回路内での信号の関係を表すタイミングチャートである。 レーザ制御回路の動作手順の一例を表すフロー図である。 緩和振動の最大パワーを示す図である。 複数の緩和振動が発生した状態を表すグラフである。 半導体レーザに供給される駆動電流の波形の一例を表すグラフである。 半導体レーザから出力される光の強度の時間変化の一例を表すグラフである。

符号の説明

１０…光ディスク装置，１１…ディスクモータ，１２…ディスクモータ制御回路，１３…光ヘッド，１４…変調回路，１５…アンプ，１６…サーボ制御回路，１７…データ再生回路，２１…ＣＰＵ，２２…ＲＡＭ，２３…ＲＯＭ，２４…インターフェース回路，２５…ホスト装置，３１…レーザ制御回路，３２…半導体レーザ，３３…ハーフプリズム，３４…フロントモニタ，３５…コリメータレンズ，３６…ハーフプリズム，３７…対物レンズ，４１…集光レンズ，４２…シリンドリカルレンズ，４３…光検出器，４４…駆動コイル，５１…ＣＰＵ，５２…ＲＡＭ，５３…ＲＯＭ，５４…信号加算器，５５…レーザ駆動回路

Claims (3)

1. 半導体レーザに電流を供給する電流供給部と，
   前記電流供給部を制御して，バイアス電流を供給させる第１の制御部と，
   前記電流供給部を制御して，クロック信号のエッジからパルス遅延時間の経過後に，前記半導体レーザの発振閾値より大きいパルス電流を供給させる第２の制御部と，
   前記半導体レーザのレーザパワーを表す信号，および前記クロック信号のエッジから前記半導体レーザの発光開始までの記録遅延時間を表す信号が入力される入力部と，
   前記記録遅延時間と前記パルス遅延時間の差に基づき，前記半導体レーザの発振閾値の１／２以下の前記バイアス電流を決定する第１の決定部と，
   前記レーザパワーに基づいて，前記パルス電流と前記バイアス電流の和を決定し，この和から前記決定されたバイアス電流を減算することで，前記パルス電流を決定する第２の決定部と，
   を具備することを特徴とする半導体レーザ駆動装置。
2. 請求項１記載の半導体レーザ駆動装置を具備することを特徴とする光ヘッド。
3. 請求項１記載の半導体レーザ駆動装置を具備することを特徴とする光ディスク装置。

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